JP2018088537A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】曲げクラックの発生を低下させることができ、仮に発生しても、内部電極を貫通しないように調節可能な積層セラミック電子部品を提供する。
【解決手段】内部電極３０は、積層されたセラミック本体１０と、セラミック本体の長さ方向の両端に形成された外部電極２１〜とを含む。外部電極は、セラミック本体上に形成されて導電性金属を含む第１層２１ａ、２２ａ、第１層上に形成されて導電性樹脂を含む第２層２１ｂ、２２ｂを含む。セラミック本体のカバー領域Ｃの厚さをＴｃ、セラミック本体の長さ方向の両端から第１層がセラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、セラミック本体の厚さ方向の両端で第１層の厚さ方向の寸法をＴ１、セラミック本体の厚さ方向の両端で第２層の厚さ方向の寸法をＴ２であるとすると、Ｔｃ≦７０μｍ、Ｔ２≧（１．５）Ｔ１、Ｌ１＜（１．５）Ｔｃである。
【選択図】図２

Description

本発明は積層セラミック電子部品に関し、具体的には、信頼性に優れた積層セラミック電子部品に関する。

産業用電装用電子部品の場合、曲げクラックなどの不良が発生すると、機器の安定性の問題に繋がるため、信頼性が特に強調される。このようなクラックの発生を防止するために、外部電極の一部を導電性樹脂層で形成する方案が導入された。

しかし、外部電極の一部に導電性樹脂層を形成したとしても、製品の高容量化の傾向によりカバー層がさらに薄くなる。カバー層が薄くなるほど、電子部品が基板に実装された後、基板が曲がったりする場合に、電子部品にクラックが発生する確率がさらに増加する。

信頼性が特に重要な産業用電装用電子部品は、基板の曲がりなどによってクラックが発生しても、該クラックが電子部品の性能に影響を及ぼさないことが求められる。

日本公開特許公報第２００７−０６７２３９号 日本公開特許公報第１９９６−１０７０３９号

本発明は、信頼性に優れた積層セラミック電子部品を提供する。

本発明の一形態は、内部電極が積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第１層、上記第１層上に形成されて導電性樹脂を含む第２層を含み、上記セラミック本体のカバー領域の厚さをＴｃ、上記セラミック本体の長さ方向の両端から上記第１層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、上記セラミック本体の厚さ方向の両端で上記第１層の厚さ方向の寸法をＴ１、上記セラミック本体の厚さ方向の両端で上記第２層の厚さ方向の寸法をＴ２であるとすると、Ｔｃ≦７０μｍ、Ｔ２≧（１．５）Ｔ１、Ｌ１＜（１．５）Ｔｃである積層セラミック電子部品であってよい。

一実施例における積層セラミック電子部品は、１００５サイズ以上であってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第２層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２であるとすると、（１．５）Ｌ１≦Ｌ２であってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第２層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、上記セラミック本体の長さをＬであるとすると、Ｌ２≦（１／３）Ｌであってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第２層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、上記セラミック本体の長さをＬであるとすると、（１．５）Ｌ１≦Ｌ２≦（１／３）Ｌであってよい。

一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

一実施例における上記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでよい。

本発明の他の形態は、内部電極が交互に積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第１層、上記第１層上に形成されて導電性樹脂を含む第２層を含み、上記セラミック本体のカバー領域の厚さをＴｃ、上記セラミック本体の長さ方向の両端から上記第１層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、上記セラミック本体の長さ方向の両端から上記第２層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、上記セラミック本体の長さをＬであるとすると、Ｔｃ≦７０μｍ、（１．５）Ｌ１≦Ｌ２≦（１／３）Ｌである積層セラミック電子部品であってよい。

一実施例における積層セラミック電子部品は、１００５サイズ以上であってよい。

一実施例における積層セラミック電子部品は、Ｌ１＜（１．５）Ｔｃであってよい。

一実施例において、上記セラミック本体の厚さ方向の両端で上記第１層の厚さ方向の寸法をＴ１、上記セラミック本体の厚さ方向の両端で上記第２層の厚さ方向の寸法をＴ２であるとすると、Ｔ２≧（１．５）Ｔ１であってよい。

一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

一実施例における上記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでよい。

導電性樹脂層を導入して曲げクラックの発生を低下させることができる。また、曲げクラックが発生しても、クラックが内部電極を貫通しないように調節して設計された容量値を具現することができる。よって、信頼性に優れた積層セラミック電子部品を具現することができる。

本発明の一実施形態による積層セラミック電子部品の斜視図である。 図１のＸ−Ｘ’による断面図である。

以下、添付の図面を参照して本発明の好ましい実施形態を説明する。

本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。

また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。

図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同じ要素である。

図１は本発明の一実施形態による積層セラミック電子部品の斜視図であり、図２は図１のＸ−Ｘ’による断面図である。

図１及び２を参照すると、本発明の一実施形態である積層セラミック電子部品は、セラミック本体１０と、セラミック本体１０の内部に積層配置された内部電極３０と、セラミック本体１０の外部に形成された外部電極とを含んでよい。

セラミック本体１０は六面体であってよい。「Ｌ方向」を「長さ方向」、「Ｗ方向」を「幅方向」、「Ｔ方向」を「厚さ方向」という。ここで、厚さ方向は内部電極が積層された方向を意味することもできる。

セラミック本体１０の長さは幅より大きくてもよく、幅は厚さと同一であってよい。セラミック本体１０は上面Ｓ１、下面Ｓ４、側面Ｓ３、Ｓ６、断面（ｅｎｄ ｓｕｒｆａｃｅ）Ｓ２、Ｓ５を有してよい。

セラミック本体１０は誘電率の高い誘電材料を含んでよく、具体的には、チタン酸バリウム、チタン酸ストロンチウムを含んでよい。但し、これに制限されない。

誘電材料は電気双極子（ｅｌｅｃｔｒｉｃ ｄｉｐｏｌｅ）を含んでいるため、さらに多い量の電荷を蓄積させることができる。

セラミック本体１０の上面Ｓ１から最上内部電極３１ａまでの領域をカバー領域Ｃということができる。セラミック本体１０の下面Ｓ４から最下内部電極３２ａまでの領域もカバー領域Ｃということができる。

内部電極３０はセラミック本体１０の内部に離隔されて積層配置されてよい。隣接する内部電極３１、３２は相互反対方向に引き出されており、相互反対極性の電気が印加されてよい。

内部電極３０は金、銀、銅、ニッケル、パラジウム、白金及びこれらの合金からなる群より選択された一つ以上を含んでよい。しかし、これに限定されず、内部電極３０に十分な導電性が与えられるものであればよい。

金、銀、パラジウム、白金などは高価の貴金属で、値段は高いが、化学的に安定的である。ニッケル、銅などはベースメタルともいい、値段は安いが、焼結過程で酸化しやすいため、還元雰囲気を必要とすることがある。

外部電極は、セラミック本体１０の長さ方向（「Ｌ方向」）の両端に形成されてよく、第１及び第２外部電極２１、２２を含んでよい。第１及び第２内部電極３１、３２は相互反対極性の電気が印加されてよい。第１及び第２外部電極２１、２２はそれぞれ第１及び第２層２１ａ、２１ｂ、２２ａ、２２ｂを含んでよい。

第１層２１ａ、２２ａはセラミック本体１０上に形成されてよく、金属材質からなってよい。

第１層２１ａ、２２ａは内部電極３０と直接接続されてよい。内部電極３０と第１層２１ａ、２２ａの接続部分では、第１層２１ａ、２２ａを構成する金属と内部電極３０を構成する金属が反応して合金となる。よって、外部電極２１、２２と内部電極３０とを堅固に接続することができる。

第１層２１ａ、２２ａは導電性金属及びガラスフリットを含む導電性ペーストを用いて形成されてよく、これに制限されないが、導電性金属は金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

しかし、第１層２１ａ、２２ａを構成する成分が金属またはガラスであるため、外部の衝撃に弱い。金属及びガラスは靭性（ｔｏｕｇｈｎｅｓｓ）が小さいため、外部衝撃によって、外部電極２１、２２と内部電極３１、３２の接続が切れることもある。

第２層２１ｂ、２２ｂは第１層２１ａ、２２ａ上に形成されてよく、導電性樹脂を含んでよい。

導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含んでよい。即ち、導電性樹脂は銀（Ａｇ）粉末、銅（Ｃｕ）粉末及び銅（Ｃｕ）がコーティングされた銀（Ａｇ）粉末からなる群より選択された一つ以上とエポキシ樹脂を含むペーストを用いて形成してよい。

銀（Ａｇ）粉末または銅（Ｃｕ）粉末は、第２層２１ｂ、２２ｂに導電性を与えることができる。第２層２１ｂ、２２ｂに導電性が与えられるものであれば、特に、制限されない。

エポキシ樹脂は第２層２１ｂ、２２ｂに弾性を与えることができる。外部衝撃が加わると、エポキシ樹脂がこれを吸収するため、耐衝撃性が向上することができる。

外部電極２１、２２は第１及び第２めっき層２１ｃ、２１ｄ、２２ｃ、２２ｄを含んでよい。第１及び第２めっき層２１ｃ、２１ｄ、２２ｃ、２２ｄは、実装を容易にするために形成される。

第１めっき層２１ｃ、２２ｃは第２層２１ｂ、２２ｂ上に形成されてよく、第２めっき層２１ｄ、２２ｄは第１めっき層２１ｃ、２２ｃ上に形成されてよい。第１めっき層２１ｃ、２２ｃはニッケルめっき層、第２めっき層２１ｄ、２２ｄはすずめっき層であってよい。

以下では、セラミック本体の内部電極と外部電極が接続される側にクラックが発生する場合に重点を置いて説明する。

本実施形態は、セラミック本体の内部電極と外部電極が接続される側にクラックが発生しても、これが製品の性能に影響を与えないようにするものである。

本実施形態におけるセラミック本体１０のカバー領域Ｃの厚さＴｃは、７０μｍ以下であってよい。

Ｔｃは平均値を意味することができる。セラミック本体１０の中心部において、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）が成す断面を電子走査顕微鏡でスキャンし、等間隔で１０個地点を測定してその平均値をカバー領域の厚さＴｃにしてよい。

セラミック本体１０の中心部は、中心から幅方向（Ｗ方向）の両方にセラミック本体の全幅の４５％以内の領域であってよい。上記範囲内でカバー領域の厚さＴｃが安定的な値を示すことができる。

Ｔｃが７０μｍを超えると、カバー領域Ｃが厚いため、曲げクラックの問題が発生しない。積層セラミック電子部品が次第に高容量高積層化し、カバー領域の厚さＴｃが７０μｍ以下と薄くなると、曲げクラックの問題が発生し得る。

本発明は、カバー領域の厚さＴｃが７０μｍ以下の場合に、クラックの発生及びそれにより発生する問題点を解決するためのものである。

本実施形態では、Ｌ１＜（１．５）Ｔｃであってよい。

即ち、上記セラミック本体１０の長さ方向の両端から上記第１層２１ａ、２２ａが上記セラミック本体１０の上面Ｓ１または下面Ｓ４上に形成された端部までの長さ方向の寸法Ｌ１は、セラミック本体１０のカバー領域Ｃの厚さＴｃの１．５倍より小さくてよい。

導電性樹脂からなる第２層２１ｂ、２２ｂを形成することで、クラックＱの発生を防止または低下させることができる。また、クラックＱが発生しても、Ｌ１／Ｔｃ＜１．５であれば、クラックＱが最外郭内部電極３０ａを貫通することができない。

たとえ、クラックＱが発生したとしても、クラックＱが最外郭内部電極３０ａを貫通しないため、設計された容量が具現できないなどの問題が発生しない。このような故障安全モード（ｆａｉｌ ａｎｄ ｓａｆｅ ｍｏｄｅ）は、特に信頼性が求められる産業用及び電装用製品に要求される。

最外郭内部電極３０ａは、内部電極３０の最上に位置する内部電極３１ａ及び最下に位置する内部電極３２ａを意味する。

図２を参照すると、クラックＱは金属からなる外部電極の第１層２１ａの端Ｏで発生することがある。これは、第１層２１ａは金属からなっており、硬度が高く、第１層自体内で応力を吸収する能力が小さいため、第１層２１ａの端Ｏに応力が集中することがあるためである。

クラックは、第１層の端Ｏから始まり、セラミック本体１０の内部に進行し第１層と接するところで終わるＦ。

クラックＱは、略直線的に形成され、セラミック本体１０の断面（ｅｎｄ ｓｕｒｆａｃｅ）と約５０゜〜６０゜の角度を成すことができる。セラミック本体１０の断面（ｅｎｄ ｓｕｒｆａｃｅ）とクラックＱが成す角をクラック角θという。Ｌ１＜（１．５）Ｔｃは、クラック角θを考慮して決められた。

Ｌ１≧（１．５）Ｔｃであれば、基板の曲がりなどによって発生したクラックＱが最外郭内部電極３０ａを貫通することができる。この場合、電気的に分離された内部電極部分は容量形成に寄与できない虞がある。即ち、最外郭内部電極３０ａはその機能を失い、設計された容量値を具現できないことがある。

本実施形態では、Ｔ２≧（１．５）Ｔ１であってよい。

即ち、上記セラミック本体１０の厚さ方向の両端で上記第２層２１ｂ、２２ｂの厚さ方向の寸法Ｔ２は、上記セラミック本体１０の厚さ方向の両端で上記第１層２１ａ、２２ａの厚さ方向の寸法Ｔ１の１．５倍以上であってよい。

Ｔ１及びＴ２は平均値を意味することができる。セラミック本体１０の中心部において、長さ方向（Ｌ方向）及び厚さ方向（Ｔ方向）が成す断面を電子走査顕微鏡でスキャンし、等間隔で１０個地点を測定してその平均値をＴ１及びＴ２にしてよい。

セラミック本体１０の中心部は、中心から幅方向（Ｗ方向）の両方にセラミック本体１０の全幅の４５％以内の領域であってよい。上記範囲内でＴ１及びＴ２が安定的な値を示すことができる。

Ｔ２がＴ１厚さの１．５倍より大きいと、基板の曲がりなどによるクラックの発生を防止または低下させることができる。

電子部品と基板が接触する部分を介して基板の曲げ応力が電子部品に伝達され、これにより電子部品にクラックが発生することがある。電子部品の基板に実装される部位の性質により、曲げ応力が吸収されるか、それとも曲げ応力がそのまま電子部品のセラミック本体１０に伝達され、クラックＱを誘発するかが決まる。

電子部品は外部電極を介して基板に実装されるため、外部電極の性質によって曲げ応力の伝達有無が決まる。外部電極に存在する第２層２１ｂ、２２ｂが十分に厚いと、第２層２１ｂ、２２ｂで曲げ応力を十分に吸収できるため、基板の曲げ応力が電子部品のセラミック本体１０にそのまま伝達されない。従って、曲げ応力がセラミック本体１０にクラックを誘発する程度の臨界値に到達することが困難であり、クラックＱが容易に発生しない。

Ｔ２＜（１．５）Ｔ１である場合には、即、第２層２１ｂ、２２ｂの厚さＴ２が第１層２１ａ、２２ａの厚さＴ１の１．５倍より小さいと、曲がりなどによってクラックＱが発生することがある。これは、第２層２１ｂ、２２ｂの厚さが薄くて外部衝撃を十分に吸収できないためである。

本実施形態では、（１．５）Ｌ１≦Ｌ２≦（１／３）Ｌであってよい。

即ち、上記セラミック本体１０の長さ方向の両端から上記第２層２１ｂ、２２ｂが上記セラミック本体１０の上面Ｓ１または下面Ｓ４上に形成された端部までの長さ方向の寸法Ｌ２は、上記セラミック本体１０の長さ方向の両端から上記第１層２１ａ、２２ａが上記セラミック本体１０の上面Ｓ１または下面Ｓ４上に形成された端部までの長さ方向の寸法Ｌ１の１．５倍以上で、同時にセラミック本体１０の長さＬの３分の１以下であってよい。

Ｌ２＜（１．５）Ｌ１であれば、クラックＱの発生を防止または低下させることができない。これは、第２層２１ｂ、２２ｂとセラミック本体１０の接する領域が小さくて、セラミック本体１０に存在する応力を第２層が十分に吸収できないためである。

セラミック本体１０内に存在する、クラックＱを誘発することもできる応力を第２層２１ｂ、２２ｂが吸収することで、セラミック本体１０内におけるクラックＱの発生を防止または低下させることができるが、第２層２１ｂ、２２ｂとセラミック本体１０との接する領域、即ち、応力吸収の経路が狭いため、セラミック本体１０内におけるクラックＱの発生を防止または低下させることができない。

Ｌ２＞（１／３）Ｌであれば、閃絡（ｆｌａｓｈｏｖｅｒ）が発生することがある。反対極性の電気が印加される第１及び第２外部電極２１、２２間の距離が短くなり、空気の耐電圧強度を超えると、大気の絶縁破壊が生じて閃絡（ｆｌａｓｈｏｖｅｒ）が発生することがある。

本実施形態における積層セラミック電子部品は、１００５サイズ以上であってよい。

１００５サイズは（１．０±０．１５ｍｍ）×（０．５±０．０５ｍｍ）であってよい。

以下では、実施例及び比較例を参照して本発明について詳細に説明する。

実施例による積層セラミックキャパシタは、次のような方法で用意した。

チタン酸バリウム粉末、有機溶媒としてエタノール、バインダーとしてポリビニルブチラールを混合した。これをボールミリングしてセラミックスラリーを製造し、これを用いてセラミックグリーンシートを製造した。

セラミックグリーンシート上にニッケルを含む内部電極用導電性ペーストを印刷して内部電極を形成し、これを積層したグリーン積層体を８５℃で、１，０００ｋｇｆ／ｃｍ^２の圧力で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

圧着されたグリーン積層体を切断してグリーンチップにし、切断したグリーンチップを大気雰囲気下、２３０℃で、６０時間保持する脱バインダー工程を行ってから、グリーンチップを９５０℃で焼結して焼結チップを製造した。焼結は、還元雰囲気下で実施して内部電極の酸化を防止し、還元雰囲気はＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１〜１０^−１０ａｔｍになるようにした。

焼結チップの外部に銅粉末及びガラス粉末を含む第１ペーストを用いて第１層を形成した。

第１層を覆うように、導電性樹脂からなる第２ペーストを用いて第２層を形成した。第２ペーストとしては、エポキシ、銀（Ａｇ）及び硬化剤を含むものを用い、熱を加えて第２層を硬化させた。

第２層上に、電気めっきにより、ニッケル及びすずめっき層を順に形成した。

まず、カバー領域の厚さが減少することによる、クラックの発生有無を確認するために、カバー領域の厚さを変化させた積層セラミックキャパシタ試片を製造した。試片を基板に実装し、曲げテストを実施した。テスト後、試片の断面を高倍率の顕微鏡で観察し、クラックの発生有無を確認した。

上記曲げテストとは、基板に試片を装着し、試片が装着された基板の裏に５秒間荷重を加え、容量の変化によって不良有無を決めることである。

上記基板の押えは、Ｃｌａｓｓ １の場合は３ｍｍで、Ｃｌａｓｓ ２の場合は２ｍｍで実施し、曲げ強度の判定基準は初期容量値の±１０％範囲にして行った。

表１を参照すると、カバー領域の厚さが７０μｍ以下と薄くなってからクラックが発生することが分かる。本発明はカバー領域の厚さが７０μｍ以下と薄くなるにつれ、クラックが発生するという問題を解決するためのものである。

次に、クラックの発生率の低下を確認するために、焼結後のカバー領域の厚さが６５μｍとなるようにし、外部電極の第１及び第２層の厚さＴ１、Ｔ２を変化させた。これに対する曲げテストの結果を表２に示した。

表２を参照すると、Ｔ２／Ｔ１が１．５以上のとき、クラックの発生頻度が著しく減少することが分かる。これは、外部電極の第２層が第１層より厚いため、第２層で応力を十分に吸収するためである。

次に、クラックが内部電極を貫通するか否かを確認するために、Ｔｃは７０μｍ、Ｔ２／Ｔ１は１．０とし、Ｌ１を変化させた。曲げテストの結果を表３に示した。

表３を参照すると、Ｌ１／Ｔｃ値が１．５以上であれば、クラックが内部電極を貫通し、１．５未満であれば、クラックが内部電極を貫通しないことが分かる。即ち、Ｌ１がＴｃの１．５倍より大きく形成されると、クラックが内部電極を貫通する。これは、クラックがセラミック本体の長さ方向の断面と５６．３゜角を成して形成されるのと一致する。

クラックの発生率を低下させるために、外部電極の第１及び第２層の長さＬ１、Ｌ２を変化させた。これに対する曲げテストの結果を表４に示した。焼結後のカバー領域の厚さＴｃは６５μｍ、Ｔ２／Ｔ１は１．０にした。

また、Ｌ２と関わり、閃絡発生に関する結果をともに表４に示した。

表４を参照すると、Ｌ２値がＬ１の１．５倍以上である場合、クラックの発生率が著しく減少することが分かる。これはセラミック本体と第２層との接触面積が大きいため、第２層でセラミック本体の応力を効果的に吸収できるためである。

また、Ｌ２／Ｌ値が１／３以上の場合、即ち、Ｌ２がＬの３分の１より大きい場合には閃絡が発生することが分かる。これは、反対極性である外部電極が近すぎるためである。

本発明で用いた用語は特定の実施例を説明するためのもので、本発明を限定するものではない。単数の表現は、文脈上、明白でない限り、複数の意味を含む。

「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素またはこれらの組み合わせが存在することを意味するものであって、これを排除するためのものではない。

本発明は、上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。

従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。

１０ セラミック本体
Ｓ１〜Ｓ６ セラミック本体の外部面
２１、２２ 第１及び第２外部電極
２１ａ、２１ｂ、２２ａ、２２ｂ （外部電極）第１及び第２層
２１ｃ、２１ｄ、２２ｃ、２２ｄ 第１及び第２めっき層
３０、３１、３２ 内部電極、第１及び第２内部電極
３０ａ、３１ａ、３２ａ 最外郭内部電極、最上及び最下内部電極
Ｃ、Ｔｃ カバー領域、カバー領域の厚さ
Ｔ１、Ｔ２ 第１及び第２層の厚さ方向の寸法
Ｌ１、Ｌ２ 第１及び第２層の長さ方向の寸法
Ｑ クラック

Claims (14)

1. 内部電極が積層されたセラミック本体と、
   前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
   前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第１層、前記第１層上に形成されて導電性樹脂を含む第２層を含み、
   前記セラミック本体のカバー領域の厚さをＴｃ、前記セラミック本体の長さ方向の両端から前記第１層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、前記セラミック本体の厚さ方向の両端で前記第１層の厚さ方向の寸法をＴ１、前記セラミック本体の厚さ方向の両端で前記第２層の厚さ方向の寸法をＴ２であるとすると、Ｔｃ≦７０μｍ、Ｔ２≧（１．５）Ｔ１、Ｌ１＜（１．５）Ｔｃである積層セラミック電子部品。
2. １００５サイズ以上である請求項１に記載の積層セラミック電子部品。
3. 前記セラミック本体の長さ方向の両端から前記第２層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２であるとすると、（１．５）Ｌ１≦Ｌ２である請求項１に記載の積層セラミック電子部品。
4. 前記セラミック本体の長さ方向の両端から前記第２層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、前記セラミック本体の長さをＬであるとすると、Ｌ２≦（１／３）Ｌである請求項１に記載の積層セラミック電子部品。
5. 前記セラミック本体の長さ方向の両端から前記第２層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、前記セラミック本体の長さをＬであるとすると、（１．５）Ｌ１≦Ｌ２≦（１／３）Ｌである請求項１に記載の積層セラミック電子部品。
6. 前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品。
7. 前記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品。
8. 内部電極が交互に積層されたセラミック本体と、
   前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
   前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第１層、前記第１層上に形成されて導電性樹脂を含む第２層を含み、
   前記セラミック本体のカバー領域の厚さをＴｃ、前記セラミック本体の長さ方向の両端から前記第１層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ１、前記セラミック本体の長さ方向の両端から前記第２層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をＬ２、前記セラミック本体の長さをＬであるとすると、Ｔｃ≦７０μｍ、（１．５）Ｌ１≦Ｌ２≦（１／３）Ｌである積層セラミック電子部品。
9. １００５サイズ以上である請求項８に記載の積層セラミック電子部品。
10. Ｌ１＜（１．５）Ｔｃである請求項８に記載の積層セラミック電子部品。
11. 前記セラミック本体の厚さ方向の両端で前記第１層の厚さ方向の寸法をＴ１、前記セラミック本体の厚さ方向の両端で前記第２層の厚さ方向の寸法をＴ２であるとすると、Ｔ２≧（１．５）Ｔ１である請求項８に記載の積層セラミック電子部品。
12. Ｌ１＜（１．５）Ｔｃである請求項１１に記載の積層セラミック電子部品。
13. 前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項８に記載の積層セラミック電子部品。
14. 前記導電性樹脂は、銀（Ａｇ）−エポキシ樹脂、銅（Ｃｕ）−エポキシ樹脂、銅（Ｃｕ）がコーティングされた銀（Ａｇ）からなる群より選択された一つ以上を含む請求項８に記載の積層セラミック電子部品。

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