JP2018088537A - 積層セラミック電子部品 - Google Patents

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Abstract

【課題】曲げクラックの発生を低下させることができ、仮に発生しても、内部電極を貫通しないように調節可能な積層セラミック電子部品を提供する。
【解決手段】内部電極30は、積層されたセラミック本体10と、セラミック本体の長さ方向の両端に形成された外部電極21〜とを含む。外部電極は、セラミック本体上に形成されて導電性金属を含む第1層21a、22a、第1層上に形成されて導電性樹脂を含む第2層21b、22bを含む。セラミック本体のカバー領域Cの厚さをTc、セラミック本体の長さ方向の両端から第1層がセラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL1、セラミック本体の厚さ方向の両端で第1層の厚さ方向の寸法をT1、セラミック本体の厚さ方向の両端で第2層の厚さ方向の寸法をT2であるとすると、Tc≦70μm、T2≧(1.5)T1、L1<(1.5)Tcである。
【選択図】図2

Description

本発明は積層セラミック電子部品に関し、具体的には、信頼性に優れた積層セラミック電子部品に関する。

産業用電装用電子部品の場合、曲げクラックなどの不良が発生すると、機器の安定性の問題に繋がるため、信頼性が特に強調される。このようなクラックの発生を防止するために、外部電極の一部を導電性樹脂層で形成する方案が導入された。

しかし、外部電極の一部に導電性樹脂層を形成したとしても、製品の高容量化の傾向によりカバー層がさらに薄くなる。カバー層が薄くなるほど、電子部品が基板に実装された後、基板が曲がったりする場合に、電子部品にクラックが発生する確率がさらに増加する。

信頼性が特に重要な産業用電装用電子部品は、基板の曲がりなどによってクラックが発生しても、該クラックが電子部品の性能に影響を及ぼさないことが求められる。

日本公開特許公報第2007−067239号 日本公開特許公報第1996−107039号

本発明は、信頼性に優れた積層セラミック電子部品を提供する。

本発明の一形態は、内部電極が積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第1層、上記第1層上に形成されて導電性樹脂を含む第2層を含み、上記セラミック本体のカバー領域の厚さをTc、上記セラミック本体の長さ方向の両端から上記第1層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL1、上記セラミック本体の厚さ方向の両端で上記第1層の厚さ方向の寸法をT1、上記セラミック本体の厚さ方向の両端で上記第2層の厚さ方向の寸法をT2であるとすると、Tc≦70μm、T2≧(1.5)T1、L1<(1.5)Tcである積層セラミック電子部品であってよい。

一実施例における積層セラミック電子部品は、1005サイズ以上であってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第2層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2であるとすると、(1.5)L1≦L2であってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第2層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、上記セラミック本体の長さをLであるとすると、L2≦(1/3)Lであってよい。

一実施例において、上記セラミック本体の長さ方向の両端から上記第2層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、上記セラミック本体の長さをLであるとすると、(1.5)L1≦L2≦(1/3)Lであってよい。

一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

一実施例における上記導電性樹脂は、銀(Ag)−エポキシ樹脂、銅(Cu)−エポキシ樹脂、銅(Cu)がコーティングされた銀(Ag)からなる群より選択された一つ以上を含んでよい。

本発明の他の形態は、内部電極が交互に積層されたセラミック本体と、上記セラミック本体の長さ方向の両端に形成された外部電極とを含み、上記外部電極は、上記セラミック本体上に形成されて導電性金属を含む第1層、上記第1層上に形成されて導電性樹脂を含む第2層を含み、上記セラミック本体のカバー領域の厚さをTc、上記セラミック本体の長さ方向の両端から上記第1層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL1、上記セラミック本体の長さ方向の両端から上記第2層が上記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、上記セラミック本体の長さをLであるとすると、Tc≦70μm、(1.5)L1≦L2≦(1/3)Lである積層セラミック電子部品であってよい。

一実施例における積層セラミック電子部品は、1005サイズ以上であってよい。

一実施例における積層セラミック電子部品は、L1<(1.5)Tcであってよい。

一実施例において、上記セラミック本体の厚さ方向の両端で上記第1層の厚さ方向の寸法をT1、上記セラミック本体の厚さ方向の両端で上記第2層の厚さ方向の寸法をT2であるとすると、T2≧(1.5)T1であってよい。

一実施例における上記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

一実施例における上記導電性樹脂は、銀(Ag)−エポキシ樹脂、銅(Cu)−エポキシ樹脂、銅(Cu)がコーティングされた銀(Ag)からなる群より選択された一つ以上を含んでよい。

導電性樹脂層を導入して曲げクラックの発生を低下させることができる。また、曲げクラックが発生しても、クラックが内部電極を貫通しないように調節して設計された容量値を具現することができる。よって、信頼性に優れた積層セラミック電子部品を具現することができる。

本発明の一実施形態による積層セラミック電子部品の斜視図である。 図1のX−X’による断面図である。

以下、添付の図面を参照して本発明の好ましい実施形態を説明する。

本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。

また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。

図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同じ要素である。

図1は本発明の一実施形態による積層セラミック電子部品の斜視図であり、図2は図1のX−X’による断面図である。

図1及び2を参照すると、本発明の一実施形態である積層セラミック電子部品は、セラミック本体10と、セラミック本体10の内部に積層配置された内部電極30と、セラミック本体10の外部に形成された外部電極とを含んでよい。

セラミック本体10は六面体であってよい。「L方向」を「長さ方向」、「W方向」を「幅方向」、「T方向」を「厚さ方向」という。ここで、厚さ方向は内部電極が積層された方向を意味することもできる。

セラミック本体10の長さは幅より大きくてもよく、幅は厚さと同一であってよい。セラミック本体10は上面S1、下面S4、側面S3、S6、断面(end surface)S2、S5を有してよい。

セラミック本体10は誘電率の高い誘電材料を含んでよく、具体的には、チタン酸バリウム、チタン酸ストロンチウムを含んでよい。但し、これに制限されない。

誘電材料は電気双極子(electric dipole)を含んでいるため、さらに多い量の電荷を蓄積させることができる。

セラミック本体10の上面S1から最上内部電極31aまでの領域をカバー領域Cということができる。セラミック本体10の下面S4から最下内部電極32aまでの領域もカバー領域Cということができる。

内部電極30はセラミック本体10の内部に離隔されて積層配置されてよい。隣接する内部電極31、32は相互反対方向に引き出されており、相互反対極性の電気が印加されてよい。

内部電極30は金、銀、銅、ニッケル、パラジウム、白金及びこれらの合金からなる群より選択された一つ以上を含んでよい。しかし、これに限定されず、内部電極30に十分な導電性が与えられるものであればよい。

金、銀、パラジウム、白金などは高価の貴金属で、値段は高いが、化学的に安定的である。ニッケル、銅などはベースメタルともいい、値段は安いが、焼結過程で酸化しやすいため、還元雰囲気を必要とすることがある。

外部電極は、セラミック本体10の長さ方向(「L方向」)の両端に形成されてよく、第1及び第2外部電極21、22を含んでよい。第1及び第2内部電極31、32は相互反対極性の電気が印加されてよい。第1及び第2外部電極21、22はそれぞれ第1及び第2層21a、21b、22a、22bを含んでよい。

第1層21a、22aはセラミック本体10上に形成されてよく、金属材質からなってよい。

第1層21a、22aは内部電極30と直接接続されてよい。内部電極30と第1層21a、22aの接続部分では、第1層21a、22aを構成する金属と内部電極30を構成する金属が反応して合金となる。よって、外部電極21、22と内部電極30とを堅固に接続することができる。

第1層21a、22aは導電性金属及びガラスフリットを含む導電性ペーストを用いて形成されてよく、これに制限されないが、導電性金属は金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含んでよい。

しかし、第1層21a、22aを構成する成分が金属またはガラスであるため、外部の衝撃に弱い。金属及びガラスは靭性(toughness)が小さいため、外部衝撃によって、外部電極21、22と内部電極31、32の接続が切れることもある。

第2層21b、22bは第1層21a、22a上に形成されてよく、導電性樹脂を含んでよい。

導電性樹脂は、銀(Ag)−エポキシ樹脂、銅(Cu)−エポキシ樹脂、銅(Cu)がコーティングされた銀(Ag)からなる群より選択された一つ以上を含んでよい。即ち、導電性樹脂は銀(Ag)粉末、銅(Cu)粉末及び銅(Cu)がコーティングされた銀(Ag)粉末からなる群より選択された一つ以上とエポキシ樹脂を含むペーストを用いて形成してよい。

銀(Ag)粉末または銅(Cu)粉末は、第2層21b、22bに導電性を与えることができる。第2層21b、22bに導電性が与えられるものであれば、特に、制限されない。

エポキシ樹脂は第2層21b、22bに弾性を与えることができる。外部衝撃が加わると、エポキシ樹脂がこれを吸収するため、耐衝撃性が向上することができる。

外部電極21、22は第1及び第2めっき層21c、21d、22c、22dを含んでよい。第1及び第2めっき層21c、21d、22c、22dは、実装を容易にするために形成される。

第1めっき層21c、22cは第2層21b、22b上に形成されてよく、第2めっき層21d、22dは第1めっき層21c、22c上に形成されてよい。第1めっき層21c、22cはニッケルめっき層、第2めっき層21d、22dはすずめっき層であってよい。

以下では、セラミック本体の内部電極と外部電極が接続される側にクラックが発生する場合に重点を置いて説明する。

本実施形態は、セラミック本体の内部電極と外部電極が接続される側にクラックが発生しても、これが製品の性能に影響を与えないようにするものである。

本実施形態におけるセラミック本体10のカバー領域Cの厚さTcは、70μm以下であってよい。

Tcは平均値を意味することができる。セラミック本体10の中心部において、長さ方向(L方向)及び厚さ方向(T方向)が成す断面を電子走査顕微鏡でスキャンし、等間隔で10個地点を測定してその平均値をカバー領域の厚さTcにしてよい。

セラミック本体10の中心部は、中心から幅方向(W方向)の両方にセラミック本体の全幅の45%以内の領域であってよい。上記範囲内でカバー領域の厚さTcが安定的な値を示すことができる。

Tcが70μmを超えると、カバー領域Cが厚いため、曲げクラックの問題が発生しない。積層セラミック電子部品が次第に高容量高積層化し、カバー領域の厚さTcが70μm以下と薄くなると、曲げクラックの問題が発生し得る。

本発明は、カバー領域の厚さTcが70μm以下の場合に、クラックの発生及びそれにより発生する問題点を解決するためのものである。

本実施形態では、L1<(1.5)Tcであってよい。

即ち、上記セラミック本体10の長さ方向の両端から上記第1層21a、22aが上記セラミック本体10の上面S1または下面S4上に形成された端部までの長さ方向の寸法L1は、セラミック本体10のカバー領域Cの厚さTcの1.5倍より小さくてよい。

導電性樹脂からなる第2層21b、22bを形成することで、クラックQの発生を防止または低下させることができる。また、クラックQが発生しても、L1/Tc<1.5であれば、クラックQが最外郭内部電極30aを貫通することができない。

たとえ、クラックQが発生したとしても、クラックQが最外郭内部電極30aを貫通しないため、設計された容量が具現できないなどの問題が発生しない。このような故障安全モード(fail and safe mode)は、特に信頼性が求められる産業用及び電装用製品に要求される。

最外郭内部電極30aは、内部電極30の最上に位置する内部電極31a及び最下に位置する内部電極32aを意味する。

図2を参照すると、クラックQは金属からなる外部電極の第1層21aの端Oで発生することがある。これは、第1層21aは金属からなっており、硬度が高く、第1層自体内で応力を吸収する能力が小さいため、第1層21aの端Oに応力が集中することがあるためである。

クラックは、第1層の端Oから始まり、セラミック本体10の内部に進行し第1層と接するところで終わるF。

クラックQは、略直線的に形成され、セラミック本体10の断面(end surface)と約50゜〜60゜の角度を成すことができる。セラミック本体10の断面(end surface)とクラックQが成す角をクラック角θという。L1<(1.5)Tcは、クラック角θを考慮して決められた。

L1≧(1.5)Tcであれば、基板の曲がりなどによって発生したクラックQが最外郭内部電極30aを貫通することができる。この場合、電気的に分離された内部電極部分は容量形成に寄与できない虞がある。即ち、最外郭内部電極30aはその機能を失い、設計された容量値を具現できないことがある。

本実施形態では、T2≧(1.5)T1であってよい。

即ち、上記セラミック本体10の厚さ方向の両端で上記第2層21b、22bの厚さ方向の寸法T2は、上記セラミック本体10の厚さ方向の両端で上記第1層21a、22aの厚さ方向の寸法T1の1.5倍以上であってよい。

T1及びT2は平均値を意味することができる。セラミック本体10の中心部において、長さ方向(L方向)及び厚さ方向(T方向)が成す断面を電子走査顕微鏡でスキャンし、等間隔で10個地点を測定してその平均値をT1及びT2にしてよい。

セラミック本体10の中心部は、中心から幅方向(W方向)の両方にセラミック本体10の全幅の45%以内の領域であってよい。上記範囲内でT1及びT2が安定的な値を示すことができる。

T2がT1厚さの1.5倍より大きいと、基板の曲がりなどによるクラックの発生を防止または低下させることができる。

電子部品と基板が接触する部分を介して基板の曲げ応力が電子部品に伝達され、これにより電子部品にクラックが発生することがある。電子部品の基板に実装される部位の性質により、曲げ応力が吸収されるか、それとも曲げ応力がそのまま電子部品のセラミック本体10に伝達され、クラックQを誘発するかが決まる。

電子部品は外部電極を介して基板に実装されるため、外部電極の性質によって曲げ応力の伝達有無が決まる。外部電極に存在する第2層21b、22bが十分に厚いと、第2層21b、22bで曲げ応力を十分に吸収できるため、基板の曲げ応力が電子部品のセラミック本体10にそのまま伝達されない。従って、曲げ応力がセラミック本体10にクラックを誘発する程度の臨界値に到達することが困難であり、クラックQが容易に発生しない。

T2<(1.5)T1である場合には、即、第2層21b、22bの厚さT2が第1層21a、22aの厚さT1の1.5倍より小さいと、曲がりなどによってクラックQが発生することがある。これは、第2層21b、22bの厚さが薄くて外部衝撃を十分に吸収できないためである。

本実施形態では、(1.5)L1≦L2≦(1/3)Lであってよい。

即ち、上記セラミック本体10の長さ方向の両端から上記第2層21b、22bが上記セラミック本体10の上面S1または下面S4上に形成された端部までの長さ方向の寸法L2は、上記セラミック本体10の長さ方向の両端から上記第1層21a、22aが上記セラミック本体10の上面S1または下面S4上に形成された端部までの長さ方向の寸法L1の1.5倍以上で、同時にセラミック本体10の長さLの3分の1以下であってよい。

L2<(1.5)L1であれば、クラックQの発生を防止または低下させることができない。これは、第2層21b、22bとセラミック本体10の接する領域が小さくて、セラミック本体10に存在する応力を第2層が十分に吸収できないためである。

セラミック本体10内に存在する、クラックQを誘発することもできる応力を第2層21b、22bが吸収することで、セラミック本体10内におけるクラックQの発生を防止または低下させることができるが、第2層21b、22bとセラミック本体10との接する領域、即ち、応力吸収の経路が狭いため、セラミック本体10内におけるクラックQの発生を防止または低下させることができない。

L2>(1/3)Lであれば、閃絡(flashover)が発生することがある。反対極性の電気が印加される第1及び第2外部電極21、22間の距離が短くなり、空気の耐電圧強度を超えると、大気の絶縁破壊が生じて閃絡(flashover)が発生することがある。

本実施形態における積層セラミック電子部品は、1005サイズ以上であってよい。

1005サイズは(1.0±0.15mm)×(0.5±0.05mm)であってよい。

以下では、実施例及び比較例を参照して本発明について詳細に説明する。

実施例による積層セラミックキャパシタは、次のような方法で用意した。

チタン酸バリウム粉末、有機溶媒としてエタノール、バインダーとしてポリビニルブチラールを混合した。これをボールミリングしてセラミックスラリーを製造し、これを用いてセラミックグリーンシートを製造した。

セラミックグリーンシート上にニッケルを含む内部電極用導電性ペーストを印刷して内部電極を形成し、これを積層したグリーン積層体を85℃で、1,000kgf/cmの圧力で等圧圧縮成形(isostatic pressing)した。

圧着されたグリーン積層体を切断してグリーンチップにし、切断したグリーンチップを大気雰囲気下、230℃で、60時間保持する脱バインダー工程を行ってから、グリーンチップを950℃で焼結して焼結チップを製造した。焼結は、還元雰囲気下で実施して内部電極の酸化を防止し、還元雰囲気はNi/NiO平衡酸素分圧より低い10−11〜10−10atmになるようにした。

焼結チップの外部に銅粉末及びガラス粉末を含む第1ペーストを用いて第1層を形成した。

第1層を覆うように、導電性樹脂からなる第2ペーストを用いて第2層を形成した。第2ペーストとしては、エポキシ、銀(Ag)及び硬化剤を含むものを用い、熱を加えて第2層を硬化させた。

第2層上に、電気めっきにより、ニッケル及びすずめっき層を順に形成した。

まず、カバー領域の厚さが減少することによる、クラックの発生有無を確認するために、カバー領域の厚さを変化させた積層セラミックキャパシタ試片を製造した。試片を基板に実装し、曲げテストを実施した。テスト後、試片の断面を高倍率の顕微鏡で観察し、クラックの発生有無を確認した。

上記曲げテストとは、基板に試片を装着し、試片が装着された基板の裏に5秒間荷重を加え、容量の変化によって不良有無を決めることである。

上記基板の押えは、Class 1の場合は3mmで、Class 2の場合は2mmで実施し、曲げ強度の判定基準は初期容量値の±10%範囲にして行った。

表1を参照すると、カバー領域の厚さが70μm以下と薄くなってからクラックが発生することが分かる。本発明はカバー領域の厚さが70μm以下と薄くなるにつれ、クラックが発生するという問題を解決するためのものである。

次に、クラックの発生率の低下を確認するために、焼結後のカバー領域の厚さが65μmとなるようにし、外部電極の第1及び第2層の厚さT1、T2を変化させた。これに対する曲げテストの結果を表2に示した。

表2を参照すると、T2/T1が1.5以上のとき、クラックの発生頻度が著しく減少することが分かる。これは、外部電極の第2層が第1層より厚いため、第2層で応力を十分に吸収するためである。

次に、クラックが内部電極を貫通するか否かを確認するために、Tcは70μm、T2/T1は1.0とし、L1を変化させた。曲げテストの結果を表3に示した。

表3を参照すると、L1/Tc値が1.5以上であれば、クラックが内部電極を貫通し、1.5未満であれば、クラックが内部電極を貫通しないことが分かる。即ち、L1がTcの1.5倍より大きく形成されると、クラックが内部電極を貫通する。これは、クラックがセラミック本体の長さ方向の断面と56.3゜角を成して形成されるのと一致する。

クラックの発生率を低下させるために、外部電極の第1及び第2層の長さL1、L2を変化させた。これに対する曲げテストの結果を表4に示した。焼結後のカバー領域の厚さTcは65μm、T2/T1は1.0にした。

また、L2と関わり、閃絡発生に関する結果をともに表4に示した。

表4を参照すると、L2値がL1の1.5倍以上である場合、クラックの発生率が著しく減少することが分かる。これはセラミック本体と第2層との接触面積が大きいため、第2層でセラミック本体の応力を効果的に吸収できるためである。

また、L2/L値が1/3以上の場合、即ち、L2がLの3分の1より大きい場合には閃絡が発生することが分かる。これは、反対極性である外部電極が近すぎるためである。

本発明で用いた用語は特定の実施例を説明するためのもので、本発明を限定するものではない。単数の表現は、文脈上、明白でない限り、複数の意味を含む。

「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素またはこれらの組み合わせが存在することを意味するものであって、これを排除するためのものではない。

本発明は、上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。

従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。

10 セラミック本体
S1〜S6 セラミック本体の外部面
21、22 第1及び第2外部電極
21a、21b、22a、22b (外部電極)第1及び第2層
21c、21d、22c、22d 第1及び第2めっき層
30、31、32 内部電極、第1及び第2内部電極
30a、31a、32a 最外郭内部電極、最上及び最下内部電極
C、Tc カバー領域、カバー領域の厚さ
T1、T2 第1及び第2層の厚さ方向の寸法
L1、L2 第1及び第2層の長さ方向の寸法
Q クラック

Claims (14)

  1. 内部電極が積層されたセラミック本体と、
    前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
    前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第1層、前記第1層上に形成されて導電性樹脂を含む第2層を含み、
    前記セラミック本体のカバー領域の厚さをTc、前記セラミック本体の長さ方向の両端から前記第1層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL1、前記セラミック本体の厚さ方向の両端で前記第1層の厚さ方向の寸法をT1、前記セラミック本体の厚さ方向の両端で前記第2層の厚さ方向の寸法をT2であるとすると、Tc≦70μm、T2≧(1.5)T1、L1<(1.5)Tcである積層セラミック電子部品。
  2. 1005サイズ以上である請求項1に記載の積層セラミック電子部品。
  3. 前記セラミック本体の長さ方向の両端から前記第2層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2であるとすると、(1.5)L1≦L2である請求項1に記載の積層セラミック電子部品。
  4. 前記セラミック本体の長さ方向の両端から前記第2層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、前記セラミック本体の長さをLであるとすると、L2≦(1/3)Lである請求項1に記載の積層セラミック電子部品。
  5. 前記セラミック本体の長さ方向の両端から前記第2層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、前記セラミック本体の長さをLであるとすると、(1.5)L1≦L2≦(1/3)Lである請求項1に記載の積層セラミック電子部品。
  6. 前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項1に記載の積層セラミック電子部品。
  7. 前記導電性樹脂は、銀(Ag)−エポキシ樹脂、銅(Cu)−エポキシ樹脂、銅(Cu)がコーティングされた銀(Ag)からなる群より選択された一つ以上を含む請求項1に記載の積層セラミック電子部品。
  8. 内部電極が交互に積層されたセラミック本体と、
    前記セラミック本体の長さ方向の両端に形成された外部電極と、を含み、
    前記外部電極は、前記セラミック本体上に形成されて導電性金属を含む第1層、前記第1層上に形成されて導電性樹脂を含む第2層を含み、
    前記セラミック本体のカバー領域の厚さをTc、前記セラミック本体の長さ方向の両端から前記第1層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL1、前記セラミック本体の長さ方向の両端から前記第2層が前記セラミック本体の上面または下面上に形成された端部までの長さ方向の寸法をL2、前記セラミック本体の長さをLであるとすると、Tc≦70μm、(1.5)L1≦L2≦(1/3)Lである積層セラミック電子部品。
  9. 1005サイズ以上である請求項8に記載の積層セラミック電子部品。
  10. L1<(1.5)Tcである請求項8に記載の積層セラミック電子部品。
  11. 前記セラミック本体の厚さ方向の両端で前記第1層の厚さ方向の寸法をT1、前記セラミック本体の厚さ方向の両端で前記第2層の厚さ方向の寸法をT2であるとすると、T2≧(1.5)T1である請求項8に記載の積層セラミック電子部品。
  12. L1<(1.5)Tcである請求項11に記載の積層セラミック電子部品。
  13. 前記導電性金属は、金、銀、パラジウム、銅、ニッケル及びこれらの合金からなる群より選択された一つ以上を含む請求項8に記載の積層セラミック電子部品。
  14. 前記導電性樹脂は、銀(Ag)−エポキシ樹脂、銅(Cu)−エポキシ樹脂、銅(Cu)がコーティングされた銀(Ag)からなる群より選択された一つ以上を含む請求項8に記載の積層セラミック電子部品。
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