KR101862518B1 - 적층 세라믹 전자 부품 - Google Patents

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KR101862518B1 KR1020170080701A KR20170080701A KR101862518B1 KR 101862518 B1 KR101862518 B1 KR 101862518B1 KR 1020170080701 A KR1020170080701 A KR 1020170080701A KR 20170080701 A KR20170080701 A KR 20170080701A KR 101862518 B1 KR101862518 B1 KR 101862518B1
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Abstract

본 발명은 적층 세라믹 전자 부품에 관한 것으로, 내부 전극이 적층된 세라믹 본체, 상기 세라믹 본체의 길이 방향 양단에 형성된 외부 전극을 포함하고, 상기 외부 전극은 상기 세라믹 본체 상에 형성되고 도전성 금속을 포함하는 제1 층, 상기 제1 층 상에 형성되고 도전성 수지를 포함하는 제2 층을 포함하고, 상기 세라믹 본체의 커버 영역의 두께를 Tc, 상기 내부 전극의 두께를 Te, 이웃하는 상기 내부 전극 간의 간격을 Td, 상기 세라믹 본체의 커버 영역과 상기 세라믹 본체의 길이 방향 마진부가 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L1, 상기 세라믹 본체의 마진부의 길이 방향 치수를 Lm이라 할 때, Tc≤70um, L1<Lm+Tc×cot50°인 것을 특징으로 하며, 신뢰성이 우수하다.

Description

적층 세라믹 전자 부품{MULTILAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 구체적으로는 신뢰성이 우수한 적층 세라믹 전자 부품에 관한 것이다.
산업용 전장용 전자 부품의 경우 휨 크랙 등의 불량이 발생하면 결국 기기의 안정성 문제로 이어질 수 있기 때문에 신뢰성이 특히 강조된다. 이러한 크랙 발생을 방지하기 위하여 외부 전극의 일부를 도전성 수지층으로 형성하는 방안이 도입되었다.
하지만, 외부 전극의 일부에 도전성 수지층을 형성하더라도 제품의 고용량화 경향에 따라 커버층이 더욱 얇아질 수밖에 없다. 커버층의 두께가 얇아질수록 전자 부품이 기판에 실장된 후 기판이 휘어지거나 하는 경우 전자 부품에 크랙이 발생할 확률이 더욱 증가할 수 있다.
신뢰성이 특히 중요시되는 산업용 전장용 전자 부품의 경우 기판의 휨 등에 의하여 크랙이 발생하더라도 이러한 크랙이 전자 부품의 성능에 영향을 미치지 않을 것이 요구되고 있다.
일본공개특허공보 제2007-067239호 일본공개특허공보 제1996-107039호
본 발명은 신뢰성이 우수한 적층 세라믹 전자 부품을 제공하고자 한다.
본 발명의 일 실시 형태는 내부 전극이 적층된 세라믹 본체; 및 상기 세라믹 본체의 길이 방향 양단에 형성된 외부 전극;을 포함하고, 상기 외부 전극은 상기 세라믹 본체 상에 형성되고 도전성 금속을 포함하는 제1 층, 상기 제1 층 상에 형성되고 도전성 수지를 포함하는 제2 층을 포함하고, 상기 세라믹 본체의 커버 영역의 두께를 Tc, 상기 내부 전극의 두께를 Te, 이웃하는 상기 내부 전극 간의 간격을 Td, 상기 세라믹 본체의 커버 영역과 상기 세라믹 본체의 길이 방향 마진부가 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L1, 상기 세라믹 본체의 마진부의 길이 방향 치수를 Lm이라 할 때, Tc≤70um, L1<Lm+Tc×cot50°인 적층 세라믹 전자 부품일 수 있다.
일 실시예로 적층 세라믹 전자 부품은 1005 사이즈 이상일 수 있다.
일 실시예로 상기 도전성 금속은 금, 은, 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있다.
일 실시예로 상기 도전성 수지는 은(Ag)-에폭시 수지, 구리(Cu)-에폭시 수지, 구리(Cu)가 코팅된 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 다른 실시 형태는 내부 전극이 교대로 적층된 세라믹 본체; 및 상기 세라믹 본체의 길이 방향 양단에 형성된 외부 전극;을 포함하고, 상기 외부 전극은 상기 세라믹 본체 상에 형성되고 금속을 포함하는 제1 층, 상기 제1 층 상에 형성되고 도전성 수지를 포함하는 제2 층을 포함하고, 상기 세라믹 본체의 커버 영역의 두께를 Tc, 상기 내부 전극의 두께를 Te, 이웃하는 상기 내부 전극 간의 간격을 Td, 상기 세라믹 본체의 커버 영역과 상기 내부전극이 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L2, 상기 세라믹 본체의 마진부의 길이 방향 치수를 Lm이라 할 때, Tc≤70um, L2<Lm+(Tc+Te+Td)×cot50°인 적층 세라믹 전자 부품일 수 있다.
일 실시예로 상기 세라믹 본체의 커버 영역과 상기 세라믹 본체의 길이 방향 마진부가 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L1이라 할 때, L1<Lm+Tc×cot50°일 수 있다.
일 실시예로 적층 세라믹 전자 부품은 1005 사이즈 이상일 수 있다.
일 실시예로 상기 도전성 금속은 금, 은, 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있다.
일 실시예로 상기 도전성 수지는 은(Ag)-에폭시 수지, 구리(Cu)-에폭시 수지, 구리(Cu)가 코팅된 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층을 도입하여 휨 크랙의 발생을 낮출 수 있다. 또한, 휨 크랙이 발생하는 경우에도 크랙이 내부 전극을 관통하지 않도록 조절하여 설계된 용량값을 구현할 수 있다. 이로써 신뢰성이 우수한 적층 세라믹 전자 부품을 구현할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 사시도이다.
도 2는 도 1의 X-X'에 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 사시도이다. 도 2는 도 1의 X-X'에 따른 단면도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체(10), 세라믹 본체(10)의 내부에 적층 배치된 내부 전극(30), 세라믹 본체(10)의 외부에 형성된 외부 전극(20)을 포함할 수 있다.
세라믹 본체(10)는 육면체 형상일 수 있다. “L 방향”을 “길이 방향”, “W 방향”을 “폭 방향”, “T 방향”을 “두께 방향”이라 할 수 있다. 여기서 두께 방향은 내부 전극이 적층된 방향을 의미할 수도 있다.
세라믹 본체(10)의 길이는 폭 보다 더 클 수 있으며, 폭은 두께와 동일할 수 있다. 세라믹 본체(10)는 상면(S1), 하면(S4), 측면(S3, S6), 단면(end surface)(S2, S5)을 가질 수 있다.
세라믹 본체(10)는 유전율이 높은 유전 재료를 포함할 수 있으며, 구체적으로는 티탄산바륨, 티탄산스트론튬을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
유전 재료는 전기 이중극자(electric dipole)를 포함하고 있기 때문에 더 많은 양의 전하를 축적시킬 수 있다.
세라믹 본체(10)의 상면(S1)으로부터 최상 내부 전극(31a)까지의 영역을 커버 영역(C)이라 할 수 있다. 세라믹 본체(10)의 하면(S4)으로부터 최하 내부 전극(32a)까지의 영역을 또한 커버 영역(C)이라 할 수 있다.
내부 전극(30)은 세라믹 본체(10)의 내부에 이격되어 적층 배치될 수 있다. 이웃하는 내부 전극(31, 32)은 서로 반대 방향으로 인출되어 있으며, 서로 반대 극성의 전기가 인가될 수 있다.
내부 전극(30)은 금, 은, 구리, 니켈, 팔라듐, 백금 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 내부 전극(30)에 충분한 도전성을 부여할 수 있는 것이면 상관없다.
금, 은, 팔라듐, 백금 등은 고가의 귀금속으로서 가격이 비싼 반면, 화학적으로 안정적이다. 니켈, 구리 등은 베이스 메탈이라고도 하는데 가격이 싼 반면, 소결 과정에서 쉽게 산화될 있어 환원 분위기를 필요로 할 수 있다.
외부 전극은 세라믹 본체(10)의 길이 방향(“L 방향”) 양단에 형성될 수 있으며, 제1 및 제2 외부 전극(31, 22)을 포함할 수 있다. 제1 및 제2 내부 전극(21, 22)은 서로 반대 극성의 전기가 인가될 수 있다. 제1 및 제2 외부 전극(21, 22)은 각각 제1 및 제2 층(21a, 21b, 22a, 22b)을 포함할 수 있다.
제1 층(21a, 22a)은 세라믹 본체(10) 상에 형성될 수 있고, 또한 금속 재질로 이루어질 수 있다.
제1 층(21a, 22a)은 내부 전극(30)과 직접적으로 접속될 수 있다. 내부 전극(30)과 제1 층(21a, 22a)의 접속 부분에서는 제1 층(21a, 22a)을 구성하는 금속과 내부 전극(30)을 구성하는 금속이 합금을 형성할 수 있다. 이로써 외부 전극(21, 22)과 내부 전극(30)과의 접속을 견고하게 할 수 있다.
제1 층(21a, 22a)은 도전성 금속 및 유리 프리트를 포함하는 도전성 페이스트를 이용하여 형성될 수 있으며, 이에 제한되는 것은 아니나, 도전성 금속은 금, 은 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함할 수 있다.
하지만, 제1 층(21a, 22a)을 구성하는 성분이 금속 또는 글래스이므로 외부의 충격에 대하여 약하다. 금속 및 글래스는 인성(toughness)가 작기 때문에 외부 충격에 의하여 외부 전극(21, 22)과 내부 전극(31, 32)의 접속이 끊어질 수도 있다.
제2 층(21b, 22b)은 제1 층(21a, 22a) 상에 형성될 수 있으며, 도전성 수지를 포함할 수 있다.
도전성 수지는 은(Ag)-에폭시 수지, 구리(Cu)-에폭시 수지, 구리(Cu)가 코팅된 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다. 즉 도전성 수지는 은(Ag) 분말, 구리(Cu) 분말 및 구리(Cu)가 코팅된 은(Ag) 분말로 이루어진 군으로부터 선택된 하나 이상과 에폭시 수지를 포함하는 페이스트를 이용하여 형성할 수 있다.
은(Ag) 분말 또는 구리(Cu) 분말은 제2 층(21b, 22b)에 도전성을 부여할 수 있다. 제2 층(21b, 22b)에 도전성을 부여할 수 있는 것이라면 특별히 제한되지 않는다.
에폭시 수지는 제2 층(21b, 22b)에 탄성을 부여할 수 있다. 외부 충격이 가해지면 에폭시 수지가 이를 흡수할 수 있어 내충격성이 향상될 수 있다.
외부 전극(21, 22)은 제1 및 제2 도금층(21c, 21d, 22c, 22d)을 포함할 수 있다. 제1 및 제2 도금층(21c, 21d, 22c, 22d)은 실장 용이성을 위하여 형성될 수 있다.
제1 도금층(21c, 22c)은 제2 층(21b, 22b) 상에 형성될 수 있고, 제2 도금층(21d, 22d)은 제1 도금층(21c, 22c) 상에 형성될 수 있다. 제1 도금층(21c, 22c)은 니켈 도금층, 제2 도금층(21d, 22d)은 주석 도금층일 수 있다.
이하에서는 세라믹 본체 중 내부 전극과 외부 전극이 접속되는 쪽에 크랙이 발생하는 경우에 관심을 두어 설명한다.
본 실시 형태는 세라믹 본체 중 내부 전극과 외부 전극이 접속되는 쪽에 크랙이 발생하더라도 이것이 제품의 성능에 영향을 주지 않도록 하는 것이기 때문이다.
본 실시 형태에 있어서, 세라믹 본체(10)의 커버 영역(C)의 두께(Tc)는 70um 이하일 수 있다.
Tc는 평균값을 의미할 수 있다. 세라믹 본체(10)의 중심부에서 길이 방향(L 방향) 및 두께 방향(T 방향)이 이루는 단면을 전자주사현미경으로 스캔하여 등 간격으로 10개 지점을 측정하여 그 평균값을 커버 영역의 두께(Tc)로 할 수 있다.
세라믹 본체(10)의 중심부는 중심에서 폭 방향(W 방향)의 양쪽으로 세라믹 본체의 폭 전체의 45% 이내의 영역일 수 있다. 상기 범위 내에서 커버 영역의 두께(Tc)가 안정적인 값을 보일 수 있다.
Tc가 70um 초과인 경우에는 커버 영역(C)이 두껍기 때문에 휨 크랙 문제는 발생하지 않는다. 적층 세라믹 전자 부품이 점점 고용량 고적층화 되면서 커버 영역의 두께(Tc)가 70um 이하로 얇아지면서부터 휨 크랙의 문제가 발생할 수 있다.
본 발명은 커버 영역의 두께(Tc)가 70um 이하인 경우 크랙 발생 및 그로 인하여 발생하는 문제점을 해결하기 위한 것이다.
본 실시 형태에서, L1<Lm+Tc×cot50°일 수 있다.
즉, 외부 전극의 제1 층(21a, 22a) 중 상기 세라믹 본체(10)의 커버 영역(C)과 상기 세라믹 본체(10)의 길이 방향 마진부가 인접한 영역의 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 층(21a, 22a)이 상기 세라믹 본체(10)의 상면(S1) 또는 하면(S4) 상에 형성된 단부까지의 길이 방향 치수(L1)는, 세라믹 본체(10)의 커버 영역(C)의 두께(Tc) 및 cot50°의 곱에 상기 세라믹 본체의 마진부의 길이 방향 치수(Lm)를 더한 값보다 작을 수 있다.
이는 최외각 내부 전극, 즉 최상 및 최하 내부 전극(31a, 32a)과 크랙과의 관계를 고려한 것이다.
외부 전극에 도전성 수지로 이루어지는 제2 층(21b, 22b)을 형성함으로써 크랙의 발생을 방지 또는 저하시킬 수 있고, 크랙이 발생하더라도 L1≤Lm+Tc×cot50°이면 쇼트가 발생하지 않아 제품 성능에 문제가 없다. 이러한 고장안전모드(fail and safe mode)는 특히 신뢰성이 요구되는 산업용 및 전장용 제품에 요구될 수 있다.
크랙은 금속으로 이루어진 외부 전극 제1 층(21a)의 끝단에서 발생할 수 있다. 이는 제1 층(21a)이 금속으로 이루어져 있어 경도가 높고 충격을 흡수하는 성능이 약하기 때문에 제1 층(21a)의 끝단에 응력이 집중될 수 있음에 기인한다. 크랙은 제1 층의 끝단에서 시작되어 세라믹 본체(10)의 내부로 진행되어 제1 층과 만나 종료될 수 있다(F).
도 2에는 크랙이 발생된 경우를 나타내었는데, 이는 크랙의 발생 시점과 상관없이 쇼트가 발생할 수 있는 경우를 과장하여 도시하고 있다. 따라서 크랙의 발생 시점(O)이 제1 층의 끝단과 일치하지 않는다.
크랙은 거의 직선적으로 형성되며, 세라믹 본체(10)의 단면(S1, end surface)과 일정한 각도(θ)를 이룰 수 있다. 세라믹 본체(10)의 단면(S1, end surface)과 크랙이 이루는 각도를 크랙 각이라 할 수 있고, 이는 약 50°이다.
도 2의 크랙 1(Q1)을 참조하면, 크랙 1(Q1)은 최상 내부 전극(31a)과 접하고 있다. 반대 극성의 전기가 인가되는 제1 및 제2 내부 전극(31, 32)이 크랙 1(Q1)을 통하여 접속되기 때문에 쇼트가 발생할 수 있다.
L1이 Lm+Tc×cot(50°)보다 작아야 크랙이 발생하더라도 크랙이 최상 내부 전극(31a)과 접하지 않아 쇼트가 발생하지 않을 수 있다.
L1≥Lm+Tc×cot(50°)이면 크랙 1(Q1)이 최상 내부 전극(31a)과 접하거나 이를 관통하고, 차상 내부 전극(32b)와 교차하기 때문에 크랙 1(Q1)을 매개로 하여 쇼트가 일어날 수 있다.
본 발명의 다른 실시 형태에 있어서, L2<Lm+(Tc+Te+Td)×cot50°일 수 있다.
즉, 제1 층(21a, 22a) 중 상기 세라믹 본체(10)의 커버 영역(C)과 상기 최상 및 최하 내부 전극(31a, 32a)이 인접한 영역의 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 층(21a, 22a)이 상기 세라믹 본체(10)의 상면(S1) 또는 하면(S4) 상에 형성된 단부까지의 길이 방향 치수(L2)는, 세라믹 본체(10)의 커버 영역(C)의 두께(Tc), 내부 전극의 두께(Te) 및 이웃하는 내부 전극 간의 간격(Td)의 합에 cot50°를 곱하고 여기에 세라믹 본체의 마진부의 길이 방향 치수(Lm)를 더한 값보다 작을 수 있다.
이는 차상 및 차하 내부 전극(31b, 32b)과 크랙 2(Q2)의 관계를 고려한 것이다. 차상 및 차하 내부 전극(31b, 32b)은 각각 최상 및 최하 내부 전극(31a, 32a)과 이웃하는 내부 전극을 의미할 수 있다.
차상 및 차하 내부 전극(31b, 32b)은 최상 및 최하 내부 전극(31a, 32a)과는 반대 극성의 전기가 인가될 수 있기 때문에, 최상 및 최하 내부 전극(31a, 32a)과 차상 및 차하 내부 전극(31b, 32b)이 크랙을 통하여 연결되는 경우에는 쇼트가 발생할 수 있다.
도 2의 크랙 2(Q2)를 참조하면, 크랙 2(Q2)은 일정한 각도(θ), 일반적으로 50°를 이루고 형성되며, L2가 Lm+(Tc+Te+Td)×cot50° 이상이면 최상 내부 전극(31a)을 관통한 크랙 2(Q2)가 차상 내부 전극(32b)과 접하거나 관통할 수 있기 때문에 크랙 2(Q2)를 매개로 하여 쇼트가 일어날 수 있다.
L2가 Lm+(Tc+Te+Td)×cot50° 미만이어야 최상 내부 전극(31a)을 관통한 크랙 2(Q2)가 차상 내부 전극(32b)과 접하지 않아 쇼트가 발생하지 않을 수 있다.
세라믹 본체의 커버 영역의 두께(Tc), 내부 전극의 두께(Te), 내부 전극 간의 간격(Td)은 평균값을 의미할 수 있다.
세라믹 본체(10)의 중심부에서 길이 방향(L 방향) 및 두께 방향(T 방향)이 이루는 단면을 전자주사현미경으로 스캔하여 등 간격으로 10개 지점을 측정하여 그 평균값을 구할 수 있다.
세라믹 본체(10)의 중심부는 중심에서 폭 방향(W 방향)의 양쪽으로 세라믹 본체의 폭 전체의 45% 이내의 영역일 수 있다. 상기 범위 내에서 세라믹 본체의 커버 영역의 두께(Tc), 내부 전극의 두께(Te), 내부 전극 간의 간격(Td)가 안정적인 값을 보일 수 있다.
본 실시 형태에 있어서, 적층 세라믹 전자 부품은 1005 사이즈 이상일 수 있다.
1005 사이즈는 (1.0±0.15mm)×(0.5±0.05 mm)일 수 있다.
이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.
실시예에 따른 적층 세라믹 캐패시터는 다음과 같은 방법에 따라 마련하였다.
티탄산바륨 분말, 유기용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 950℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10atm이 되도록 하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 제1 페이스트를 이용하여 제1 층을 형성하였다.
제1 층을 덮도록 제2 페이스트를 이용하여 도전성 수지로 이루어지는 제2 층을 형성하였다. 제2 페이스트는 에폭시, 은(Ag) 및 경화제를 함유하는 것을 사용하였으며, 열을 가하여 제2 층을 경화시켰다.
제2 층 상에 전기도금을 통하여 니켈 및 주석 도금층을 차례로 형성하였다.
우선, 커버 영역의 두께의 감소에 따라 크랙의 발생 여부를 확인하기 위하여, 커버 영역의 두께를 변화시킨 적층 세라믹 캐패시터 시편을 제조하였다. 시편을 기판에 실장하고 휨 테스트를 실시하고, 테스트 후 시편의 단면을 고배율의 현미경으로 관찰하여 크랙의 발생 여부를 확인하였다.
상기 휨 테스트는 기판에 시편을 장착하고, 시편이 장착된 기판의 뒷면에 5초간 하중을 가하여 용량의 변화에 따른 불량 여부를 결정하는 것이다.
상기 기판의 눌림은 Class 1일 경우 3mm로, Class 2인 경우에는 2mm로 실시하며, 휨 강도의 판정기준은 초기 용량 값의 ±10% 범위로 하여 수행되었다.
Tc
(um)		 Lm
(um)		 L1
(um)		 Lm+Tc×cot50° 크랙발생개수
1 85 80 160 151 0/100
2 80 80 150 147 0/100
3 75 80 150 142 0/100
4 70 80 150 139 70/100
5 65 80 150 134 75/100
6 60 80 150 130 82/100
표 1을 참조하면, 커버 영역의 두께가 70um 이하로 얇아지면서부터 크랙이 발생함을 확인할 수 있다. 본 발명은 커버 영역의 두께가 70um 이하로 얇아지면서 크랙이 발생하는 문제를 해결하기 위한 것이다.
다음으로, 크랙과 최상 내부 전극과의 관계를 고려하여 쇼트가 발생하는지를 확인하기 위하여, Tc는 65um로 하고 L1을 변화켰다. 휨 테스트 결과를 표 2에 나타내었다.
구체적으로는 쇼트가 발생한 시편을 별도로 분리하여 단면을 관찰한 다음, 크랙이 최상 내부 전극의 끝단 쪽의 세라믹 본체 영역에 발생한 시편을 골라 그 치수를 측정하였다.
Tc
(um)		 Lm
(um)		 L1
(um)		 Lm+Tc×cot50° 쇼트발생여부
비교예1
65
 80 160 138 발생
비교예2 80 150 138 발생
비교예3 80 140 138 발생
실시예1 80 130 138 미발생
실시예2 80 120 138 미발생
표 2를 참조하면, 비교예 1~3은 L1이 각각 160, 150, 140인 경우로서 L1이 Lm+Tc×cot50°보다 크고, 쇼트가 발생하였다.
실시예 1~2는 L1이 각각 130, 120인 경우로서 L1이 Lm+Tc×cot50°보다 작고, 쇼트가 발생하지 않았다.
결국 L1이 Lm+Tc×cot50°보다 크면 쇼트가 발생하고, 작으면 쇼트가 발생하지 않음을 확인할 수 있다. 이는 크랙이 최상 내부 전극에 접하거나 이를 관통하고 차상 내부 전극과 연결됨으로써 쇼트가 발생되기 때문이다.
다음으로, 크랙과 차상 내부 전극과의 관계를 고려하여 쇼트가 발생하는지를 확인하기 위하여, Tc는 65um로 하고 L2를 변화시켰다. 휨 테스트 결과를 표 3에 나타내었다.
구체적으로는 쇼트가 발생한 시편을 별도로 분리하여 단면을 관찰한 다음, 크랙이 차상 내부 전극의 끝단 쪽의 세라믹 본체 영역에 발생한 시편을 골라 그 치수를 측정하였다.
Tc
(um)		 Lm
(um)		 L2
(um)		 Lm+(Tc+Td+Te)×cot50° 쇼트발생여부
비교예4
65
 80 160 148 발생
비교예5 80 150 148 발생
실시예3 80 140 148 미발생
실시예4 80 130 148 미발생
실시예5 80 120 148 미발생
표 3를 참조하면, 비교예 4 및 5는 L2가 각각 160, 150인 경우로서 L2가 Lm+(Tc+Td+Te)×cot50°보다 크고, 쇼트가 발생하였다.
실시예 3~5는 L2가 각각 140, 130, 120인 경우로서 L2가 Lm+(Tc+Td+Te)×cot50°보다 작고, 쇼트가 발생하지 않았다.
결국 L2가 Lm+(Tc+Td+Te)×cot50°보다 크면 쇼트가 발생하고, 작으면 쇼트가 발생하지 않음을 확인할 수 있다. 이는 크랙이 최상 내부 전극을 관통하고 차상 내부 전극에 접하거나 이를 관통함으로써 쇼트가 발생되기 때문이다.
본 발명에서 사용한 용어는 특정한 실시예를 설명하기 위한 것으로, 본 발명을 한정하고자 하는 것이 아니다. 단수의 표현은 문맥상 명백하지 않는 한, 복수의 의미를 포함한다고 보아야 할 것이다.
“포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재한다는 것을 의미하는 것이지, 이를 배제하기 위한 것이 아니다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
S1~S6: 세라믹 본체의 외부면
21, 22: 제1 및 제2 외부 전극
21a, 21b, 22a, 22b: (외부 전극) 제1 및 제2 층
21c, 21d, 22c, 22d: 제1 및 제2 도금층
30, 31, 32: 외부 전극, 제1 및 제2 내부 전극
31a, 32a: 최상 및 최하 내부 전극
31b, 32b: 차상 및 차하 내부 전극
C, Tc: 커버 영역, 커버 영역의 두께
Te: 내부 전극의 두께
Td: 내부 전극 간 거리
Lm: 세라믹 본체의 길이 방향 마진
L1, L2: 제1층의 길이 방향 치수
Q1, Q2: 크랙 1, 크랙 2

Claims (9)

  1. 내부 전극이 적층된 세라믹 본체; 및
    상기 세라믹 본체의 길이 방향 양단에 형성된 외부 전극;을 포함하고,
    상기 외부 전극은 상기 세라믹 본체 상에 형성되고 도전성 금속을 포함하는 제1 층, 상기 제1 층 상에 형성되고 도전성 수지를 포함하는 제2 층을 포함하고,
    상기 세라믹 본체의 커버 영역의 두께를 Tc, 상기 내부 전극의 두께를 Te, 이웃하는 상기 내부 전극 간의 간격을 Td, 상기 세라믹 본체의 커버 영역과 상기 세라믹 본체의 길이 방향 마진부가 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L1, 상기 세라믹 본체의 마진부의 길이 방향 치수를 Lm이라 할 때, Tc≤70um, L1<Lm+Tc×cot50°이고,
    상기 제2 층이 길이 방향 단부에서 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수는, Lm+Tc×cot50°보다 큰, 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    1005 사이즈 이상인 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 도전성 금속은 금, 은, 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 도전성 수지는 은(Ag)-에폭시 수지, 구리(Cu)-에폭시 수지, 구리(Cu)가 코팅된 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자 부품.
  5. 내부 전극이 교대로 적층된 세라믹 본체; 및
    상기 세라믹 본체의 길이 방향 양단에 형성된 외부 전극;을 포함하고,
    상기 외부 전극은 상기 세라믹 본체 상에 형성되고 도전성 금속을 포함하는 제1 층, 상기 제1 층 상에 형성되고 도전성 수지를 포함하는 제2 층을 포함하고,
    상기 세라믹 본체의 커버 영역의 두께를 Tc, 상기 내부 전극의 두께를 Te, 이웃하는 상기 내부 전극 간의 간격을 Td, 상기 세라믹 본체의 커버 영역과 상기 내부전극이 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L2, 상기 세라믹 본체의 마진부의 길이 방향 치수를 Lm이라 할 때, Tc≤70um, L2<Lm+(Tc+Te+Td)×cot50°이고,
    상기 제2층이 길이 방향 단부에서 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수는, Lm+(Tc+Te+Td)×cot50°보다 큰, 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 세라믹 본체의 커버 영역과 상기 세라믹 본체의 길이 방향 마진부가 인접한 영역의 세라믹 본체의 길이 방향 단부에서 상기 제1 층이 상기 세라믹 본체의 상면 또는 하면 상에 형성된 단부까지의 길이 방향 치수를 L1이라 할 때,
    L1<Lm+Tc×cot50°인 적층 세라믹 전자 부품.
  7. 제5항에 있어서,
    1005 사이즈 이상인 적층 세라믹 전자 부품.
  8. 제5항에 있어서,
    상기 도전성 금속은 금, 은, 팔라듐, 구리, 니켈 및 이들의 합금으로 이루어진 그룹으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자 부품.
  9. 제5항에 있어서,
    상기 도전성 수지는 은(Ag)-에폭시 수지, 구리(Cu)-에폭시 수지, 구리(Cu)가 코팅된 은(Ag)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자 부품.
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