JP2017504221A - Ｉｉｉ−ｖ族窒化物半導体エピタキシャルウエハ、当該エピタキシャルウエハを含むデバイス及びその製造方法 - Google Patents

Ｉｉｉ−ｖ族窒化物半導体エピタキシャルウエハ、当該エピタキシャルウエハを含むデバイス及びその製造方法 Download PDF

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Abstract

基板（１０１）と、エピタキシャルバッファ層（１０２）と、複数の半導体媒質突起（１０７）と、エピタキシャルトランジション層（１０８）と、下から上に向けてｎ型エピタキシャル層（１０９）、発光層（１１０）及びｐ型エピタキシャル層（１１１）を含むエピタキシャル有効層と、を含むIII−Ｖ族窒化物半導体エピタキシャルウエハ、当該エピタキシャルウエハを含むデバイス及びその製造方法を提供する。前記エピタキシャルウエハによれば、例えば転位密度を低下させるというように、結晶品質を効果的に高めることが可能である。また、半導体デバイスにおける各種性能指標、特に、発光効率、リーク電流及び静電破壊性等の改善が可能である。前記製造方法は工程が簡単であり、製造コストの削減に有利である。

Description

本発明は半導体照明分野に関し、より具体的には、III−Ｖ族窒化物半導体エピタキシャルウエハ、当該エピタキシャルウエハを含むデバイス及びその製造方法に関する。
半導体照明は新たな高効率の固体光源として、長寿命、省エネ、環境保全、安全といった利点を有しており、応用分野が急速に拡大しつつある。半導体照明の核心となるのは発光ダイオード（ＬＥＤ）であり、構造上からいえば、ＬＥＤはIII−Ｖ族化合物、例えばＧａＡｓ（ヒ化ガリウム）、ＧａＰ（リン化ガリウム）、ＧａＡｓＰ（ガリウム砒素リン）、ＧａＮ（窒化ガリウム）等の半導体から形成されるＰＮ接合である。よって、ＬＥＤは一般的なＰＮ接合におけるＩ−Ｖ特性を有している。即ち、順方向時には導通し、逆方向時には遮断、降伏が起こるとの特性を有する。また、一定の条件下では発光特性も備える。順方向電圧の場合、電子はＮ領域からＰ領域に注入され、正孔はＰ領域からＮ領域に注入される。相手方領域に進入した少数キャリア（ＭＩＮＯＲＩＴＹ ＣＡＲＲＩＥＲ）の一部は、多数キャリア（ＭＡＪＯＲＩＴＹ ＣＡＲＲＩＥＲ）と再結合することで発光する。
ＬＥＤの発光効率を上げるためには、通常はＰＮ接合におけるＮ型層とＰ型層の間に量子井戸の活性領域を含む発光層を追加する。ＬＥＤの具体的な構造としては、大部分がエピタキシャル成長法を用い、Ｎ型層、活性領域、Ｐ型層をこの順序で順番に基板上に成長させる。安価なＧａＮのホモ基板が存在しないことから、ＧａＮ系ＬＥＤは、一般的にＳｉ、ＳｉＣ又はサファイア等のヘテロ基板上に成長させる。このうち、サファイア基板は最も広く利用されている基板である。エピタキシャル成長法を用いて基板に形成されたｎ型層、発光層及びｐ型層を有する材料を、ＬＥＤエピタキシャルウエハという。ＬＥＤエピタキシャルウエハに、ｎ電極、ｐ電極及び絶縁保護層等を形成するための一般的な半導体技術を用いることで、ＬＥＤデバイスを製造可能である。
サファイア等のヘテロ基板にＧａＮトランジション層をエピタキシャル成長させる場合、一般的には二段階成長法が用いられる。二段階成長法とは、まず５００℃程度の成長温度において、サファイア基板の表面に厚さ３０ナノメートルほどのＧａＮ又はＡｌＧａＮバッファ層（ｂｕｆｆｅｒ ｌａｙｅｒ）を成長させる。その後、１０００℃を超えるまで成長温度を上昇させることで、高品質のＧａＮエピタキシャル層を成長させられる。このような方法で製造されたデバイス構造には大量の転位が存在し、転位密度が高いデバイスほど発光効率が劣る。
現在最も広く利用されているいわゆるパターン化サファイア基板（ＰＳＳ）技術によれば、エピタキシャル層中の転位密度を減少させられるため、ＬＥＤの内部量子効率が向上するほか、ＰＳＳパターンの拡散反射によってＬＥＤの発光効率が向上する。一般的なＰＳＳ技術では、フォトリソグラフィ工程やエッチング工程によってサファイア表面にミクロパターンを形成する。例えば、結晶方位（０００１）のサファイア表面には、同じくサファイア材料により構成される一定の周期構造を持ったテーパー状の突起を形成し、テーパー状突起の間に一定面積の（０００１）結晶面を保持する。テーパー状突起の表面と、テーパー状突起間の（０００１）結晶面との間には、一定の選択的成長メカニズムが存在している。即ち、エピタキシャル成長時において、テーパー状突起間の（０００１）結晶面に核生成する確率は、テーパー状突起の表面に核生成する確率よりも高い。テーパー状突起表面のエピタキシャル層は、通常は沿面成長してゆく。従って、ＰＳＳ基板上でエピタキシャル成長する場合には沿面成長との効果が得られ、エピタキシャル層中の転位密度を減少させられることから、ＰＳＳ基板を用いたＬＥＤの内部量子効率は高まる。一方、ＰＳＳ基板表面のミクロ構造は、ＬＥＤから出射される光に対して一定の拡散反射効果を奏し、全反射作用を遮ることができる。結果、ＰＳＳ基板では更にＬＥＤの発光効率を向上させられる。なお、一般的なＰＳＳ基板上にＬＥＤエピタキシャル構造を成長させる場合にも、上述した二段階法を用いる必要がある。
ただし、一般的なＰＳＳ技術には多くの瑕疵もある。まず、湿式法であれ乾式法であれ、サファイアは加工難度が非常に高い。これは、一般的なＰＳＳの製品歩留りに影響するだけでなく、製造コストの高騰をも招く。次に、サファイアのテーパー状突起表面と、テーパー状突起間の（０００１）結晶面との間における成長選択性はそれほど顕著ではない。テーパー状突起間の（０００１）結晶面の面積が過度に小さい場合には、テーパー状突起表面にも核生成が起こり得る。更に、テーパー状突起表面に形成される結晶核の結晶方位と、テーパー状突起間の（０００１）結晶面に形成される結晶核の結晶方位が異なることから、多結晶となりやすい。また、サファイア基板の屈折率は１．８程度と高いことから、その表面に突起構造が形成されたとしても、ＬＥＤから出射される光の拡散反射効果は最良とはいえない。よって、発光効率の向上には大きな限界もある。
ＬＥＤエピタキシャルウエハは、ＬＥＤデバイスの核心となる。エピタキシャルウエハにおける各層の結晶品質は、ＬＥＤデバイスの発光率、リーク電流、静電破壊電圧等のパラメータに直接影響する。そこで、例えば転位密度のような結晶品質を効果的に向上可能であるとともに、特に、ＬＥＤ発光効率、リーク電流及び静電破壊性といったＬＥＤの各種性能指標を改善可能な新型の半導体エピタキシャルウエハ、デバイス及び関連の製造方法を提供することが必須となっている。
上述した従来技術における瑕疵に鑑みて、本発明は、III−Ｖ族窒化物半導体エピタキシャルウエハ、当該エピタキシャルウエハを含むデバイス及びその製造方法を提供することを目的とする。
第１の局面において、本発明は、１）基板（１０１）と、２）上面及び前記基板と接触する下面を備えるエピタキシャルバッファ層（１０２）と、３）前記エピタキシャルバッファ層の上面に間隔を置いて配列されて当該エピタキシャルバッファ層と接触する突起であって、各突起の間にエピタキシャルバッファ層を露出させる複数の半導体媒質突起（１０７）と、４）前記半導体媒質突起と、これらの間に露出するエピタキシャルバッファ層を覆い、前記露出するエピタキシャルバッファ層に接触するとともに前記半導体媒質突起と接触して、半導体媒質突起を完全に覆い、半導体媒質突起間のスペースを完全に充填するエピタキシャルトランジション層（１０８）と、５）前記エピタキシャルトランジション層の上面に位置し、下から上に向かって、ｎ型エピタキシャル層（１０９）、発光層（１１０）及びｐ型エピタキシャル層（１１１）を含むエピタキシャル有効層と、を含むIII−Ｖ族窒化物半導体エピタキシャルウエハを提供する。
第２の局面において、本発明は、上述のエピタキシャルウエハと、前記ｎ型エピタキシャル層、ｐ型エピタキシャル層にそれぞれ電気接続されるｎ電極（１１３）及びｐ電極（１１４）を含むIII−Ｖ族窒化物半導体デバイスを提供する。
その他の局面において、本発明は、１）基板（１０１）を提供し、２）前記基板上にエピタキシャルバッファ層（１０２）を積層し、３）前記エピタキシャルバッファ層上に半導体媒質（１０３）を積層し、前記半導体媒質層をパターニングすることで、間隔を置いて配列される複数の半導体媒質突起（１０７）を形成し、前記突起間に前記エピタキシャルバッファ層を露出させ、４）前記エピタキシャルバッファ層の露出部分に、エピタキシャルトランジション層（１０８）の厚さが前記半導体媒質突起の高さよりも大きくなるまで当該エピタキシャルトランジション層を積層し、５）前記エピタキシャルトランジション層の上面にエピタキシャル有効層を成長させ、前記エピタキシャル有効層が、下から上に向けてｎ型エピタキシャル層（１０９）、発光層（１１０）、ｐ型エピタキシャル層（１１１）を含むIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法を提供する。
最後に、本発明は、前記エピタキシャルウエハ上に、前記ｎ型エピタキシャル層、ｐ型エピタキシャル層にそれぞれ電気接続されるｎ電極及びｐ電極を形成するIII−Ｖ族窒化物半導体デバイスの製造方法を提供する。
本発明によれば、例えば転位密度のようなエピタキシャルウエハの結晶品質を効果的に高めることが可能である。また、半導体デバイスにおける各種性能指標、特に、発光効率、リーク電流及び静電破壊性等の改善が可能である。特に、一般的なＰＳＳと比べると、本発明はパターニングされた半導体媒質層をサファイアパターン層の代わりに用いることで、成長選択性及び光に対する散乱効果を高めている。本発明の製造方法は工程が簡単であり、製造コストの削減に有利なため、工業生産に適している。
図１は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ１）に示される構造を表す図である。 図２は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ２）に示される構造を表す図である。 図３は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ３）に示される構造を表す図である。 図４は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ３）に示される構造を表す図である。 図５は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ３）に示される構造を表す図である。 図６は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ３）に示される構造を表す図である。 図７は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ３）に示される構造を表す図である。 図８は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ４）に示される構造を表す図である。 図９は、本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法のうちステップ５）に示される構造を表す図である。 図１０Ａは、本発明におけるIII−Ｖ族窒化物半導体デバイスの製造方法に示される構造を表す断面図である。図１０Ｂは、図１０Ａに示す構造の平面図である。
本発明において、III−Ｖ族窒化物半導体とは、例えばＧａＮ、ＧａＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮといった周期表の第III族元素の窒化物半導体である。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記基板は、Ａｌ２Ｏ３、ＳｉＣ、Ｓｉ、ＺｎＯ及びＧａＮから選択された材料からなることが好ましい。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記エピタキシャルバッファ層の厚さは５０〜６００オングストロームであり、好ましくは１００〜５００オングストローム、より好ましくは２００〜４００オングストロームである。過度に薄いバッファ層の場合、後続のエピタキシャル成長に必要な核生成要求を満たせず、エピタキシャル層の成長品質が低下してしまう。一方、過度に厚いバッファ層の場合には、後続のアニール過程におけるバッファ層の再結晶が不十分となり、エピタキシャル層の品質に影響してしまう。また、過度に厚いバッファ層の場合は、更に、製造される半導体デバイス（例えばＬＥＤデバイス）の発光効率にも影響が及ぶ。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記エピタキシャルバッファ層は、０≦Ｘ≦０．５、好ましくは０≦Ｘ≦０．２であるＡｌＸＧａ１−ＸＮ層、及び結晶方位（０００１）のＡｌＮ層から選択される。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起の高さは０．２〜３μｍであり、好ましくは０．５〜２μｍである。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起は、ＳｉＯ２、ＳｉＯＮ及びＳｉＮから選択された材料からなり、より好ましくはＳｉＯ２からなる。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起は、底部の幅が０．３〜４μｍであり、間隔が０．１〜２μｍである。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起は、底面及び少なくとも１つの側面を備え、前記底面と前記エピタキシャルバッファ層が接触するとともに、前記側面と前記エピタキシャルトランジション層が接触し、前記側面と前記底面が９０度以下の夾角をなす。
請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハは、前記半導体媒質突起が前記底面と平行な上面を備え、前記上面が、前記エピタキシャルトランジション層と接触するとともに、前記側面と９０度以上の夾角をなすことを特徴とする。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起は、多面体、こぶ状、テーパー状、ピラミッド状から選択される形状を有する。表面が緩やかなこぶ状の突起は、後続する発光エピタキシャル構造（特に、ＧａＮ系発光エピタキシャル構造）の成長品質を効果的に高められるため好ましい。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記半導体媒質突起は、エピタキシャルバッファ層上に周期的に間隔を置いて配列されている。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記エピタキシャルトランジション層の厚さは半導体媒質突起の高さよりも大きく、０．５〜１０μｍ、好ましくは１〜８．５μｍ、更に好ましくは１．５〜４．５μｍである。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記エピタキシャルトランジション層は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ及びこれらのｎ型又はｐ型ドーパントから選択された材料からなる。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの好ましい方案として、前記エピタキシャルウエハは、ｎ型ＧａＮ層、ＩｎＧａＮ多量子井戸（ＭＱＷ）発光層及びｐ型ＧａＮ層を含む。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、前記基板、エピタキシャルバッファ層、半導体媒質突起、エピタキシャルトランジション層、エピタキシャル有効層は、上記半導体エピタキシャルウエハについての好ましい方案で述べた特徴を有するため、ここでは再述しない。これらの幅広く好ましい特徴、及びより好ましい特徴は互いに組み合わせが可能である。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、ステップ２）では以下の方法でエピタキシャルバッファ層を積層する。即ち、有機金属気相成長法（ＭＯＣＶＤ）を用いてＡｌＸＧａ１−ＸＮを形成する。ここで、０≦Ｘ≦０．５とし、好ましくは０≦Ｘ≦０．２とする。製造温度は４５０〜７００℃の範囲とし、好ましくは５００〜６００℃とする。或いは、ハイドライド気相成長法（ＨＶＰＥ）で前記ＡｌＸＧａ１−ＸＮ層を形成する。或いは、ＭＯＣＶＤ法でＡｌＮを形成する。ここで、製造温度は７００〜１０００℃の範囲とする。或いは、ＨＶＰＥ法、物理気相成長法（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）又はスパッタリング法でＡｌＮを形成する。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、前記半導体媒質層をパターニングすることで間隔を置いて配列される複数の半導体媒質突起を形成するステップ３）は、以下の手順を含む。
ａ）前記半導体媒質層の表面にフォトレジスト層を形成し、露光工程又はナノインプリント工程によって、前記フォトレジスト層を間隔を置いて配列される複数のフォトレジストブロックに形成する。
ｂ）誘導結合プラズマエッチング法により、当該フォトレジストブロックの形状を前記半導体媒質層へ転写し、複数の半導体媒質突起を形成するとともに、各突起間に前記エピタキシャルバッファ層を露出させる。
ｃ）前記フォトレジストブロックを除去する。
より好ましくは、前記のステップａ）とｂ）の間に、加熱還流工程によって前記複数のフォトレジストブロックを複数のこぶ状のフォトレジストブロックとするよう還流させるステップａ’）を更に含む。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、前記方法はステップ３）と４）の間に、ステップ３）で取得した基板をアニールすることで前記エピタキシャルバッファ層の露出部分に結晶核を形成するステップ３’）を更に含む。前記アニールの条件はエピタキシャルバッファ層の材質によって決定される。例えば、エピタキシャルバッファ層がＡｌＸＧａ１−ＸＮ層であり、０≦Ｘ≦０．５の場合、アニール温度は８００〜１４００℃、好ましくは９５０〜１２５０℃とされる。また、エピタキシャルバッファ層が結晶方位（０００１）のＡｌＮ層の場合、アニール温度は５００〜８００℃とされる。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、ステップ４）におけるエピタキシャルトランジション層の積層は、ＭＯＣＶＤ法で行われる。より好ましくは、前記ＭＯＣＶＤ法は、前記アニール温度のままで所望の有機金属を導入することで行われる。前記エピタキシャルトランジション層は選択的成長によって、まずは半導体媒質突起間に露出するエピタキシャルバッファ層に積層される。しかし、徐々に突起が覆われてゆき、いずれは前記エピタキシャルトランジション層によって半導体媒質突起が完全に覆われ、半導体媒質突起間のスペースが完全に充填されることになる。好ましくは、エピタキシャルトランジション層の厚さが突起の高さよりも大きい。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案では、ステップ５）におけるエピタキシャル有効層の各素子の積層はＭＯＣＶＤ法で行われる。これらの方法は当業者にとって既知のため、ここでは再述しない。
本発明におけるIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法について、好ましい方案として、前記エピタキシャルウエハは、ｎ型ＧａＮ層、ＩｎＧａＮ多量子井戸（ＭＱＷ）発光層及びｐ型ＧａＮ層を含む。
以下に、特定の具体的実施例を用いて本発明の実施形態について説明するが、当業者は本明細書に開示の内容より、本発明におけるその他の利点及び効果を容易に理解可能である。本発明は、その他の異なる具体的実施形態によっても実施又は応用が可能である。また、本明細書の各詳細事項についても、異なる観点及び応用に基づいて、本発明の精神から逸脱しないことを前提に各種の補足又は変形が可能である。
図１〜図７を参照する。なお、本実施例で提示する図面は本発明の基本思想を概略的に説明するためのものにすぎない。図中には本発明に関連する構成要件のみを示しており、実際の実施における構成要件の数、形状、サイズ、製造方法及びプロセスウィンドウを限定するものではない。実際の実施における各構成要件の形態、数及び比率は任意に変更可能であり、且つ構成要件の配置形態がより複雑となることもある。また、実施例で言及される工程条件については、アクティブウィンドウ内で合理的な変更を加え、本発明で開示する効果を達成してもよい。
図１〜図１０に示すように、本実施例はIII−Ｖ族窒化物半導体からなるＬＥＤデバイスを提供する。当該デバイスの製造方法は、以下のステップを含む。
１．図１に示すように、本実施例において、前記成長基板１０１は表面の結晶方位が（０００１）であり、原子レベルの平坦度を有する市販の平板タイプＡｌ２Ｏ３とした。また、本実施例では洗浄不要な基板を使用したため、別途洗浄の必要はなく、そのまま使用可能であった。まず、ＳｉＣ保護層を有するグラファイトトレイに前記基板を載置して、ＭＯＣＶＤ（有機金属気相成長法）の反応室に搬入した。続いて、水素雰囲気下で前記基板を１１００℃まで加熱し、当該温度下で１０分間保持した。その後、基板の温度を５５０℃まで低下させ、アンモニア、トリメチルアルミニウム（ＴＭＡｌ）及びトリメチルガリウム（ＴＭＧａ）を同時に反応室に供給した。このうち、アンモニアの基準流量は５６Ｌ／分、ＴＭＡｌとＴＭＧａのｍｏｌ流量はそれぞれ３．２５×１０−５及び２．４７×１０−４ｍｏｌ／分、反応室の圧力は５００ｔｏｒｒ、供給時間は２１５秒とした。図２に示すように、前記条件下において、成長基板１０１に厚さ３００オングストロームのＡｌＸＧａ１−ＸＮバッファ層が形成された。なお、ｘ＝０．２とした。
２．図３に示すように、バッファ層１０２の成長が完了した後に、前記バッファ層１０２の表面にＰＥＣＶＤ（プラズマＣＶＤ）によって厚さ１μｍのＳｉＯ２層１０３を形成した。ＰＥＣＶＤ反応チャンバ内の温度は３５０℃、圧力は１ｔｏｒｒ（標準大気圧＝７６０ｔｏｒｒ）、ＳｉＨ４とＮ２Ｏの流量はそれぞれ１０ｓｃｃｍ（標準ｍｌ／分）及び３００ｓｃｃｍ、プラズマのＲＦ電力は３０Ｗとした。
３．媒質層のパターンを形成した。図４〜図７に示すように、形成されたパターンは周期的に間隔を置いて配列されるＳｉＯ２突起であり、配列の方式は六方最密充填構造であった。周期は３μｍ、ＳｉＯ２突起の底部幅は２μｍ、間隔は１μｍであった。
具体的に、ステップ３）は以下のステップを含んだ。
図４〜図５に示すように、まずステップ３−ａ）を実施した。前記ＳｉＯ２層１０３の表面に１μｍのフォトレジスト層１０４を塗布し、露光工程で前記フォトレジスト層１０４を六方最密充填構造で配列されたフォトレジスト円柱１０５とした。六方最密充填構造の周期は３μｍ、フォトレジスト円柱の直径は２μｍ、間隔は１μｍとした。
図６に示すように、続いて、加熱還流工程によって前記複数のフォトレジスト円柱を半球状とするよう還流させるステップ３−ｂ）を実施した。なお、還流温度は１３０℃、還流時間は１２０秒とした。
図７に示すように、その後にステップ３−ｃ）を実施した。誘導結合プラズマエッチング法（ＩＣＰ）で各当該半球状のフォトレジストパターンを前記ＳｉＯ２層１０３に転写し、複数のこぶ状のＳｉＯ２突起を形成するとともに、続くＧａＮエピタキシャル材料のエピタキシャル成長のために、こぶ状の各ＳｉＯ２突起間のバッファ層１０２を露出させた。前記ＩＣＰエッチングの工程条件としては、エッチングガスをＣＨＦ３（トリフルオロメタン）、標準流量を５０ｍｌ／分とした。また、ＩＣＰの上電極出力を１０００Ｗ、下電極出力を５０Ｗとした。その後、ステップ３−ｄ）を実施して前記フォトレジストブロックを除去した。洗浄工程の条件としては、アセトンを用いて前記ＳｉＯ２表面に残ったフォトレジストを洗浄した後、前記ＳｉＯ２突起の表面及び露出したバッファ層表面上のその他の汚染物を希塩酸で洗浄した。これにより、ＧａＮエピタキシャル成長に直接使用可能となった。
４．エピタキシャルトランジション層を形成した。図８に示すように、露出したバッファ層の表面に、ＭＯＣＶＤ装置を用いてエピタキシャルトランジション層をエピタキシャル成長させた。前記エピタキシャルトランジション層は半導体媒質突起を完全に覆うとともに、半導体媒質突起間のスペースを完全に充填した。
具体的には、上述のステップで製造した基板をＳｉＣ保護層を有するグラファイトトレイに載置し、ＭＯＣＶＤ反応室に搬入した。そして、ＮＨ３の保護下で反応室の温度を直接１１００℃まで上昇させた。この昇温過程において、前記基板のうちＳｉＯ２突起間に露出したバッファ層は単結晶核島（ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ｎｕｃｌｅｕｓ ｉｓｌａｎｄｓ）に変化した。続いて、１１００℃のままで厚さ２μｍのＧａＮ非ドーピング層であるトランジション層をエピタキシャル成長させた。なお、ＮＨ３流量は２５ｓｌｐｍ、ＴＭＧａ流量は４×１０−５ｍｏｌ／分、成長圧力は４００Ｔｏｒｒとした。
５．エピタキシャル有効層を形成した。図９に示すように、エピタキシャルトランジション層の成長完了後に、成長を中断しないままＭＯＣＶＤを用いて、ｎ型エピタキシャル層、発光層、ｐ型エピタキシャル層を前記エピタキシャルトランジション層の表面に順に成長させた。
各層の主な成長条件は次の通りとした。
ａ．Ｓｉをドーピングしたｎ型ＧａＮ層を成長させた。ＮＨ3流量は２５ｓｌｐｍ、ＴＭＧａ流量は４×１０−３ｍｏｌ／分、ドーピングされるＳｉＨ４の流量は２×１０−７ｍｏｌ／分、反応室の温度は１１００℃、圧力は４００Ｔｏｒｒ、ｎ型ＧａＮ層の厚さは３μｍとした。
ｂ．Ｓｉをドーピングしたｎ型ＡｌＧａＮ挿入層を成長させた。成長温度は１０５０℃、成長時間は１０ｍｉｎ、圧力は４００Ｔｏｒｒ、厚さは０．１μｍとした。
ｃ．多量子井戸層である発光層を成長させた。多量子井戸層は、順に重畳する１０の量子井戸構造を有しており、前記量子井戸構造は、ＩｎＸＧａ１−ＸＮ（ｘ＝０．２）量子井戸層と、ＧａＮバリア層が順に重畳するように成長してなっていた。前記ＩｎＸＧａ１−ＸＮ量子井戸層の成長温度は７８０℃、圧力は３００Ｔｏｒｒ、厚さは２．５ｎｍであった。前記ＧａＮバリア層の成長温度は９５０℃の間、圧力は４００Ｔｏｒｒ、厚さは１２ｎｍであった。
ｄ．Ｍｇをドーピングしたｐ型ＡｌＧａＮ層を成長させた。成長温度は１０００℃、ＮＨ3流量は４１ｓｌｐｍ、ＴＭＧａ流量は１．１×１０−４ｍｏｌ／分、ＴＭＡｌ流量は６．２×１０−５ｍｏｌ／分、Ｃｐ２Ｍｇ（ビス（シクロペンタジエニル）マグネシウム）の流量は７．５×１０−７ｍｏｌ／分、反応室の圧力は５００Ｔｏｒｒ、成長厚さは５０ｎｍであった。
ｅ．Ｍｇをドーピングしたｐ型ＧａＮ層を成長させた。温度を９５０℃まで下げ、ＴＭＧａ流量を１×１０−４ｍｏｌ／分、Ｃｐ２Ｍｇ流量を４．５×１０−６ｍｏｌ／分、反応室の圧力を５００Ｔｏｒｒ、成長厚さを６００ｎｍとした。
ｆ．ＭｇをドーピングしたＩｎＧａＮ層を成長させた。温度を６５０℃まで下げ、ＮＨ3流量を４０ｓｌｐｍ、ＴＥＧａ（トリエチルガリウム）流量を１．５×１０−５ｍｏｌ／分、ＴＭＩｎ（トリメチルインジウム）流量を３×１０−５ｍｏｌ／分、Ｃｐ２Ｍｇ流量を３．２×１０−６ｍｏｌ／分、反応室の圧力を５００Ｔｏｒｒ、成長厚さを５ｎｍとした。
ｇ．アニール処理として、最後に温度を８００℃まで下げ、Ｎ２の総流量を８０ｓｌｐｍ、反応室の圧力を２００Ｔｏｒｒ、活性化時間を１０分とした。
６．最後に、一般的な半導体工程によって、上記ステップで形成されたＬＥＤデバイスのエピタキシャル層構造中に、図１０に示すようなｎ型及びｐ型電極を形成した（ｐ型電極は、ｐ型電極金属層のほかに酸化インジウムスズ（ＩＴＯ）からなる透明電流拡散層を更に含んだ）。これにより、寸法１４ｍｉｌ×２８ｍｉｌのＬＥＤチップの製造を完了した。
また、同様のＭＯＣＶＤ装置を用いて、一般的なパターン化サファイア基板（ＰＳＳ）を水素雰囲気及び１２００℃の高温下で１０分間処理した。続いて、温度を５００℃まで下げて、一般的なＰＳＳ上に３０ｎｍのＡｌＧａＮバッファ層を成長させた。その後、前記ステップ４）と全く同じ条件下で、同じ厚さのＧａＮエピタキシャルトランジション層をエピタキシャル成長させた。そして、前記ステップ５）と全く同じ条件下で、完全に同じ発光ダイオードのエピタキシャル構造をエピタキシャル成長させた。最後に、ステップ６）と全く同じ半導体工程条件で、完全に同じ構造のＬＥＤチップを製造した。
前記２種類のＬＥＤチップを同様のパッケージ工程でパッケージし、テストしたところ、本発明で製造したＬＥＤチップの発光効率が一般的なＰＳＳ基板に比べて大幅に向上することがわかった。一般的なＰＳＳ基板上の１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップにおけるパッケージ後の光束量が平均１８．３０ｌｍであったのに対し、本発明で製造された１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップの光束量は平均１９．２３ｌｍであり、発光効率が５％以上向上した。また、ＥＳＤ（静電気放電）の面でも大きな向上がみられた。漏電値０．５μＡ未満を漏電合格基準とした場合、一般的なＰＳＳ基板上の１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップのＥＳＤでは、人体モデル４０００Ｖに対する透過率が８０％であったのに対し、本発明で製造された１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップのＥＳＤでは、人体モデル４０００Ｖに対する透過率は平均９４％であった。
図１〜図１０に示すように、本実施例はIII−Ｖ族窒化物半導体からなるＬＥＤデバイスを提供する。当該デバイスの製造方法は実施例１と同様であるが、ステップ２のみ異なっていた。ステップ２において、前記半導体媒質層１０３はＰＥＣＶＤ法で製造されるＳｉＮ層とした。前記ＳｉＮ層を成長させる原材料はＮＨ3（アンモニア）及びＳｉＨ４（シラン）であり、成長温度は４００℃、ＳｉＨ４流量は２０ｓｃｃｍ、ＮＨ3は１７ｓｃｃｍ、Ｎ２は９８０ｓｃｃｍ、圧力は０．８ｔｏｒｒとした。
本実施例で製造された１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップのパッケージ後の光束量は１９．１ｌｍであった。また、ＥＳＤについては、人体モデル４０００Ｖに対する透過率は平均９５％であった。
図１〜図１０に示すように、本実施例はIII−Ｖ族窒化物半導体からなるＬＥＤデバイスを提供する。当該デバイスの製造方法は実施例１と同様であるが、前記バッファ層１０２は物理気相成長法（ＰＶＤ）で製造される厚さ２００オングストロームのＡｌＮ層であり、ターゲット材はＡｌターゲット、スパッタリングガスはＮ２、基板温度は６００℃、スパッタリング電力は６００Ｗとした。これにより得られたＡｌＮは、主な結晶方位が（０００１）配列の柱状多結晶であった。
本実施例で製造された１４ｍｉｌ×２８ｍｉｌ ＬＥＤチップのパッケージ後の光束量は２０．２ｌｍであった。また、ＥＳＤについては、人体モデル４０００Ｖに対する透過率は平均９７％であった。
上述の実施例は本発明の原理及び効果を例示的に説明するものにすぎず、本発明を限定する主旨ではない。当業者であれば、本発明の精神及び範疇から逸脱しないことを前提として、上述の実施例に対し補足又は変更が可能である。従って、本発明が開示する精神及び技術思想を逸脱せずして当業者が遂行する一切の等価の補足又は変更は、依然として本発明の特許請求の範囲に包含される。
１０１ 基板
１０２ エピタキシャルバッファ層
１０３ 半導体媒質層
１０４ フォトレジスト層
１０５ フォトレジストブロック
１０６ こぶ状のフォトレジストブロック
１０７ 半導体媒質突起
１０８ エピタキシャルトランジション層
１０９ ｎ型エピタキシャル層
１１０ 発光層
１１１ ｐ型エピタキシャル層
１１２ 透明電流拡散層
１１３ ｎ電極
１１４ ｐ電極

Claims (25)

  1. １）基板（１０１）と、
    ２）上面及び前記基板と接触する下面を備えるエピタキシャルバッファ層（１０２）と、
    ３）前記エピタキシャルバッファ層の上面に間隔を置いて配列されて当該エピタキシャルバッファ層と接触する突起であって、各突起の間にエピタキシャルバッファ層を露出させる複数の半導体媒質突起（１０７）と、
    ４）前記半導体媒質突起と、これらの間に露出するエピタキシャルバッファ層を覆い、前記露出するエピタキシャルバッファ層に接触するとともに前記半導体媒質突起と接触して、半導体媒質突起を完全に覆い、半導体媒質突起間のスペースを完全に充填するエピタキシャルトランジション層（１０８）と、
    ５）前記エピタキシャルトランジション層の上面に位置し、下から上に向かって、ｎ型エピタキシャル層（１０９）、発光層（１１０）及びｐ型エピタキシャル層（１１１）を含むエピタキシャル有効層と、を含むIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  2. 前記基板は、Ａｌ２Ｏ３、ＳｉＣ、Ｓｉ、ＺｎＯ及びＧａＮから選択された材料からなることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  3. 前記エピタキシャルバッファ層の厚さは５０〜６００オングストロームであることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  4. 前記エピタキシャルバッファ層は、０≦Ｘ≦０．５であるＡｌＸＧａ１-ＸＮ層、及び結晶方位（０００１）のＡｌＮ層から選択されることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  5. 前記半導体媒質突起の高さは０．２〜３μｍであることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  6. 前記半導体媒質突起は、ＳｉＯ２、ＳｉＯＮ及びＳｉＮから選択された材料からなることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  7. 前記半導体媒質突起は底部の幅が０．３〜４μｍであり、間隔が０．１〜２μｍであることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  8. 前記半導体媒質突起は、底面及び少なくとも１つの側面を備え、前記底面と前記エピタキシャルバッファ層が接触するとともに、前記側面と前記エピタキシャルトランジション層が接触し、前記側面と前記底面が９０度以下の夾角をなすことを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  9. 前記半導体媒質突起が前記底面と平行な上面を備え、前記上面が、前記エピタキシャルトランジション層と接触するとともに、前記側面と９０度以上の夾角をなすことを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  10. 前記半導体媒質突起は、こぶ状、テーパー状及びピラミッド状から選択される形状を有することを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  11. 前記エピタキシャルトランジション層の厚さは半導体媒質突起の高さよりも大きく、０．５〜１０μｍであることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  12. 前記エピタキシャルトランジション層は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ及びこれらのｎ型又はｐ型ドーパントから選択された材料からなることを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  13. 前記エピタキシャルウエハは、ｎ型ＧａＮ層、ＩｎＧａＮ多量子井戸（ＭＱＷ）発光層及びｐ型ＧａＮ層を含むことを特徴とする請求項１に記載のIII−Ｖ族窒化物半導体エピタキシャルウエハ。
  14. 請求項１〜１３のいずれか１項に記載のエピタキシャルウエハと、前記ｎ型エピタキシャル層、ｐ型エピタキシャル層にそれぞれ電気接続されるｎ電極（１１３）及びｐ電極（１１４）を含むIII−Ｖ族窒化物半導体デバイス。
  15. １）基板（１０１）を提供し、
    ２）前記基板上にエピタキシャルバッファ層（１０２）を積層し、
    ３）前記エピタキシャルバッファ層上に半導体媒質（１０３）を積層し、前記半導体媒質層をパターニングすることで、間隔を置いて配列される複数の半導体媒質突起（１０７）を形成し、前記突起間に前記エピタキシャルバッファ層を露出させ、
    ４）前記エピタキシャルバッファ層の露出部分に、エピタキシャルトランジション層（１０８）の厚さが前記半導体媒質突起の高さよりも大きくなるまで当該エピタキシャルトランジション層を積層し、
    ５）前記エピタキシャルトランジション層の上面にエピタキシャル有効層を成長させ、前記エピタキシャル有効層が、下から上に向けて、ｎ型エピタキシャル層（１０９）、発光層（１１０）、ｐ型エピタキシャル層（１１１）を含むことを特徴とするIII−Ｖ族窒化物半導体エピタキシャルウエハの製造方法。
  16. 前記方法は、ステップ３）と４）の間に、ステップ３）で取得した基板をアニールすることで前記エピタキシャルバッファ層の露出部分に結晶核を形成するステップ３’）を更に含むことを特徴とする請求項１５に記載の方法。
  17. 前記基板は、Ａｌ２Ｏ３、ＳｉＣ、Ｓｉ、ＺｎＯ及びＧａＮから選択された材料からなることを特徴とする請求項１５に記載の方法。
  18. 前記エピタキシャルバッファ層の厚さは５０〜６００オングストロームであることを特徴とする請求項１５に記載の方法。
  19. 前記エピタキシャルバッファ層は、０≦Ｘ≦０．５であるＡｌＸＧａ１-ＸＮ、及び結晶方位（０００１）のＡｌＮ層から選択されることを特徴とする請求項１５に記載の方法。
  20. 前記半導体媒質突起は高さ０．２〜３μｍであり、ＳｉＯ２、ＳｉＮ及びＳｉＯＮから選択された材料からなることを特徴とする請求項１５に記載の方法。
  21. 前記エピタキシャルトランジション層は厚さ０．５〜１０μｍであり、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ及びこれらのｎ型又はｐ型ドーパントから選択された材料からなることを特徴とする請求項１５に記載の方法。
  22. 前記半導体媒質層をパターニングすることで間隔を置いて配列される複数の半導体媒質突起を形成するステップは、
    ａ）前記半導体媒質層の表面にフォトレジスト層を形成し、露光工程又はナノインプリント工程によって、前記フォトレジスト層を間隔を置いて配列される複数のフォトレジストブロックに形成するステップと、
    ｂ）誘導結合プラズマエッチング法により、フォトレジストブロックの形状を前記半導体媒質層へ転写し、複数の半導体媒質突起を形成するとともに、各突起間に前記エピタキシャルバッファ層を露出させるステップと、
    ｃ）前記フォトレジストブロックを除去するステップと、を含むことを特徴とする請求項１５に記載の方法。
  23. ステップａ）とｂ）の間に、加熱還流工程によって前記複数のフォトレジストブロックを複数のこぶ状のフォトレジストブロックとするよう還流させるステップａ’）を更に含むことを特徴とする請求項２２に記載の方法。
  24. 前記エピタキシャルウエハは、ｎ型ＧａＮ層、ＩｎＧａＮ多量子井戸（ＭＱＷ）発光層及びｐ型ＧａＮ層を含むことを特徴とする請求項１５に記載の方法。
  25. 請求項１〜１３のいずれか１項に記載のエピタキシャルウエハ上に、前記ｎ型エピタキシャル層、ｐ型エピタキシャル層にそれぞれ電気接続されるｎ電極及びｐ電極を形成するIII−Ｖ族窒化物半導体デバイスの製造方法。
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