JP2017083848A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制し、また、ビデオ信号によって指定された輝度からのずれが少なくかつデューティー比が高い表示装置を提供する。
【解決手段】負荷と、前記負荷に供給する電流値を制御するトランジスタ１１１と、容量素子１１５と、電源線１２１と、第１のスイッチ１１２乃至第３のスイッチ１１４とを有し、前記容量素子に前記トランジスタのしきい値電圧を保持させた後、ビデオ信号に応じた電位を入力し、前記しきい値電圧に前記電位を加算した電圧を保持させる。
【選択図】図１

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、信号によって輝度が変化する電流駆動型表示素子で形成された画素や、その画素を駆動
させる信号線駆動回路や走査線駆動回路を含む表示装置に関する。また、その駆動方法に
関する。また、その表示装置を表示部に有する電子機器に関する。
近年、画素をエレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅ
ｎｃｅ）などの発光素子を用いた自発光型の表示装置、いわゆる発光装置が注目を浴びて
いる。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオー
ド（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））、ＥＬ
素子が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。こ
れらの発光素子は自ら発光するため、液晶ディスプレイに比べて画素の視認性が高く、バ
ックライトが不要である。また、応答速度が速い等の利点がある。なお、発光素子の輝度
は、発光素子を流れる電流値によって制御されるものが多い。
また、発光素子の発光を制御するトランジスタが画素ごとに設けられたアクティブマト
リクス型表示装置の開発が進められている。アクティブマトリクス型表示装置は、パッシ
ブマトリクス型表示装置では困難な高精細、大画面の表示を可能とするだけでなく、パッ
シブマトリクス型表示装置を上回る低い消費電力で動作するため実用化が期待されている
。
従来のアクティブマトリクス型表示装置の画素の構成を図４６に示す（特許文献１）。
図４６に示した画素は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：ＴＦＴ）１１、ＴＦＴ１２、容量素子１３、発光素子１４を有し、信号線１５及び走査
線１６に接続されている。なお、ＴＦＴ１２のソースもしくはドレイン電極のいずれか一
方及び容量素子１３の一方の電極には電源電位Ｖｄｄが供給され、発光素子１４の対向電
極にはグランド電位が供給されている。
このとき、発光素子に供給する電流値を制御するＴＦＴ１２、即ち駆動用ＴＦＴの半導
体層にアモルファスシリコンを用いた場合、劣化等によりしきい値電圧（Ｖｔｈ）に変動
が生じる。この場合、異なる画素に信号線１５から同じ電位を印加したにもかかわらず、
発光素子１４に流れる電流は画素ごとに異なり、表示される輝度が画素によって不均一と
なる。なお、駆動用ＴＦＴの半導体層にポリシリコンを用いた場合においても、トランジ
スタの特性が劣化したり、ばらついたりする。
この問題を改善すべく、特許文献２において図４７の画素を用いた動作方法が提案され
ている。図４７に示した画素は、トランジスタ２１、発光素子２４に供給する電流値を制
御する駆動用トランジスタ２２、容量素子２３、発光素子２４を有し、画素は信号線２５
、走査線２６に接続されている。なお、駆動用トランジスタ２２はＮＭＯＳトランジスタ
であり、駆動用トランジスタ２２のソース電極もしくはドレイン電極のいずれか一方には
グランド電位が供給され、発光素子２４の対向電極にはＶｃａが供給される。
この画素の動作おけるタイミングチャートを図４８に示す。図４８において、１フレー
ム期間は、初期化期間３１、しきい値（Ｖｔｈ）書き込み期間３２、データ書き込み期間
３３及び発光期間３４に分割される。なお、１フレーム期間とは１画面分の画像を表示す
る期間に相当し、初期化期間、しきい値（Ｖｔｈ）書き込み期間及びデータ書き込み期間
をまとめてアドレス期間と呼ぶ。
まず、しきい値書き込み期間３２において、駆動用トランジスタ２２のしきい値電圧が
容量素子に書き込まれる。その後、データ書き込み期間３３において、画素の輝度を示す
データ電圧（Ｖｄａｔａ）が容量素子に書き込まれ、Ｖｄａｔａ＋Ｖｔｈが容量素子に蓄
積される。そして、発光期間において駆動用トランジスタ２２はオンとなり、Ｖｃａを変
化させることでデータ電圧によって指定された輝度で発光素子２４が点灯する。このよう
な動作により、駆動用トランジスタのしきい値の変動による輝度のばらつきを低減してい
る。
特許文献３においても、駆動用ＴＦＴのしきい値電圧にデータ電位を加えた電圧がゲー
ト・ソース間電圧となり、ＴＦＴのしきい値電圧が変動した場合であっても流れる電流は
変化しないことが開示されている。
特開平８−２３４６８３号公報 特開２００４−２９５１３１号公報 特開２００４−２８００５９号公報
特許文献２及び３に記載されている動作方法はいずれの場合においても、Ｖｃａの電位
を１フレーム期間当たりに数度と変化させることで上述した初期化、しきい値電圧の書き
込み、発光を行っていた。これらの画素において、Ｖｃａが供給されている発光素子の一
方の電極、即ち対向電極は画素領域全体に形成されているため、初期化及びしきい値電圧
の書き込み以外にデータの書き込み動作を行っている画素がたとえ一つでもあると発光素
子を発光させることができない。よって、図４９に示すように、１フレーム期間における
発光期間の割合（即ち、デューティー比）が小さくなってしまう。
デューティー比が低いと発光素子や駆動用トランジスタに流す電流値を大きくする必要
があるため、発光素子にかかる電圧が大きくなり消費電力が大きくなる。また、発光素子
や駆動用トランジスタが劣化しやすくなるため、劣化前と同等の輝度を得るにはさらに大
きな電力を要することになる。
また、対向電極は全画素接続されているため、発光素子は容量の大きい素子として機能
する。よって、対向電極の電位を変えるためには、高い消費電力が必要となる。
上記問題を鑑み、本発明は、消費電力が低く、デューティー比の高い表示装置を提供す
ることを課題とする。また、データ電位によって指定された輝度からのずれが少ない画素
構成、半導体装置、及び表示装置を得ることを課題とする。
なお、発光素子を有する表示装置のみが対象となるわけではなく、本発明はトランジス
タのしきい値電圧のばらつきに起因する電流値のばらつきを抑制することを課題とする。
よって、駆動用トランジスタにより制御された電流を供給する先は、発光素子に限定され
ない。
本発明の一は、トランジスタと、第１のスイッチと、第２のスイッチとを含む画素を有
し、前記トランジスタのソース電極及びドレイン電極の一方は前記第１のスイッチを介し
て前記トランジスタのゲート電極に電気的に接続され、前記トランジスタのソース電極及
びドレイン電極の他方は画素電極に電気的に接続され、前記トランジスタのソース電極及
びドレイン電極の他方は前記第２のスイッチに電気的に接続され、前記トランジスタのゲ
ート電極には、前記画素の階調に従った信号を入力することを特徴とする半導体装置であ
る。
本発明の一は、保持容量と、トランジスタと、第１のスイッチと、第２のスイッチと、
第３のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は第１
の配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は画
素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前
記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのゲート電
極は前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲ
ート電極は前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記保持容量を介して前記ゲート電極と電
気的に接続されていることを特徴とする半導体装置である。
本発明の一は、容量素子と、トランジスタと、第１のスイッチと、第２のスイッチと、
第３のスイッチとを有し、前記トランジスタのソース電極及びドレイン電極の一方は第１
の配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は画
素電極と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は前
記第３のスイッチを介して第２の配線と電気的に接続され、前記トランジスタのゲート電
極は前記第１のスイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲ
ート電極は前記第２のスイッチを介して前記第１の配線と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記容量素子を介して前記ゲート電極と電
気的に接続されていることを特徴とする半導体装置である。
本発明の一は、トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、
第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は前記第４のスイッチを介して第１の配線に電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は画素電極と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記第３のスイッチを介して第２の配線と
電気的に接続され、前記トランジスタのゲート電極は前記第１のスイッチを介して第３の
配線と電気的に接続され、前記トランジスタのゲート電極は前記第２のスイッチを介して
前記第１の配線と電気的に接続され、前記トランジスタのソース電極及びドレイン電極の
他方は前記容量素子を介して前記ゲート電極と電気的に接続されていることを特徴とする
半導体装置である。
本発明の一は、トランジスタと、容量素子と、第１のスイッチと、第２のスイッチと、
第３のスイッチと、第４のスイッチとを有し、前記トランジスタのソース電極及びドレイ
ン電極の一方は第１の配線に電気的に接続され、前記トランジスタのソース電極及びドレ
イン電極の他方は前記第４のスイッチを介して画素電極と電気的に接続され、前記トラン
ジスタのソース電極及びドレイン電極の他方は前記第４のスイッチ及び前記第３のスイッ
チを介して第２の配線と電気的に接続され、前記トランジスタのゲート電極は前記第１の
スイッチを介して第３の配線と電気的に接続され、前記トランジスタのゲート電極は前記
第２のスイッチを介して前記第１の配線と電気的に接続され、前記トランジスタのソース
電極及びドレイン電極の他方は前記第４のスイッチ及び前記容量素子を介して前記ゲート
電極と電気的に接続されていることを特徴とする半導体装置である。
前記第２の配線は、前記第３のスイッチを制御する配線と同一であってもよい。
前記第２の配線は、前行もしくは次行の第１乃至第３のスイッチを制御する走査線のい
ずれかであってもよい。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
上記発明において、前記第１の配線に入力される電位はＶ１もしくはＶ２の二値であり
、前記第１のスイッチ乃至前記第３のスイッチが非導通状態のときのみＶ２の値をとり、
Ｖ１は前記第２の配線に入力される電位よりも高い電位であり、その差分は前記トランジ
スタのしきい値電圧分より大きく、Ｖ２はＶ１より高い値であることを特徴としてもよい
。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。その場合、上
記発明において、前記第１の配線に入力される電位はＶ１もしくはＶ２の二値をとり、前
記第１のスイッチ乃至前記第３のスイッチが非導通状態のときのみＶ２の値であり、Ｖ１
は前記第２の配線に入力される電位よりも低い電位であり、その差分は前記トランジスタ
のしきい値電圧の絶対値分より大きく、Ｖ２はＶ１より低い値であることを特徴としても
よい。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第２の配線に電気的に接続されるトランジスタと、
前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第１の配線に入力さ
れる第１の電位を前記トランジスタのゲート電極に印加し、なおかつ前記第２の配線に入
力される第２の電位を前記トランジスタのソース電極に印加することにより、前記保持容
量に第１の電圧を保持させる手段と、前記保持容量の電圧を第２の電圧まで放電させる手
段と、前記第１の電位に第３の電圧を加算した電位を前記トランジスタのゲート電極に印
加し、前記第２の電圧と第４の電圧とを加算した第５の電圧を前記保持容量に保持させる
手段と、前記第１の配線に前記第１の電位とは異なる第３の電位を入力することにより前
記トランジスタに設定された電流を負荷に供給する手段とを有することを特徴とする半導
体装置である。
本発明の一は、ソース電極及びドレイン電極の一方が第１の配線に電気的に接続され、
ソース電極及びドレイン電極の他方が第２の配線に電気的に接続されるトランジスタと、
前記トランジスタのゲートソース間電圧を保持する保持容量と、前記第１の配線に入力さ
れる第１の電位を前記トランジスタのゲート電極に印加し、なおかつ前記第２の配線に入
力される第２の電位を前記トランジスタのソース電極に印加することにより、前記保持容
量に第１の電圧を保持させる手段と、前記保持容量の電圧を前記トランジスタのしきい値
電圧まで放電させる手段と、前記第１の電位に第２の電圧を加算した電位を前記トランジ
スタのゲート電極に印加し、前記トランジスタのしきい値電圧と第３の電圧とを加算した
第４の電圧を前記保持容量に保持させる手段と、前記第１の配線に前記第１の電位とは異
なる第３の電位を入力することにより前記トランジスタに設定された電流を負荷に供給す
る手段とを有することを特徴とする半導体装置である。
前記トランジスタは、Ｎチャネル型トランジスタであってもよい。また、前記トランジ
スタの半導体層は、非結晶性半導体膜からなることを特徴としてもよい。さらに、前記ト
ランジスタの半導体層は、アモルファスシリコンからなることを特徴としてもよい。
また、前記トランジスタの半導体層は、結晶性半導体膜からなることを特徴としてもよ
い。
上記発明において、前記第１の電位は前記第２の電位よりも高い電位であり、その差分
は前記トランジスタのしきい値電圧分より大きく、なおかつ前記第１の電位は前記第３の
電位より低い値であることを特徴としてもよい。
また、前記トランジスタは、Ｐチャネル型トランジスタであってもよい。この場合、前
記第１の電位は前記第２の電位よりも低い電位であり、その差分は前記トランジスタのし
きい値電圧の絶対値分より大きく、なおかつ前記第１の電位は前記第３の電位より高い値
であることを特徴としてもよい。
また、本発明の一は、上記に記載した半導体装置を有する表示装置である。また、前記
表示装置を表示部に有する電子機器である。
なお、明細書に示すスイッチは、電流の流れを制御できるものなら、電気的スイッチで
も機械的なスイッチでも特に限定されない。トランジスタでもよいし、ダイオードでもよ
いし、それらを組み合わせた論理回路でもよい。スイッチとしてトランジスタを用いる場
合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導
電型）は特に限定されない。ただし、オフ電流が少ない方の極性のトランジスタを用いる
ことが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているもの
やマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジ
スタのソース電極の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動
作する場合はＮチャネル型を、反対に、ソース電極の電位が、高電位側電源（Ｖｄｄなど
）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲート
ソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。
なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。
なお、本発明において接続されているとは、電気的に接続されていることと同義である
。したがって、間に別の素子やスイッチなどが配置されていてもよい。
なお、負荷は、何でもよい。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機
物及び無機物を含むＥＬ素子）、電子放出素子などの発光素子の他、液晶素子、電子イン
クなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる
。なお、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（
ＦＥＤ）、ＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉ
ｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）などが挙げられる。また電子
インクを用いた表示装置としては電子ペーパーがある。
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結
晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体
基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラ
ンジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトラン
ジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置され
ている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板、プラスチック基
板などに配置することが出来る。
なお、上述したように、本発明におけるトランジスタは、どのようなタイプのトランジ
スタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全てガ
ラス基板上に形成されていてもよいし、プラスチック基板や単結晶基板に形成されていて
もよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていて
もよい。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の
基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくても
よい。例えば、回路の一部は、ガラス基板上にＴＦＴを用いて形成し、回路の別の一部は
、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接
続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続しても
よい。
本明細書においては、一画素とは色要素を示すものとする。よって、Ｒ（赤）Ｇ（緑）
Ｂ（青）の色要素からなるフルカラー表示装置の場合には、一画素とはＲの色要素やＧの
色要素やＢの色要素のいずれか一をいうものとする。
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み
合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素（例えば
ＲＧＢ）でフルカラー表示を行う場合に、１つの画像の最小要素を表す三つの色要素の画
素がいわゆるデルタ配置されている場合も含むものとする。また、色要素毎にその画素の
大きさが異なっていてもよい。
なお、本明細書において、半導体装置とは半導体素子（トランジスタやダイオードなど
）を含む回路を有する装置をいう。また、表示装置とは、基板上に負荷を含む複数の画素
やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけではなく、そ
れにフレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付
けられたものも含む。
本発明により、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを
抑制することができる。そのため、発光素子をはじめとする負荷に所望の電流を供給する
ことができる。特に、負荷として発光素子を用いる場合、輝度のばらつきが少なくデュー
ティー比が高い表示装置を提供することができる。
実施の形態１に示す画素構成を説明する図。 図１で示した画素の動作を説明するタイミングチャート。 図１で示した画素の動作を説明する図。 実施の形態１に示す画素構成を説明する図。 チャネル長変調による電圧−電流特性のモデル図。 実施の形態１に示す表示装置を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態３に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態４に示す画素構成を説明する図。 実施の形態５に示す画素構成を説明する図。 図１２で示した画素の動作を説明するタイミングチャート。 実施の形態７に示す画素構成を説明する図。 図１４で示した画素の動作を説明するタイミングチャート。 図１４で示した画素の動作を説明する図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す発光素子を説明する図。 実施の形態８に示す光の取り出し方向を説明する図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態８に示す画素の部分断面図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す表示装置を説明する図。 実施の形態９に示す画素の部分断面図。 実施の形態６に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 実施の形態７に示す画素構成を説明する図。 本発明を適用可能な電子機器を説明する図。 携帯電話機の構成例を示す図。 ＥＬモジュールの例を示す図。 ＥＬテレビ受像器の主要な構成を示すブロック図。 実施の形態６に示す画素構成を説明する図。 図４に示す画素の上面図。 実施の形態２に示す画素構成を説明する図。 実施の形態１に示す表示装置の書き込み動作を説明する図。 実施の形態５に示す画素構成を説明する図。 デジタル階調方式と時間階調方式とを組み合わせた駆動方式を説明する図。 実施の形態６に示す画素構成を説明する図。 実施の形態６に示す画素構成を説明する図。 実施の形態１に記載した画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術の画素構成を説明する図。 従来技術に示した画素を動作させるタイミングチャート。 従来技術を用いた際の１フレーム期間における発光期間の割合を説明する図。
以下、本発明の一態様について説明する。但し、本発明は多くの異なる態様で実施する
ことが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは当業者であれば容易に理解される。従って、本形態の記載内容に
限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じも
のを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本発明の画素の基本構成について、図１を用いて説明する。図１に示す画素は、トラン
ジスタ１１１、第１のスイッチ１１２、第２のスイッチ１１３、第３のスイッチ１１４、
容量素子１１５、発光素子１１６を有する。なお、画素は、信号線１１７、第１の走査線
１１８、第２の走査線１１９、第３の走査線１２０、電源線１２１及び電位供給線１２２
に接続されている。本実施の形態において、トランジスタ１１１はＮチャネル型トランジ
スタとし、そのゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったと
き、導通状態になるものとする。また、発光素子１１６の画素電極は陽極、対向電極１２
３は陰極とする。なお、トランジスタのゲート・ソース間電圧はＶｇｓ、ドレイン・ソー
ス間電圧はＶｄｓ、しきい値電圧はＶｔｈ、容量素子に蓄積された電圧はＶｃｓと記し、
電源線１２１、電位供給線１２２、信号線１１７を、それぞれ第１の配線、第２の配線、
第３の配線とも呼ぶ。
トランジスタ１１１の第１の電極（ソース電極及びドレイン電極の一方）は、発光素子
１１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は電源
線１２１に接続され、ゲート電極は第２のスイッチ１１３を介して電源線１２１と接続さ
れている。また、トランジスタ１１１のゲート電極は、第１のスイッチ１１２を介して信
号線１１７とも接続されており、第１の電極は第３のスイッチ１１４を介して電位供給線
１２２とも接続されている。
さらに、トランジスタ１１１のゲート電極と第１の電極との間に容量素子１１５が接続
されている。つまり、容量素子１１５の第１の電極がトランジスタ１１１のゲート電極に
、第２の電極がトランジスタ１１１の第１の電極に接続されている。容量素子１１５は、
配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、トランジスタ１１
１のゲート容量を用いて省略することもできる。これらの電圧を保持する手段を保持容量
と言う。
なお、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０に信号を入力す
ることにより、それぞれ第１のスイッチ１１２、第２のスイッチ１１３、第３のスイッチ
１１４のオンオフが制御される。
信号線１１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データに
応じた電位が入力される。
次に、図１で示した画素の動作について図２のタイミングチャート及び図３を用いて説
明する。なお、図２において１画面分の画像を表示する期間に相当する１フレーム期間は
、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアドレス期間
と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッカ）を感
じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子１１６の対向電極１２３にはＶ１の電位が、電位供給線１２２にはＶ１
−Ｖｔｈ−α（α：任意の正の数）の電位が入力される。また、電源線１２１には、アド
レス期間はＶ１、発光期間ではＶ２の電位が入力される。ただし、Ｖ２＞Ｖ１とする。
ここでは動作を説明するために、発光素子１１６の対向電極１２３の電位は、アドレス
期間における電源線１２１の電位と同じであるとしたが、発光素子１１６が発光するため
に少なくとも必要とする電位差をＶＥＬとすると対向電極１２３の電位はＶ１−Ｖｔｈ−
α―ＶＥＬの電位より高い値であれば良い。また、発光期間における電源線１２１の電位
Ｖ２は、対向電極１２３の電位と発光素子１１６が発光するために少なくとも必要とする
電位差（ＶＥＬ）とを加算した値より大きい値であれば良いが、説明上ここでは対向電極
１２３の電位をＶ１としたため、Ｖ２はＶ１＋ＶＥＬより大きい値であれば良いというこ
とになる。
まず、図２（Ａ）及び図３（Ａ）に示すように初期化期間では、第１のスイッチ１１２
をオフとし、第２のスイッチ１１３及び第３のスイッチ１１４をオンとする。このとき、
トランジスタ１１１の第１の電極はソース電極となり、その電位は電位供給線１２２と等
しくなるためＶ１−Ｖｔｈ−αとなる。一方、ゲート電極の電位はＶ１となる。よって、
トランジスタ１１１のゲート・ソース間電圧ＶｇｓはＶｔｈ＋αとなり、トランジスタ１
１１は導通状態となる。そして、トランジスタ１１１のゲート電極と第１の電極との間に
設けられた容量素子１１５にＶｔｈ＋αが保持される。つまり、電位供給線１２２はトラ
ンジスタ１１１がオンとなる電位であれば良く、第３のスイッチ１１４はトランジスタ１
１１がオンとなる電位をトランジスタの第１の電極に供給するか否かを選択する機能があ
れば良い。
次に、図２（Ｂ）及び図３（Ｂ）に示すしきい値書き込み期間では、第３のスイッチ１
１４をオフとする。そのため、トランジスタ１１１の第１の電極即ちソース電極の電位は
次第に上昇しＶ１−Ｖｔｈとなったところ、つまりトランジスタ１１１のゲート・ソース
間電圧Ｖｇｓがしきい値電圧（Ｖｔｈ）となったところで、トランジスタ１１１は非導通
状態となる。よって、容量素子１１５に保持される電圧はＶｔｈとなる。
その後の図２（Ｃ）及び図３（Ｃ）に示すデータ書き込み期間においては、第２のスイ
ッチ１１３をオフとした後、第１のスイッチ１１２をオンとし、信号線１１７より輝度デ
ータに応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。このときに、容量素子１１５に保持
される電圧Ｖｃｓは、容量素子１１５及び発光素子１１６の静電容量をそれぞれＣ１、Ｃ
２とすると式（１）のように表すことができる。
Figure 2017083848
ただし、発光素子１１６は容量素子１１５に比べ膜厚が薄いうえ電極面積が大きいため
、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子１１５に保持さ
れる電圧Ｖｃｓは式（２）となり、トランジスタ１１１は導通状態になる。なお、Ｖｄａ
ｔａ≦０の電位を入力した場合には、非導通状態となり非発光とすることができる。
Figure 2017083848
次に、図２（Ｄ）及び図３（Ｄ）に示す発光期間では、第１のスイッチ１１２をオフと
し、電源線１２１の電位をＶ２とする。このとき、トランジスタ１１１のゲート・ソース
間電圧はＶｇｓ＝Ｖｔｈ＋Ｖｄａｔａであり、これに応じた電流がトランジスタ１１１及
び発光素子１１６に流れ、発光素子１１６が発光する。
なお、発光素子に流れる電流Ｉは、トランジスタ１１１を飽和領域で動作させた場合、
式（３）で表される。
Figure 2017083848
また、トランジスタ１１１を線形領域で動作させた場合、発光素子に流れる電流Ｉは式
（４）で表される。
Figure 2017083848
ここで、Ｗはトランジスタ１１１のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘ
は蓄積容量を指す。
式（３）及び式（４）より、トランジスタ１１１の動作領域が飽和領域、線形領域のい
ずれの場合においても、発光素子１１６に流れる電流は、トランジスタ１１１のしきい値
電圧（Ｖｔｈ）に依存しない。よって、トランジスタ１１１のしきい値電圧のばらつきに
起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子１１６に供
給することができる。
以上のことから、トランジスタ１１１のしきい値電圧のばらつきに起因した輝度のばら
つきを抑制することができる。また、対向電極の電位を一定として動作させるため消費電
力を低くすることが可能である。
さらに、トランジスタ１１１を飽和領域で動作させた場合においては、発光素子１１６
の劣化による輝度のばらつきも抑制できる。発光素子１１６が劣化すると、発光素子１１
６のＶＥＬは増大し、トランジスタ１１１の第１の電極、即ちソース電極の電位は上昇す
る。このとき、トランジスタ１１１のソース電極は容量素子１１５の第２の電極に、トラ
ンジスタ１１１のゲート電極は容量素子１１５の第１の電極に接続されており、なおかつ
ゲート電極側は浮遊状態となっている。そのため、ソース電位の上昇に伴い、同じ電位だ
けトランジスタ１１１のゲート電位も上昇する。よって、トランジスタ１１１のＶｇｓは
変化しないため、たとえ発光素子が劣化してもトランジスタ１１１及び発光素子１１６に
流れる電流に影響しない。なお、式（３）においても発光素子に流れる電流Ｉはソース電
位やドレイン電位に依存しないことがわかる。
よって、トランジスタ１１１を飽和領域で動作させた場合においては、トランジスタ１
１１のしきい値電圧のばらつき及び発光素子１１６の劣化に起因したトランジスタ１１１
に流れる電流のばらつきを抑制することができる。
なお、トランジスタ１１１を飽和領域で動作させた場合、チャネル長Ｌが短いほど、降
伏現象によりドレイン電圧を著しく増大させると電流が大量に流れやすい。
また、ドレイン電圧をピンチオフ電圧より増大させるとピンチオフ点がソース側に移動
し、実質チャネルとして機能する実効的なチャネル長は減少する。これにより、電流値が
増大する。この現象をチャネル長変調と呼ぶ。なお、ピンチオフ点とはチャネルが消滅し
ていきゲート下においてチャネルの厚さが０となる境界箇所であり、ピンチオフ電圧とは
ピンチオフ点がドレイン端となる時の電圧を指す。この現象も、チャネル長Ｌが短いほど
起こり易い。例えば、チャネル長変調による電圧−電流特性のモデル図を図５に示す。な
お、図５において、トランジスタのチャネル長Ｌは（ａ）＞（ｂ）＞（ｃ）である。
以上のことから、トランジスタ１１１を飽和領域で動作させる場合、ドレイン・ソース
間電圧Ｖｄｓに対して電流Ｉが一定なら上述したように発光素子１１６の劣化の影響をよ
り小さくできることを考慮に入れると、ドレイン・ソース間電圧Ｖｄｓに対する電流Ｉは
より一定に近い方が好ましい。よって、トランジスタ１１１のチャネル長Ｌは長い方がよ
り好ましい。たとえば、トランジスタのチャネル長Ｌはチャネル幅Ｗより大きい方が好ま
しい。また、チャネル長Ｌは１０μｍ以上５０μｍ以下、より望ましくは１５μｍ以上４
０μｍ以下が好ましい。ただし、チャネル長Ｌ及びチャネル幅Ｗはこれに限定されない。
また、初期化期間において発光素子１１６に逆方向のバイアス電圧を印加しているため
、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる。
よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図１に示した発光素子１１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子
又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなどを適
用することができる。
また、トランジスタ１１１は発光素子１１６に供給する電流値を制御する機能を有して
いれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用い
た薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結晶
半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトラン
ジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半
導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用するこ
とができる。
第１のスイッチ１１２は画素の階調に従った信号を容量素子に入力するタイミングを選
択し、トランジスタ１１１のゲート電極に供給する信号を制御するものであり、第２のス
イッチ１１３はトランジスタ１１１のゲート電極に所定の電位を与えるタイミングを選択
し、トランジスタ１１１のゲート電極に所定の電位を供給するか否かを制御するものであ
り、第３のスイッチ１１４は容量素子１１５に書き込まれた電位を初期化するための所定
の電位を与えるタイミングを選択したり、トランジスタ１１１の第１の電極の電位を低く
するものである。そのため、第１のスイッチ１１２、第２のスイッチ１１３、第３のスイ
ッチ１１４は、上記機能を有していれば特に限定されない。たとえば、トランジスタやダ
イオードでもよいし、それらを組み合わせた論理回路でもよい。なお、第１乃至第３のス
イッチは、上記のタイミングで信号もしくは電位を画素に与えることができれば特に必要
はない。例えば、画素の階調に従った信号をトランジスタ１１１のゲート電極に入力する
ことができる場合には、図４５に示すように第１のスイッチ１１２を設けなくても良い。
図４５に示す画素は、トランジスタ１１１、第２のスイッチ１１３、第３のスイッチ１１
４、画素電極４５４０を有する。そして、トランジスタ１１１の第１の電極（ソース電極
及びドレイン電極の一方）は画素電極４５４０と第３のスイッチ１１４とに接続され、ゲ
ート電極は第２のスイッチ１１３を介してトランジスタ１１１の第２の電極と接続されて
いる。なお、トランジスタ１１１のゲート容量４５１５を保持容量として利用しているた
め、図１における容量素子１１５を特に設ける必要なない。このような画素においても、
図２に示すタイミングチャートに従って各スイッチを動作させ、それぞれの電極に所望の
電位を供給することで、トランジスタ１１１のしきい値電圧のばらつきに起因した電流値
のばらつきを抑制することができる。よって、画素電極４５４０に所望の電流を供給する
ことができる。
次に、図４に第１のスイッチ１１２、第２のスイッチ１１３、第３のスイッチ１１４に
Ｎチャネル型のトランジスタを適用した場合について示す。なお、図１の構成と共通する
ところは共通の符号を用いてその説明を省略する。
第１のスイッチングトランジスタ４１２が第１のスイッチ１１２に相当し、第２のスイ
ッチングトランジスタ４１３が第２のスイッチ１１３に相当し、第３のスイッチングトラ
ンジスタ４１４が第３のスイッチ１１４に相当する。なお、トランジスタ１１１のチャネ
ル長は、第１のスイッチングトランジスタ４１２、第２のスイッチングトランジスタ４１
３及び第３のスイッチングトランジスタ４１４のいずれのトランジスタのチャネル長より
長い方が好ましい。
第１のスイッチングトランジスタ４１２のゲート電極は第１の走査線１１８に接続され
、第１の電極が信号線１１７に接続され、第２の電極が容量素子１１５の第１の電極及び
トランジスタ１１１のゲート電極に接続されている。
また、第２のスイッチングトランジスタ４１３はゲート電極が第２の走査線１１９に接
続され、第１の電極が容量素子１１５の第１の電極及びトランジスタ１１１のゲート電極
に接続され、第２の電極が電源線１２１及びトランジスタ１１１の第２の電極と接続され
ている。
第３のスイッチングトランジスタ４１４はゲート電極が第３の走査線１２０に接続され
、第１の電極が容量素子１１５の第２の電極、トランジスタ１１１の第１の電極及び発光
素子１１６の画素電極に接続され、第２の電極が電位供給線１２２に接続されている。
各々のスイッチングトランジスタは、それぞれの走査線に入力される信号がＨレベルの
ときにオンとなり、入力される信号がＬレベルのときにオフとなる。
図４に示した画素の上面図の一形態を図３８に示す。導電層３８１０は、第１の走査線
１１８と第１のスイッチングトランジスタ４１２のゲート電極として機能する部分を含み
、導電層３８１１は信号線１１７と第１のスイッチングトランジスタ４１２の第１の電極
として機能する部分を含む。また、導電層３８１２は第１のスイッチングトランジスタ４
１２の第２の電極として機能する部分と、容量素子１１５の第１の電極として機能する部
分と第２のスイッチングトランジスタ４１３の第１の電極として機能する部分を含む。導
電層３８１３は第２のスイッチングトランジスタ４１３のゲート電極として機能する部分
を含み、配線３８１４を介して第２の走査線１１９と接続されている。導電層３８２２は
第２のスイッチングトランジスタ４１３の第２の電極として機能する部分とトランジスタ
１１１の第２の電極として機能する部分を含み、配線３８１５を介して電源線１２１と接
続されている。導電層３８１６はトランジスタ１１１の第１の電極として機能する部分を
含み、発光素子の画素電極３８４４と接続されている。導電層３８１７はトランジスタ１
１１のゲート電極として機能する部分を含み、配線３８１８を介して導電層３８１２と接
続されている。また、導電層３８１９は第３の走査線１２０と第３のスイッチングトラン
ジスタ４１４のゲート電極として機能する部分を含む。導電層３８２０は第３のスイッチ
ングトランジスタ４１４の第１の電極として機能する部分を含み、画素電極３８４４と接
続されている。また、第３のスイッチングトランジスタ４１４の第２の電極として機能す
る部分を含む導電層３８２１は配線３８２３を介して電位供給線１２２と接続されている
。
なお、各々の導電層のうち第１のスイッチングトランジスタ４１２のゲート電極、第１
の電極及び第２の電極として機能する部分は半導体層３８３３と重なって形成されている
部分であり、第２のスイッチングトランジスタ４１３のゲート電極、第１の電極及び第２
の電極として機能する部分は半導体層３８３４と重なって形成されている部分であり、第
３のスイッチングトランジスタ４１４のゲート電極、第１の電極及び第２の電極として機
能する部分は半導体層３８３５と重なって形成されている部分である。また、トランジス
タ１１１のゲート電極、第１の電極及び第２の電極として機能する部分は半導体層３８３
６と重なって形成されている導電層部分である。容量素子１１５は、導電層３８１２と画
素電極３８４４が重なっている部分に形成されている。
図４の画素構成においても、図１と同様の動作方法によりトランジスタ１１１のしきい
値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度デ
ータに対応した電流を発光素子１１６に供給することができ、輝度のばらつきを抑制する
ことが可能となる。また、トランジスタ１１１を飽和領域で動作させた場合においては、
発光素子１１６の劣化に起因した輝度のばらつきも抑制することができる。
また、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程
の簡略化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルフ
ァス半導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半
導体を用いることができる。例えば、アモルファス半導体としてアモルファスシリコン（
ａ−Ｓｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程
の簡略化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることがで
きる。
なお、第１のスイッチングトランジスタ４１２、第２のスイッチングトランジスタ４１
３及び第３のスイッチングトランジスタ４１４は、単なるスイッチとして動作させるため
、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトラン
ジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を
設けているものやマルチゲート構造にしているものなどがある。また、Ｎチャネル型とＰ
チャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
続いて、本発明の画素を有する表示装置について図６を用いて説明する。
表示装置は、信号線駆動回路６１１、走査線駆動回路６１２及び画素部６１３を有し、
画素部６１３には、信号線駆動回路６１１から列方向に伸張して配置された複数の信号線
Ｓ１〜Ｓｍと、走査線駆動回路６１２から行方向に伸張して配置された複数の第１の走査
線Ｇ１＿１〜Ｇｎ＿１、第２の走査線Ｇ１＿２〜Ｇｎ＿２、第３の走査線Ｇ１＿３〜Ｇｎ
＿３及び電源線Ｐ１＿１〜Ｐｎ＿１と、信号線Ｓ１〜Ｓｍに対応してマトリクスに配置さ
れた複数の画素６１４とを有する。また、第１の走査線Ｇ１＿１〜Ｇｎ＿１と平行に複数
の電位供給線Ｐ１＿２〜Ｐｎ＿２を有している。そして、各画素６１４は、信号線Ｓｊ（
信号線Ｓ１〜Ｓｍのうちいずれか一）、第１の走査線Ｇｉ＿１（走査線Ｇ１＿１〜Ｇｎ＿
１のうちいずれか一）、第２の走査線Ｇｉ＿２、第３の走査線Ｇｉ＿３、電源線Ｐｉ＿１
、電位供給線Ｐｉ＿２と接続されている。
なお、信号線Ｓｊ、第１の走査線Ｇｉ＿１、第２の走査線Ｇｉ＿２、第３の走査線Ｇｉ
＿３、電源線Ｐｉ＿１、電位供給線Ｐｉ＿２は、それぞれ図１の信号線１１７、第１の走
査線１１８、第２の走査線１１９、第３の走査線１２０、電源線１２１、電位供給線１２
２に相当する。
走査線駆動回路６１２から出力される信号により、動作させる画素の行を選択すると共
に同行に属するそれぞれの画素に対し同時に図２に示した動作を行う。なお、図２のデー
タ書き込み期間においては、選択された行の画素に信号線駆動回路６１１から出力された
ビデオ信号を書き込む。このとき、それぞれの画素の輝度データに応じた電位が各信号線
Ｓ１〜Ｓｍに入力される。
図４０に示すように、例えばｉ行目のデータ書き込み期間を終えるとｉ＋１行目に属す
る画素へ信号の書き込みを行う。なお、図４０には、各行におけるデータ書き込み期間を
表すためにこれを忠実に表すことができる図２の第１のスイッチ１１２の動作のみを抜き
出して記載している。また、ｉ行目においてデータ書き込み期間を終えた画素は、発光期
間に移り、その画素へ書き込まれた信号にしたがって発光する。
よって、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非
常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、トランジスタのし
きい値電圧をより正確に容量素子に書き込むことができる。よって、表示装置としての信
頼性が向上する。
なお、図６に示した表示装置の構成は一例であって本発明はこれに限定されない。例え
ば、電位供給線Ｐ１＿２〜Ｐｎ＿２は第１の走査線Ｇ１＿１〜Ｇｎ＿１と平行に配置され
ている必要はなく、信号線Ｓ１〜Ｓｍに平行に配置されていても良い。
また、しきい値電圧のばらつきには、画素間における各トランジスタのしきい値電圧
の違いのほか、１つのトランジスタに注目した場合において経時的なしきい値電圧の変化
も含むものとする。さらに、各トランジスタのしきい値電圧の違いは、トランジスタの作
製時におけるトランジスタ特性の違いによるものも含まれるものとする。なお、ここでい
うトランジスタは発光素子等の負荷に電流を供給する機能を有するトランジスタを指す。
（実施の形態２）
本実施形態では、実施の形態１とは異なる構成の画素を図３９に示す。なお、実施の形
態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。
図３９（Ａ）に示す画素は、トランジスタ１１１、第１のスイッチ１１２、第２のスイ
ッチ１１３、整流素子３９１４、容量素子１１５、発光素子１１６を有する。なお、画素
は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線３９２０及
び電源線１２１に接続されている。図３９（Ａ）に示した画素は、図１における第３のス
イッチ１１４に整流素子３９１４を用いた構成となっており、容量素子１１５の第２の電
極、トランジスタ１１１の第１の電極及び発光素子１１６の画素電極は、整流素子３９１
４を介して第３の走査線３９２０と接続されている。つまり、整流素子３９１４はトラン
ジスタ１１１の第１の電極から第３の走査線３９２０に電流が流れるように接続されてい
る。もちろん、実施の形態１に示したように第１のスイッチ１１２及び第２のスイッチ１
１３については、トランジスタ等を用いてもよい。また、整流素子３９１４には、図３９
（Ｂ）に示すショットキー・バリア型３９５１、ＰＩＮ型３９５２、ＰＮ型３９５３のダ
イオードの他、ダイオード接続されているトランジスタ３９５４、３９５５等を用いるこ
とができる。ただし、トランジスタ３９５４及びトランジスタ３９５５は、電流を流す方
向によってトランジスタの極性を適宜選択する必要がある。
整流素子３９１４は、第３の走査線３９２０にＨレベルの信号が入力されたときには電
流が流れず、Ｌレベルの信号が入力されたときには整流素子３９１４に電流が流れる。よ
って、図３９の画素を図１と同様に動作させる際には、初期化期間において第３の走査線
３９２０にＬレベルの信号を入力し、それ以外の期間においてはＨレベルの信号を入力す
る。ただし、Ｌレベルの信号は、整流素子３９１４にただ電流が流れるだけではなく容量
素子１１５の第２の電極の電位をＶ１−Ｖｔｈ−α（α：任意の正の数）にまで下げる必
要があるためＶ１−Ｖｔｈ−α−β（α：任意の正の数）の電位であることとする。なお
、βは整流素子３９１４の順方向におけるしきい値電圧を指す。
上記事項を考慮し、図３９の画素構成においても図１と同様に動作させることによりト
ランジスタ１１１のしきい値電圧のばらつきに起因した電流値のばらつきを抑制すること
ができる。よって、輝度データに対応した電流を発光素子１１６に供給することができ、
輝度のばらつきを抑制することが可能となる。また、トランジスタ１１１を飽和領域で動
作させた場合においては、発光素子１１６の劣化に起因した輝度のばらつきも抑制するこ
とができる。さらに、整流素子３９１４を用いることで、配線数を減らすことが可能とな
り、開口率を向上させることができる。
さらに、図６の表示装置に本実施形態で示した画素を適用することができる。実施の形
態１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開
始時期を設定することができる。また、各画素は自身のアドレス期間を除き発光すること
が可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を
非常に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少
なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
また、本実施形態は、上述した図１以外にもその他の実施の形態に示した画素構成とも
自由に組み合わせることができる。つまり、整流素子３９１４は、他の実施形態に示した
画素にも適用することが可能である。
（実施の形態３）
本実施形態では、実施の形態１とは異なる構成の画素を図７乃至９に示す。なお、実施
の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有
する部分の詳細な説明は省略する。
図７に示す画素７００は、トランジスタ１１１、第１のスイッチ１１２、第２のスイッ
チ１１３、第３のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画
素７００は、信号線１１７、第１の走査線７１８、第２の走査線１１９、第３の走査線１
２０、電源線１２１及び次行の第１の走査線７１８に接続されている。
実施の形態１に示した図１の画素ではトランジスタ１１１の第１の電極は第３のスイッ
チ１１４を介して電位供給線１２２に接続していたのに対し、図７では次行の第１の走査
線７１８に接続することができる。これは、電位供給線１２２に限らず、初期化期間にお
いてトランジスタ１１１の第１の電極に所定の電位を供給できれば良いからである。その
ため、初期化期間において所定の電位をトランジスタ１１１の第１の電極に供給できれば
供給する配線はたえず一定の電位である必要はない。よって、電位供給線のかわりに次行
の第１の走査線７１８を用いることができる。このように、次行と配線を共有することで
配線数を減らすことが可能となり、開口率を向上させることができる。
なお、図７に示した画素構成においても、実施の形態１と同様の動作をさせることによ
り、トランジスタ１１１のしきい値電圧のばらつきに起因した電流値のばらつきを抑制す
ることができる。よって、輝度データに対応した電流を発光素子１１６に供給することが
でき、輝度のばらつきを抑制することが可能となる。また、対向電極の電位を一定として
動作させるため消費電力を低くすることが可能である。なお、トランジスタ１１１の動作
領域は特に限定されないが、飽和領域の場合の方が効果は顕著にあらわれる。さらに、ト
ランジスタ１１１を飽和領域で動作させた場合には、発光素子１１６の劣化に起因したト
ランジスタ１１１に流れる電流のばらつきを抑制することができる。
ただし、第１の走査線７１８において第１のスイッチ１１２をオフさせる信号はＶ１−
Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（α：任意
の正の数）の電位でオフとなる第１のスイッチ１１２を使用する必要がある。また、画素
７００が属する行の初期化期間は配線を共有した行のデータ書き込み期間と重ならないよ
うに動作させる必要がある。
なお、第３のスイッチ１１４にＮチャネル型トランジスタを用いた場合、第３の走査線
１２０において第３のスイッチ１１４をオフさせる電位は、第１の走査線７１８において
第１のスイッチ１１２をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよく
、この場合トランジスタがオフとなる際のゲート・ソース間電圧を負の値とすることが可
能となる。よって、第３のスイッチ１１４がオフした際の電流漏れを少なくすることがで
きる。
また、図８の画素８００に示すように図１の電位供給線１２２を次行の第２の走査線８
１９と共有しても良い。画素８００においても、実施の形態１と同様の動作をさせること
ができる。ただし、第２の走査線８１９において第２のスイッチ１１３をオフさせる信号
はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（
α：任意の正の数）の電位でオフとなる第２のスイッチ１１３を使用する必要がある。ま
た、画素８００が属する行の初期化期間は配線を共有した行のしきい値書き込み期間と重
ならないように動作させる必要がある。
なお、第３のスイッチ１１４にＮチャネル型トランジスタを用いた場合、第３の走査線
１２０において第３のスイッチ１１４をオフさせる信号は、第２の走査線８１９において
第２のスイッチ１１３をオフさせる信号であるＶ１−Ｖｔｈ−αの電位より下げてもよく
、この場合第３のスイッチ１１４がオフした際の電流漏れを少なくすることができる。
また、図９の画素９００に示すように図１の電位供給線１２２を前行の第３の走査線９
２０と共有しても良い。画素９００においても、実施の形態１と同様の動作をさせること
ができる。ただし、第３の走査線９２０において第３のスイッチ１１４をオフさせる信号
はＶ１−Ｖｔｈ−α（α：任意の正の数）の電位となる。そのため、Ｖ１−Ｖｔｈ−α（
α：任意の正の数）の電位でオフとなる第３のスイッチ１１４を使用する必要がある。ま
た、画素９００が属する行の初期化期間は配線を共有した行の初期化期間と重ならないよ
うに動作させる必要があるが、初期化期間がデータ書き込み期間より短く設定されている
場合には特に問題はない。
なお、本実施形態では図１の電位供給線１２２が次行もしくは前行の走査線と共有する
場合について示したが、初期化期間にＶ１−Ｖｔｈ−α（α：任意の正の数）の電位を供
給することが可能な配線であればそれ以外でも良い。
さらに、本実施形態で示した画素を図６の表示装置に適用することができる。なお、表
示装置において、図７乃至図９に記載した画素ごとの動作の制約及び各行におけるデータ
書き込み期間が重複しない範囲内で、各行自由に初期化開始時期を設定することができる
。また、各画素は自身のアドレス期間を除き発光することが可能であるため、１フレーム
期間における発光期間の割合（即ち、デューティー比）を非常に大きくでき、おおむね１
００％にすることも可能となる。よって、輝度のばらつきが少なくデューティー比が高い
表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
また、本実施の形態は、上述した図１以外の実施の形態１及び２に示した画素構成とも
自由に組み合わせることができる。
（実施の形態４）
本実施形態では、実施の形態１とは異なる構成の画素について図１０に示す。なお、実
施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を
有する部分の詳細な説明は省略する。
図１０に示す画素は、トランジスタ１０１１、第１のスイッチ１１２、第２のスイッチ
１１３、第３のスイッチ１１４、容量素子１１５、発光素子１１６を有する。なお、画素
は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２０、電
源線１２１及び電位供給線１２２に接続されている。
本実施形態におけるトランジスタ１０１１は、トランジスタを２つ直列に接続したマル
チゲート型トランジスタであり、実施の形態１のトランジスタ１１１と同じ位置に設けら
れている。ただし、直列に接続されるトランジスタの数は特に限定されない。
実施の形態１と同様に図１０に示した画素を動作させることにより、トランジスタ１０
１１のしきい値電圧のばらつきに起因した電流値のばらつきを抑制することができる。よ
って、輝度データに対応した電流を発光素子１１６に供給することができ、輝度のばらつ
きを抑制することが可能となる。また、対向電極の電位を一定として動作させるため消費
電力を低くすることが可能である。なお、トランジスタ１０１１の動作領域は特に限定さ
れないが、飽和領域の場合の方が効果は顕著にあらわれる。
さらに、トランジスタ１０１１を飽和領域で動作させた場合には、発光素子１１６の劣
化に起因したトランジスタ１０１１に流れる電流のばらつきを抑制することができる。
本実施形態におけるトランジスタ１０１１のチャネル長Ｌは、直列に接続された２つの
トランジスタのチャネル幅が等しい場合、各トランジスタのチャネル長の合計として作用
する。よって、飽和領域においてドレイン・ソース間電圧Ｖｄｓにかかわらず、より一定
に近い電流値を得られやすい。特に、トランジスタ１０１１は長いチャネル長Ｌを有する
トランジスタの作製が困難な場合に有効である。なお、２つのトランジスタの接続部は抵
抗として機能する。
なお、トランジスタ１０１１は発光素子１１６に供給する電流値を制御する機能を有し
ていれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を用
いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単結
晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるトラ
ンジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機
半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用する
ことができる。
また、図１０に示した画素は、図１に示した画素と同様、第１のスイッチ１１２、第２
のスイッチ１１３、第３のスイッチ１１４はトランジスタを用いることができる。
さらに、図６の表示装置に本実施形態で示した画素を適用することができ、実施の形態
１と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始
時期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが
可能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非
常に大きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが
少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、トランジスタ１０１１は直列に接続されたトランジスタに限らず、図１１のトラ
ンジスタ１１１１に示すような並列にトランジスタが接続された構成であっても良い。ト
ランジスタ１１１１により、より大きな電流を発光素子１１６に供給することができる。
また、並列に接続した２つのトランジスタによってトランジスタの特性が平均化されるた
め、トランジスタ１１１１を構成するトランジスタ本来の特性ばらつきをより小さくする
ことができる。ばらつきが小さいと図２に示した動作によりトランジスタのしきい値電圧
のばらつきに起因する電流値のばらつきをより抑制しやすくすることができる。
また、本実施の形態は、上述した図１に限らずその他の実施の形態に示した画素構成に
も適用することが可能である。
（実施の形態５）
本実施形態では、本発明の画素において、発光素子に供給する電流値を制御するトラン
ジスタを期間毎に切り替えることにより、トランジスタの経時的な劣化を平均化する画素
構成について図１２を用いて説明する。
図１２に示す画素は、第１のトランジスタ１２０１、第２のトランジスタ１２０２、第
１のスイッチ１２１２、第２のスイッチ１２１３、第３のスイッチ１２１４、第４のスイ
ッチ１２０３、第５のスイッチ１２０４、容量素子１２１５、発光素子１２１６を有する
。なお、画素は、信号線１２１７、第１の走査線１２１８、第２の走査線１２１９、第３
の走査線１２２０、電源線１２２１及び電位供給線１２２２に接続されている。さらに、
図１２には図示していないが、第４のスイッチ１２０３及び第５のスイッチ１２０４のオ
ン、オフを制御する第４及び第５の走査線にも接続されている。本実施形態において、第
１のトランジスタ１２０１及び第２のトランジスタ１２０２はＮチャネル型トランジスタ
とし、それぞれのトランジスタはゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧を上回
ったとき、導通状態になるものとする。また、発光素子１２１６の画素電極は陽極、対向
電極１２２３は陰極とする。なお、トランジスタのゲート・ソース間電圧はＶｇｓ、容量
素子に蓄積された電圧はＶｃｓと記す。また、第１のトランジスタ１２０１のしきい値電
圧をＶｔｈ１、第２のトランジスタ１２０２のしきい値電圧をＶｔｈ２と記す。電源線１
２２１、電位供給線１２２２、信号線１２１７を、それぞれ第１の配線、第２の配線、第
３の配線とも呼ぶ。
第１のトランジスタ１２０１は、第１の電極が第４のスイッチ１２０３を介して発光素
子１２１６の画素電極に接続され、第２の電極が電源線１２２１に接続され、ゲート電極
が第２のスイッチ１２１３を介して電源線１２２１と接続されている。また、第１のトラ
ンジスタ１２０１は、ゲート電極が第１のスイッチ１２１２を介して信号線１２１７とも
接続されており、第１の電極が第４のスイッチ１２０３及び第３のスイッチ１２１４を介
して電位供給線１２２２とも接続されている。
第２のトランジスタ１２０２は、第１の電極が第５のスイッチ１２０４を介して発光素
子１２１６の画素電極に接続され、第２の電極が電源線１２２１に接続され、ゲート電極
が第２のスイッチ１２１３を介して電源線１２２１と接続されている。また、第２のトラ
ンジスタ１２０２はゲート電極が第１のスイッチ１２１２を介して信号線１２１７とも接
続されており、第１の電極が第５のスイッチ１２０４及び第３のスイッチ１２１４を介し
て電位供給線１２２２とも接続されている。なお、第１のトランジスタ１２０１と第２の
トランジスタ１２０２のゲート電極、及び第１のトランジスタ１２０１と第２のトランジ
スタ１２０２の第２の電極はそれぞれ接続されており、第１のトランジスタ１２０１と第
２のトランジスタ１２０２の第１の電極においても第４のスイッチ１２０３及び第５のス
イッチ１２０４を介して接続されている。
さらに、接続された第１のトランジスタ１２０１と第２のトランジスタ１２０２のゲー
ト電極は、容量素子１２１５及び第４のスイッチ１２０３を介して第１のトランジスタ１
２０１の第１の電極に接続され、さらに容量素子１２１５及び第５のスイッチ１２０４を
介して第２のトランジスタ１２０２の第１の電極と接続されている。つまり、容量素子１
２１５の第１の電極が第１のトランジスタ１２０１及び第２のトランジスタ１２０２のゲ
ート電極に、第２の電極が各々のスイッチを介して第１のトランジスタ１２０１及び第２
のトランジスタ１２０２の第１の電極に接続されている。なお、容量素子１２１５は、配
線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし、第１のトランジスタ
１２０１及び第２のトランジスタ１２０２のゲート容量を用いて省略することもできる。
なお、第１の走査線１２１８、第２の走査線１２１９、第３の走査線１２２０に信号を
入力することにより、それぞれ第１のスイッチ１２１２、第２のスイッチ１２１３、第３
のスイッチ１２１４のオンオフが制御される。図１２においては、第４のスイッチ１２０
３及び第５のスイッチ１２０４のオン、オフを制御する走査線は省略している。
信号線１２１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
次に、図１２で示した画素の動作について図１３のタイミングチャートを用いて説明す
る。なお、図１３において１画面分の画像を表示する期間に相当する１フレーム期間は、
初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割される。
なお、発光素子１２１６の対向電極１２２３にはＶ１の電位が供給され、Ｖｔｈ１とＶ
ｔｈ２の大きい方の値をＶｔｈとした時、電位供給線１２２２にはＶ１−Ｖｔｈ−α（α
：任意の正の数）の電位が供給される。また、電源線１２２１には、アドレス期間はＶ１
、発光期間ではＶ２の電位が供給される。ただし、Ｖ２＞Ｖ１とする。
ここでは動作を説明するために、発光素子１２１６の対向電極１２２３の電位は、アド
レス期間における電源線１２２１の電位と同じであるとしたが、発光素子１２１６が発光
するために少なくとも必要とする電位差をＶＥＬとすると対向電極１２２３の電位はＶ１
−Ｖｔｈ−α―ＶＥＬの電位より高い値であれば良い。また、発光期間における電源線１
２２１の電位Ｖ２は、対向電極１２２３の電位と発光素子１２１６が発光するために少な
くとも必要とする電位差（ＶＥＬ）とを加算した値より大きい値であれば良いが、説明上
ここでは対向電極１２２３の電位をＶ１としたため、Ｖ２はＶ１＋ＶＥＬより大きい値で
あれば良いということになる。
まず、図１３（Ａ）に示すように初期化期間では、第１のスイッチ１２１２及び第５の
スイッチ１２０４をオフとし、第２のスイッチ１２１３、第３のスイッチ１２１４及び第
４のスイッチ１２０３をオンとする。このとき、第１のトランジスタ１２０１の第１の電
極はソース電極となり、その電位はＶ１−Ｖｔｈ−αである。一方、ゲート電極の電位は
Ｖ１となる。よって、第１のトランジスタ１２０１のゲート・ソース間電圧ＶｇｓはＶｔ
ｈ＋αとなり、第１のトランジスタ１２０１は導通状態となる。そして、第１のトランジ
スタ１２０１のゲート電極と第１の電極との間に配置された容量素子１２１５にＶｔｈ＋
αが保持される。
次に、図１３（Ｂ）に示すしきい値書き込み期間では、第３のスイッチ１２１４をオフ
とする。そのため、第１のトランジスタ１２０１の第１の電極即ちソース電極の電位は次
第に上昇しＶ１−Ｖｔｈ１となったところで、第１のトランジスタ１２０１は非導通状態
となる。よって、容量素子１２１５に保持される電圧はＶｔｈ１となる。
その後、図１３（Ｃ）に示すデータ書き込み期間においては、第２のスイッチ１２１３
をオフとした後、第１のスイッチ１２１２をオンとし、信号線１２１７より輝度データに
応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。このときに、容量素子１２１５に保持され
る電圧ＶｃｓはＶｔｈ１＋Ｖｄａｔａとなり、第１のトランジスタ１２０１は導通状態に
なる。なお、Ｖｄａｔａ≦０の電位を入力した場合には、非導通状態となり非発光とする
ことができる。
次に、図１３（Ｄ）に示す発光期間では、第１のスイッチ１２１２をオフとし、電源線
１２２１の電位をＶ２とする。このとき、第１のトランジスタ１２０１のゲート・ソース
間電圧はＶｇｓ＝Ｖｔｈ１＋Ｖｄａｔａであり、これに応じた電流が第１のトランジスタ
１２０１及び発光素子１２１６に流れ、発光素子１２１６が発光する。
このような動作により、発光素子１２１６に流れる電流は、第１のトランジスタ１２０
１の動作領域が飽和領域、線形領域のいずれの場合においても、第１のトランジスタ１２
０１のしきい値電圧（Ｖｔｈ１）に依存しない。
さらに、図１３（Ｅ）に示す次の１フレーム期間における初期化期間では、第４のスイ
ッチ１２０３をオフとし、第２のスイッチ１２１３、第３のスイッチ１２１４及び第５の
スイッチ１２０４をオンとする。このとき、第２のトランジスタ１２０２の第１の電極は
ソース電極となり、その電位はＶ１−Ｖｔｈ−αである。一方、ゲート電極の電位はＶ１
となる。よって、第２のトランジスタ１２０２のゲート・ソース間電圧ＶｇｓはＶｔｈ＋
αとなり、第２のトランジスタ１２０２は導通状態となる。そして、第２のトランジスタ
１２０２のゲート電極と第１の電極との間に配置された容量素子１２１５にＶｔｈ＋αが
保持される。
次に、図１３（Ｆ）に示すしきい値書き込み期間では、第３のスイッチ１２１４をオフ
とする。そのため、第２のトランジスタ１２０２の第１の電極即ちソース電極の電位は次
第に上昇しＶ１−Ｖｔｈ２となったところで、第２のトランジスタ１２０２は非導通状態
となる。よって、容量素子１２１５に保持される電圧はＶｔｈ２となる。
その後、図１３（Ｇ）に示すデータ書き込み期間においては、第２のスイッチ１２１３
をオフとした後、第１のスイッチ１２１２をオンとし、信号線１２１７より輝度データに
応じた電位（Ｖ１＋Ｖｄａｔａ）を入力する。このときに、容量素子１２１５に保持され
る電圧ＶｃｓはＶｔｈ２＋Ｖｄａｔａとなり、第２のトランジスタ１２０２は導通状態に
なる。
次に、図１３（Ｈ）に示す発光期間では、第１のスイッチ１２１２をオフとし、電源線
１２２１の電位をＶ２とする。このとき、第２のトランジスタ１２０２のゲート・ソース
間電圧はＶｇｓ＝Ｖｔｈ２＋Ｖｄａｔａであり、これに応じた電流が第２のトランジスタ
１２０２及び発光素子１２１６に流れ、発光素子１２１６が発光する。
また、第２のトランジスタ１２０２の動作領域が飽和領域、線形領域のいずれの場合に
おいても、発光素子１２１６に流れる電流はしきい値電圧（Ｖｔｈ２）に依存しない。
よって、第１のトランジスタ１２０１、第２のトランジスタ１２０２のいずれのトラン
ジスタを用いて発光素子に供給する電流を制御してもトランジスタのしきい値電圧のばら
つきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子１２
１６に供給することができる。なお、第１のトランジスタ１２０１、第２のトランジスタ
１２０２を切り替えて用いることにより一つのトランジスタに加わる負荷を軽くすること
によりトランジスタの経時的なしきい値の変化を小さいものとすることができる。
以上のことから、第１のトランジスタ１２０１、第２のトランジスタ１２０２のしきい
値電圧に起因した輝度のばらつきを抑制することができる。また、対向電極の電位を一定
とするため消費電力を低くすることが可能である。
さらに、第１のトランジスタ１２０１、第２のトランジスタ１２０２を飽和領域で動作
させた場合においては、発光素子１２１６の劣化による各々のトランジスタに流れる電流
のばらつきも抑制できる。
なお、第１のトランジスタ１２０１、第２のトランジスタ１２０２を飽和領域で動作さ
せた場合、これらトランジスタのチャネル長Ｌは長い方がより好ましい。
また、初期化期間において発光素子１２１６に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
なお、トランジスタのしきい値電圧のばらつきに起因する電流値のばらつきを抑制する
ことができるため、そのトランジスタによって制御された電流の供給先は特に限定されな
い。そのため、図１２に示した発光素子１２１６は、ＥＬ素子（有機ＥＬ素子、無機ＥＬ
素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インクなど
を適用することができる。
また、第１のトランジスタ１２０１、第２のトランジスタ１２０２は発光素子１２１６
に供給する電流値を制御する機能を有していれば良く、トランジスタの種類は特に限定さ
れない。そのため、結晶性半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコ
ンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ、半導体基
板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トラン
ジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジ
スタ、その他のトランジスタを適用することができる。
第１のスイッチ１２１２は画素の階調に従った信号を容量素子に入力するタイミングを
選択するものであり、第２のスイッチ１２１３は第１のトランジスタ１２０１もしくは第
２のトランジスタ１２０２のゲート電極に所定の電位を与えるタイミングを選択するもの
であり、第３のスイッチ１２１４は容量素子１２１５に書き込まれた電位を初期化するた
めの所定の電位を与えるタイミングを選択するものである。そのため、第１のスイッチ１
２１２、第２のスイッチ１２１３、第３のスイッチ１２１４は、上記機能を有していれば
特に限定されない。たとえば、トランジスタやダイオードでもよいし、それらを組み合わ
せた論理回路でもよい。なお、第１乃至第３のスイッチは、上記のタイミングで信号もし
くは電位を画素に与えることができれば特に必要はない。また、第４のスイッチ１２０３
及び第５のスイッチ１２０４についても特に限定されず、たとえば、トランジスタやダイ
オードでもよいし、それらを組み合わせた論理回路でもよい。
第１のスイッチ１２１２、第２のスイッチ１２１３、第３のスイッチ１２１４、第４の
スイッチ１２０３、第５のスイッチ１２０４にＮチャネル型のトランジスタを用いた場合
、Ｎチャネル型のトランジスタのみで画素を構成することができるため、製造工程の簡略
化を図ることができる。また、画素を構成するトランジスタの半導体層にアモルファス半
導体やセミアモルファス半導体（若しくは微結晶半導体ともいう）などの非晶質半導体を
用いることができる。例えば、アモルファス半導体としてアモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）が挙げられる。これら非晶質半導体を用いることにより、さらに製造工程の簡略
化が可能である。したがって、製造コストの削減や歩留まりの向上を図ることができる。
なお、第１のスイッチ１２１２、第２のスイッチ１２１３、第３のスイッチ１２１４、
第４のスイッチ１２０３、第５のスイッチ１２０４にトランジスタを用いた場合、トラン
ジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ないトランジスタを
用いることが望ましい。
また、第１のトランジスタ１２０１と第４のスイッチ１２０３及び第２のトランジスタ
１２０２と第５のスイッチ１２０４は、図４１に示すようにそれぞれ入れ替わっていても
良い。つまり、第１のトランジスタ１２０１及び第２のトランジスタ１２０２の第１の電
極は容量素子１２１５を介して第１のトランジスタ１２０１及び第２のトランジスタ１２
０２のゲート電極に接続されている。また、第１のトランジスタ１２０１の第２の電極は
第４のスイッチ１２０３を介し電源線１２２１と接続され、第２のトランジスタ１２０２
の第２の電極は第５のスイッチ１２０４を介して電源線１２２１と接続されている。
また、図１２及び図４１ではトランジスタとスイッチをセットにして、つまり第１の
トランジスタ１２０１と第４のスイッチ１２０３、第２のトランジスタ１２０２と第５の
スイッチ１２０４をセットにして並列数が２の場合について記載したが、並列に配置する
数は特に限定されない。
また、図６の表示装置に本実施形態で示した画素を適用することで、実施の形態１と同
様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時期を
設定することができる。また、各画素は自身のアドレス期間を除き発光することが可能で
あるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常に大
きくでき、おおむね１００％にすることも可能となる。よって、輝度のばらつきが少なく
デューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、実施の形態３と同様、電位供給線１２２２は他の行の配線と共有することができ
る。また、実施の形態４と同様、第１のトランジスタ１２０１及び第２のトランジスタ１
２０２のそれぞれに、トランジスタが直列に接続されたマルチゲート型トランジスタや並
列に配置されたトランジスタを用いても良い。これらに限らず、本実施の形態は、実施の
形態１乃至４に示した画素構成にも適用することが可能である。
（実施の形態６）
本実施形態では、実施の形態１とは異なる構成の画素を示す。実施の形態１と同様のも
のに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説
明は省略する。なお、これらは実施の形態１と同様に動作させるものとする。
本実施形態では、発光素子１１６に強制的に電流が流れないようにする画素構成につい
て説明する。つまり、非発光状態を強制的に作ることにより、残像が見えにくく、動画特
性に優れた表示装置を得ることを目的とする。
このような画素構成の一つを図２９に示す。図２９に示す画素は、図１の画素が有する
トランジスタ１１１、第１のスイッチ１１２、第２のスイッチ１１３、第３のスイッチ１
１４、容量素子１１５、発光素子１１６の他に、第４のスイッチ２９０１を有する。また
、画素は、信号線１１７、第１の走査線１１８、第２の走査線１１９、第３の走査線１２
０、電源線１２１及び電位供給線１２２の他、第４の走査線２９０２にも接続されている
。
図２９において、第４のスイッチ２９０１は、容量素子１１５と並列に接続されている
。そのため、第４のスイッチ２９０１がオンになるとトランジスタ１１１のゲート電極と
第１の電極間が短絡する。すると、容量素子１１５に保持されていたトランジスタ１１１
のゲートソース間電圧を０Ｖにすることができるため、トランジスタ１１１がオフとなり
、発光素子１１６を非発光とすることができる。なお、第４のスイッチ２９０１における
オンオフの制御は、第４の走査線２９０２に入力される信号によって画素一行ずつ走査す
る。
このような動作により、画素に書き込まれた信号を消去する。よって、次の初期化期間
までは強制的に非発光の状態となる消去期間が設けられる。つまり、黒表示が挿入される
ことになる。よって、残像が見えにくくなり、動画特性の向上を図ることができる。
ところで、表示装置の階調を表現する駆動方式には、アナログ階調方式とデジタル階調
方式がある。アナログ階調方式には、発光素子の発光強度をアナログ制御する方式と発光
素子の発光時間をアナログ制御する方式がある。アナログ階調方式においては発光素子の
発光強度をアナログ制御する方式がよく用いられている。一方、デジタル階調方式はデジ
タル制御で発光素子をオンオフさせ、階調を表現している。デジタル階調方式の場合、デ
ジタル信号で処理できるためノイズに強いというメリットがあるが、発光・非発光の２状
態しかないため、このままでは２階調しか表現できない。そこで、別の手法を組み合わせ
て、多階調化を図ることが行われている。多階調化のための手法としては、画素の発光面
積に重みをつけてその選択により階調表示を行う面積階調方式と、発光時間に重みをつけ
てその選択により階調表示を行う時間階調方式とがある。
このデジタル階調方式と時間階調方式とを組み合わせた場合、図４２に示すように、１
フレーム期間を複数のサブフレーム期間（ＳＦｎ）に分割する。各サブフレーム期間は、
初期化期間、しきい値書き込み期間及びデータ書き込み期間を有するアドレス期間（Ｔａ
）と、発光期間（Ｔｓ）とを有する。なお、サブフレーム期間は表示ビット数ｎに応じた
数を１フレーム期間に設ける。また、各サブフレーム期間における発光期間の長さの比を
２（ｎ−１）：２（ｎ−２）：・・・：２：１とし、各発光期間で発光素子の発光、もし
くは非発光を選択し、発光素子が発光している１フレーム期間中の合計時間の差を利用し
て階調表現を行う。１フレーム期間において、発光している合計時間が長ければ輝度が高
く、短ければ輝度が低くなる。なお、図４２においては４ビット階調の例を示しており、
１フレーム期間は４つのサブフレーム期間に分割され、発光期間の組み合わせによって、
２４＝１６階調を表現できる。なお、発光期間の長さの比は、特に２のべき乗の比としな
くても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良
い。
なお、上記のように時間階調方式を用いて多階調化を図る場合、下位ビットの発光期間
の長さは短いため、発光期間の終了後直ちに次のサブフレーム期間のデータ書き込み動作
を開始しようとすると、前のサブフレーム期間のデータ書き込み動作と重複してしまい、
正常な動作ができなくなる。そのため、サブフレーム期間内に上記のような消去期間を設
けることで、全行に要するデータ書き込み期間より短い発光も表現することができる。即
ち、発光期間を自由に設定することができる。
本発明は、アナログ階調において特に有効であることはもちろん、デジタル階調方式と
時間階調方式とを組み合わせた方式においても、発光期間を自由に設定することができる
ため、消去期間を設けることは有効である。
また、電源線１２１からトランジスタ１１１を介して発光素子１１６の画素電極までの
間の電流の経路に新たにスイッチを設け、一行ずつ画素を走査してそのスイッチをオフに
することにより消去期間を設けても良い。
このような構成の一つを図３０に示す。図３０の構成は、図１の画素構成に加え、第４
のスイッチ３００１がトランジスタ１１１の第２の電極と電源線１２１との間に接続され
ている。そして、第４のスイッチ３００１のオンオフは、第４の走査線３００２に入力さ
れる信号によって制御される。
また、トランジスタ１１１の第１の電極と発光素子１１６の画素電極との接続点をノー
ド３００３とすると、図３７に示すように第４のスイッチ３７０１をノード３００３とト
ランジスタ１１１の第１の電極との間に接続しても良い。第４のスイッチ３７０１のオン
オフは第４の走査線３７０２に入力される信号によって制御される。
よって、第４のスイッチをオフにすることにより消去期間を設けることが可能である。
また、実施の形態１と同様に図３０及び図３７に示す画素を動作させる際に、初期化期間
において第４のスイッチをオフすることにより消費電力を低減することも可能である。
なお、図３０および図３７に限らず、図４３に示すようにノード３００３と発光素子１
１６の画素電極との間に第４のスイッチ４３０１を接続しても消去期間を設けることは可
能である。また、図４４に示すように、トランジスタ１１１の第２の電極と第２のスイッ
チ１１３との接続点と、電源線１２１との間に第４のスイッチ４４０１を接続しても消去
期間を設けることは可能である。
また、トランジスタ１１１のゲート電極に電位を入力することで強制的に消去期間を設
けても良い。
このような構成の一つを図３１に示す。図３１の構成は、図１の画素構成に加え整流素
子３１０１を有し、その整流素子３１０１を介してトランジスタ１１１のゲート電極と第
４の走査線３１０２とが接続されている。なお、トランジスタ１１１がＮチャネル型トラ
ンジスタであるとすると、整流素子３１０１はトランジスタ１１１のゲート電極から第４
の走査線３１０２に電流が流れるように接続されている。第４の走査線３１０２はトラン
ジスタ１１１を強制的にオフにするときのみＬレベルの信号が入力され、それ以外はＨレ
ベルの信号を入力する。すると、第４の走査線がＨレベルのときには、整流素子３１０１
には電流が流れず、Ｌレベルになるとトランジスタ１１１から第４の走査線３１０２へ電
流が流れる。このように第４の走査線３１０２へ電流を流すことにより、容量素子１１５
に保持される電圧をトランジスタ１１１のしきい値電圧（Ｖｔｈ）以下にし、トランジス
タ１１１を強制的にオフにする。なお、Ｌレベルの電位は、トランジスタ１１１のゲート
電極の電位がＬレベルの電位より整流素子３１０１の順方向しきい値電圧分高い電位以下
にならないことを考慮し、決定しなければならない。また、このＬレベルの電位で第１の
スイッチ１１２及び第２のスイッチ１１３がオフするものを各々のスイッチに用いている
場合には、第４の走査線３１０２を第１の走査線１１８もしくは第２の走査線１１９で代
用しても良い。
なお、画素構成は強制的に非発光にする手段を有していれば黒表示が挿入されることに
より残像が見えにくくすることができるため、上記の構成に特に限定されない。
なお、整流素子３１０１には、図３９（Ｂ）に示したショットキー・バリア型、ＰＩＮ
型、ＰＮ型のダイオードの他、ダイオード接続されているトランジスタ等を用いることが
できる。
なお、本実施形態に示した消去期間を設けるためのスイッチは、上述した図１に限らず
その他の実施の形態に示した画素構成にも適用することが可能である。
また、このようなスイッチを設けなくても初期化期間を長く設定することで、初期化期
間は消去期間を兼ねることができる。よって、実施の形態１乃至５に記載した画素を動作
する際、残像が見えにくくするために黒表示させたい期間を初期化期間の長さと設定する
ことで、動画特性の向上を図ることができる。また、発光期間において電源線１２１の電
位を対向電極１２３の電位と同一にすることにより黒表示を挿入しても良い。
なお、図３０に示した画素構成においては、データ書き込み期間にトランジスタ１１１
が導通状態となった場合、第４のスイッチ３００１をオフにすることによりトランジスタ
１１１への電流を遮断することができる。よって、トランジスタ１１１のソース電極と接
続されている容量素子１１５の第２の電極の電位の変動を抑制することができるため、よ
り正確に容量素子１１５にＶｔｈ＋Ｖｄａｔａの電圧を保持させることが可能となる。し
たがって、輝度データに応じたより正確な電流を発光素子１１６に供給することができる
。
また、図３７に示した画素構成においても、データ書き込み期間に第４のスイッチ３７
０１をオフとすることにより容量素子１１５の第２の電極の電位の変動を抑制することが
できるため、より正確に容量素子１１５にＶｔｈ＋Ｖｄａｔａの電圧を保持させることが
可能となる。よって、輝度データに応じたより正確な電流を発光素子１１６に供給するこ
とができる。
なお、本実施形態で示した画素は、実施の形態１において示した表示装置に適用するこ
とができる。以上のことから、輝度のばらつきが少なく、かつ動画特性に優れた表示装置
を得ることができる。
（実施の形態７）
本実施形態では、発光素子に供給する電流値を制御するトランジスタにＰチャネル型ト
ランジスタを適用した場合について図１４を用いて説明する。
図１４に示す画素は、トランジスタ１４１１、第１のスイッチ１４１２、第２のスイッ
チ１４１３、第３のスイッチ１４１４、容量素子１４１５、発光素子１４１６を有する。
なお、画素は、信号線１４１７、第１の走査線１４１８、第２の走査線１４１９、第３の
走査線１４２０、電源線１４２１及び電位供給線１４２２に接続されている。本実施の形
態において、トランジスタ１４１１はＰチャネル型トランジスタとし、そのゲート・ソー
ス間電圧の絶対値（｜Ｖｇｓ｜）がしきい値電圧（｜Ｖｔｈ｜）を上回ったとき（Ｖｇｓ
がＶｔｈを下回ったとき）、導通状態になるものとする。また、発光素子１４１６の画素
電極は陰極、対向電極１４２３は陽極とする。なお、トランジスタのゲート・ソース間電
圧の絶対値を｜Ｖｇｓ｜、しきい値の絶対値を｜Ｖｔｈ｜と記し、電源線１４２１及び電
位供給線１４２２、信号線１４１７を、それぞれ第１の配線、第２の配線、第３の配線と
も呼ぶ。
トランジスタ１４１１の第１の電極（ソース電極及びドレイン電極の一方）は、発光素
子１４１６の画素電極に接続され、第２の電極（ソース電極及びドレイン電極の他方）は
電源線１４２１に接続され、ゲート電極は第２のスイッチ１４１３を介して電源線１４２
１と接続されている。また、トランジスタ１４１１のゲート電極は、第１のスイッチ１４
１２を介して信号線１４１７とも接続されており、第１の電極は第３のスイッチ１４１４
を介して電位供給線１４２２とも接続されている。
さらに、トランジスタ１４１１のゲート電極と第１の電極との間に容量素子１４１５が
接続されている。つまり、容量素子１４１５の第１の電極がトランジスタ１４１１のゲー
ト電極に、第２の電極がトランジスタ１４１１の第１の電極に接続されている。なお、容
量素子１４１５は、配線、半導体層や電極によって絶縁膜を挟むことで形成しても良いし
、トランジスタ１４１１のゲート容量を用いて省略することもできる。
なお、第１の走査線１４１８、第２の走査線１４１９、第３の走査線１４２０に信号を
入力することにより、それぞれ第１のスイッチ１４１２、第２のスイッチ１４１３、第３
のスイッチ１４１４のオンオフが制御される。
信号線１４１７には、ビデオ信号に相当する画素の階調に従った信号、即ち輝度データ
に応じた電位が入力される。
次に、図１４で示した画素の動作について図１５のタイミングチャート及び図１６を用
いて説明する。なお、図１４において１画面分の画像を表示する期間に相当する１フレー
ム期間は、初期化期間、しきい値書き込み期間、データ書き込み期間及び発光期間に分割
される。また、初期化期間、しきい値書き込み期間、データ書き込み期間をまとめてアド
レス期間と呼ぶ。１フレーム期間は特に限定はないが、画像をみる人がちらつき（フリッ
カ）を感じないように少なくとも１／６０秒以下とすることが好ましい。
なお、発光素子１４１６の対向電極１４２３にはＶ１の電位が、電位供給線１４２２に
はＶ１＋｜Ｖｔｈ｜＋α（α：任意の正の数）の電位が入力される。また、電源線１４２
１には、アドレス期間はＶ１、発光期間ではＶ２の電位が入力される。ただし、Ｖ２＜Ｖ
１とする。
ここでは動作を説明するために、発光素子１４１６の対向電極１４２３の電位は、アド
レス期間における電源線１４２１の電位と同じであるとしたが、発光素子１４１６が発光
するために少なくとも必要とする電位差をＶＥＬとすると対向電極１４２３の電位はＶ１
以上かつＶ１＋｜Ｖｔｈ｜＋α＋ＶＥＬの電位より低い値であれば良い。また、発光期間
における電源線１４２１の電位Ｖ２は、対向電極１４２３の電位から発光素子１４１６が
発光するために少なくとも必要とする電位差（ＶＥＬ）を引いた値より小さい値であれば
良いが、説明上ここでは対向電極１４２３の電位をＶ１としたため、Ｖ２はＶ１−ＶＥＬ
より小さい値であれば良いということになる。
まず、図１５（Ａ）及び図１６（Ａ）に示すように初期化期間では、第１のスイッチ１
４１２をオフとし、第２のスイッチ１４１３及び第３のスイッチ１４１４をオンとする。
このとき、トランジスタ１４１１の第１の電極はソース電極となり、その電位は電位供給
線１４２２と等しくなるためＶ１＋｜Ｖｔｈ｜＋αとなる。一方、ゲート電極の電位はＶ
１となる。よって、トランジスタ１４１１のゲート・ソース間電圧の絶対値｜Ｖｇｓ｜は
｜Ｖｔｈ｜＋αとなり、トランジスタ１４１１は導通状態となる。そして、トランジスタ
１４１１のゲート電極と第１の電極との間に設けられた容量素子１４１５に｜Ｖｔｈ｜＋
αが保持される。
次に、図１５（Ｂ）及び図１６（Ｂ）に示すしきい値書き込み期間では、第３のスイッ
チ１４１４をオフとする。そのため、トランジスタ１４１１の第１の電極即ちソース電極
の電位は次第に下降しＶ１＋｜Ｖｔｈ｜となったところで、トランジスタ１４１１は非導
通状態となる。よって、容量素子１４１５に保持される電圧は｜Ｖｔｈ｜となる。
その後の図１５（Ｃ）及び図１６（Ｃ）に示すデータ書き込み期間においては、第２の
スイッチ１４１３をオフとした後、第１のスイッチ１４１２をオンとし、信号線１４１７
より輝度データに応じた電位（Ｖ１−Ｖｄａｔａ）を入力する。このときに、容量素子１
４１５に保持される電圧Ｖｃｓは、容量素子１４１５及び発光素子１４１６の静電容量を
それぞれＣ１、Ｃ２とすると式（５）のように表すことができる。
Figure 2017083848
ただし、発光素子１４１６は容量素子１４１５に比べ膜厚が薄いうえ電極面積が大きい
ため、Ｃ２＞＞Ｃ１となる。よって、Ｃ２／（Ｃ１＋Ｃ２）≒１より容量素子１４１５に
保持される電圧Ｖｃｓは式（６）となり、トランジスタ１４１１は導通状態になる。
Figure 2017083848
次に、図１５（Ｄ）及び図１６（Ｄ）に示す発光期間では、第１のスイッチ１４１２を
オフとし、電源線１４２１の電位をＶ２とする。このとき、トランジスタ１４１１のゲー
ト・ソース間電圧はＶｇｓ＝−Ｖｄａｔａ−｜Ｖｔｈ｜であり、これに応じた電流がトラ
ンジスタ１４１１及び発光素子１４１６に流れ、発光素子１４１６が発光する。
なお、発光素子に流れる電流Ｉは、トランジスタ１４１１を飽和領域で動作させた場合
、式（７）で表される。
Figure 2017083848
トランジスタ１４１１はＰチャネル型のトランジスタであるため、Ｖｔｈ＜０である。
よって、式（７）は式（８）に変形できる。
Figure 2017083848
また、トランジスタ１４１１を線形領域で動作させた場合、発光素子に流れる電流Ｉは
式（９）で表される。
Figure 2017083848
Ｖｔｈ＜０より、式（９）は式（１０）に変形できる。
Figure 2017083848
ここで、Ｗはトランジスタ１４１１のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏ
ｘは蓄積容量を指す。
式（８）及び式（１０）より、トランジスタ１４１１の動作領域が飽和領域、線形領域
のいずれの場合においても、発光素子１４１６に流れる電流は、トランジスタ１４１１の
しきい値電圧（Ｖｔｈ）に依存しない。よって、トランジスタ１４１１のしきい値電圧の
ばらつきに起因した電流値のばらつきを抑制し、輝度データに対応した電流値を発光素子
１４１６に供給することができる。
以上のことから、トランジスタ１４１１のしきい値電圧のばらつきに起因した輝度のば
らつきを抑制することができる。また、対向電極の電位を一定とするため消費電力を低く
することが可能である。
さらに、トランジスタ１４１１を飽和領域で動作させた場合においては、発光素子１４
１６の劣化による輝度のばらつきも抑制できる。発光素子１４１６が劣化すると、発光素
子１４１６のＶＥＬは増大し、トランジスタ１４１１の第１の電極、即ちソース電極の電
位は減少する。このとき、トランジスタ１４１１のソース電極は容量素子１４１５の第２
の電極に、トランジスタ１４１１のゲート電極は容量素子１４１５の第１の電極に接続さ
れており、なおかつゲート電極側は浮遊状態となっている。そのため、ソース電位の減少
に伴い、同じ電位だけトランジスタ１４１１のゲート電位も減少する。よって、トランジ
スタ１４１１のＶｇｓは変化しないため、たとえ発光素子が劣化してもトランジスタ１４
１１及び発光素子１４１６に流れる電流に影響しない。なお、式（８）においても発光素
子に流れる電流Ｉはソース電位やドレイン電位に依存しないことがわかる。
よって、トランジスタ１４１１を飽和領域で動作させた場合においては、トランジスタ
１４１１のしきい値電圧のばらつき及び発光素子１４１６の劣化に起因した輝度のばらつ
きを抑制することができる。
なお、トランジスタ１４１１を飽和領域で動作させた場合、降伏現象やチャネル長変調
による電流量の増加を抑制するために、トランジスタ１４１１のチャネル長Ｌは長い方が
より好ましい。
また、初期化期間において発光素子１４１６に逆方向のバイアス電圧を印加しているた
め、発光素子における短絡箇所を絶縁化したり、発光素子の劣化を抑制することができる
。よって、発光素子の寿命を延ばすことができる。
なお、図１４に示した発光素子１４１６は、特に限定されず、ＥＬ素子（有機ＥＬ素子
、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子
インクなどを適用することができる。
また、トランジスタ１４１１は発光素子１４１６に供給する電流値を制御する機能を有
していれば良く、トランジスタの種類は特に限定されない。そのため、結晶性半導体膜を
用いた薄膜トランジスタ（ＴＦＴ）、非晶質シリコンや多結晶シリコンに代表される非単
結晶半導体膜を用いた薄膜トランジスタ、半導体基板やＳＯＩ基板を用いて形成されるト
ランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有
機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用す
ることができる。
第１のスイッチ１４１２は画素の階調に従った信号を容量素子に入力するタイミングを
選択するものであり、第２のスイッチ１４１３はトランジスタ１４１１のゲート電極に所
定の電位を与えるタイミングを選択するものであり、第３のスイッチ１４１４は容量素子
１４１５に書き込まれた電位を初期化するための所定の電位を与えるタイミングを選択す
るものである。そのため、第１のスイッチ１４１２、第２のスイッチ１４１３、第３のス
イッチ１４１４は、上記機能を有していれば特に限定されない。トランジスタやダイオー
ドでもよいし、それらを組み合わせた論理回路でもよい。
なお、トランジスタを用いた場合、その極性（導電型）は特に限定されない。ただし、
オフ電流が少ないトランジスタを用いることが望ましい。オフ電流が少ないトランジスタ
としては、ＬＤＤ領域を設けているものやマルチゲート構造にしているものなどがある。
また、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい
。
たとえば、第１のスイッチ１４１２、第２のスイッチ１４１３、第３のスイッチ１４１
４にＰチャネル型のトランジスタを適用した場合、それぞれのスイッチのオンオフを制御
する走査線にはオンさせたいときにはＬレベルの信号が、オフさせたいときにはＨレベル
の信号が入力される。
この場合、Ｐチャネル型のトランジスタのみで画素を構成することができるため、製造
工程の簡略化を図ることができる。
さらに、図６の表示装置に本実施形態で示した画素を適用することでき、実施の形態１
と同様、各行におけるデータ書き込み期間さえ重複しなければ、各行自由に初期化開始時
期を設定することができる。また、各画素は自身のアドレス期間を除き発光することが可
能であるため、１フレーム期間における発光期間の割合（即ち、デューティー比）を非常
に大きくでき、おおむね１００％にすることもできる。よって、輝度のばらつきが少なく
デューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
なお、実施の形態３と同様に、電位供給線１４２２は他の行の配線と共有することがで
きる。また、トランジスタ１４１１を実施の形態４及び５で示したトランジスタの構成を
適用することができる。その他、実施の形態６に示した構成及び動作を適用することも可
能である。これらに限らず、本実施形態は、実施の形態１乃至６に示した画素構成にトラ
ンジスタ１４１１を適用することが可能である。
ただし、消去期間を設けるために整流素子を用いた場合、発光素子に流れる電流を制御
するトランジスタの極性によって整流素子に流れる電流の向きを異ならせる必要がある。
図３２を用いて説明する。
トランジスタ１４１１がＰチャネル型トランジスタである場合には、整流素子３２０１
は第４の走査線３２０２からトランジスタ１４１１のゲート電極に電流が流れるように接
続されている。第４の走査線３２０２はトランジスタ１４１１を強制的にオフにするとき
のみＨレベルの信号が入力され、それ以外はＬレベルの信号を入力する。すると、第４の
走査線３２０２がＬレベルのときには、整流素子３２０１には電流が流れず、Ｈレベルに
なるとトランジスタ１４１１から第４の走査線３２０２へ電流が流れる。このように第４
の走査線３２０２へ電流を流すことにより、容量素子１４１５に保持される電位をトラン
ジスタ１４１１のしきい値電圧の絶対値（｜Ｖｔｈ｜）以下にし、トランジスタ１４１１
を強制的にオフにする。なお、Ｈレベルの電位は、トランジスタ１４１１のゲート電極の
電位がＨレベルの電位より整流素子３２０１の順方向しきい値電圧分低い電位以上になら
ないことを考慮し、決定しなければならない。このような動作により、黒表示が挿入され
残像が見えにくくなり、動画特性を向上させることができる。
（実施の形態８）
本実施形態では、本発明の画素の部分断面図の一形態について図１７を用いて説明する
。なお、本実施形態における部分断面図に示されているトランジスタは、発光素子に供給
する電流値を制御する機能を有するトランジスタである。
まず、絶縁表面を有する基板１７１１上に下地膜１７１２を形成する。絶縁表面を有す
る基板１７１１としては、ガラス基板、石英基板、プラスチック基板（ポリイミド、アク
リル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテル
スルホン等）、セラミックス基板等の絶縁性基板の他、金属基板（タンタル、タングステ
ン、モリブデン等）や半導体基板等の表面に絶縁膜を形成したものも用いることができる
。ただし、少なくともプロセス中に発生する熱に耐えうる基板を使用する必要がある。
下地膜１７１２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮ
ｙ）等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、下地
膜１７１２は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。本実施形態では下地膜
１７１２を単層としているが、もちろん２以上の複数層でも構わない。
次に、下地膜１７１２上にトランジスタ１７１３を形成する。トランジスタ１７１３は
、少なくとも半導体層１７１４と、半導体層１７１４上に形成されたゲート絶縁膜１７１
５と、半導体層１７１４上にゲート絶縁膜１７１５を介して形成されたゲート電極１７１
６から構成されており、半導体層１７１４は、ソース領域及びドレイン領域を有する。
半導体層１７１４は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）の他、シリコン、シリコ
ン・ゲルマニウム（ＳｉＧｅ）等を主成分とする非晶質半導体、非晶質状態と結晶状態と
が混在したセミアモルファス半導体、及び非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶
粒を観察することができる微結晶半導体から選ばれたいずれかの非結晶性状態を有する膜
（即ち、非結晶性半導体膜）やポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用い
ることができる。なお、０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶状
態はいわゆるマイクロクリスタルと呼ばれている。なお、半導体層１７１４に非結晶性半
導体膜を用いる場合には、スパッタ法、ＣＶＤ法等を用いて形成すれば良く、結晶性半導
体膜を用いる場合には、例えば非結晶性半導体膜を形成した後さらに結晶化すれば良い。
また、必要があればトランジスタのしきい値を制御するために上記主成分の他に、微量の
不純物元素（リン、ヒ素、ボロン等）が含まれていても良い。
次に、半導体層１７１４を覆ってゲート絶縁膜１７１５を形成する。ゲート絶縁膜１７
１５には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用いて単層または複数の膜
を積層させて形成する。なお、成膜方法には、ＣＶＤ法、スパッタ法等を用いることがで
きる。
続いて、半導体層１７１４の上方にゲート絶縁膜１７１５を介してそれぞれゲート電極
１７１６を形成する。ゲート電極１７１６は単層で形成してもよいし、複数の金属膜を積
層して形成してもよい。なお、ゲート電極は、タンタル（Ｔａ）、タングステン（Ｗ）、
チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃ
ｒ）等から選ばれた金属元素の他にも、前記元素を主成分とする合金材料若しくは化合物
材料で形成することができる。例えば、第１の導電層として窒化タンタル（ＴａＮ）を用
い、第２の導電層としてタングステン（Ｗ）を用いた、第１の導電膜と第２の導電膜から
なるゲート電極としてもよい。
次に、ゲート電極１７１６またはレジストを形成し所望の形状にしたものをマスクとし
て用い、半導体層１７１４にｎ型またはｐ型の導電性を付与する不純物を選択的に添加す
る。このようにして、半導体層１７１４に、チャネル形成領域および不純物領域（ソース
領域、ドレイン領域、ＧＯＬＤ領域、ＬＤＤ領域を含む）が形成される。また、添加され
る不純物元素の導電型によりＮチャネル型トランジスタ、またはＰチャネル型トランジス
タとを区別して作製することができる。
なお、図１７は、ＬＤＤ領域１７２０を自己整合的に作製するために、ゲート電極１７
１６を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは酸
化窒化シリコン膜を形成した後、エッチバックしてサイドウォール１７１７を形成する。
その後、半導体層１７１４に導電性を付与する不純物を添加することにより、ソース領域
１７１８、ドレイン領域１７１９及びＬＤＤ領域１７２０を形成することができる。その
ため、ＬＤＤ領域１７２０はサイドウォール１７１７の下部に位置する。なお、サイドウ
ォール１７１７は、ＬＤＤ領域１７２０を自己整合的に形成するために設けるのであって
、必ずしも設けなくてもよい。なお、導電性を付与する不純物としてはリン、ヒ素、ボロ
ン等が用いられる。
次に、ゲート電極１７１６を覆って、第１の層間絶縁膜１７３０として第１の絶縁膜１
７２１、第２の絶縁膜１７２２を積層し形成する。第１の絶縁膜１７２１、第２の絶縁膜
１７２２としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜（ＳｉＯｘＮｙ）等の
無機絶縁膜、もしくは低誘電率の有機樹脂膜（感光性や非感光性の有機樹脂膜）を用いる
ことができる。また、シロキサンを含む膜を用いてもよい。なお、シロキサンは、シリコ
ン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料であり、置換基としては、
有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基にフルオロ基
を含んでいても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２に同一材料の絶縁膜を用いても良
い。本実施形態では第１の層間絶縁膜１７３０を２層の積層構造としたが、１層としても
良いし、３層以上の積層構造としても良い。
なお、第１の絶縁膜１７２１、第２の絶縁膜１７２２は、スパッタ法、ＣＶＤ法、スピ
ンコーティング法等を用いて形成すればよく、有機樹脂膜やシロキサンを含む膜を用いる
場合には塗布法を用いて形成すればよい。
その後、第１の層間絶縁膜１７３０上にソース電極及びドレイン電極１７２３を形成す
る。なお、ソース電極及びドレイン電極１７２３は、それぞれコンタクトホールを介して
ソース領域１７１８、ドレイン領域１７１９に接続されている。
なお、ソース電極及びドレイン電極１７２３は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）
、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウ
ム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデ
ン（Ｍｏ）、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、チタン（Ｔｉ）、珪素（
Ｓｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）等の金属又は
その合金、若しくはその金属窒化物、又はこれらの積層膜を用いることができる。
次に、ソース電極及びドレイン電極１７２３を覆って第２の層間絶縁膜１７３１を形成
する。第２の層間絶縁膜１７３１としては、無機絶縁膜や、樹脂膜、又はこれらの積層を
用いることができる。無機絶縁膜としては、窒化珪素膜、酸化珪素膜、酸化窒化珪素膜又
はこれらを積層した膜を用いることができる。樹脂膜としては、ポリイミド、ポリアミド
、アクリル、ポリイミドアミド、エポキシなどを用いることができる。
第２の層間絶縁膜１７３１上には画素電極１７２４を形成する。次に、画素電極１７２
４の端部を覆うように絶縁物１７２５を形成する。絶縁物１７２５は、後に形成される発
光物質を含む層１７２６の成膜を良好なものとするため、絶縁物１７２５の上端部または
下端部が曲率を有する曲面となるように形成することが好ましい。例えば、絶縁物１７２
５の材料としてポジ型の感光性アクリルを用いた場合、絶縁物１７２５の上端部のみに曲
率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物１
７２５として、感光性の光によってエッチャントに不溶解性となるネガ型、あるいは光に
よってエッチャントに溶解性となるポジ型のいずれも使用することができる。さらには、
絶縁物１７２５の材料として有機物に限らず酸化珪素、酸窒化珪素等の無機物も用いるこ
とできる。
次に、画素電極１７２４及び絶縁物１７２５上に発光物質を含む層１７２６及び対向電
極１７２７を形成する。
なお、画素電極１７２４と対向電極１７２７とにより発光物質を含む層１７２６が挟ま
れた領域では発光素子１７２８が形成されている。
次に、発光素子１７２８の詳細について図１８を用いて説明する。なお、図１７におけ
る画素電極１７２４及び対向電極１７２７は、それぞれ図１８の画素電極１８０１、対向
電極１８０２に相当する。また、図１８（ａ）においては、画素電極を陽極、対向電極を
陰極とする。
図１８（ａ）に示すように、画素電極１８０１と対向電極１８０２との間には、発光層
１８１３の他、正孔注入層１８１１、正孔輸送層１８１２、電子輸送層１８１４、電子注
入層１８１５等も設けられている。これらの層は、画素電極１８０１の電位が対向電極１
８０２の電位よりも高くなるように電圧を印加したときに、画素電極１８０１側から正孔
が注入され対向電極１８０２側から電子が注入されるように積層されている。
このような発光素子において、画素電極１８０１から注入された正孔と、対向電極１８
０２から注入された電子とは、発光層１８１３において再結合し、発光物質を励起状態に
する。そして、励起状態の発光物質が基底状態に戻るときに発光する。なお、発光物質と
は、ルミネセンス（エレクトロルミネセンス）が得られる物質であれば良い。
発光層１８１３を形成する物質について特に限定はなく、発光物質のみから形成された
層であっても良いが、濃度消光を生じる場合には発光物質が有するエネルギーギャップよ
りも大きいエネルギーギャップを有する物質（ホスト）からなる層中に発光物質が分散す
るように混合された層であることが好ましい。これによって、発光物質の濃度消光を防ぐ
ことができる。なお、エネルギーギャップとは最低空分子軌道（ＬＵＭＯ：Ｌｏｗｅｓｔ
Ｕｎｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａｌ）準位と最高被占分子軌
道（ＨＯＭＯ：Ｈｉｇｈｅｓｔ Ｏｃｃｕｐｉｅｄ Ｍｏｌｅｃｕｌａｒ Ｏｒｂｉｔａ
ｌ）準位とのエネルギー差をいう。
また、発光物質についても特に限定はなく、所望の発光波長の発光をし得る物質を用い
ればよい。例えば、赤色系の発光を得たいときには、４−ジシアノメチレン−２−イソプ
ロピル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル
］−４Ｈ−ピラン（略称：ＤＣＪＴＩ）、４−ジシアノメチレン−２−メチル−６−［２
−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン
（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔｅｒｔ−ブチル−６−［２−（１，
１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：
ＤＣＪＴＢ）やペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキ
シ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン等、６
００ｎｍから６８０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いるこ
とができる。また、緑色系の発光を得たいときは、Ｎ，Ｎ’−ジメチルキナクリドン（略
称：ＤＭＱｄ）、クマリン６やクマリン５４５Ｔ、トリス（８−キノリノラト）アルミニ
ウム（略称：Ａｌｑ）、Ｎ，Ｎ’−ジフェニルキナクリドン（略称：ＤＰＱｄ）等、５０
０ｎｍから５５０ｎｍに発光スペクトルのピークを有する発光を呈する物質を用いること
ができる。また、青色系の発光を得たいときは、９，１０−ビス（２−ナフチル）−ｔｅ
ｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、９，９’−ビアントリル、９，１
０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アント
ラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノ
ラト−ガリウム（ＢＧａｑ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフ
ェノラト−アルミニウム（ＢＡｌｑ）等、４２０ｎｍから５００ｎｍに発光スペクトルの
ピークを有する発光を呈する物質を用いることができる。
発光物質を分散状態にするために用いる物質についても特に限定はなく、例えば、９，
１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ
）等のアントラセン誘導体、または４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略
称：ＣＢＰ）等のカルバゾール誘導体の他、ビス［２−（２−ヒドロキシフェニル）ピリ
ジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキ
サゾラト］亜鉛（略称：ＺｎＢＯＸ）等の金属錯体等を用いることができる。
画素電極１８０１を形成する陽極材料は特に限定はされないが、仕事関数の大きい（仕
事関数４．０ｅＶ以上）金属、合金、電気伝導性化合物、及びこれらの混合物などを用い
ることが好ましい。このような陽極材料の具体例としては、金属材料の酸化物として、イ
ンジウム錫酸化物（略称：ＩＴＯ）、酸化珪素を含有するＩＴＯ、酸化インジウムに２〜
２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されるインジウ
ム亜鉛酸化物（略称：ＩＺＯ）の他、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タ
ングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ
）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、ＴｉＮ）等を
挙げることができる。
一方、対向電極１８０２を形成する物質としては、仕事関数の小さい（仕事関数３．８
ｅＶ以下）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることができ
る。このような陰極材料の具体例としては、周期表の１族または２族に属する元素、すな
わちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属またはマグネシウム（Ｍｇ）
、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらを含
む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）が挙げられる。また、対向電極１８０２と発光層１８
１３との間に、電子注入性に優れた層を当該対向電極と積層して設けることにより、仕事
関数の大小に関わらず、Ａｌ、Ａｇ、ＩＴＯや、酸化珪素を含有するＩＴＯ等の画素電極
１８０１の材料として挙げた材料も含めた様々な導電性材料を対向電極１８０２として用
いることができる。また、後述する電子注入層１８１５に、特に電子を注入する機能に優
れた材料を用いることにより同様の効果を得ることができる。
なお、発光した光を外部に取り出すために、画素電極１８０１と対向電極１８０２のい
ずれか一方または両方がＩＴＯ等の透明電極、または可視光が透過出来るような数〜数十
ｎｍの厚さで形成された電極であることが好ましい。
画素電極１８０１と発光層１８１３との間には、図１８（ａ）に示すように正孔輸送層
１８１２を有する。正孔輸送層とは、画素電極１８０１から注入された正孔を発光層１８
１３へ輸送する機能を有する層である。このように、正孔輸送層１８１２を設け、画素電
極１８０１と発光層１８１３とを離すことによって、発光が金属に起因して消光すること
を防ぐことができる。
なお、正孔輸送層１８１２には、正孔輸送性の高い物質を用いて形成することが好まし
く、特に１×１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質を用いて形成すること
が好ましい。なお、正孔輸送性の高い物質とは、電子よりも正孔の移動度が高い物質をい
う。正孔輸送層１８１２を形成するのに用いることができる物質の具体例としては、４，
４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）
、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略
称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルア
ミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−
Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、４，４’−ビス｛Ｎ
−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニ
ル（略称：ＤＮＴＰＤ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベン
ゼン（略称：ｍ−ＭＴＤＡＢ）、４，４’，４’’−トリス（Ｎ−カルバゾリル）トリフ
ェニルアミン（略称：ＴＣＴＡ）、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニ
ン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等が挙げられる。ま
た、正孔輸送層１８１２は、以上に述べた物質から成る層を二以上組み合わせて形成した
多層構造の層であってもよい。
また、対向電極１８０２と発光層１８１３との間には、図１８（ａ）に示すように電子
輸送層１８１４を有していてもよい。ここで、電子輸送層とは、対向電極１８０２から注
入された電子を発光層１８１３へ輸送する機能を有する層である。このように、電子輸送
層１８１４を設け、対向電極１８０２と発光層１８１３とを離すことによって、発光が金
属に起因して消光することを防ぐことができる。
電子輸送層１８１４について特に限定はなく、トリス（８−キノリノラト）アルミニウ
ム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａ
ｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：Ｂ
ｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミ
ニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯
体等によって形成されたものを用いることができる。この他、ビス［２−（２−ヒドロキ
シフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２
−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオ
キサゾール系、チアゾール系配位子を有する金属錯体等によって形成されたものであって
もよい。また、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１
，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−
ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ
−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリ
ル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニ
ル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾ
ール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュ
プロイン（略称：ＢＣＰ）等を用いて形成されたものであってもよい。電子輸送層１８１
４は、以上に記載したような正孔の移動度よりも電子の移動度が高い物質を用いて形成す
ることが好ましい。また、電子輸送層１８１４は、１０−６ｃｍ２／Ｖｓ以上の電子移動
度を有する物質を用いて形成することがより好ましい。なお、電子輸送層１８１４は、以
上に述べた物質から成る層を二以上組み合わせて形成した多層構造であってもよい。
さらに、画素電極１８０１と正孔輸送層１８１２との間には、図１８（ａ）に示すよう
に、正孔注入層１８１１を有していてもよい。ここで、正孔注入層とは、陽極として機能
する電極から正孔輸送層１８１２へ正孔の注入を促す機能を有する層である。
正孔注入層１８１１について特に限定はなく、モリブデン酸化物（ＭｏＯｘ）やバナジ
ウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）
、マンガン酸化物（ＭｎＯｘ）等の金属酸化物によって形成されたものを用いることがで
きる。この他、フタロシアニン（略称：Ｈ２Ｐｃ）や銅フタロシアニン（ＣｕＰｃ）等の
フタロシアニン系の化合物、４，４−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ
）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）等の芳香族アミン
系の化合物、或いはポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）
水溶液（ＰＥＤＯＴ／ＰＳＳ）等の高分子等によっても正孔注入層１８１１を形成するこ
とができる。
また、前記金属酸化物と、正孔輸送性の高い物質とを混合したものを、画素電極１８０
１と正孔輸送層１８１２との間に設けても良い。このような層は、厚膜化しても駆動電圧
の上昇を伴わないため、層の膜厚を調整することでマイクロキャビティ効果や光の干渉効
果を利用した光学設計を行うことができる。そのため、色純度に優れ、視野角に依存する
色変化などが小さい高品質な発光素子を作製することができる。また、画素電極１８０１
の表面に成膜時に発生する凹凸や電極表面に残った微少な残渣の影響で画素電極１８０１
と対向電極１８０２がショートすることを防ぐ膜厚を選ぶことができる。
また、対向電極１８０２と電子輸送層１８１４との間には、図１８（ａ）に示すように
、電子注入層１８１５を有していてもよい。ここで、電子注入層とは、陰極として機能す
る電極から電子輸送層１８１４へ電子の注入を促す機能を有する層である。なお、電子輸
送層を特に設けない場合は、陰極として機能する電極と発光層との間に電子注入層を設け
、発光層への電子の注入を補助してもよい。
電子注入層１８１５について特に限定はなく、フッ化リチウム（ＬｉＦ）、フッ化セシ
ウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ２）等のようなアルカリ金属又はアルカリ土
類金属の化合物を用いて形成されたものを用いることができる。この他、Ａｌｑまたは４
，４−ビス（５−メチルベンズオキサゾル−２−イル）スチルベン（ＢｚＯｓ）等のよう
に電子輸送性の高い物質と、マグネシウムまたはリチウム等のようにアルカリ金属又はア
ルカリ土類金属とを混合したものも、電子注入層１８１５として用いることができる。
なお、正孔注入層１８１１、正孔輸送層１８１２、発光層１８１３、電子輸送層１８１
４、電子注入層１８１５は、それぞれ、蒸着法、インクジェット法、または塗布法等、い
ずれの方法で形成しても構わない。また、画素電極１８０１または対向電極１８０２につ
いても、スパッタ法または蒸着法等、いずれの方法を用いて形成しても構わない。
また、発光素子の層構造は、図１８（ａ）に記載したものに限定されず、図１８（ｂ）
に示すように陰極として機能する電極から順に作製してもよい。つまり、画素電極１８０
１を陰極とし、画素電極１８０１上に電子注入層１８１５、電子輸送層１８１４、発光層
１８１３、正孔輸送層１８１２、正孔注入層１８１１、対向電極１８０２の順で積層して
も良い。なお、対向電極１８０２は陽極として機能する。
なお、発光素子は、発光層が一層のものについて記載したが、複数の発光層を有するも
のであってもよい。複数の発光層を設け、それぞれの発光層からの発光を混合することで
、白色光を得ることができる。たとえば２層の発光層を有する発光素子の場合、第１の発
光層と第２の発光層との間には、間隔層や、正孔を発生する層及び電子を発生する層を設
けることが好ましい。このような構成により、外部に射出したそれぞれの発光は、視覚的
に混合され、白色光として視認される。よって、白色光を得ることができる。
また、発光は、図１７において画素電極１７２４または対向電極１７２７のいずれか一
方または両方を通って外部に取り出される。従って、画素電極１７２４または対向電極１
７２７のいずれか一方または両方は、透光性を有する物質で成る。
対向電極１７２７のみが透光性を有する物質からなる場合、図１９（ａ）に示すように
発光は対向電極１７２７を通って基板と逆側から取り出される。また、画素電極１７２４
のみが透光性を有する物質からなる場合、図１９（ｂ）に示すように発光は画素電極１７
２４を通って基板側から取り出される。画素電極１７２４および対向電極１７２７がいず
れも透光性を有する物質からなるものである場合、図１９（ｃ）に示すように発光は画素
電極１７２４および対向電極１７２７を通って、基板側および基板と逆側の両方から取り
出される。
次に、トランジスタ１７１３に非結晶性の半導体膜を半導体層に用いた順スタガ構造の
トランジスタについて説明する。画素の部分断面図を図２０に示す。なお、図２０では、
順スタガ構造のトランジスタを記すと共に、画素が有する容量素子についても合わせて説
明する。
図２０に示すように、基板２０１１上に下地膜２０１２が形成されている。さらに下地
膜２０１２上に画素電極２０１３が形成されている。また、画素電極２０１３と同層に同
じ材料からなる第１の電極２０１４が形成されている。
さらに、下地膜２０１２上に配線２０１５及び配線２０１６が形成され、画素電極２０
１３の端部は配線２０１５で覆われている。配線２０１５及び配線２０１６の上部にＮ型
の導電型を有するＮ型半導体層２０１７及びＮ型半導体層２０１８が形成されている。ま
た、配線２０１５と配線２０１６の間であって、下地膜２０１２上に半導体層２０１９が
形成されている。そして、半導体層２０１９の一部はＮ型半導体層２０１７及びＮ型半導
体層２０１８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ
−Ｓｉ：Ｈ）等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の
半導体膜で形成されている。また、半導体層２０１９上にゲート絶縁膜２０２０が形成さ
れている。また、ゲート絶縁膜２０２０と同層の同じ材料からなる絶縁膜２０２１が第１
の電極２０１４上にも形成されている。
さらに、ゲート絶縁膜２０２０上に、ゲート電極２０２２が形成され、トランジスタ２
０２５が形成されている。また、ゲート電極２０２２と同層に同じ材料でなる第２の電極
２０２３が第１の電極２０１４上に絶縁膜２０２１を介して形成され、絶縁膜２０２１が
第１の電極２０１４と第２の電極２０２３とで挟まれた構成の容量素子２０２４が形成さ
れている。また、画素電極２０１３の端部、トランジスタ２０２５及び容量素子２０２４
を覆って、層間絶縁膜２０２６が形成されている。
層間絶縁膜２０２６及びその開口部に位置する画素電極２０１３上に発光物質を含む層
２０２７及び対向電極２０２８が形成され、発光物質を含む層２０２７が画素電極２０１
３と対向電極２０２８とで挟まれた領域で発光素子２０２９が形成されている。
また、図２０（ａ）に示す第１の電極２０１４を図２０（ｂ）に示すように配線２０１
５及び２０１６と同層の同一材料で形成し、絶縁膜２０２１が第１の電極２０３０と第２
の電極２０２３とで挟まれた構成の容量素子２０３１としても良い。また、図２０におい
て、トランジスタ２０２５にＮチャネル型トランジスタを用いたが、Ｐチャネル型トラン
ジスタでも良い。
基板２０１１、下地膜２０１２、画素電極２０１３、ゲート絶縁膜２０２０、ゲート電
極２０２２、層間絶縁膜２０２６、発光物質を含む層２０２７及び対向電極２０２８に用
いられる材料は、図１７説明した基板１７１１、下地膜１７１２、画素電極１７２４、ゲ
ート絶縁膜１７１５、ゲート電極１７１６、層間絶縁膜１７３０及び１７３１、発光物質
を含む層１７２６及び対向電極１７２７と同様の材料をそれぞれ用いることができる。ま
た、配線２０１５、配線２０１６は、図１７におけるソース電極及びドレイン電極１７２
３と同様の材料を用いれば良い。
次に、半導体層に非結晶性の半導体膜を用いたトランジスタの他の構成として、基板と
半導体層の間にゲート電極が挟まれた構造、つまり半導体層の下にゲート電極が位置する
ボトムゲート型のトランジスタを有する画素の部分断面図を図２１に示す。
基板２１１１上に下地膜２１１２が形成されている。さらに下地膜２１１２上にゲート
電極２１１３が形成されている。また、ゲート電極２１１３と同層に同じ材料からなる第
１の電極２１１４が形成されている。ゲート電極２１１３の材料には図１７におけるゲー
ト電極１７１６に使用される材料の他、リンが添加された多結晶シリコンや金属とシリコ
ンの化合物であるシリサイドでもよい。
また、ゲート電極２１１３及び第１の電極２１１４を覆うようにゲート絶縁膜２１１５
が形成されている。
ゲート絶縁膜２１１５上に、半導体層２１１６が形成されている。また、半導体層２１
１６と同層に同じ材料からなる半導体層２１１７が第１の電極２１１４上に形成されてい
る。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質半導体、セ
ミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜で形成されている。
半導体層２１１６上にはＮ型の導電型を有するＮ型半導体層２１１８及びＮ型半導体層
２１１９が形成され、半導体層２１１７上にはＮ型半導体層２１２０が形成されている。
Ｎ型半導体層２１１８及びＮ型半導体層２１１９上にはそれぞれ配線２１２１、配線２
１２２が形成され、トランジスタ２１２９が形成された。また、Ｎ型半導体層２１２０上
には配線２１２１及び配線２１２２と同層の同一材料からなる導電層２１２３が形成され
、この導電層２１２３と、Ｎ型半導体層２１２０と、半導体層２１１７とで第２の電極を
構成している。なお、この第２の電極と第１の電極２１１４とでゲート絶縁膜２１１５が
挟まれた構成の容量素子２１３０が形成されている。
また、配線２１２１の一方の端部は延在し、その延在した配線２１２１上部に接して画
素電極２１２４が形成されている。
また、画素電極２１２４の端部、トランジスタ２１２９及び容量素子２１３０を覆うよ
うに絶縁物２１２５が形成されている。
画素電極２１２４及び絶縁物２１２５上には発光物質を含む層２１２６及び対向電極２
１２７が形成され、画素電極２１２４と対向電極２１２７とで発光物質を含む層２１２６
が挟まれた領域では発光素子２１２８が形成されている。
容量素子２１３０の第２の電極の一部となる半導体層２１１７及びＮ型半導体層２１２
０は特に設けなくても良い。つまり、第２の電極を導電層２１２３とし、第１の電極２１
１４と導電層２１２３とでゲート絶縁膜２１１５が挟まれた構造の容量素子としてもよい
。
また、トランジスタ２１２９にＮチャネル型トランジスタを用いたが、Ｐチャネル型ト
ランジスタでも良い。
なお、図２１（ａ）において、配線２１２１を形成する前に画素電極２１２４を形成す
ることで、図２１（ｂ）に示すような画素電極２１２４と同層の同一材料からなる第２の
電極２１３１と第１の電極２１１４とでゲート絶縁膜２１１５が挟まれた構成の容量素子
２１３２を形成することもできる。
逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル
保護構造のトランジスタでも良い。次に、チャネル保護構造のトランジスタの場合につい
て図２２を用いて説明する。なお、図２２において、図２１と同様のものに関しては共通
の符号を用いて示す。
図２２（ａ）に示すチャネル保護型構造のトランジスタ２２０１は、図２１（ａ）に示
したチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６においてチャネル
が形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられている点で異
なる。
同様に、図２２（ｂ）に示すチャネル保護型構造のトランジスタ２２０１は、図２１（
ｂ）に示したチャネルエッチ構造のトランジスタ２１２９とは半導体層２１１６において
チャネルが形成される領域上にエッチングのマスクとなる絶縁物２２０２が設けられてい
る点で異なる。
本発明の画素を構成するトランジスタの半導体層に非結晶性の半導体膜を用いることで
、製造コストを削減することができる。なお、各材料には図１７において説明したものを
用いることができる。
また、トランジスタの構造や容量素子の構成は上述したものに限られず、さまざまな構
造もしくは構成のトランジスタや容量素子を用いることができる。
また、トランジスタの半導体層にはアモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非晶質
半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリ
コン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いても良い。
図２３に、半導体層に結晶性半導体膜を用いたトランジスタを有する画素の部分断面図
を示し、以下に説明する。なお、図２３に示すトランジスタ２３１８は、図１０で示した
マルチゲート型のトランジスタである。
図２３に示すように、基板２３０１上に下地膜２３０２が形成され、その上に半導体層
２３０３が形成されている。なお、半導体層２３０３は、結晶性半導体膜を所望の形状に
パターニングし形成する。
結晶性半導体膜の作製方法の一例を以下に記す。まず、基板２３０１上にスパッタ法、
ＣＶＤ法等によりアモルファスシリコン膜を成膜する。成膜材料は、アモルファスシリコ
ン膜に限定する必要はなく、非晶質半導体、セミアモルファス半導体、微結晶半導体等の
非結晶性半導体膜であれば良い。また、非晶質シリコンゲルマニウム膜などの非晶質構造
を含む化合物半導体膜を用いても良い。
そして、成膜したアモルファスシリコン膜を熱結晶化法、レーザー結晶化法、またはニ
ッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶化し、結晶性半導体膜を得る。
なお、これらの結晶化方法を組み合わせて結晶化しても良い。
熱結晶化法により結晶性半導体膜を形成する場合には、加熱炉、レーザ照射、若しくは
ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）、又はこれらを組み合わせ
て用いることができる。
また、レーザー結晶化法により結晶性半導体膜を形成する場合には、連続発振型のレー
ザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を
用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレー
ザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（
Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、
Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、
Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とする
レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレ
ーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用
いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波
から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例
えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３
高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０
１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）必要である。そし
て、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３
、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ
３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａ
のうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、ま
たはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作や
モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせるこ
とも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜
がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される
。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固
液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結
晶粒を得ることができる。
また、ニッケルなどの触媒元素を用いた熱結晶化法により結晶性半導体膜を形成する場
合には、結晶化後にニッケルなどの触媒元素を除去するゲッタリング処理を行うことが好
ましい。
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
この部分的に結晶化された結晶性半導体膜を所望の形状にパターニングして島状の半導体
膜を形成する。この半導体膜をトランジスタの半導体層２３０３に用いる。
また、結晶性半導体層は、トランジスタ２３１８のチャネル形成領域２３０４及びソー
ス領域又はドレイン領域となる不純物領域２３０５に用いられる他、容量素子２３１９の
下部電極となる半導体層２３０６及び不純物領域２３０８にも用いられる。なお、不純物
領域２３０８は特に設ける必要はない。また、チャネル形成領域２３０４及び半導体層２
３０６にはチャネルドープが行われていても良い。
次に、半導体層２３０３及び容量素子２３１９の下部電極上にはゲート絶縁膜２３０９
が形成されている。さらに、半導体層２３０３上にはゲート絶縁膜２３０９を介してゲー
ト電極２３１０が、容量素子２３１９の半導体層２３０６上にはゲート絶縁膜２３０９を
介してゲート電極２３１０と同層に同じ材料からなる上部電極２３１１が形成されている
。このようにして、トランジスタ２３１８及び容量素子２３１９が作製される。
次に、トランジスタ２３１８及び容量素子２３１９を覆って層間絶縁膜２３１２が形成
され、層間絶縁膜２３１２上にはコンタクトホールを介して不純物領域２３０５と接する
配線２３１３が形成されている。そして、配線２３１３に接して層間絶縁膜２３１２上に
は画素電極２３１４が形成され、画素電極２３１４の端部及び配線２３１３を覆って絶縁
物２３１５が形成されている。さらに、画素電極２３１４上に発光物質を含む層２３１６
及び対向電極２３１７が形成され、画素電極２３１４と対向電極２３１７とで発光物質を
含む層２３１６が挟まれた領域では発光素子２３２０が形成されている。
また、半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）等の結晶性半導体膜を用いたボトムゲ
ート型のトランジスタを有する画素の部分断面を図２４に示す。
基板２４０１上に下地膜２４０２が形成され、その上にゲート電極２４０３が形成され
ている。また、ゲート電極２４０３と同層に同じ材料からなる容量素子２４２３の第１の
電極２４０４が形成されている。
また、ゲート電極２４０３及び第１の電極２４０４を覆うようにゲート絶縁膜２４０５
が形成されている。
また、ゲート絶縁膜２４０５上に、半導体層が形成されている。なお、半導体膜は、非
晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性半導体膜を熱結晶化法
、レーザー結晶化法、またはニッケルなどの触媒元素を用いた熱結晶化法等を用いて結晶
化し、所望の形状にパターニングして半導体層を形成する。
なお、半導体層を用いてトランジスタ２４２２のチャネル形成領域２４０６、ＬＤＤ領
域２４０７及びソース領域又はドレイン領域となる不純物領域２４０８、並びに容量素子
２４２３の第２の電極となる領域２４０９、不純物領域２４１０及び不純物領域２４１１
が形成される。なお、不純物領域２４１０及び不純物領域２４１１は特に設けなくても良
い。また、チャネル形成領域２４０６及び領域２４０９は不純物が添加されていても良い
。
なお、容量素子２４２３はゲート絶縁膜２４０５が第１の電極２４０４及び半導体層か
ら形成された領域２４０９等からなる第２の電極で挟まれた構成である。
次に、半導体層を覆って第１の層間絶縁膜２４１２が形成され、第１の層間絶縁膜２４
１２上にコンタクトホールを介して不純物領域２４０８と接する配線２４１３が形成され
ている。
また、第１の層間絶縁膜２４１２には開口部２４１５が形成されている。トランジスタ
２４２２、容量素子２４２３及び開口部２４１５を覆うように第２の層間絶縁膜２４１６
が形成され、第２の層間絶縁膜２４１６上にコンタクトホールを介して、配線２４１３と
接続された画素電極２４１７が形成されている。また、画素電極２４１７の端部を覆って
絶縁物２４１８が形成されている。そして、画素電極２４１７上に発光物質を含む層２４
１９及び対向電極２４２０が形成され、画素電極２４１７と対向電極２４２０とで発光物
質を含む層２４１９が挟まれた領域では発光素子２４２１が形成されている。なお、発光
素子２４２１の下部に開口部２４１５が位置している。つまり、発光素子２４２１からの
発光を基板側から取り出すときには第１の層間絶縁膜２４１２に開口部２４１５を有する
ため透過率を高めることができる。
本発明の画素を構成するトランジスタの半導体層に結晶性半導体膜を用いることで、例
えば、図６における走査線駆動回路６１２及び信号線駆動回路６１１を画素部６１３と一
体形成することが容易になる。
なお、半導体層に結晶性半導体膜を用いたトランジスタにおいても構造は上述したもの
に限られず、さまざまな構造をとることができる。なお、容量素子においても同様である
。また、本実施形態において、特に断りがない限り図１７における材料を適宜使用するこ
とができる。
本実施形態で示したトランジスタは、実施の形態１乃至７に記載した画素において発光
素子に供給する電流値を制御するトランジスタとして利用することができる。よって、実
施の形態１乃至７に記載したように画素を動作させることで、トランジスタのしきい値電
圧のばらつきに起因した電流値のばらつきを抑制することができる。よって、輝度データ
に対応した電流を発光素子に供給することができ、輝度のばらつきを抑制することが可能
となる。また、対向電極の電位を一定として動作させるため消費電力を低くすることが可
能である。
また、このような画素を図６の表示装置に適用することにより、各画素は自身のアドレ
ス期間を除き発光することが可能であるため、１フレーム期間における発光期間の割合（
即ち、デューティー比）を非常に大きくでき、おおむね１００％にすることもできる。よ
って、輝度のばらつきが少なくデューティー比が高い表示装置を得ることができる。
また、しきい値書き込み期間を長く設定することも可能であるため、発光素子に流れる
電流値を制御するトランジスタのしきい値電圧をより正確に容量素子に書き込むことがで
きる。よって、表示装置としての信頼性が向上する。
（実施の形態９）
本実施の形態では、本発明の表示装置の一形態について図２５を用いて説明する。
図２５（ａ）は、表示装置を示す上面図、図２５（ｂ）は図２５（ａ）中Ａ−Ａ’線断
面図（Ａ−Ａ’で切断した断面図）である。表示装置は、基板２５１０上に図中において
点線で示された信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路２５０
３、第２の走査線駆動回路２５０６を有する。さらに、封止基板２５０４、シール材２５
０５を有し、これらで囲まれた表示装置の内側は、空間２５０７となっている。
なお、配線２５０８は第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６
及び信号線駆動回路２５０１に入力される信号を伝送するための配線であり、外部入力端
子となるＦＰＣ（フレキシブルプリントサーキット）２５０９からビデオ信号、クロック
信号、スタート信号等を受け取る。ＦＰＣ２５０９と表示装置との接続部上にはＩＣチッ
プ（メモリ回路や、バッファ回路などが形成された半導体チップ）２５１８及び２５１９
がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣし
か図示していないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていて
もよい。本発明の表示装置とは、表示装置本体だけでなく、ＦＰＣもしくはＰＷＢが取り
付けられた状態も含むものとする。また、ＩＣチップなどが実装されたものを含むものと
する。
断面構造について図２５（ｂ）を用いて説明する。基板２５１０上には画素部２５０２
とその周辺駆動回路（第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６及
び信号線駆動回路２５０１）が形成されているが、ここでは、信号線駆動回路２５０１と
、画素部２５０２が示されている。
なお、信号線駆動回路２５０１はＮチャネル型トランジスタ２５２０、２５２１のよう
に単極性のトランジスタで構成されている。もちろん、Ｐチャネル型トランジスタや単極
性のトランジスタだけでなくＰチャネル型トランジスタも用いてＣＭＯＳ回路を形成して
も良い。また、本実施形態では、基板上に周辺駆動回路を一体形成した表示パネルを示し
ているが、必ずしもその必要はなく、周辺駆動回路の全てもしくは一部をＩＣチップなど
に形成し、ＣＯＧなどで実装しても良い。
画素部２５０２は、実施の形態１乃至７に記載した画素が用いられている。なお、図２
５（ｂ）にはスイッチとして機能するトランジスタ２５１１と、発光素子に供給する電流
値を制御するトランジスタ２５１２と、発光素子２５２８が示されている。なお、トラン
ジスタ２５１２の第１の電極は発光素子２５２８の画素電極２５１３と接続されている。
また、画素電極２５１３の端部を覆って絶縁物２５１４が形成されている。ここでは、絶
縁物２５１４はポジ型の感光性アクリル樹脂膜を用いることにより形成する。
また、カバレッジを良好なものとするため、絶縁物２５１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物２５１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物２５１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物２５１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
また、画素電極２５１３上には、発光物質を含む層２５１６および対向電極２５１７が
形成される。発光物質を含む層２５１６には、少なくとも発光層が設けられていれば、そ
の他の層については特には限定されず、適宜選択することができる。
さらにシール材２５０５を用いて封止基板２５０４と基板２５１０とを貼り合わせるこ
とにより、基板２５１０、封止基板２５０４、およびシール材２５０５で囲まれた空間２
５０７に発光素子２５２８が備えられた構造になっている。なお、空間２５０７には、不
活性気体（窒素やアルゴン等）が充填される場合の他、シール材２５０５で充填される構
成も含むものとする。
なお、シール材２５０５にはエポキシ系樹脂を用いることが好ましい。また、これらの
材料はできるだけ水分や酸素を透過しない材料であることが望ましい。封止基板２５０４
に用いる材料としては、ガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
画素部２５０２に実施の形態１乃至７に記載した画素を用い動作させることで、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の電位を
一定とし動作させるため消費電力を低くすることが可能である。
図２５示すように、信号線駆動回路２５０１、画素部２５０２、第１の走査線駆動回路
２５０３及び第２の走査線駆動回路２５０６を一体形成することで、表示装置の低コスト
化が図れる。また、この場合において、信号線駆動回路２５０１、画素部２５０２、第１
の走査線駆動回路２５０３及び第２の走査線駆動回路２５０６に用いられるトランジスタ
を単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化を図ることがで
きる。
以上のようにして、本発明の表示装置を得ることができる。なお、上述した構成は一例
であって本発明の表示装置の構成はこれに限定されない。
なお、表示装置の構成としては、図２６に示すように信号線駆動回路２６０１をＩＣチ
ップ上に形成して、ＣＯＧ等で表示装置に実装した構成としても良い。なお、図２６（ａ
）における基板２６００、画素部２６０２、第１の走査線駆動回路２６０３、第２の走査
線駆動回路２６０４、ＦＰＣ２６０５、ＩＣチップ２６０６、ＩＣチップ２６０７、封止
基板２６０８、シール材２６０９はそれぞれ図２５（ａ）における基板２５１０、画素部
２５０２、第１の走査線駆動回路２５０３、第２の走査線駆動回路２５０６、ＦＰＣ２５
０９、ＩＣチップ２５１８、ＩＣチップ２５１９、封止基板２５０４、シール材２５０５
に相当する。
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いて
ＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導
体チップとすることで、より高速動作且つ低消費電力化を図ることが可能である。
なお、第１の走査線駆動回路２６０３や第２の走査線駆動回路２６０４を画素部２６０
２と一体形成することで、低コスト化が図れる。そして、この第１の走査線駆動回路２６
０３、第２の走査線駆動回路２６０４及び画素部２６０２は単極性のトランジスタで構成
することでさらなる低コスト化が図れる。そのとき、第１の走査線駆動回路２６０３及び
第２の走査線駆動回路２６０４にブートトラップ回路を用いることにより出力電位が低く
なってしまうことを防止することができる。また、第１の走査線駆動回路２６０３及び第
２の走査線駆動回路２６０４を構成するトランジスタの半導体層にアモルファスシリコン
を用いた場合、劣化によりしきい値が変動するため、これを補正する機能を有することが
好ましい。
なお、画素部２６０２に実施の形態１乃至７に記載した画素を用い動作させることで、
画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデュ
ーティー比が高い高品質な表示装置を得ることができる。また、本発明では、対向電極の
電位を一定とし動作させるため消費電力を低くすることが可能である。また、ＦＰＣ２６
０５と基板２６００との接続部において機能回路（メモリやバッファ）が形成されたＩＣ
チップを実装することで基板面積を有効利用することができる。
また、図２５（ａ）の信号線駆動回路２５０１、第１の走査線駆動回路２５０３及び第
２の走査線駆動回路２５０６に相当する信号線駆動回路２６１１、第１の走査線駆動回路
２６１３及び第２の走査線駆動回路２６１４を、図２６（ｂ）に示すようにＩＣチップ上
に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２６（ｂ）に
おける基板２６１０、画素部２６１２、ＦＰＣ２６１５、ＩＣチップ２６１６、ＩＣチッ
プ２６１７、封止基板２６１８、シール材２６１９はそれぞれ図２５（ａ）における基板
２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、ＩＣチップ２５１９
、封止基板２５０４、シール材２５０５に相当する。
また、画素部２６１２のトランジスタの半導体層に非結晶性の半導体膜、例えばアモル
ファスシリコン（ａ−Ｓｉ：Ｈ）を用いることにより低コスト化を図ることができる。さ
らに、大型の表示パネルを作製することも可能となる。
また、画素の行方向及び列方向に第１の走査線駆動回路、第２の走査線駆動回路及び信
号線駆動回路を設けなくても良い。例えば、図２７（ａ）に示すようにＩＣチップ上に形
成された周辺駆動回路２７０１が図２６（ｂ）に示す第１の走査線駆動回路２６１３、第
２の走査線駆動回路２６１４及び信号線駆動回路２６１１の機能を有するようにしても良
い。なお、図２７（ａ）における基板２７００、画素部２７０２、ＦＰＣ２７０４、ＩＣ
チップ２７０５、ＩＣチップ２７０６、封止基板２７０７、シール材２７０８はそれぞれ
図２５（ａ）の基板２５１０、画素部２５０２、ＦＰＣ２５０９、ＩＣチップ２５１８、
ＩＣチップ２５１９、封止基板２５０４、シール材２５０５に相当する。
なお、図２７（ａ）の表示装置の配線の接続を説明する模式図を図２７（ｂ）に示す。
なお、図２７（ｂ）には、基板２７１０、周辺駆動回路２７１１、画素部２７１２、ＦＰ
Ｃ２７１３、ＦＰＣ２７１４が図示されている。
ＦＰＣ２７１３及びＦＰＣ２７１４は周辺駆動回路２７１１に外部からの信号及び電源
電位を入力する。そして、周辺駆動回路２７１１からの出力は、画素部２７１２の有する
画素に接続された行方向及び列方向の配線に入力される。
また、発光素子に白色の発光素子を用いる場合、封止基板にカラーフィルターを設ける
ことでフルカラー表示を実現することができる。このような表示装置にも本発明を適用す
ることが可能である。図２８に、画素部の部分断面図の一例を示す。
図２８に示すように、基板２８００上に下地膜２８０２が形成され、その上に発光素子
に供給する電流値を制御するトランジスタ２８０１が形成され、トランジスタ２８０１の
第１の電極に接して画素電極２８０３が形成され、その上に発光物質を含む層２８０４と
対向電極２８０５が形成されている。
なお、画素電極２８０３と対向電極２８０５とで発光物質を含む層２８０４が挟まれて
いるところが発光素子となる。なお、図２８においては白色光を発光するものとする。そ
して、発光素子の上部には赤色のカラーフィルター２８０６Ｒ、緑色のカラーフィルター
２８０６Ｇ、青色のカラーフィルター２８０６Ｂが設けられており、フルカラー表示を行
うことができる。また、これらのカラーフィルターを隔離するためにブラックマトリクス
（ＢＭともいう）２８０７が設けられている。
本実施形態の表示装置は実施の形態１乃至７だけではなく、実施の形態８に記載した構
成とも適宜組み合わせることが可能である。また、表示装置の構成は上記に限らず、本発
明を他の構成の表示装置においても適用することができる。
（実施の形態１０）
本発明の表示装置は様々な電子機器に適用することができる。具体的には、電子機器の
表示部に適用することができる。なお、電子機器として、ビデオカメラ、デジタルカメラ
、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、
オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュー
タ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体
的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図３３（Ａ）はディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３
、スピーカー部３３０４、ビデオ入力端子３３０５等を含む。
なお、表示部３３０３には実施の形態１乃至７に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するディスプレイを得ることができる。
また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが
可能である。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信
用、広告表示用などの全ての情報表示用表示装置が含まれる。
なお、近年、ディスプレイの大型化のニーズが強くなっているなか、ディスプレイの大
型化に伴い価格の上昇が問題となっている。そのため、いかに製造コストの削減を図り、
高品質な製品を少しでも低価格に抑えるかが課題となる。
本発明の画素は、単極性のトランジスタで作製することができるため、工程数を減らし
製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非
結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、工程
を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をＩ
Ｃチップ上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で表示パネルに実装する
と良い。なお、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度
の低い走査線駆動回路は画素部と共に単極性のトランジスタで構成される回路で一体形成
しても良い。
図３３（Ｂ）はカメラであり、本体３３１１、表示部３３１２、受像部３３１３、操作
キー３３１４、外部接続ポート３３１５、シャッター３３１６等を含む。
なお、表示部３３１２には実施の形態１乃至７に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するカメラを得ることができる。また、
本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能で
ある。
また、近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして
、高性能なものをいかに低価格に抑えるかが重要となる。
本発明の画素は、単極性のトランジスタで作製することができるため、工程数を減らし
製造コストを削減することができる。また、画素を構成するトランジスタの半導体層に非
結晶性の半導体膜、例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いることで、工程
を簡略化し、さらなるコストダウンが図れる。この場合には、画素部周辺の駆動回路をＩ
Ｃチップ上に形成し、ＣＯＧ等で表示パネルに実装すると良い。なお、動作速度の高い信
号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路は画素部と
共に単極性のトランジスタで構成される回路で一体形成しても良い。
図３３（Ｃ）はコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、
キーボード３３２４、外部接続ポート３３２５、ポインティングマウス３３２６等を含む
。なお、表示部３３２３には実施の形態１乃至７に記載した画素が用いられている。本発
明により、画素間もしくは画素における経時的な輝度のばらつきを抑制することができ、
さらにデューティー比が高い高品質な表示部を有するコンピュータを得ることができる。
また、本発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが
可能である。また、画素部を構成するトランジスタに単極性のトランジスタやトランジス
タの半導体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｄ）はモバイルコンピュータであり、本体３３３１、表示部３３３２、スイッ
チ３３３３、操作キー３３３４、赤外線ポート３３３５等を含む。なお、表示部３３３２
には実施の形態１乃至７に記載した画素が用いられている。本発明により、画素間もしく
は画素における経時的な輝度のばらつきを抑制することができ、さらにデューティー比が
高い高品質な表示部を有するモバイルコンピュータを得ることができる。また、本発明で
は、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。ま
た、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に
非結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３４１、筐体３３４２、表示部Ａ３３４３、表示部Ｂ３３４４、記録媒体
（ＤＶＤ等）読み込み部３３４５、操作キー３３４６、スピーカー部３３４７等を含む。
表示部Ａ３３４３は主として画像情報を表示し、表示部Ｂ３３４４は主として文字情報を
表示することができる。なお、表示部Ａ３３４３や表示部Ｂ３３４４には実施の形態１乃
至７に記載した画素が用いられている。本発明により、画素間もしくは画素における経時
的な輝度のばらつきを抑制することができ、さらにデューティー比が高い高品質な表示部
を有する画像再生装置を得ることができる。また、本発明では、対向電極の電位を一定と
し動作させるため消費電力を低くすることが可能である。また、画素部を構成するトラン
ジスタに単極性のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いる
ことで低コスト化を図ることができる。
図３３（Ｆ）はゴーグル型ディスプレイであり、本体３３５１、表示部３３５２、アー
ム部３３５３を含む。なお、表示部３３５２には実施の形態１乃至７に記載した画素が用
いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつきを抑
制することができ、さらにデューティー比が高い高品質な表示部を有するゴーグル型ディ
スプレイを得ることができる。また、本発明では、対向電極の電位を一定とし動作させる
ため消費電力を低くすることが可能である。また、画素部を構成するトランジスタに単極
性のトランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コス
ト化を図ることができる。
図３３（Ｇ）はビデオカメラであり、本体３３６１、表示部３３６２、筐体３３６３、
外部接続ポート３３６４、リモコン受信部３３６５、受像部３３６６、バッテリー３３６
７、音声入力部３３６８、操作キー３３６９、接眼部３３６０等を含む。なお、表示部３
３６２には実施の形態１乃至７に記載した画素が用いられている。本発明により、画素間
もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューティ
ー比が高い高品質な表示部を有するビデオカメラを得ることができる。また、本発明では
、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また
、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に非
結晶性の半導体膜を用いることで低コスト化を図ることができる。
図３３（Ｈ）は携帯電話機であり、本体３３７１、筐体３３７２、表示部３３７３、音
声入力部３３７４、音声出力部３３７５、操作キー３３７６、外部接続ポート３３７７、
アンテナ３３７８等を含む。なお、表示部３３７３には実施の形態１乃至７に記載した画
素が用いられている。本発明により、画素間もしくは画素における経時的な輝度のばらつ
きを抑制することができ、さらにデューティー比が高い高品質な表示部を有する携帯電話
機を得ることができる。また、本発明では、対向電極の電位を一定とし動作させるため消
費電力を低くすることが可能である。また、画素部を構成するトランジスタに単極性のト
ランジスタやトランジスタの半導体層に非結晶性の半導体膜を用いることで低コスト化を
図ることができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
（実施の形態１１）
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図
３４を用いて説明する。
表示パネル３４１０はハウジング３４００に脱着自在に組み込まれる。ハウジング３４
００は表示パネル３４１０のサイズに合わせて、形状や寸法を適宜変更することができる
。表示パネル３４１０を固定したハウジング３４００はプリント基板３４０１に嵌入され
モジュールとして組み立てられる。
表示パネル３４１０はＦＰＣ３４１１を介してプリント基板３４０１に接続される。プ
リント基板３４０１には、スピーカー３４０２、マイクロフォン３４０３、送受信回路３
４０４、ＣＰＵ及びコントローラなどを含む信号処理回路３４０５が形成されている。こ
のようなモジュールと、入力手段３４０６、バッテリ３４０７を組み合わせ、筐体３４０
９及び筐体３４１２に収納する。なお、表示パネル３４１０の画素部は筐体３４１２に形
成された開口窓から視認できように配置する。
表示パネル３４１０は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回
路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩ
ＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３４１０に実装しても良
い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路を
ＩＣチップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至７に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示部を有する表示パネル３４１０を得ることができる。また、本
発明では、対向電極の電位を一定とし動作させるため消費電力を低くすることが可能であ
る。また、画素部を構成するトランジスタに単極性のトランジスタやトランジスタの半導
体層に非結晶性の半導体膜を用いることで低コスト化を図ることができる。
また、本実施形態に示した構成は携帯電話の一例であって、このような構成の携帯電話
に限られず様々な構成の携帯電話に適用することができる。
（実施の形態１２）
本実施形態では、表示パネルと、回路基板を組み合わせたＥＬモジュールについて図３
５及び図３６を用いて説明する。
図３５に示すように、表示パネル３５０１は画素部３５０３、走査線駆動回路３５０４
及び信号線駆動回路３５０５を有している。回路基板３５０２には、例えば、コントロー
ル回路３５０６や信号分割回路３５０７などが形成されている。なお、表示パネル３５０
１と回路基板３５０２は接続配線３５０８によって接続されている。接続配線３５０８に
はＦＰＣ等を用いることができる。
表示パネル３５０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波
数の低い駆動回路）をトランジスタを用いて基板上に一体形成し、他の一部の周辺駆動回
路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩ
ＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル３５０１に実装しても良
い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎ
ｇ）やプリント基板を用いてガラス基板と接続してもよい。また、全ての周辺駆動回路を
ＩＣチップ上に形成し、そのＩＣチップをＣＯＧなどで表示パネルに実装しても良い。
なお、画素部には、実施の形態１乃至７に記載した画素を用いる。本発明により、画素
間もしくは画素における経時的な輝度のばらつきを抑制することができ、さらにデューテ
ィー比が高い高品質な表示パネル３５０１を得ることができる。また、本発明では、対向
電極の電位を一定とし動作させるため消費電力を低くすることが可能である。また、画素
部を構成するトランジスタに単極性のトランジスタやトランジスタの半導体層に非結晶性
の半導体膜を用いることで低コスト化を図ることができる。
このようなＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図３６
は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ３６０１は映像信
号と音声信号を受信する。映像信号は、映像信号増幅回路３６０２と、そこから出力され
る信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３６０３と、そ
の映像信号を駆動回路の入力仕様に変換するためのコントロール回路３５０６により処理
される。コントロール回路３５０６は、走査線側と信号線側にそれぞれ信号を出力する。
デジタル駆動する場合には、信号線側に信号分割回路３５０７を設け、入力デジタル信号
をｍ個に分割して供給する構成としても良い。
チューナ３６０１で受信した信号のうち、音声信号は音声信号増幅回路３６０４に送ら
れ、その出力は音声信号処理回路３６０５を経てスピーカー３６０６に供給される。制御
回路３６０７は受信局（受信周波数）や音量の制御情報を入力部３６０８から受け、チュ
ーナ３６０１や音声信号処理回路３６０５に信号を送出する。
実施の形態１０に記載した図３３（Ａ）の筐体３３０１に、図３５のＥＬモジュールを
組みこんで、テレビ受像機を完成させることができる。
もちろん、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面
積の表示媒体として様々な用途に適用することができる。
１１１ トランジスタ
１１２ 第１のスイッチ
１１３ 第２のスイッチ
１１４ 第３のスイッチ
１１５ 容量素子
１１６ 発光素子
１１７ 信号線
１１８ 第１の走査線
１１９ 第２の走査線
１２０ 第３の走査線
１２１ 電源線
１２２ 電位供給線
１２３ 対向電極
４１２ 第１のスイッチングトランジスタ
４１３ 第２のスイッチングトランジスタ
４１４ 第３のスイッチングトランジスタ
６１１ 信号線駆動回路
６１２ 走査線駆動回路
６１３ 画素部
６１４ 画素
７００ 画素
７１８ 第１の走査線
８００ 画素
８１９ 第２の走査線
９００ 画素
９２０ 第３の走査線
１０１１ トランジスタ
１１１１ トランジスタ
１２０１ 第１のトランジスタ
１２０２ 第２のトランジスタ
１２０３ 第４のスイッチ
１２０４ 第５のスイッチ
１２１２ 第１のスイッチ
１２１３ 第２のスイッチ
１２１４ 第３のスイッチ
１２１５ 容量素子
１２１６ 発光素子
１２１７ 信号線
１２１８ 第１の走査線
１２１９ 第２の走査線
１２２０ 第３の走査線
１２２１ 電源線
１２２２ 電位供給線
１２２３ 対向電極
１４１１ トランジスタ
１４１２ 第１のスイッチ
１４１３ 第２のスイッチ
１４１４ 第３のスイッチ
１４１５ 容量素子
１４１６ 発光素子
１４１７ 信号線
１４１８ 第１の走査線
１４１９ 第２の走査線
１４２０ 第３の走査線
１４２１ 電源線
１４２２ 電位供給線
１４２３ 対向電極
２９０１ 第４のスイッチ
２９０２ 走査線
３００１ 第４のスイッチ
３００２ 走査線
３００３ ノード
３１０１ 整流素子
３１０２ 走査線
３２０１ 整流素子
３２０２ 走査線
３７０１ 第４のスイッチ
３７０２ 走査線
３９１４ 整流素子
３９２０ 第３の走査線
３９５１ ショットキー・バリア型
３９５２ ＰＩＮ型
３９５３ ＰＮ型
３９５４ トランジスタ
３９５５ トランジスタ
４３０１ 第４のスイッチ
４４０１ 第４のスイッチ
４５１５ ゲート容量
４５４０ 画素電極

Claims (2)

  1. 容量素子と、トランジスタと、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記トランジスタのソースまたはドレインの一方は第１の配線に電気的に接続され、
    前記トランジスタのゲートは前記第２のスイッチを介して前記第１の配線と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は負荷と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は前記第３のスイッチを介して第２の配線と電気的に接続され、
    前記トランジスタのゲートは前記第１のスイッチを介して第３の配線と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は前記容量素子を介して前記トランジスタのゲートと電気的に接続され、
    前記トランジスタは、Ｎチャネル型トランジスタであり、
    前記第１の配線に入力される電位は、Ｖ１又はＶ２の二値であり、
    前記Ｖ１は、前記第２の配線に入力される電位よりも前記トランジスタのしきい値電圧分より高い電位であり、
    前記Ｖ２は、前記Ｖ１より高い電位であり、
    前記第１のスイッチ乃至前記第３のスイッチが非道通状態のときのみＶ２の値をとることを特徴とする半導体装置。
  2. 容量素子と、トランジスタと、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記トランジスタのソースまたはドレインの一方は第１の配線に電気的に接続され、
    前記トランジスタのゲートは前記第２のスイッチを介して前記第１の配線と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は負荷と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は前記第３のスイッチを介して第２の配線と電気的に接続され、
    前記トランジスタのゲートは前記第１のスイッチを介して第３の配線と電気的に接続され、
    前記トランジスタのソースまたはドレインの他方は前記容量素子を介して前記トランジスタのゲートと電気的に接続され、
    前記トランジスタは、Ｐチャネル型トランジスタであり、
    前記第１の配線に入力される電位は、Ｖ１又はＶ２の二値であり、
    前記Ｖ１は、前記第２の配線に入力される電位よりも前記トランジスタのしきい値電圧の絶対値分より低い電位であり、
    前記Ｖ２は、前記Ｖ１より低い電位であり、
    前記第１のスイッチ乃至前記第３のスイッチが非道通状態のときのみＶ２の値をとることを特徴とする半導体装置。
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