KR20220148999A

KR20220148999A - 표시 장치 및 그 구동 방법

Info

Publication number: KR20220148999A
Application number: KR1020210056005A
Authority: KR
Inventors: 장재용; 구본용; 이선화; 이수진
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-04-29
Filing date: 2021-04-29
Publication date: 2022-11-08
Also published as: CN115273717A; US11942017B2; US20220351667A1

Abstract

본 발명은 표시 장치 및 그 구동 방법에 관한 것으로서, 입력 데이터를 데이터 신호로 변환하고, 상기 데이터 신호를 출력 라인으로 공급하는 데이터 구동부, 데이터 신호에 기초하여 영상을 표시하는 화소들을 포함하는 표시 패널, 표시 패널에서 출력 라인과 접속되는 트랜지스터들을 포함하며, 출력 라인으로부터의 데이터 신호를 화소들에 연결되는 데이터 라인들로 전달하기 위한 디멀티플렉서(demultiplexer) 및 제어 라인들로 제어 신호들을 공급하여 데이터 신호의 공급 타이밍을 제어하는 타이밍 제어부를 포함하고, 트랜지스터들의 일부는 직렬로 연결되고, 다른 일부는 병렬로 연결된다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD OF THE SAME}

본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.

본 발명이 해결하고자 하는 기술적 과제는 디멀티플렉서에 구비된 트랜지스터의 배열을 가변하여 데드 스페이스(또는, 베젤)를 감소시키기 위함이다.

또한, 실시예가 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 실시 예의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시 장치는 입력 데이터를 데이터 신호로 변환하고, 상기 데이터 신호를 출력 라인으로 공급하는 데이터 구동부, 상기 데이터 신호에 기초하여 영상을 표시하는 화소들을 포함하는 표시 패널, 상기 표시 패널에서 상기 출력 라인과 접속되는 트랜지스터들을 포함하며, 상기 출력 라인으로부터의 상기 데이터 신호를 상기 화소들에 연결되는 데이터 라인들로 전달하기 위한 디멀티플렉서(demultiplexer) 및 제어 라인들로 제어 신호들을 공급하여 상기 데이터 신호의 공급 타이밍을 제어하는 타이밍 제어부를 포함하고, 상기 트랜지스터들의 일부는 직렬로 연결되고, 다른 일부는 병렬로 연결된다.

본 발명의 일 실시예에 따른 상기 디멀티플렉서는, 제1 제어 라인으로 공급되는 제1 제어 신호에 응답하여 상기 데이터 신호를 제1 데이터 라인으로 출력하는 제1 분배부 및 제2 제어 라인으로 공급되는 제2 제어 신호에 응답하여 상기 데이터 신호를 제2 데이터 라인으로 출력하는 제2 분배부를 포함한다.

본 발명의 일 실시예에 따른 상기 제1 분배부는, 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터와 직렬 연결되며, 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터와 병렬 연결되며, 제3 게이트 전극을 포함하는 제3 트랜지스터 및 상기 제3 트랜지스터와 직렬 연결되며, 상기 제2 트랜지스터와 병렬로 연결되고, 제4 게이트 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 내지 제4 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결된다.

본 발명의 일 실시예에 따른 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제1 방향으로 배열되고, 상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제1 방향과 교차하는 제2 방향으로 배열되고, 상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제1 방향으로 배열된다.

본 발명의 일 실시예에 따른 상기 표시 패널은, 베이스 기판 상에 배치되며, 채널 영역을 포함하는 활성 물질층, 상기 활성 물질층 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 제1 도전층, 상기 게이트 절연막 상에 배치되어 상기 제1 도전층을 커버하는 층간 절연막, 상기 층간 절연막 상에 배치되어 컨택홀들을 통해 상기 활성 물질층과 접촉하는 제2 도전층을 포함된다.

본 발명의 일 실시예에 따른 상기 제1 도전층은, 상기 활성 물질층과 중첩하여 상기 제2 방향으로 연장되며, 상기 제1 게이트 전극 및 상기 제3 게이트 전극을 형성하는 제1 부분, 상기 활성 물질층과 중첩하며, 상기 제1 부분과 이격하여 상기 제2 방향으로 연장되고, 상기 제2 게이트 전극 및 상기 제4 게이트 전극을 형성하는 제2 부분 및 상기 활성 물질층과 중첩하지 않으며, 상기 제1 부분의 일 단과 상기 제2 부분의 일 단을 연결하는 제1 연결 부분을 포함한다.

본 발명의 일 실시예에 따른 상기 제1 도전층은, 상기 제1 부분으로부터 상기 제2 방향의 반대 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 제어 라인에 연결되는 제2 연결 부분을 더 포함한다.

본 발명의 일 실시예에 따른 상기 제2 도전층은, 상기 활성 물질층에 중첩하여 제2 방향으로 연장되며, 상기 제1 트랜지스터의 제1 전극 및 상기 제3 트랜지스터의 제1 전극을 형성하는 제1 전극부, 상기 활성 물질층에 중첩하고, 상기 제1 전극부와 이격하여 상기 제2 방향으로 연장되며, 상기 제2 트랜지스터의 제1 전극 및 상기 제4 트랜지스터의 제1 전극을 형성하는 제2 전극부, 상기 제1 전극부 및 상기 제2 전극부 사이에 배치되며, 상기 제2 방향으로 연장되어 제2 컨택홀을 통해 상기 제1 데이터 라인과 연결되는 제3 전극부 및 상기 제1 전극부의 일 단과 상기 제2 전극부의 일 단을 연결하는 제3 연결 부분을 포함한다.

본 발명의 일 실시예에 따른 상기 제3 전극부는 상기 제1 내지 제4 트랜지스터들 각각의 제2 전극을 형성한다.

본 발명의 일 실시예에 따른 상기 제1 도전층은, 제3 컨택홀을 통해 상기 제3 연결 부분에 연결되고, 상기 제2 방향의 반대 방향으로 연장되어 제4 컨택홀을 통해 상기 출력 라인에 전기적으로 연결되는 제4 연결 부분을 포함한다.

본 발명의 일 실시예에 따른 상기 제2 도전층은, 상기 제1 방향으로 연장되며, 상기 제1 컨택홀을 통해서 상기 제2 연결 부분과 연결되는 상기 제1 제어 라인을 형성하고, 상기 제2 도전층은, 상기 제1 방향으로 연장되는 상기 출력 라인을 형성한다.

본 발명의 일 실시예에 따른 상기 제2 분배부는, 제5 게이트 전극을 포함하는 제5 트랜지스터, 상기 제5 트랜지스터와 직렬 연결되며, 제6 게이트 전극을 포함하는 제6 트랜지스터. 상기 제5 트랜지스터와 병렬 연결되며, 제7 게이트 전극을 포함하는 제7 트랜지스터 및 상기 제7 트랜지스터와 직렬 연결되며, 상기 제6 트랜지스터와 병렬로 연결되고, 제8 게이트 전극을 포함하는 제8 트랜지스터를 포함하고, 상기 제5 내지 제8 게이트 전극들은 상기 제2 제어 라인에 전기적으로 연결한다.

본 발명의 일 실시예에 따른 상기 제1 분배부는, 상기 제3 트랜지스터와 병렬 연결되며, 제5 게이트 전극을 포함하는 제5 트랜지스터, 상기 제5 트랜지스터와 직렬 연결되며, 상기 제4 트랜지스터와 병렬 연결되고, 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하고, 상기 제5 및 제6 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결된다.

본 발명의 일 실시예에 따른 상기 제5 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향으로 배열되고, 상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제1 방향으로 배열된다.

본 발명의 일 실시예에 따른 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제2 방향의 반대 방향으로 배열되고, 상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제2 방향과 교차하는 제1 방향으로 배열되고, 상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열되고, 상기 제5 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제1 방향으로 배열되고, 상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열된다.

본 발명의 일 실시예에 따른 상기 제1 분배부는, 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터와 직렬 연결되며, 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터와 병렬 연결되며, 제3 게이트 전극을 포함하는 제3 트랜지스터, 상기 제3 트랜지스터와 직렬 연결되며, 상기 제2 트랜지스터와 병렬로 연결되고, 제4 게이트 전극을 포함하는 제4 트랜지스터, 상기 제4 트랜지스터와 병렬 연결되며, 제5 게이트 전극을 포함하는 제5 트랜지스터, 상기 제5 트랜지스터와 병렬 연결되며, 제6 게이트 전극을 포함하는 제6 트랜지스터를 포함하고, 상기 제1 내지 상기 제6 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결된다.

본 발명의 일 실시예에 따른 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제2 방향의 반대 방향으로 배열되고, 상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제2 방향과 교차하는 제1 방향으로 배열되고, 상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열되고, 상기 제5 트랜지스터는 상기 제4 트랜지스터에 대하여 상기 제1 방향으로 배열되고, 상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제1 방향으로 배열된다.

본 발명의 일 실시예에 따른 상기 표시 패널은, 상기 베이스 기판 상에 배치되는 차광층 및 상기 하부 도전층을 커버하고 상기 베이스 기판과 상기 활성 물질층 사이에 제공되는 버퍼층을 더 포함한다.

본 발명의 일 실시예에 따른 상기 차광층은, 상기 활성 물질층과 중첩하는 영역에서 상기 제1 도전층과 중첩하여 배치된다.

본 발명의 일 실시예에 따른 상기 차광층은, 상기 활성 물질층과 중첩하지 않는 영역에서 상기 제2 도전층과 중첩하여 배치된다.

본 발명에 따른 표시 장치는 디멀티플렉서에 상호 직렬/병렬로 연결된 트랜지스터 배열 구조를 포함함으로써, 베젤(비표시 영역)을 감소시키고 데이터 신호의 손실을 줄여서 영상 품질 개선시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 도 1의 표시 장치에 구비된 디멀티플렉서의 일 예를 나타내는 도면이다.
도 3은 도 2의 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.
도 4는 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다.
도 5a는 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다. 도 5b는 도 5a의 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.
도 6은 도 2의 디멀티플레서의 레이아웃의 일 예를 설명하는 도면이다.
도 7a은 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다. 도 7b는 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.
도 8은 도 2의 디멀티플렉서에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다.
도 9는 도 8의 제1 트랜지스터를 포함하는 디멀티플렉서의 레이아웃을 일 예를 설명하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치가 구비된 스마트 글라스를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치가 구비된 헤드 장착형 디스플레이를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치가 구비된 스마트 와치를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치가 구비된 오토모티브 디스플레이를 나타내는 도면이다.

이하, 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 발명의 개시가 완전하도록 하고, 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 실시 예는 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 실시예를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.

이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.

도 1을 참조하면 본 발명의 일 실시예에서 표시 장치(1)는 타이밍 제어부(10), 데이터 구동부(11), 주사 구동부(12), 화소부(13) 및 디멀티플렉서 블록부(14)를 포함하는 표시 패널(PNL)을 구비할 수 있다.

일 실시예에서, 표시 패널(PNL)은 타이밍 제어부(10), 데이터 구동부(11), 주사 구동부(12) 및 디멀티플렉서 블록부(14) 중 적어도 일부의 구성을 더 포함할 수 있다.

타이밍 제어부(10)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(Vertical synchronization signal, Vsync), 수평 동기 신호(Horizontal synchronization signal, Hsync), 데이터 인에이블 신호(data enable signal), RGB 데이터 등을 포함할 수 있다. 또한 타이밍 제어부(10)는 제1 제어 라인(CLA) 및 제2 제어 라인(CLB)을 통해서 제어 신호를 디멀티플렉서 블록부(14)에 인가하여 데이터 라인들(DL1~DLp)로 데이터 신호의 출력을 제어할 수 있다.

수직 동기 신호는 복수의 펄스들을 포함할 수 있고 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호는 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(Horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 데이터 인에이블 신호는 수평 기간에서 RGB 데이터가 공급됨을 가리킬 수 있다. RGB 데이터는 데이터 인에이블 신호에 대응하여 수평 기간들에서 화소행 단위로 공급될 수 있다. 한 프레임에 대응하는 RGB 데이터를 하나의 입력 이미지라고 할 수 있다.

데이터 구동부(11)는 입력 이미지의 계조들에 대응하는 데이터 신호들(또는, 데이터 전압들)을 화소들로 제공할 수 있다. 예를 들어 데이터 구동부(11)는 클록 신호를 이용하여 계조들을 샘플링하고 계조들에 대응하는 데이터 신호들을 출력 라인들(D1~Dn)에 인가할 수 있다. 이때, n은 0보다 큰 정수일 수 있다.

주사 구동부(12)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(SL1~SLm)에 제공할 주사 신호들을 생성할 수 있다.

화소부(13)를 포함하는 표시 패널(PNL)은 화소(PXij)를 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인(DL1~DLp) 및 주사 라인(SL1~SLm)에 연결될 수 있다. 이때, i 및 j는 0보다 큰 정수일 수 있다. 그리고 p는 n보다 큰 정수이고, m은 0보다 큰 정수일 수 있다. 예를 들어, p는 n의 정수배로 설정될 수 있다.

도시되지 않았지만 표시 장치(1)는 발광 구동부(emission driver)(미도시)를 더 포함할 수도 있다. 발광 구동부는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들에 제공할 발광 신호들을 생성할 수 있다.

만약 표시 장치(1)가 전술한 발광 구동부를 포함한다면 각각의 화소(PXij)는 발광 라인에 연결된 트랜지스터를 더 포함하게 된다. 이러한 트랜지스터는 각 화소(PXij)의 데이터 기입 기간 동안 턴-오프되어 화소(PXij)의 발광을 방지할 수 있다. 이하에서는 발광 구동부가 구비되지 않은 경우를 가정하고 설명한다.

디멀티플렉서 블록부(14)는 n개의 디멀티플렉서들(DMX1 ~ DMXn)을 구비한다. 다시 말해 디멀티플렉서 블록부(14)는 출력 라인들(D1~Dn)과 동일한 개수의 디멀티플렉서(DMX1 ~ DMXn)를 구비하고 각각의 디멀티플렉서(DMX1 ~ DMXn)는 출력 라인들(D1~Dn) 중 어느 하나와 각각 접속된다. 또한, 각각의 디멀티플렉서(DMX1 ~ DMXn)는 데이터 라인들(DL1~DLp)과 접속된다. 예를 들어, 디멀티플렉서(DMX1 ~ DMXn) 각각은 2개의 데이터 라인들과 접속할 수 있다. 이와 같은 디멀티플렉서(DMX1 ~ DMXn)는 데이터 신호를 p개의 데이터 라인들로 공급할 수 있다.

이와 같이 출력 라인들(D1~Dn)으로 공급되는 각각의 데이터 신호를 p개의 데이터 라인들로 공급하게 되면 데이터 구동부(11)에 포함된 출력선의 수가 감소될 수 있다. 또한, 데이터 구동부(11) 내부에 포함된 데이터 직접회로의 수도 감소할 수 있다. 즉, 디멀티플렉서(DMX1 ~ DMXn)를 이용하여 1개의 출력 라인들로 공급되는 데이터 신호들을 p개의 데이터 라인들로 공급함으로써 제조 비용이 절감될 수 있다.

도 2는 도 1의 표시 장치에 구비된 디멀티플렉서의 일 예를 나타내는 도면이다.

도 2를 참조하면 본 발명의 제1 실시예에 따른 디멀티플렉서들(DMX1 ~ DMXn)은 각각 복수의 분배부들을 포함할 수 있다. 분배부들 각각은 트랜지스터들을 포함할 수 있다.

일 실시예에서, 제1 디멀티플렉서(DMX1)는 제1 분배부(161) 및 제2 분배부(164)를 포함할 수 있다. 제2 디멀티플렉서(DMX2)는 제3 분배부(162) 및 제4 분배부(165)를 포함할 수 있다. 제3 디멀티플렉서(DMX3)는 제5 분배부(163) 및 제6 분배부(166)를 포함할 수 있다.

이하, 제1 분배부(161)를 예로 들어 설명하나, 제2 분배부(164), 제3 분배부(162), 제4 분배부(165), 제5 분배부(163), 및 제6 분배부(166)의 구성은 제1 분배부(161)의 구성과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략하기로 한다.

제1 분배부(161)는 제1 제어 라인(CLA)으로 공급되는 제1 제어 신호에 응답하여 데이터 신호를 제1 데이터 라인(DL1)으로 출력할 수 있다. 제2 분배부(164)는 제2 제어 라인(CLB)으로 공급되는 제2 제어 신호에 응답하여 데이터 신호를 제4 데이터 라인(DL4)으로 출력할 수 있다.

일 실시예에서, 제1 분배부(161)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)를 포함할 수 있다. 또한, 일 실시예에서 제2 분배부(164)는 제13 내지 제16 트랜지스터(M13, M14, M15, M16)를 포함할 수 있다.

일 실시예에서, 제3 분배부(162)는 제5 내지 제8 트랜지스터(M5, M6, M7, M8)를 포함할 수 있다. 또한, 일 실시예에서 제4 분배부(165)는 제17 내지 제20 트랜지스터(M17, M18, M19, M20)를 포함할 수 있다.

일 실시예에서, 제5 분배부(163) 는 제9 내지 제12 트랜지스터(M9, M10, M11, M12)를 포함할 수 있다. 또한, 일 실시예에서 제6 분배부(166)는 제21 내지 제24 트랜지스터(M21, M22, M23, M24)를 포함할 수 있다.

일 실시예에서, 제1 분배부(161) 에 포함된 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 게이트 전극들은 제1 제어 라인(CLA)에 연결되고, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 제1 전극들(또는, 소스 전극들)은 제1 출력 라인(D1)에 연결되며, 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 제2 전극들(또는, 드레인 전극들)은 제1 데이터 라인(DL1)에 연결된다.

또한, 제2 분배부(164)에 포함된 제13 내지 제16 트랜지스터(M13, M14, M15, M16)의 게이트 전극들은 제2 제어 라인(CLB)에 연결되고, 제1 전극들은 제1 출력 라인(D1)에 연결되며, 제2 전극들은 제4 데이터 라인(DL4)에 연결된다.

또한, 제3 분배부(162)에 포함된 제5 내지 제8 트랜지스터(M5, M6, M7, M8)의 게이트 전극은 제1 제어 라인(CLA)에 연결되고, 제1 전극은 제2 출력 라인(D2)에 연결되고, 제2 전극은 제2 데이터 라인(DL2)에 연결된다.

또한, 제4 분배부(165)에 포함된 제17 내지 제20 트랜지스터(M17, M18, M19, M20)의 게이트 전극은 제2 제어 라인(CLB)에 연결되고, 제1 전극은 제2 출력 라인(D2)에 연결되고, 제2 전극은 제5 데이터 라인(DL5)에 연결된다.

또한, 제5 분배부(163)에 포함된 제9 내지 제12 트랜지스터(M9. M10, M11, M12)의 게이트 전극은 제1 제어 라인(CLA)에 연결되고 제1 전극은 제3 출력 라인(D3)에 연결되고 제2 전극은 제3 데이터 라인(DL3)에 연결된다.

또한, 제6 분배부(166)에 포함된 제21 내지 제24 트랜지스터(M21, M22, M23, M24)의 게이트 전극은 제2 제어 라인(CLB)에 연결되고 제1 전극은 제3 출력 라인(D3)에 연결되고 제2 전극은 제6 데이터 라인(DL6)에 연결된다.

일 실시예에서 도 2에는 제1 디멀티플렉서(DMX1) 내지 제3 디멀티플렉서(DMX3) 만을 도시하였지만 n개의 디멀티플렉서(DMX) 각각에 대해서도 동일하게 출력 라인 및 데이터 라인에 연결되므로 설명은 생략하기로 한다.

일 실시예에서 제1 분배부(161)에 포함된 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 직렬로 연결될 수 있다. 그리고 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 직렬로 연결될 수 있다. 이때, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)와 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 서로 병렬로 연결될 수 있다.

일 실시예에서 제2 분배부(164)에 포함된 제13 트랜지스터(M13)와 제14 트랜지스터(M14)는 직렬로 연결될 수 있다. 그리고 제15 트랜지스터(M15)와 제16 트랜지스터(M16)는 직렬로 연결될 수 있다. 이때, 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)와 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)는 서로 병렬로 연결될 수 있다.

제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 턴-온 기간과 제13 내지 제16 트랜지스터(M13, M14, M15, M16)의 턴-온 기간은 중첩되지 않을 수 있다. 타이밍 제어부(10)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4) 및 제13 내지 제16 트랜지스터(M13, M14, M15, M16)가 교번적으로 턴-온되도록 제1 제어 라인(CLA) 및 제2 제어 라인(CLB)로 턴-온 레벨의 제어 신호들을 제공할 수 있다.

화소부(13)는 배열된 화소들(PX11, PX12 ~ PXm1, PXm2)을 포함할 수 있다. 제1 주사 라인(SL1)에는 화소들(PX11, PX12, PX13, PX14, PX15, PX16, ... )이 연결될 수 있다. 화소들(PX11, PX12, PX13, PX14, PX15, PX16, ... )은 각각 서로 다른 데이터 라인들(DL1, DL2, DL3, DL4, DL5, DL6, ... )에 연결될 수 있다.

또한, 제m 주사 라인(SLm)에는 화소들(PXm1, PXm2, PXm3, PXm4, PXm5, PXm6)이 연결될 수 있다. 화소들(PXm1, PXm2, PXm3, PXm4, PXm5, PXm6)은 각각 서로 다른 데이터 라인들(DL1, DL2, DL3, DL4, DL5, DL6, ... )에 연결될 수 있다.

제1 화소열(PR1)은 제1 데이터 라인(DL1)에 연결되며 화소(PX11, ... , PXm1)를 포함할 수 있다. 제2 화소열(PR2)은 제2 데이터 라인(DL2)에 연결되며 화소들(PX12, ... , PXm2)을 포함할 수 있다. 제3 화소열(PR3)은 제3 데이터 라인(DL3)에 연결되며 화소들(PX13, ... ,PXm3)을 포함할 수 있다. 제4 화소열(PR4)은 제4 데이터 라인(DL4)에 연결되며 화소들(PX14, ... , PXm4)을 포함할 수 있다. 제5 화소열(PR5)은 제5 데이터 라인(DL5)에 연결되며 화소들(PX15, ... ,PXm5)을 포함할 수 있다.

제1 제어 라인(CLA)으로 제1 제어 신호가 공급되면, 제1 분배부(161), 제3 분배부(162), 제5 분배부(163)의 트랜지스터들이 턴-온되며, 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3)으로 데이터 신호들이 공급될 수 있다. 이때, 데이터 신호들은 각각 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3)에 형성된 커패시터들(미도시)에 충전될 수 있다.

제2 제어 라인(CLB)으로 제2 제어 신호가 공급되면, 제2 분배부(164), 제4 분배부(165), 제6 분배부(166)의 트랜지스터들이 턴-온되며, 제4 데이터 라인(DL4), 제5 데이터 라인(DL5), 제6 데이터 라인(DL6)으로 데이터 신호들이 공급된다. 데이터 신호들은 각각 제4 데이터 라인(DL4), 제5 데이터 라인(DL5), 제6 데이터 라인(DL6)에 형성된 커패시터들에 충전될 수 있다.

이후, 소정의 주사 라인(예를 들어, 제1 주사 라인(SL1)으로 주사 신호가 공급되면, 커패시터들에 충전된 데이터 신호들은 각각 제1 주사 라인(SL1)에 연결된 화소들(PX11, PX12, PX13, PX14, PX15, PX16, ... )로 기입될 수 있다.

도 3은 도 2의 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.

이하 도 3에서는 제1 트랜지스터(M1)를 예로 들어 설명하나, 제2 내지 제24 트랜지스터(M2, M3, M4, M5, M6, M7, M8, M9, M10, M11, M12, M13, M14, M15, M16, M17, M18, M19, M20, M21, M22, M23, M24)의 구조는 제1 트랜지스터(M1)와 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다. 또한, 설명의 편의를 위해 도 3에서는 제1 트랜지스터(M1) 기판의 모든 구성을 도시하지는 않았으며 일부 구성만 도시하고 있다.

도 3을 참조하면, 제1 트랜지스터(M1)를 포함하는 표시 패널(PNL)은 베이스 기판(110), 버퍼층(115), 활성 물질층(126), 게이트 절연막(150), 제1 도전층(OR1) 및 제2 도전층(OR2)을 포함할 수 있다.

베이스 기판(110)은 절연 기판일 수 있다. 베이스 기판(110)은 유리, 석영, 또는 고분자 수지의 절연 물질로 이루어질 수 있다. 또한, 베이스 기판(110)은 리자드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.

버퍼층(115)은 베이스 기판(110) 상에 배치된다. 이때, 버퍼층(115)은 베이스 기판(110)을 전면적으로 덮도록 배치될 수 있다. 버퍼층(115)은 불순물 이온이 확산되는 것을 방지하며 표면 평탄화 기능을 수행할 수 있다. 또한 버퍼층(115)은 활성 물질층(126)과 베이스 기판(110)을 상호 절연시킬 수 있다.

버퍼층(115) 상에는 반도체층이 배치된다. 반도체층은 제1 트랜지스터(M1)를 포함하는 트랜지스터들의 활성 물질층(126)을 포함할 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다.

활성 물질층(126)은 제1 도핑 영역(126a), 제2 도핑 영역(126b) 및 채널 영역(126c)을 포함할 수 있다. 채널 영역(126c)은 제1 도핑 영역(126a)과 제2 도핑 영역(126b) 사이에 배치될 수 있다. 활성 물질층(126)은 다결정 실리콘을 포함할 수 있다. 다른 예로, 활성 물질층(126)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 제1 도핑 영역(126a), 제2 도핑 영역(126b)은 활성 물질층(126)의 일부 영역이 불순물로 도핑된 영역일 수 있다. 다만, 이에 제한되지 않는다.

다만, 활성 물질층(126) 이 반드시 상술한 바에 제한되는 것은 아니다. 예시적인 실시예에서, 활성 물질층(126) 은 산화물 반도체를 포함할 수도 있다. 이 경우, 제1 도핑 영역(126a) 은 제1 도체화 영역일 수 있고, 제2 도핑 영역(126b)은 제2 도체화 영역일 수 있다. 활성 물질층(126) 이 산화물 반도체를 포함하는 경우, 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다.

일 실시예에서 반도체층 상에는 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 반도체층을 포함하여 버퍼층(115)을 전면적으로 덮도록 배치될 수 있다.

게이트 절연막(150) 상에는 제1 도전층(OR1)이 배치된다. 제1 도전층(OR1)은 게이트 절연막(150) 상에서 활성 물질층(126)에 중첩하는 게이트 전극을 포함할 수 있다. 게이트 전극은 활성 물질층(126)의 채널 영역(126c)과 중첩할 수 있다.

일 실시예에서, 제1 도전층(OR1)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다. 또한, 제1 도전층(OR1)은 단일층 또는 금속들 및 합금들 중 2 이상 물질이 적층된 다중층으로 형성될 수 있다.

일 실시예에서 제1 도전층(OR1) 상에는 층간 절연막(170)이 배치된다. 이때, 층간 절연막(170)은 제1 도전층(OR1)을 커버할 수 있다. 층간 절연막(170)은 제1 도전층(OR1)과 그 위에 배치되는 다른 층들 사이의 절연막 기능을 수행할 수 있다. 또한, 층간 절연막(170)은 유기 절연 물질을 포함하고 표면 평탄화 기능을 수행할 수도 있다.

층간 절연막(170) 상에는 제2 도전층(OR2)이 배치된다. 제2 도전층(OR2)은 제1 트랜지스터(M1)의 소스 전극과 드레인 전극을 포함할 수 있다. 일 실시예에서, 제2 도전층(OR2)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.

소스 전극과 드레인 전극은 층간 절연막(170)과 게이트 절연막(150)을 관통하는 컨택홀들(Cth)을 통해 활성 물질층(126)의 제1 도핑 영역(126a) 및 제2 도핑 영역(126b)과 각각 접촉될 수 있다.

일 실시예에서 제2 도전층(OR2) 상에는 보호막(180)이 배치될 수 있다. 보호막(180)은 제2 도전층(OR2)을 커버하며, 층간 절연막(170) 상에 전면적으로 배치될 수 있다. 즉, 보호막(180)은 소스 전극, 드레인 전극을 덮도록 배치될 수 있다.

도 4는 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다.

도 3 및 도 4를 참조하면, 제1 디멀티플렉서(DMX1)는 제1 분배부(161) 및 제2 분배부(164)를 포함할 수 있다.

일 실시예에서, 제1 분배부(161)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)를 포함하고, 제2 분배부(164)는 제13 내지 제16 트랜지스터(M13, M14, M15, M16)을 포함할 수 있다.

일 실시예에서, 제2 트랜지스터(M2)는 제1 트랜지스터(M1)에 대하여 제1 방향(DR1)에 배치되고, 제4 트랜지스터(M4)는 제3 트랜지스터(M3)에 대하여 제1 방향(DR1)에 배치된다. 그리고 제3 트랜지스터(M3)는 제1 트랜지스터(M1)에 대하여 제2 방향(DR2)에 배치되고, 제4 트랜지스터(M4)는 제2 트랜지스터(M2)에 대하여 제2 방향(DR2)에 배치될 수 있다. 이때, 제1 방향(DR1)과 제2 방향(DR2)은 실질적으로 직교할 수 있다.

일 실시예에서, 제1 도전층(OR1)은 제1 부분(po1), 제2 부분(po2), 제1 연결 부분(copo1), 제2 연결 부분(copo2), 및 제4 연결 부분(copo4)을 포함할 수 있다.

제1 부분(po1)은 활성 물질층(126)과 중첩하며, 제2 방향(DR2)으로 연장되는 형태로 제공될 수 있다. 제1 부분(po1)은 제1 게이트 전극(g1) 및 제3 게이트 전극(g3)을 포함(형성)할 수 있다.

제2 부분(po2)은 활성 물질층(126)과 중첩하며, 제1 부분(po1)과 이격하여 제2 방향(DR2)으로 연장될 수 있다. 제2 부분(po2)은 제2 게이트 전극(g2) 및 제4 게이트 전극(g4)을 포함할 수 있다.

제1 연결 부분(copo1)은 활성 물질층(126)과 중첩하지 않으며, 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 부분(copo1)은 제1 부분(po1)의 일단과 제2 부분(po2)의 일단을 연결할 수 있다.

제2 연결 부분(copo2)은 제1 부분(po1)으로부터 제2 방향(DR2)의 반대 방향으로 연장되고 제1 컨택홀(cth1)을 통해 제1 제어 라인(CLA)과 연결될 수 있다.

제4 연결 부분(copo4)은 제1 전극부(po3)으로부터 제2 방향(DR2)의 반대 방향으로 연장되고 제3 컨택홀(cth3)을 통해 제3 연결 부분(copo3)에 연결되고 제4 컨택홀(cth4)을 통해 제1 출력 라인(D1)에 연결될 수 있다.

일 실시예에서, 제2 도전층(OR2)은 제1 전극부(po3), 제2 전극부(po4), 제3 전극부(po5), 및 제3 연결 부분(copo3)을 포함할 수 있다.

제1 전극부(po3)는 활성 물질층(126)과 중첩하고 제2 방향(DR2)으로 연장될 수 있다. 제1 전극부(po3)는 제1 트랜지스터(M1)의 제1 전극(s1, 예를 들어, 소스 전극) 및 제3 트랜지스터(M3)의 제1 전극(s3, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제1 전극부(po3)는 소정의 컨택홀 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제2 전극부(po4)는 활성 물질층(126)과 중첩하고 제2 방향(DR2)으로 연장될 수 있다. 제2 전극부(po4)는 제2 트랜지스터(M2)의 제1 전극(s2, 소스 전극) 및 제4 트랜지스터(M4)의 제1 전극(s4, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제2 전극부(po4)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제3 전극부(po5)는 활성 물질층(126)과 중첩하고 제1 전극부(po3) 및 제2 전극부(po4)의 사이에 배치된다. 또한, 제3 전극부(po5)는 제2 방향(DR2)으로 연장되어 제2 컨택홀(cth2)을 통해 제1 데이터 라인(DL1)과 연결된다. 도시되진 않았으나 제3 전극부(po5)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제2 도핑 영역(126b)과 연결될 수 있다. 제3 전극부(po5)는 제1 내지 제4 트랜지스터(M1, M2, M3, M4)의 제2 전극(dr1, dr2, dr3, dr4, 또는 드레인 전극)을 형성할 수 있다.

제3 연결 부분(copo3)은 제1 방향(DR1)으로 연장되며 제1 전극부(po3)의 일단과 제2 전극부(po4)의 일단을 연결할 수 있다.

제1 제어 라인(CLA)은 제1 방향(DR1)으로 연장되며 제1 컨택홀(cth1)을 통해서 제2 연결 부분(copo2)과 연결되고 제1 데이터 라인(DL1)은 제2 방향(DR2)으로 연장되며 제2 컨택홀(cth2)을 통해서 제3 전극부(po5)와 연결된다.

일 실시예에서, 제1 도전층(OR1)은 제1 데이터 라인(DL1)을 더 포함할 수 있다. 제1 데이터 라인(DL1)은 제2 방향(DR2)으로 연장되어 제2 컨택홀(cth2)을 통해 제3 전극부(po5)와 연결될 수 있다.

일 실시예에서, 제2 도전층(OR2)은 제1 제어 라인(CLA) 및 제1 출력 라인(D1)을 더 포함할 수 있다. 제1 제어 라인(CLA)은 제1 방향(DR1)으로 연장되며 제1 컨택홀(cth1)을 통해서 제2 연결 부분(copo2)과 연결될 수 있다. 제1 출력 라인(D1)은 제1 방향(DR1)으로 연장되며 제4 컨택홀(cth4)을 통해 제4 연결 부분(copo4)과 연결될 수 있다.

활성 물질층(126), 제1 도전층(OR1), 및 제2 도전층(OR2)에 의해 제2 분배부(164)가 더 형성될 수 있다.

일 실시예에서, 제1 도전층(OR1)은 제3 부분(po6), 제4 부분(po7), 제5 연결 부분(copo5), 제6 연결 부분(copo6) 및 제8 연결 부분(copo8)을 더 포함할 수 있다.

제3 부분(po6)은 활성 물질층(126)과 중첩하며, 제2 방향(DR2)으로 연장되는 형태로 제공될 수 있다. 제3 부분(po6)은 제13 게이트 전극(g13) 및 제15 게이트 전극(g15)을 포함(형성)할 수 있다.

제4 부분(po7)은 활성 물질층(126)과 중첩하며, 제3 부분(po6)과 이격하여 제2 방향(DR2)으로 연장될 수 있다. 제4 부분(po7)은 제14 게이트 전극(g14) 및 제16 게이트 전극(g16)을 포함할 수 있다.

제5 연결 부분(copo5)은 활성 물질층(126)과 중첩하지 않으며, 제1 방향(DR1)으로 연장될 수 있다. 제5 연결 부분(copo5)은 제3 부분(po6)의 일단과 제4 부분(po7)의 일단을 연결할 수 있다.

제6 연결 부분(copo6)은 제3 부분(po6)으로부터 제2 방향(DR2)의 반대 방향으로 연장되고 제6 컨택홀(cth6)을 통해 제2 제어 라인(CLB)과 연결될 수 있다.

제8 연결 부분(copo8)은 제4 부분(po7)으로부터 제2 방향(DR2)의 반대 방향으로 연장되고 제7 컨택홀(cth7)을 통해 제7 연결 부분(copo7)에 연결되고 제8 컨택홀(cth8)을 통해 제1 출력 라인(D1)에 연결될 수 있다.

일 실시예에서, 제2 도전층(OR2)은 제5 전극부(po8), 제6 전극부(po9), 제7 전극부(po10), 및 제7 연결 부분(copo7)을 더 포함할 수 있다.

제5 전극부(po8)는 활성 물질층(126)과 중첩하고 제2 방향(DR2)으로 연장될 수 있다. 제3 전극부(po5)는 제13 트랜지스터(M13)의 제1 전극(s13, 예를 들어, 소스 전극) 및 제15 트랜지스터(M15)의 제1 전극(s15, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제5 전극부(po8)는 소정의 컨택홀 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제6 전극부(po9)는 활성 물질층(126)과 중첩하고 제2 방향(DR2)으로 연장될 수 있다. 제6 전극부(po9)는 제14 트랜지스터(M14)의 제1 전극(s14, 소스 전극) 및 제16 트랜지스터(M16)의 제1 전극(s16, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제6 전극부(po9)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제7 전극부(po10)는 활성 물질층(126)과 중첩하고 제5 전극부(po8) 및 제6 전극부(po9)의 사이에 배치된다. 또한, 제7 전극부(po10)는 제2 방향(DR2)으로 연장되어 제5 컨택홀(cth5)을 통해 제4 데이터 라인(DL4)과 연결된다. 도시되진 않았으나 제7 전극부(po10)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제2 도핑 영역(126b)과 연결될 수 있다.

제7 연결 부분(copo7)은 제1 방향(DR1)으로 연장되며 제5 전극부(po8)의 일단과 제6 전극부(po9)의 일단을 연결할 수 있다.

제1 제어 라인(CLA)은 제1 방향(DR1)으로 연장되며 제6 컨택홀(cth6)을 통해서 제6 연결 부분(copo6)과 연결되고 제4 데이터 라인(DL4)은 제2 방향(DR2)으로 연장되며 제5 컨택홀(cth5)을 통해서 제7 전극부(po10)와 연결된다.

일 실시예에서, 제1 도전층(OR1)은 제4 데이터 라인(DL4)을 더 포함할 수 있다. 제4 데이터 라인(DL4)은 제2 방향(DR2)으로 연장되어 제5 컨택홀(cth5)을 토해 제7 전극부(po10)와 연결될 수 있다.

일 실시예에서, 제2 도전층(OR2)은 제2 제어 라인(CLB), 및 제1 출력 라인(D1)을 더 포함할 수 있다. 제2 제어 라인(CLB)은 제1 방향(DR1)으로 연장되며 제6 컨택홀(cth6)을 통해 제6 연결 부분(copo6)과 연결될 수 있다. 제1 출력 라인(D1)은 제1 방향(DR1)으로 연장되며 제8 컨택홀(cth8)을 통해 제8 연결 부분(copo8)과 연결될 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 디멀티플렉서에 상호 직렬/병렬로 연결된 트랜지스터 배열 구조를 포함함으로써, 데드 스페이스를 감소시키고 트랜지스터 직/병렬 연결 구조에 따른 데이터 신호 loss 개선에 의한 영상 품질 개선 효과가 있다.

도 5a는 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다. 도 5b는 도 5a의 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.

이하 도 5a 및 도 5b를 참조하여 제1 분배부(161)를 일 예로 들어 설명한다. 제2 내지 제6 분배부(164, 162, 165, 163, 166)는 제1 분배부(161)와 동일하게 설명될 수 있으므로 중복된 설명은 생략한다.

도 5a 및 도 5b에서는 도 2, 도 3, 및 도 4를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 5a 및 도 5b의 제1 분배부(161)는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 구성을 제외하면, 도 4의 제1 분배부와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 5a 및 도 5b를 참조하면, 제1 분배부(161)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)을 포함할 수 있다.

제5 트랜지스터(M5)는 제3 트랜지스터(M3)와 병렬 연결되며 제5 게이트 전극(g5)을 포함한다. 제5 트랜지스터(M5)는 제3 트랜지스터(M3)에 대해서 제2 방향(DR2)에 배치된다.

제6 트랜지스터(M6)는 제5 트랜지스터(M5)와 직렬 연결되며 제4 트랜지스터(M4)와 병렬 연결되고 제6 게이트 전극(g6)을 포함한다. 제6 트랜지스터(M6)는 제4 트랜지스터(M4)에 대하여 제2 방향(DR2)에 배치되고, 제5 트랜지스터(M5)에 대하여 제1 방향(DR1)에 배치된다.

제1 도전층(OR1)은 제1 부분(po1), 제2 부분(po2), 제1 연결 부분(copo1), 제2 연결 부분(copo2), 및 제4 연결 부분(copo4)을 포함할 수 있다.

제1 부분(po1)은 활성 물질층(126)과 중첩하며, 제2 방향(DR2)으로 연장되는 형태로 제공될 수 있다. 제1 부분(po1)은 제1 게이트 전극(g1), 제3 게이트 전극(g3), 및 제5 게이트 전극(g5)을 포함(형성)할 수 있다.

제2 부분(po2)은 활성 물질층(126)과 중첩하며, 제1 부분(po1)과 이격하여 제2 방향(DR2)으로 연장될 수 있다. 제2 부분(po2)은 제2 게이트 전극(g2), 제4 게이트 전극(g4), 및 제6 게이트 전극(g6)을 포함할 수 있다.

제1 전극부(po3)는 활성 물질층(126)과 중첩하고, 제2 방향(DR2)으로 연장될 수 있다. 제1 전극부(po3)는 제1 트랜지스터(M1)의 제1 전극(s1, 예를 들어, 소스 전극), 제3 트랜지스터(M3)의 제1 전극(s3, 소스 전극), 및 제5 트랜지스터(M5)의 제1 전극(s5)을 형성할 수 있다. 도시되진 않았으나, 제1 전극부(po3)는 소정의 컨택홀 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제2 전극부(po4)는 활성 물질층(126)과 중첩하고, 제2 방향(DR2)으로 연장될 수 있다. 제2 전극부(po4)는 제2 트랜지스터(M2)의 제1 전극(s2, 소스 전극), 제4 트랜지스터(M4)의 제1 전극(s4, 소스 전극), 및 제6 트랜지스터(M6)의 제1 전극(s6)을 형성할 수 있다. 도시되진 않았으나, 제2 전극부(po4)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제3 전극부(po5)는 활성 물질층(126)과 중첩하고, 제1 전극부(po3) 및 제2 전극부(po4)의 사이에 배치된다. 또한, 제3 전극부(po5)는 제2 방향(DR2)으로 연장되어 제2 컨택홀(cth2)을 통해 제1 데이터 라인(DL1)과 연결된다. 도시되진 않았으나 제3 전극부(po5)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제2 도핑 영역(126b)과 연결될 수 있다. 제3 전극부(po5)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 제2 전극(dr1, dr2, dr3, dr4, dr5, dr6 또는 드레인 전극)을 형성할 수 있다.

일 실시예에서 제1 제어 라인(CLA)을 통해서 제1 제어 신호가 인가되는 경우, 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 게이트 전극(g1, g2, g3, g4, g5, g6)에 인가될 수 있다. 이때, 턴-온 레벨의 제1 제어 신호가 인가되는 경우 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)는 턴-온 상태가 될 수 있다.

또한, 제1 데이터 신호가 제1 출력 라인(D1)을 통해서 인가되는 경우 제1 데이터 신호는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 소스 전극(s1, s2, s3, s4, s5, s6)으로 인가될 수 있다. 이때, 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 소스 전극(s1, s2, s3, s4, s5, s6)으로 인가된 제1 데이터 신호는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 드레인 전극(dr1, dr2, dr3, dr4, dr5, dr6)을 경유하여 제1 데이터 라인(DL1)에 인가될 수 있다.

본 발명의 도 5a 및 도 5b에 따른 디멀티플렉서는 디멀티플렉서 각각에 구비된 트랜지스터를 3열로 배열하여 데이터 신호 loss가 개선되어 영상 품질 개선의 효과가 있다.

도 6은 도 2의 디멀티플레서의 레이아웃의 일 예를 설명하는 도면이다.

이하 도 6은 제1 분배부(161)를 일 예로 들어 설명한다. 제2 내지 제6 분배부(164, 162, 165, 163, 166)는 제1 분배부(161)와 동일하게 설명될 수 있으므로 중복된 설명은 생략한다. 또한, 도 5a를 참조하여 설명된 디멀티플렉서와 동일한 부분에 대한 설명은 생략하기로 한다.

도 6에서는 도 5a 및 도 5b를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다. 또한, 도 6의 제1 분배부(161)는 도 5a의 제1 분배부와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.

도 6을 참조하면, 제1 분배부(161)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)을 포함할 수 있다.

제1 부분(po1)은 활성 물질층(126)과 중첩하며, 제1 방향(DR1)으로 연장되는 형태로 제공될 수 있다. 제1 부분(po1)은 제1 게이트 전극(g1), 제3 게이트 전극(g3), 및 제5 게이트 전극(g5)을 포함(형성)할 수 있다.

제2 부분(po2)은 활성 물질층(126)과 중첩하며, 제1 부분(po1)과 이격하여 제1 방향(DR1)으로 연장될 수 있다. 제2 부분(po2)은 제2 게이트 전극(g2), 제4 게이트 전극(g4), 및 제6 게이트 전극(g6)을 포함할 수 있다.

즉, 제1 트랜지스터(M1), 제3 트랜지스터(M3), 제5 트랜지스터(M5)의 게이트 전극(g1, g3, g5)과 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제6 트랜지스터(M6)의 게이트 전극(g2, g4, g6)은 제1 방향(DR1)을 기준으로 서로 대칭일 수 있다.

제1 전극부(po3)는 활성 물질층(126)과 중첩하고 제1 방향(DR1)으로 연장될 수 있다. 제1 전극부(po3)는 제1 트랜지스터(M1)의 제1 전극(s1, 예를 들어, 소스 전극), 제3 트랜지스터(M3)의 제1 전극(s3, 소스 전극), 및 제5 트랜지스터(M5)의 제1 전극(s5)을 형성할 수 있다. 도시되진 않았으나, 제1 전극부(po3)는 소정의 컨택홀 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제2 전극부(po4)는 활성 물질층(126)과 중첩하고 제1 방향(DR1)으로 연장될 수 있다. 제2 전극부(po4)는 제2 트랜지스터(M2)의 제1 전극(s2, 소스 전극), 제4 트랜지스터(M4)의 제1 전극(s4, 소스 전극), 및 제6 트랜지스터(M6)의 제1 전극(s6)을 형성할 수 있다. 도시되진 않았으나, 제2 전극부(po4)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제3 전극부(po5)는 활성 물질층(126)과 중첩하고 제1 전극부(po3) 및 제2 전극부(po4)의 사이에 배치된다. 또한, 제3 전극부(po5)는 제1 방향(DR1)으로 연장되어 제2 컨택홀(cth2)을 통해 제1 데이터 라인(DL1)과 연결된다. 도시되진 않았으나, 제3 전극부(po5)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제2 도핑 영역(126b)과 연결될 수 있다. 제3 전극부(po5)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 제2 전극(dr1, dr2, dr3, dr4, dr5, dr6 또는 드레인 전극)을 형성할 수 있다.

본 발명의 도 6의 실시예에 따르면 도 5a의 실시예에 따른 디멀티플렉서와 비교하여 디멀티플렉서에 구비된 트랜지스터들이 약 90도 회전된 형태를 가질 수 있다. 따라서, 표시 패널의 제1 방향(DR1)으로의 데드 스페이스(또는, 베젤)를 감소시켜 디멀티플렉서를 집적화 할 수 있다.

도 7a은 도 2의 디멀티플렉서의 레이아웃의 일 예를 설명하는 도면이다. 도 7b는 디멀티플렉서에 포함되는 트랜지스터의 일 예를 나타내는 단면도이다.

도 7a 및 도 7b에서는 도 2, 도 3, 도 4, 도 5a, 도 5b를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.

도 7a 및 도 7b를 참조하면, 제1 분배부(161)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)을 포함할 수 있다.

제5 트랜지스터(M5)는 제3 트랜지스터(M3)와 직렬 연결되며 제5 게이트 전극(g5)을 포함한다. 제5 트랜지스터(M5)는 제3 트랜지스터(M3)에 대해서 제1 방향(DR1)에 배치된다.

제6 트랜지스터(M6)는 제5 트랜지스터(M5)와 직렬 연결되며, 제6 게이트 전극(g6)을 포함한다. 제6 트랜지스터(M6)는 제5 트랜지스터(M5)에 대하여 제1 방향(DR1)에 배치된다.

제1 부분(po1)은 활성 물질층(126)과 중첩하며, 제1 방향(DR1)으로 연장되는 형태로 제공될 수 있다. 제1 부분(po1)은 제1 게이트 전극(g1), 및 제3 게이트 전극(g3)을 포함(형성)할 수 있다.

제2 부분(po2)은 활성 물질층(126)과 중첩하며, 제1 부분(po1)과 이격하여 제1 방향(DR1)으로 연장될 수 있다. 제2 부분(po2)은 제2 게이트 전극(g2), 제4 게이트 전극(g4), 제5 게이트 전극(g5) 및 제6 게이트 전극(g6)을 포함할 수 있다.

제1 전극부(po3)는 활성 물질층(126)과 중첩하고 제1 방향(DR1)으로 연장될 수 있다. 제1 전극부(po3)는 제1 트랜지스터(M1)의 제1 전극(s1, 예를 들어, 소스 전극), 및 제3 트랜지스터(M3)의 제1 전극(s3, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제1 전극부(po3)는 소정의 컨택홀 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제2 전극부(po4)는 활성 물질층(126)과 중첩하고 제1 방향(DR1)으로 연장될 수 있다. 제2 전극부(po4)는 제2 트랜지스터(M2)의 제1 전극(s2, 소스 전극), 제4 트랜지스터(M4)의 제1 전극(s4, 소스 전극), 제5 트랜지스터(M5)의 제1 전극(s5, 소스 전극) 및 제6 트랜지스터(M6)의 제1 전극(s6, 소스 전극)을 형성할 수 있다. 도시되진 않았으나, 제2 전극부(po4)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제1 도핑 영역(126a)과 연결될 수 있다.

제3 전극부(po5)는 활성 물질층(126)과 중첩하고 제1 전극부(po3) 및 제2 전극부(po4)의 사이에 배치된다. 또한, 제3 전극부(po5)는 제1 방향(DR1)으로 연장되어 제2 컨택홀(cth2)을 통해 제1 데이터 라인(DL1)과 연결된다. 도시되진 않았으나 제3 전극부(po5)는 소정의 컨택홀을 통해 하부의 활성 물질층(126)의 제2 도핑 영역(126b)과 연결될 수 있다. 제3 전극부(po5)는 제1 내지 제6 트랜지스터(M1, M2, M3, M4, M5, M6)의 제2 전극(dr1, dr2, dr3, dr4, dr5, dr6 또는 드레인 전극)을 형성할 수 있다.

본 발명의 도 7a 및 도 7b의 실시예에 따르면 도 6의 실시예와 비교하여 제1 분배부(161)는 제1 방향(DR1)을 기준으로 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)의 게이트 전극(g1, g3)과 제2 트랜지스터(M2), 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 게이트 전극(g2, g4, g5, g6)이 비대칭인 형태를 가질 수 있다. 따라서 표시 패널의 제1 방향(DR1)으로의 데드 스페이스(또는, 베젤)를 감소시켜 디멀티플렉서를 집적화 할 수 있다.

도 8은 도 2의 디멀티플렉서에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다. 도 9는 도 8의 제1 트랜지스터를 포함하는 디멀티플렉서의 레이아웃을 일 예를 설명하는 도면이다. 이하 도 3과 중복된 설명은 생략하기로 한다.

도 8을 참조하면, 제1 트랜지스터(M1)를 포함하는 표시 패널(PNL)은 베이스 기판(110), 버퍼층(115), 활성 물질층(126), 게이트 절연막(150), 제1 도전층(OR1), 제2 도전층(OR2), 및 차광층(BML)을 포함할 수 있다.

일 실시예에서, 차광층(BML)은 베이스 기판(110) 상에 배치될 수 있다. 차광층(BML)은 각각 제1 트랜지스터(M1)의 활성 물질층(126)과 중첩하도록 배치된다. 차광층(BML1)은 광을 차단하는 재료를 포함하여 활성 물질층(126)에 광이 입사되는 것을 방지할 수 있다. 일 예로 활성 물질층(126)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.

버퍼층(115)은 차광층(BML)과 베이스 기판(110) 상에 배치된다. 버퍼층(115)은 차광층(BML)을 포함하여 베이스 기판(110)을 전면적으로 덮도록 배치될 수 있다. 버퍼층(115) 상에는 반도체층이 배치된다.

활성 물질층(126)은 버퍼층(115) 상에 배치될 수 있다.

도 8의 실시예에 따른 디멀티플렉서는 버퍼층(115)에 차광층(BML)을 포함하는 점에서 도 3의 디멀티플렉서와 차이가 있다.

도 9의 실시예에 따른 제1 분배부(161)에 대한 설명은 도 7a의 실시예의 제1 분배부(161)와 비교하여 차광층(BML)을 추가적으로 포함하는 점을 제외하고 동일하므로 설명은 생략하기로 한다.

도 10은 본 발명의 일 실시예에 따른 표시 장치가 구비된 스마트 글라스를 나타내는 도면이다.

도 10을 참조하면 일 실시예에 따른 표시 장치(1)는 프레임(200) 및 렌즈부(201)를 포함하는 스마트 글라스에 적용될 수 있다. 스마트 글라스는 사용자의 얼굴에 착용 가능한 웨어러블 전자 장치로서, 프레임(200)의 일부가 폴딩되거나 언폴딩되는 구조일 수 있다. 예를 들면, 스마트 글라스는 증강 현실(AR; Augmented Reality)용 웨어러블 장치일 수 있다.

프레임(200)은 렌즈부(201)를 지지하는 하우징(200b) 및 사용자의 착용을 위한 다리부(200a)를 포함할 수 있다. 다리부(200a)는 힌지에 의해 하우징(200b)에 연결되어 폴딩되거나 언폴딩될 수 있다.

프레임(200)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(200)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.

렌즈부(201)는 광을 투과시키거나 광을 반사시키는 광학 부재일 수 있다. 렌즈부(201)는 유리, 투명한 합성 수지 등을 포함할 수 있다.

또한, 렌즈부(201)는 프레임(200)의 프로젝터에서 송출된 광 신호에 의한 영상을 렌즈부(201)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시켜 사용자의 눈에서 인식할 수 있게 할 수 있다. 예를 들면, 사용자는 도면에 도시된 바와 같이, 렌즈부(201)에 표시된 시간, 날짜 등의 정보를 인식할 수 있다. 즉, 렌즈부(201)는 일종의 표시 장치로서, 전술한 일 실시예에서 표시 장치는 렌즈부(201)에 적용될 수 있다.

도 11은 본 발명의 일 실시예에 따른 표시 장치가 구비된 헤드 장착형 디스플레이를 나타내는 도면이다.

도 11을 참조하면 일 실시예에 따른 표시 장치(1)는 헤드 장착 밴드(210) 및 디스플레이 수납 케이스(211)를 포함하는 헤드 장착형 디스플레이(HMD; Head Mounted Display)에 적용될 수 있다. 헤드 장착형 디스플레이는 사용자의 머리에 착용가능한 웨어러블 전자 장치이다.

헤드 장착 밴드(210)는 디스플레이 수납 케이스(211)에 연결되어, 디스플레이 수납 케이스(211)를 고정시키는 부분이다. 도면에서, 헤드 장착 밴드(210)는 사용자의 머리 상면과 양측면을 둘러쌀 수 있는 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 헤드 장착 밴드(210)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태로 형성될 수도 있다.

디스플레이 수납 케이스(211)는 표시 장치를 수납하며, 적어도 하나의 렌즈를 포함할 수 있다. 적어도 하나의 렌즈는 사용자에게 영상을 제공하는 부분이다. 예를 들면, 디스플레이 수납 케이스(211)에 구현되는 좌안 렌즈 및 우안 렌즈에는 일 실시예에서 표시 장치(1)가 적용될 수 있다.

도 12는 본 발명의 일 실시예에 따른 표시 장치가 구비된 스마트 와치를 나타내는 도면이다.

본 발명의 일 실시예에서 표시 장치(1)는 디스플레이부(1220) 및 스트랩부(1240)를 포함한 스마트 와치(1200)에 적용될 수 있다.

스마트 와치(1200)는 웨어러블 전자 장치로서, 스트랩부(1240)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 디스플레이부(1220)에는 실시예에 따른 표시 장치가 적용되어, 시간 정보를 포함한 이미지 데이터가 사용자에게 제공될 수 있다.

도 13은 본 발명의 일 실시예에 따른 표시 장치가 구비된 오토모티브 디스플레이를 나타내는 도면이다.

본 발명의 실시예에 따른 표시 장치(1)는 오토모티브 디스플레이(1300, automotive display)에 적용될 수 있다. 여기서, 오토모티브 디스플레이(1300)는 차량 내외부에 구비되어 이미지 데이터를 제공하는 전자 장치를 의미할 수 있다.

일 예에 따르면, 표시 장치(1)는 차량에 구비된, 인포테인먼트 패널(1310, infortainment panel), 클러스터(1320, cluster), 코-드라이버 디스플레이(1330, co-driver display), 헤드-업 디스플레이(1340, head-up display), 사이드 미러 디스플레이(1350, side mirror display), 및 리어-시트 디스플레이(1360, rear seat display) 중 적어도 어느 하나에 적용될 수 있다.

이상 첨부된 도면을 참조하여 실시예들을 설명하였지만, 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자는 실시 예가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.

1: 표시 장치 10: 타이밍 제어부
11: 데이터 구동부 12: 주사 구동부
13: 화소부 14: 디멀티플렉서 블록부

Claims

입력 데이터를 데이터 신호로 변환하고, 상기 데이터 신호를 출력 라인으로 공급하는 데이터 구동부;
상기 데이터 신호에 기초하여 영상을 표시하는 화소들을 포함하는 표시 패널;
상기 표시 패널에서 상기 출력 라인과 접속되는 트랜지스터들을 포함하며, 상기 출력 라인으로부터의 상기 데이터 신호를 상기 화소들에 연결되는 데이터 라인들로 전달하기 위한 디멀티플렉서(demultiplexer); 및
제어 라인들로 제어 신호들을 공급하여 상기 데이터 신호의 공급 타이밍을 제어하는 타이밍 제어부를 포함하고,
상기 트랜지스터들의 일부는 직렬로 연결되고, 다른 일부는 병렬로 연결되는,
표시 장치.
제1 항에 있어서, 상기 디멀티플렉서는,
제1 제어 라인으로 공급되는 제1 제어 신호에 응답하여 상기 데이터 신호를 제1 데이터 라인으로 출력하는 제1 분배부; 및
제2 제어 라인으로 공급되는 제2 제어 신호에 응답하여 상기 데이터 신호를 제2 데이터 라인으로 출력하는 제2 분배부를 포함하는,
표시 장치.
제2 항에 있어서, 상기 제1 분배부는,
제1 게이트 전극을 포함하는 제1 트랜지스터;
상기 제1 트랜지스터와 직렬 연결되며, 제2 게이트 전극을 포함하는 제2 트랜지스터;
상기 제1 트랜지스터와 병렬 연결되며, 제3 게이트 전극을 포함하는 제3 트랜지스터; 및
상기 제3 트랜지스터와 직렬 연결되며, 상기 제2 트랜지스터와 병렬로 연결되고, 제4 게이트 전극을 포함하는 제4 트랜지스터를 포함하고,
상기 제1 내지 제4 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결되는,
표시 장치.
제3 항에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제1 방향으로 배열되고,
상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제1 방향과 교차하는 제2 방향으로 배열되고,
상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제1 방향으로 배열되는,
표시 장치.
제4 항에 있어서, 상기 표시 패널은,
베이스 기판 상에 배치되며, 채널 영역을 포함하는 활성 물질층;
상기 활성 물질층 상에 배치되는 게이트 절연막;
상기 게이트 절연막 상에 배치되는 제1 도전층;
상기 게이트 절연막 상에 배치되어 상기 제1 도전층을 커버하는 층간 절연막;
상기 층간 절연막 상에 배치되어 컨택홀들을 통해 상기 활성 물질층과 접촉하는 제2 도전층을 포함하는, 표시 장치.
제5 항에 있어서, 상기 제1 도전층은,
상기 활성 물질층과 중첩하여 상기 제2 방향으로 연장되며, 상기 제1 게이트 전극 및 상기 제3 게이트 전극을 형성하는 제1 부분;
상기 활성 물질층과 중첩하며, 상기 제1 부분과 이격하여 상기 제2 방향으로 연장되고, 상기 제2 게이트 전극 및 상기 제4 게이트 전극을 형성하는 제2 부분; 및
상기 활성 물질층과 중첩하지 않으며, 상기 제1 부분의 일 단과 상기 제2 부분의 일 단을 연결하는 제1 연결 부분을 포함하는,
표시 장치.
제6 항에 있어서, 상기 제1 도전층은,
상기 제1 부분으로부터 상기 제2 방향의 반대 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 제어 라인에 연결되는 제2 연결 부분을 더 포함하는,
표시 장치.
제5 항에 있어서, 상기 제2 도전층은,
상기 활성 물질층에 중첩하여 제2 방향으로 연장되며, 상기 제1 트랜지스터의 제1 전극 및 상기 제3 트랜지스터의 제1 전극을 형성하는 제1 전극부;
상기 활성 물질층에 중첩하고, 상기 제1 전극부와 이격하여 상기 제2 방향으로 연장되며, 상기 제2 트랜지스터의 제1 전극 및 상기 제4 트랜지스터의 제1 전극을 형성하는 제2 전극부;
상기 제1 전극부 및 상기 제2 전극부 사이에 배치되며, 상기 제2 방향으로 연장되어 제2 컨택홀을 통해 상기 제1 데이터 라인과 연결되는 제3 전극부; 및
상기 제1 전극부의 일 단과 상기 제2 전극부의 일 단을 연결하는 제3 연결 부분을 포함하는,
표시 장치.
제8 항에 있어서, 상기 제3 전극부는 상기 제1 내지 제4 트랜지스터들 각각의 제2 전극을 형성하는, 표시 장치.
제8 항에 있어서, 상기 제1 도전층은,
제3 컨택홀을 통해 상기 제3 연결 부분에 연결되고, 상기 제2 방향의 반대 방향으로 연장되어 제4 컨택홀을 통해 상기 출력 라인에 전기적으로 연결되는 제4 연결 부분을 포함하는,
표시 장치.
제10 항에 있어서, 상기 제2 도전층은, 상기 제1 방향으로 연장되며, 상기 제1 컨택홀을 통해서 상기 제2 연결 부분과 연결되는 상기 제1 제어 라인을 형성하고,
상기 제2 도전층은, 상기 제1 방향으로 연장되는 상기 출력 라인을 형성하는,
표시 장치.
제2 항에 있어서, 상기 제2 분배부는,
제5 게이트 전극을 포함하는 제5 트랜지스터;
상기 제5 트랜지스터와 직렬 연결되며, 제6 게이트 전극을 포함하는 제6 트랜지스터;
상기 제5 트랜지스터와 병렬 연결되며, 제7 게이트 전극을 포함하는 제7 트랜지스터; 및
상기 제7 트랜지스터와 직렬 연결되며, 상기 제6 트랜지스터와 병렬로 연결되고, 제8 게이트 전극을 포함하는 제8 트랜지스터를 포함하고,
상기 제5 내지 제8 게이트 전극들은 상기 제2 제어 라인에 전기적으로 연결되는,
표시 장치.
제3 항에 있어서, 상기 제1 분배부는,
상기 제3 트랜지스터와 병렬 연결되며, 제5 게이트 전극을 포함하는 제5 트랜지스터;
상기 제5 트랜지스터와 직렬 연결되며, 상기 제4 트랜지스터와 병렬 연결되고, 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하고,
상기 제5 및 제6 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결되는,
표시 장치.
제13 항에 있어서, 상기 제5 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향으로 배열되고,
상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제1 방향으로 배열되는,
표시 장치.
제13 항에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제2 방향의 반대 방향으로 배열되고,
상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제2 방향과 교차하는 제1 방향으로 배열되고,
상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열되고,
상기 제5 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제1 방향으로 배열되고,
상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열되는,
표시 장치.
제2 항에 있어서, 상기 제1 분배부는,
제1 게이트 전극을 포함하는 제1 트랜지스터;
상기 제1 트랜지스터와 직렬 연결되며, 제2 게이트 전극을 포함하는 제2 트랜지스터;
상기 제1 트랜지스터와 병렬 연결되며, 제3 게이트 전극을 포함하는 제3 트랜지스터;
상기 제3 트랜지스터와 직렬 연결되며, 상기 제2 트랜지스터와 병렬로 연결되고, 제4 게이트 전극을 포함하는 제4 트랜지스터;
상기 제4 트랜지스터와 병렬 연결되며, 제5 게이트 전극을 포함하는 제5 트랜지스터;
상기 제5 트랜지스터와 병렬 연결되며, 제6 게이트 전극을 포함하는 제6 트랜지스터를 포함하고,
상기 제1 내지 상기 제6 게이트 전극들은 상기 제1 제어 라인에 전기적으로 연결되는,
표시 장치.
제16 항에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터에 대하여 제2 방향의 반대 방향으로 배열되고,
상기 제3 트랜지스터는 상기 제1 트랜지스터에 대하여 상기 제2 방향과 교차하는 제1 방향으로 배열되고,
상기 제4 트랜지스터는 상기 제3 트랜지스터에 대하여 상기 제2 방향의 반대 방향으로 배열되고,
상기 제5 트랜지스터는 상기 제4 트랜지스터에 대하여 상기 제1 방향으로 배열되고,
상기 제6 트랜지스터는 상기 제5 트랜지스터에 대하여 상기 제1 방향으로 배열되는,
표시 장치.
제5 항에 있어서, 상기 표시 패널은,
상기 베이스 기판 상에 배치되는 차광층; 및
상기 하부 도전층을 커버하고 상기 베이스 기판과 상기 활성 물질층 사이에 제공되는 버퍼층을 더 포함하는,
표시 장치.
제18 항에 있어서, 상기 차광층은,
상기 활성 물질층과 중첩하는 영역에서 상기 제1 도전층과 중첩하여 배치되는,
표시 장치.
제19 항에 있어서, 상기 차광층은,
상기 활성 물질층과 중첩하지 않는 영역에서 상기 제2 도전층과 중첩하여 배치되는,
표시 장치.