JP2015517782A - キャリアアグリゲーションのための低雑音増幅器 - Google Patents

キャリアアグリゲーションのための低雑音増幅器 Download PDF

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Abstract

キャリアアグリゲーションをサポートする低雑音増幅器（ＬＮＡ）が開示される。例示的な設計において、装置は、例えば、キャリアアグリゲーション（ＣＡ）ＬＮＡまたは多入力多出力（ＭＩＭＯ）ＬＮＡのための、第１および第２の増幅段を含む。第１の増幅段がイネーブルであるときに、第１の増幅段は、入力無線周波数（ＲＦ）信号を受信して増幅し、第１の出力ＲＦ信号を第１の負荷回路に提供する。入力ＲＦ信号は、異なる周波数におけるマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を含む。第２の増幅段がイネーブルであるときに、第２の増幅段は、入力ＲＦ信号を受信して増幅し、第２の出力ＲＦ信号を第２の負荷回路に提供する。各増幅段は、カスコードトランジスタに結合されたゲイントランジスタを含みうる。

Description

優先権の主張
[0001] 本特許出願は、本願の譲受人に譲渡され、参照によってここに明確に組み込まれる、２０１２年５月２５日出願の「LOW NOISE AMPLIFIERS FOR CARRIER AGGREGATION」と題する、米国仮特許出願番号第６１／６５２，０６４号の優先権を主張する。
[0002] 本開示は、概して、エレクトロニクスに関し、より具体的には、低雑音増幅器（ＬＮＡ）に関する。
[0003] ワイヤレス通信システムにおけるワイヤレスデバイス（例えば、セルラーフォンまたはスマートフォン）は、双方向通信のためにデータを送信および受信することができる。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含みうる。データ送信の場合、送信機は、データで無線周波数（ＲＦ）キャリア信号を変調して、変調ＲＦ信号を取得し、その変調ＲＦ信号を増幅して、適切な出力電力レベルを有する増幅ＲＦ信号を取得し、その増幅ＲＦ信号をアンテナを介して基地局に送信しうる。データ受信の場合、受信機は、受信ＲＦ信号をアンテナを介して取得し、受信ＲＦ信号を増幅および処理して、基地局によって送られたデータを復元しうる。
[0004] ワイヤレスデバイスは、マルチプルなキャリア上の同時動作である、キャリアアグリゲーションをサポートしうる。キャリアは、通信に使用される周波数の範囲を指し、ある特定の特性に関連付けられうる。例えば、キャリアは、そのキャリア上の動作を説明するシステム情報に関連付けられうる。キャリアは、また、コンポーネントキャリア（ＣＣ）、周波数チャネル、セル、等とも呼ばれる。ワイヤレスデバイスによってキャリアアグリゲーションを効率的にサポートすることが望ましい。
[0005] ワイヤレスシステムと通信するワイヤレスデバイスを示す図である。 [0006] キャリアアグリゲーション（ＣＡ）の一例を示す図である。 キャリアアグリゲーション（ＣＡ）の一例を示す図である。 キャリアアグリゲーション（ＣＡ）の一例を示す図である。 キャリアアグリゲーション（ＣＡ）の一例を示す図である。 [0007] 図１のワイヤレスデバイスのブロック図である。 [0008] 帯域内ＣＡをサポートする受信機を示す図である。 帯域内ＣＡをサポートする受信機を示す図である。 [0009] 帯域内ＣＡおよび帯域間ＣＡをサポートする受信機を示す図である。 帯域内ＣＡおよび帯域間ＣＡをサポートする受信機を示す図である。 [0010] インダクティブデジェネレーション（inductive degeneration）およびカスコードシャットオフ（cascode shutoff）を有するＬＮＡを示す図である。 インダクティブデジェネレーションおよびカスコードシャットオフを有するＬＮＡを示す図である。 インダクティブデジェネレーションおよびカスコードシャットオフを有するＬＮＡを示す図である。 [0011] インダクティブデジェネレーション、カスコードシャットオフ、および抵抗性フィードバックを有するＬＮＡを示す図である。 [0012] 各増幅段のための別々の入力減衰回路を有するＬＮＡを示す図である。 [0013] ２つの増幅段のための共有の入力減衰回路を有するＬＮＡを示す図である。 [0014] 同調可能な入力整合回路を有するＬＮＡを示す図である。 [0015] 多入力多出力（ＭＩＭＯ）ＬＮＡの例示的な一設計を示す図である。 多入力多出力（ＭＩＭＯ）ＬＮＡの例示的な一設計を示す図である。 多入力多出力（ＭＩＭＯ）ＬＮＡの例示的な一設計を示す図である。 多入力多出力（ＭＩＭＯ）ＬＮＡの例示的な一設計を示す図である。 [0016] 同調可能な入力整合回路の例示的な一設計を示す図である。 同調可能な入力整合回路の例示的な一設計を示す図である。 同調可能な入力整合回路の例示的な一設計を示す図である。 同調可能な入力整合回路の例示的な一設計を示す図である。 同調可能な入力整合回路の例示的な一設計を示す図である。 同調可能な入力整合回路の例示的な一設計を示す図である。 [0017] ワイヤレスシステムにおいて信号を受信するためのプロセスを示す図である。
詳細な説明
[0018] 以下に記載される詳細な説明は、本開示の例示的な設計の説明として意図されており、本開示が実現されうる唯一の設計を表すことを意図したものではない。本明細書では、「例示的（exemplary）」という用語は、「例、実例、または説明としての役割をする」という意味で使用される。「例示的」なものとしてここに説明されるいずれの設計も、必ずしも他の設計に対して好ましいまたは有利なものとして解釈されるべきではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供することを目的とした特定の詳細を含む。ここに説明される例示的な設計が、これらの特定の詳細なしに実現されうることは、当業者にとって明らかであろう。いくつかの事例では、周知の構造およびデバイスが、ここに提示される例示的な設計の新規性を曖昧にすることを避けるために、ブロック図の形態で示される。
[0019] キャリアアグリゲーションをサポートするＬＮＡが、ここに開示される。これらのＬＮＡは、より良好なパフォーマンスを有し、ワイヤレス通信デバイスのような様々なタイプの電子デバイスに使用されうる。
[0020] 図１は、ワイヤレス通信システム１２０と通信するワイヤレスデバイス１１０を示す。ワイヤレスシステム１２０は、ロングタームエボリューション（ＬＴＡ）システム、符号分割多元接続（ＣＤＭＡ）システム、グローバルシステム・フォー・モバイル・コミュニケーションズ（ＧＳＭ（登録商標））システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、または他の何らかのワイヤレスシステムでありうる。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ｃｄｍａ２０００、またはＣＤＭＡの他の何らかのバージョンをインプリメントしうる。簡単のために、図１は、２つの基地局１３０および１３２と、１つのシステムコントローラ１４０とを含む、ワイヤレスシステム１２０を示す。一般に、ワイヤレスシステムは、任意の数の基地局と、任意のセットのネットワークエンティティとを含みうる。
[0021] ワイヤレスデバイス１１０は、また、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局、等とも呼ばれる。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、等でありうる。ワイヤレスデバイス１１０は、ワイヤレスシステム１２０と通信することが可能でありうる。ワイヤレスデバイス１１０は、また、放送局（例えば、放送局１３４）からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ）内の衛星（例えば、衛星１５０）からの信号、等を受信することが可能でありうる。ワイヤレスデバイス１１０は、ＬＴＥ、ｃｄｍａ２０００、ＷＣＤＭＡ、ＧＳＭ、８０２．１１、等のようなワイヤレス通信のための１つまたは複数の無線技術をサポートしうる。
[0022] ワイヤレスデバイス１１０は、マルチプルなキャリア上の動作である、キャリアアグリゲーションをサポートしうる。キャリアアグリゲーションは、マルチキャリア動作とも呼ばれる。ワイヤレスデバイス１１０は、６９８〜９６０メガヘルツ（ＭＨｚ）の低帯域、１４７５〜２１７０ＭＨｚの中帯域、および／または２３００〜２６９０ＭＨｚと３４００〜３８００ＭＨｚの高帯域において、動作することが可能である。低帯域、中帯域、および高帯域は、各帯域グループがいくつかの周波数帯域（または単純に「帯域」）を含む、３つのグループの帯域（または、帯域グループ）を指す。各帯域は、最大２００ＭＨｚまでカバーし、１つまたは複数のキャリアを含みうる。各キャリアは、ＬＴＥでは最大２０ＭＨｚまでカバーしうる。ＬＴＥリリース１１は、３５帯域をサポートし、それらは、ＬＴＥ／ＵＭＴＳ帯域と称され、３ＧＰＰ ＴＳ ３６．１０１にリストで挙げられている。ワイヤレスデバイス１１０は、ＬＴＥリリース１１では１つまたは２つの帯域中の最大５つのキャリアで構成されうる。
[0023] 一般に、キャリアアグリゲーション（ＣＡ）は、帯域内ＣＡ（intra-band CA）と帯域間ＣＡ（inter-band CA）の２つの種類に分類されうる。帯域内ＣＡは、同じ帯域内のマルチプルなキャリア上の動作を指す。帯域間ＣＡは、異なる帯域にあるマルチプルなキャリア上の動作を指す。
[0024] 図２Ａは、連続した帯域内ＣＡの一例を示す。図２Ａに示される例では、ワイヤレスデバイス１１０は、低帯域内の帯域である、同じ帯域の中の４つの連続したキャリアで構成される。ワイヤレスデバイス１１０は、同じ帯域内のマルチプルな連続キャリア上の伝送を受信しうる。
[0025] 図２Ｂは、不連続な帯域内ＣＡの一例を示す。図２Ｂに示される例では、ワイヤレスデバイス１１０は、低帯域内の帯域である、同じ帯域の中の４つの不連続なキャリアで構成される。キャリアは、５ＭＨｚ、１０ＭＨｚ、または他の何らかの量だけ隔てられうる。ワイヤレスデバイス１１０は、同じ帯域内のマルチプルな不連続キャリア上の伝送を受信しうる。
[0026] 図２Ｃは、同じ帯域グループにおける帯域間ＣＡの一例を示す。図２Ｃに示される例では、ワイヤレスデバイス１１０は、低帯域である同じ帯域グループにある２つの帯域の中の４つのキャリアで構成される。ワイヤレスデバイス１１０は、同じ帯域グループ（例えば、図２Ｃの低帯域）にある異なる帯域の中のマルチプルなキャリア上の伝送を受信しうる。
[0027] 図２Ｄは、異なる帯域グループにおける帯域間ＣＡの一例を示す。図２Ｄに示される例では、ワイヤレスデバイス１１０は、低帯域にある１つの帯域の中の２つのキャリアと、中帯域にある別の帯域の中の２つの追加のキャリアとを含む、異なる帯域グループにある２つの帯域の中の４つのキャリアで構成される。ワイヤレスデバイス１１０は、異なる帯域グループ（例えば、図２Ｄの低帯域および中帯域）にある異なる帯域の中のマルチプルなキャリア上の伝送を受信しうる。
[0028] 図２Ａ〜２Ｄは、キャリアアグリゲーションの４つの例を示す。キャリアアグリゲーションは、また、帯域と帯域グループの他の組み合わせについてもサポートされうる。例えば、キャリアアグリゲーションは、低帯域と高帯域、中帯域と高帯域、高帯域と高帯域、等についてサポートされうる。
[0029] 図３は、図１のワイヤレスデバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１１０は、一次アンテナ３１０に結合されたトランシーバ３２０と、二次アンテナ３１２に結合された受信機３２２と、データプロセッサ／コントローラ３８０とを含む。トランシーバ３２０は、マルチプルな（Ｋ個）の受信機３３０ａａ〜３３０ａｋと、マルチプルな（Ｋ個）の送信機３６０ａ〜３６０ｋを含み、マルチプルな帯域、キャリアアグリゲーション、マルチプルな無線技術、等をサポートする。受信機３２２は、マルチプルな（Ｍ個）の受信機３３０ｂａ〜３３０ｂｍを含み、マルチプルな帯域、キャリアアグリゲーション、マルチプルな無線技術、受信ダイバーシティ、ＭＩＭＯ伝送、等をサポートする。
[0030] 図３に示される例示的な設計では、各受信機３３０は、入力回路３３２、ＬＮＡ３４０、および受信回路３４２を含む。データ受信では、アンテナ３１０は、基地局および／または他の送信機局から信号を受信し、受信ＲＦ信号を提供して、それが、スイッチ／デュプレクサ３２４を通じてルーティングされ、選択された受信機に提供される。以下の説明は、受信機３３０ａａが、選択された受信機であると仮定する。受信機３３０ａａ内では、受信ＲＦ信号が入力回路３３２ａａを通り、入力回路３３２ａａが入力ＲＦ信号をＬＮＡ３４０ａａに提供する。入力回路３３２ａａは、整合回路、受信フィルタ、等を含みうる。ＬＮＡ３４０ａａは、入力ＲＦ信号を増幅し、出力ＲＦ信号を提供する。受信回路３４２ａａは、出力ＲＦ信号を、増幅し、フィルタリングし、ＲＦからベースバンドにダウンコンバートして、アナログ入力信号をデータプロセッサ３８０に提供する。受信回路３３２ａａは、ミキサ、フィルタ、増幅器、整合回路、発振器、局部発振器（ＬＯ）生成器、フェーズロックループ（ＰＬＬ）、等を含みうる。トランシーバ３２０の残りの各受信機３３０と、受信機３２２の各受信機３３０は、トランシーバ３２０の受信機３３０ａａと同様の方法で動作しうる。
[0031] 図３に示される例示的な設計では、各送信機３６０が、送信回路３６２、電力増幅器（ＰＡ）３６４、および出力回路３６６を含む。データ送信では、データプロセッサ３８０が、送信されるべきデータを処理し（例えば、符号化および変調し）、アナログ出力信号を、選択された送信機に提供する。以下の説明は、送信機３６０ａが、選択された送信機であると仮定する。送信機３６０ａ内では、送信回路３６２ａが、アナログ出力信号を、増幅し、フィルタリングし、ベースバンドからＲＦにアップコンバートして、変調ＲＦ信号を提供する。送信回路３６２ａは、ミキサ、増幅器、フィルタ、整合回路、発振器、ＬＯ生成器、ＰＬＬ、等を含みうる。ＰＡ３６４ａは、変調ＲＦ信号を受信して増幅し、適正な出力電力レベルを有する増幅ＲＦ信号を提供する。増幅ＲＦ信号は、出力回路３６６ａを通り、スイッチ／デュプレクサ３２４を通じてルーティングされ、アンテナ３１０を介して送信される。出力回路３６６ａは、整合回路、送信フィルタ、方向性結合器、等を含みうる。
[0032] 図３は、受信機３３０および送信機３６０の例示的な設計を示す。受信機および送信機は、フィルタ、整合回路、等のような、図３に示されていない他の回路もまた含みうる。トランシーバ３２０および受信機３２２の全てまたは一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等にインプリメントされうる。例えば、ＬＮＡ３４０、受信回路３４２、および送信回路３６２は、ＲＦＩＣ等でありうる、１つのモジュール上にインプリメントされうる。スイッチ／デュプレクサ３２４、スイッチ／フィルタ３２６、入力回路３３２、出力回路３６６、およびＰＡ３６４は、ハイブリッドモジュール等でありうる、別のモジュール上にインプリメントされうる。受信機３３０および送信機３６０内の回路は、また、他の方法でもインプリメントされうる。
[0033] データプロセッサ／コントローラ３８０は、ワイヤレスデバイス１１０のための様々な機能を実行しうる。例えば、データプロセッサ３８０は、受信機３３０を介して受信されているデータと、送信機３６０を介して送信されているデータのための処理を実行しうる。コントローラ３８０は、スイッチ／デュプレクサ３２４、スイッチ／フィルタ３２６、入力回路３３２、ＬＮＡ３４０、受信回路３４２、送信回路３６２、ＰＡ３６４、出力回路３６６、またはこれらの組み合わせの動作を制御しうる。メモリ３８２は、データプロセッサ／コントローラ３８０のためのプログラムコードおよびデータを記憶しうる。データプロセッサ／コントローラ３８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上にインプリメントされうる。
[0034] ワイヤレスデバイス１１０は、キャリアアグリゲーションのための異なる周波数におけるマルチプルなキャリア上でマルチプルな伝送を１つまたは複数のセル／基地局から受信しうる。帯域内ＣＡでは、マルチプルな伝送が、同じ帯域中のマルチプルなキャリア上で送られる。帯域間ＣＡでは、マルチプルな伝送が、異なる帯域にあるマルチプルなキャリア上で送られる。
[0035] 図４Ａは、ＣＡなし（no CA）および帯域内ＣＡをサポートするＣＡ ＬＮＡ４４０を含む受信機４００の例示的な設計のブロック図を示す。ＣＡ ＬＮＡ４４０は、図３のワイヤレスデバイス１１０内の１つまたは複数のＬＮＡ３４０に使用されうる。
[0036] 受信機４００において、アンテナ４１０が同じ帯域中のマルチプルなキャリア上の伝送を受信し、受信されたＲＦ信号を提供する。受信されたＲＦ信号は、スイッチ／デュプレクサ４２４を通じてルーティングされ、受信機入力信号ＲＸｉｎとして、入力整合回路４３２に提供される。整合回路４３２は、１つまたは複数の関心帯域（bands of interest）について、ＣＡ ＬＮＡ４４０と、スイッチ／デュプレクサ４２４またはアンテナ４１０のいずれかとの間の電力および／またはインピーダンス整合を実行する。図３の入力回路３３２のうちの１つの一部でありうる、整合回路４３２は、入力ＲＦ信号ＲＦｉｎを、ＣＡ ＬＮＡ４４０に提供する。
[0037] ＣＡ ＬＮＡ４４０は、整合回路４３２から入力ＲＦ信号を受信し、入力ＲＦ信号を増幅し、最大Ｍ個までの出力ＲＦ信号、すなわちＲＦｏｕｔ１〜ＲＦｏｕｔＭを、最大Ｍ個までのＬＮＡ出力を介して提供し、ここで、Ｍ＞１である。Ｍ個の負荷回路４９０ａ〜４９０ｍは、Ｍ個のＬＮＡ出力に結合される。各負荷回路４９０は、１つまたは複数のインダクタ、キャパシタ、トランジスタ、ミキサ、等を含みうる。各負荷回路４９０は、図３の受信回路３４２のうちの１つの一部でありうる。各出力ＲＦ信号は、１つまたは複数の関心キャリア上の伝送がＲＦからベースバンドへとダウンコンバートされるように、１つの負荷回路４９０内の１つまたは複数のミキサに提供され、（１つまたは複数の）関連づけられたミキサによってダウンコンバートされうる。
[0038] 図４ＡのＣＡ ＬＮＡ４４０のようなＣＡ ＬＮＡは、任意の所与の瞬間において、非ＣＡ（non-CA）モードまたはＣＡモードで動作しうる。非ＣＡモードでは、ＣＡ ＬＮＡは、１入力１出力（１×１）構成で動作し、１つのセットのキャリア上の１つまたは複数の伝送を備える１つの入力ＲＦ信号を受信し、１つの出力ＲＦ信号を１つの負荷回路に提供する。ＣＡモードでは、ＣＡ ＬＮＡは、１×Ｍ構成で動作し、Ｍセットのキャリア上のマルチプルな伝送を備える１つの入力ＲＦ信号を受信し、Ｍ個の出力ＲＦ信号をＭ個の負荷回路に提供し、ここで、キャリアの各セットについて１つの出力ＲＦ信号があり、Ｍ＞１である。キャリアの各セットは、１つの帯域中に１つまたは複数のキャリアを含みうる。
[0039] 図４Ｂは、ＣＡなし（no CA）、および同じ帯域中の２セットのキャリア上の帯域内ＣＡをサポートする、ＣＡ ＬＮＡ４４０ｘの例示的な設計の略図を示す。ＣＡ ＬＮＡ４４０ｘは、図４ＡのＣＡ ＬＮＡ４４０の１つの例示的な設計である。図４Ｂに示される例示的な設計では、ＣＡ ＬＮＡ４４０ｘは、入力整合回路４３２から入力ＲＦ信号を受信し、最大２セットのキャリアについて、最大２つまでの出力ＲＦ信号、ＲＦｏｕｔ１およびＲＦｏｕｔ２を提供する。第１の出力ＲＦ信号は、負荷回路４９０ｘに提供され、第２の出力ＲＦ信号は、負荷回路４９０ｙに提供される。
[0040] 図４Ｂに示される例示的な設計では、負荷回路４９０ｘは、２つのベースバンドフィルタ４９４ａおよび４９４ｂにそれぞれ結合された２つのミキサ４９２ａおよび４９２ｂを含む。ミキサ４９２ａおよび４９２ｂは、キャリアの第１のセットについて直交ダウンコンバータ（quadrature downconverter）をインプリメントする。ミキサ４９２ａは、キャリアの第１のセットについて第１の混合周波数において、ＣＡ ＬＮＡ４４０ｘからの第１の出力ＲＦ信号と、同相ＬＯ信号ＩＬＯ１とを受信する。ミキサ４９２ａは、ＩＬＯ１信号で第１の出力ＲＦ信号をダウンコンバートし、同相（Ｉ）のダウンコンバートされた信号を提供する。ミキサ４９２ｂは、キャリアの第１のセットについて第１の混合周波数において、ＣＡ ＬＮＡ４４０ｘからの第１の出力ＲＦ信号と、直交ＬＯ信号ＱＬＯ１とを受信する。ミキサ４９２ｂは、ＱＬＯ１信号で第１の出力ＲＦ信号をダウンコンバートし、直交（Ｑ）のダウンコンバートされた信号を提供する。フィルタ４９４ａおよび４９４ｂは、それぞれ、ミキサ４９２ａおよび４９２ｂから、Ｉダウンコンバート信号およびＱダウンコンバート信号を受信してフィルタリングし、キャリアの第１のセットについてＩおよびＱのベースバンド信号Ｖｏｕｔ１を提供する。
[0041] 負荷回路４９０ｙ内のミキサ４９２ｃおよび４９２ｄならびにフィルタ４９４ｃおよび４９４ｄは、ＣＡ ＬＮＡ４４０ｘからの第２の出力ＲＦ信号を同様に処理し、キャリアの第２のセットについてＩベースバンド信号およびＱベースバンド信号を提供する。ミキサ４９２ｃおよび４９２ｄは、それぞれ、キャリアの第２のセットについて第２の混合周波数において、第２のＲＦ信号とＩＬＯ信号およびＱＬＯ信号とを受信する。ミキサ４９２ｃおよび４９２ｄは、それぞれ、ＩＬＯ信号およびＱＬＯ信号で第２の出力ＲＦ信号をダウンコンバートし、Ｉダウンコンバート信号およびＱダウンコンバート信号を提供する。フィルタ４９４ｃおよび４９４ｄは、それぞれ、ミキサ４９２ｃおよび４９２ｄから、Ｉダウンコンバート信号およびＱダウンコンバート信号を受信してフィルタリングし、キャリアの第２のセットについてＩおよびＱのベースバンド信号Ｖｏｕｔ２を提供する。
[0042] 図４Ｂは、負荷回路４９０ｘおよび４９０ｙの例示的な設計を示す。負荷回路は、また、異なる回路および／または追加の回路を含みうる。例えば、負荷回路は、ミキサの前に、またはミキサとフィルタとの間に、またはフィルタの後に、結合された増幅器を含みうる。
[0043] 図５Ａは、ＣＡなし、帯域内ＣＡ、および帯域間ＣＡをサポートするＭＩＭＯ ＬＮＡ５４０を含む受信機５００の例示的な設計のブロック図を示す。ＭＩＭＯ ＬＮＡ５４０は、図３のワイヤレスデバイス１１０内の１つまたは複数のＬＮＡ３４０に使用されうる。
[0044] 受信機５００では、アンテナ５１０が、同じ帯域または異なる帯域における１つまたは複数のキャリア上の伝送を受信し、受信されたＲＦ信号をスイッチ／デュプレクサ５２４に提供する。スイッチ／デュプレクサ５２４は、最大Ｎ個までの受信機入力信号ＲＸｉｎ１〜ＲＸｉｎＮを、最大Ｎ個までの入力整合回路５３２ａ〜５３２ｎにそれぞれ提供し、ここでＮ＞１である。整合回路５３２ａ〜５３２ｎは、図３の１つまたは複数の入力回路３３２の一部でありうる。各整合回路５３２は、１つまたは複数の関心帯域について、ＭＩＭＯ ＬＮＡ５４０と、スイッチ／デュプレクサ５２４またはアンテナ５１０のいずれかとの間の電力および／またはインピーダンス整合を実行する。Ｎ個の整合回路５３２ａ〜５３２ｎは、異なる帯域のために設計され、最大Ｎ個までの入力ＲＦ信号、ＲＦｉｎ１〜ＲＦｉｎＮを提供しうる。
[0045] ＭＩＭＯ ＬＮＡ５４０は、最大Ｎ個までの入力ＲＦ信号を受信し、（ｉ）ＣＡなし、または帯域内ＣＡについて、１つの入力ＲＦ信号を増幅し、または（ｉｉ）帯域間ＣＡについて、マルチプルな入力ＲＦ信号を増幅する。ＭＩＭＯ ＬＮＡ５４０は、最大Ｍ個までの出力ＲＦ信号ＲＦｏｕｔ１〜ＲＦｏｕｔＭを、最大Ｍ個までのＬＮＡ出力を介して提供する。Ｍ個の負荷回路５９０ａ〜５９０ｍは、Ｍ個のＬＮＡ出力に結合される。各負荷回路５９０は、１つまたは複数のインダクタ、キャパシタ、トランジスタ、ミキサ、等を含みうる。各出力ＲＦ信号は、１つまたは複数の関心キャリア上の１つまたは複数の伝送がＲＦからベースバンドへとダウンコンバートされるように、１つの負荷回路５９０内の１つまたは複数のミキサに提供され、（１つまたは複数の）関連づけられたミキサによってダウンコンバートされうる。
[0046] 図５ＡのＭＩＭＯ ＬＮＡ５４０のようなＭＩＭＯ ＬＮＡは、任意の所与の瞬間において、非ＣＡモード、帯域内ＣＡモード、または帯域間ＣＡモードで動作しうる。非ＣＡモードでは、ＭＩＭＯ ＬＮＡは、１×１構成で動作し、１セットのキャリア上の１つまたは複数の伝送を備える１つの入力ＲＦ信号を受信し、１つの出力ＲＦ信号を１つの負荷回路に提供する。帯域内ＣＡモードでは、ＭＩＭＯ ＬＮＡは、１×Ｍ構成で動作し、同じ帯域の中のＭセットのキャリア上のマルチプルな伝送を備える１つの入力ＲＦ信号を受信し、Ｍ個の出力ＲＦ信号をＭ個の負荷回路に提供し、ここで、キャリアの各セットについて１つの出力ＲＦ信号であり、Ｍ＞１である。帯域間ＣＡモードでは、ＭＩＭＯ ＬＮＡは、Ｎ×Ｍ構成で動作し、最大Ｎ個までの異なる帯域にあるＭセットのキャリア上のマルチプルな伝送を備えるＮ個の入力ＲＦ信号を受信し、Ｍ個の出力ＲＦ信号をＭ個の負荷回路に提供し、ここでＭ＞１およびＮ＞１である。Ｎ個の入力ＲＦ信号は、最大Ｎ個までの異なる帯域に対応しうる。
[0047] 図５ＡのＭＩＭＯ ＬＮＡ５４０のような、ＭＩＭＯ ＬＮＡは、異なる周波数におけるマルチプルなキャリア上の伝送を受信するために使用されうる。ＭＩＭＯ ＬＮＡは、異なるキャリア、または異なるセットの関心キャリアについてマルチプルな出力ＲＦ信号を提供する、マルチプルな出力を含みうる。ＭＩＭＯ ＬＮＡは、マルチプルな送信アンテナからマルチプルな受信アンテナに送られるＭＩＭＯ伝送を受信するために使用されるＬＮＡとは異なる。ＭＩＭＯ伝送のためのＬＮＡは、通常、（ｉ）１つの受信アンテナから１つの入力ＲＦ信号を受信する１つの入力、および（ｉｉ）１つの出力ＲＦ信号を提供する１つの出力を有する。したがって、ＭＩＭＯ ＬＮＡのマルチプルな出力が、周波数次元（frequency dimension）をカバーするのに対して、ＭＩＭＯ伝送に使用されるＬＮＡの出力は、空間次元（spatial dimension）をカバーする。
[0048] 図５Ｂは、ＣＡなし、帯域内ＣＡ、および異なる帯域にある２セットのキャリア上の帯域間ＣＡをサポートするＭＩＭＯ ＬＮＡ５４０ｘの例示的な設計の略図を示す。キャリアの各セットは、１つの帯域の中の１つまたは複数のキャリアを含みうる。ＭＩＭＯ ＬＮＡ５４０ｘは、図５ＡのＭＩＭＯ ＬＮＡ５４０の例示的な一設計である。整合回路５３２ａおよび５３２ｂは、（ｉ）１つのアンテナからの同じ受信機入力信号、あるいは（ｉｉ）１つまたは複数のアンテナからの異なる受信機入力信号を受信しうる。したがって、ＲＸｉｎ２信号は、図５ＢのＲＸｉｎ１信号に等しいこともあり、または等しくないこともある。各整合回路５３２は、１つまたは複数の関心帯域のための電力および／またはインピーダンス整合を実行する。
[0049] 図５Ｂに示される例示的な設計では、ＭＩＭＯ ＬＮＡ５４０ｘは、２セットのキャリアのための２つの増幅段５５０ａおよび５５０ｂを含む。増幅段５５０ａは、整合回路５３２ａからの第１の入力ＲＦ信号を受信して増幅し、キャリアの第１のセットについて第１の出力ＲＦ信号ＲＦｏｕｔ１を提供する。増幅段５５０ｂは、整合回路５３２ｂからの第２の入力ＲＦ信号を受信して増幅し、キャリアの第２のセットについて第２の出力ＲＦ信号ＲＦｏｕｔ２を提供する。簡単のために図５Ｂには示されていないが、ＭＩＭＯ ＬＮＡ５４０ｘは、出力ＲＦ信号を、各増幅段５５０から負荷回路５９０ｘおよび５９０ｙのうちの任意の１つにルーティングするための回路を含みうる。
[0050] 図５Ｂに示される例示的な設計では、負荷回路５９０ｘは、２つのベースバンドフィルタ５９４ａおよび５９４ｂにそれぞれ結合された２つのミキサ５９２ａおよび５９２ｂを含む。ミキサ５９２ａは、キャリアの第１のセットについて第１の混合周波数において、増幅段５５０ａからの第１の出力ＲＦ信号と、同相ＬＯ信号であるＩＬＯ１とを受信する。ミキサ５９２ａは、ＩＬＯ１信号で第１の出力ＲＦ信号をダウンコンバートし、Ｉダウンコンバート信号を提供する。ミキサ５９２ｂは、キャリアの第１のセットについて第１の混合周波数において、増幅段５５０ｂからの第１の出力ＲＦ信号と、直交ＬＯ信号であるＱＬＯ１とを受信する。ミキサ５９２ｂは、ＱＬＯ１信号で第１の出力ＲＦ信号をダウンコンバートし、Ｑダウンコンバート信号を提供する。フィルタ５９４ａおよび５９４ｂは、それぞれ、ミキサ５９２ａおよび５９２ｂからのＩダウンコンバート信号およびＱダウンコンバート信号を受信してフィルタリングし、キャリアの第１のセットについてＩおよびＱベースバンド信号Ｖｏｕｔ１を提供する。
[0051] 負荷回路５９０ｙ内のミキサ５９２ｃおよび５９２ｄならびにフィルタ５９４ｃおよび５９４ｄは、増幅段５５０ｂからの第２の出力ＲＦ信号を同様に処理し、キャリアの第２のセットについてＩおよびＱベースバンド信号Ｖｏｕｔ２を提供する。
[0052] 図４ＡのＣＡ ＬＮＡ４４０は、様々な方法でインプリメントされうる。ＣＡ ＬＮＡ４４０のいくつかの例示的な設計が以下に説明される。ＣＡ ＬＮＡ４４０は、また、様々な種類のトランジスタを用いてインプリメントされうる。Ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを使用するＣＡ ＬＮＡ４４０のいくつかの例示的な設計が以下に説明される。
[0053] 図６Ａは、インダクティブデジェネレーションおよびカスコードシャットオフを有するＣＡ ＬＮＡ６４０ａの例示的な設計の略図を示す。ＣＡ ＬＮＡ６４０ａは、図４ＡのＣＡ ＬＮＡ４４０の１つの例示的な設計である。ＣＡ ＬＮＡ６４０ａは、共通の入力整合回路６３２と、２つの負荷回路６９０ａおよび６９０ｂとに結合された、２つの増幅段６５０ａおよび６５０ｂを含む。整合回路６３２は、受信機入力信号ＲＸｉｎを受信し、ＣＡ ＬＮＡ６４０ａのための入力整合を実行し、入力ＲＦ信号ＲＦｉｎを提供する。整合回路６３２は、図４Ａの整合回路４３２に対応しうる。負荷回路６９０ａおよび６９０ｂは、図４Ａの負荷回路４９０ａおよび４９０ｍに対応しうる。ＣＡ ＬＮＡ６４０ａは、入力ＲＦ信号を受信し、それは、各セットが１つまたは複数のキャリアを含む、２セットのキャリア上の伝送を含みうる。
[0054] 図６Ａに示される例示的な設計では、増幅段６５０ａは、ソースデジェネレーションインダクタ６５２ａ、ゲイントランジスタ６５４ａ、およびカスコードトランジスタ６５６ａを含む。ゲイントランジスタ６５４ａおよびカスコードトランジスタ６５６ａは、（図６Ａに示されるような）ＮＭＯＳトランジスタ、または他の種類のトランジスタを用いてインプリメントされうる。ゲイントランジスタ６５４ａは、そのゲートが整合回路６３２に結合され、そのソースがインダクタ６５２ａの一端に結合されている。インダクタ６５２ａの他端は、回路のグラウンドに結合される。カスコードトランジスタ６５６ａは、そのソースがゲイントランジスタ６５４ａのドレインに結合され、そのドレインが負荷回路６９０ａに結合されている。スイッチ６５８ａは、その入力ポートがカスコードトランジスタ６５６ａのゲートに結合され、その第１の出力ポートがバイアス電圧Ｖｃａｓｃに結合され、その第２の出力ポートが回路グラウンドに結合されている。増幅段６５０ｂは、ソースデジェネレーションインダクタ６５２ｂと、ゲイントランジスタ６５４ｂと、カスコードトランジスタ６５６ｂと、スイッチ６５８ｂとを含み、それらは、増幅段６５０ａのインダクタ６５２ａ、ゲイントランジスタ６５４ａ、カスコードトランジスタ６５６ａ、およびスイッチ６５８ａと同様の方法で結合される。
[0055] 簡単のために、図６Ａは、２セットのキャリアのための２つの増幅段６５０ａおよび６５０ｂを含むＣＡ ＬＮＡ６４０ａを示す。増幅段６５０ａおよび６５０ｂは、それぞれ、スイッチ６５８ａおよび６５８ｂを介して、独立してイネーブルまたはディセーブルにされうる。ＣＡ ＬＮＡ６４０ａは、２つより多くのセットのキャリアのための２つより多くの増幅段６５０を含みうる。
[0056] 入力ＲＦ信号は、同じ帯域の中のマルチプルなセットのキャリア上の伝送を含み、キャリアアグリゲートＲＦ信号と称されうる。キャリアアグリゲートＲＦ信号は、伝送が送られるマルチプルなセットのキャリアの中心周波数に対応する異なる周波数において、ＬＯ信号を使用してダウンコンバートされうる。キャリアアグリゲートＲＦ信号は、マルチプルなセットのキャリアのための、ＬＯ信号間の良好なＬＯ−ＬＯ分離を達成するために、ＬＮＡ入力において分割されうる。ＣＡ ＬＮＡ６４０ａは、２つの増幅段６５０ａおよび６５０ｂを含み、キャリアアグリゲートＲＦ信号を増幅して、２つの負荷回路６９０ａおよび６９０ｂにある２つの別々のダウンコンバータに２つの出力ＲＦ信号を提供する。
[0057] ＣＡ ＬＮＡ６４０ａは、任意の所与の瞬間において、非ＣＡモードまたはＣＡモードで動作しうる。非ＣＡモードでは、ＣＡ ＬＮＡ６４０ａは、１セットのキャリア上の伝送を受信し、１つの出力ＲＦ信号を１つの負荷回路に提供する。ＣＡモードでは、ＣＡ ＬＮＡ６４０ａは、２セットのキャリア上の伝送を受信し、２つの出力ＲＦ信号を２つの負荷回路に提供し、ここで、キャリアの各セットについて１つの出力ＲＦ信号がある。
[0058] 図６Ｂは、ＣＡモードにおけるＣＡ ＬＮＡ６４０ａの動作を示す。ＣＡモードでは、増幅段６５０ａおよび６５０ｂの両方が、スイッチ６５８ａを介してカスコードトランジスタ６５６ａのゲートをＶｃａｓｃ電圧に接続し、スイッチ６５８ｂを介してカスコードトランジスタ６５６ｂのゲートをＶｃａｓｃ電圧に結合することによってイネーブルにされる。増幅段６５０ａは、入力ＲＦ信号を増幅し、第１の出力ＲＦ信号を負荷回路６９０ａに提供する。増幅段６５０ｂは、入力ＲＦ信号を増幅し、第２の出力ＲＦ信号を負荷回路６９０ｂに提供する。
[0059] 図６Ｃは、非ＣＡモードにおけるＣＡ ＬＮＡ６４０ａの動作を示す。非ＣＡモードでは、一方の増幅段のみがイネーブルであり、他方の増幅段はディセーブルである。図６Ｃに示される例では、増幅段６５０ａが、スイッチ６５８ａを介してカスコードトランジスタ６５６ａのゲートをＶｃａｓｃ電圧に接続することによってイネーブルにされ、増幅段６５０ｂは、スイッチ６５８ｂを介してカスコードトランジスタ６５６ｂのゲートを回路グラウンドに短絡することによってディセーブルにされる。増幅段６５０ａは、入力ＲＦ信号を増幅し、出力ＲＦ信号を負荷回路６９０ａに提供する。
[0060] 非ＣＡモードの別の構成では、増幅段６５０ｂがイネーブルであり、増幅段６５０ａがディセーブルである（図６Ｃには図示せず）。この構成では、増幅段６５０ｂが、入力ＲＦ信号を増幅し、出力ＲＦ信号を負荷回路６９０ｂに提供する。
[0061] 図６Ａに示される例示的な設計では、２つの増幅段の間の相互作用を低減し、雑音指数（ＮＦ）の低下（degradation）を低減することを助けるために、別々のソースデジェネレーションインダクタ６５２ａおよび６５２ｂが、増幅段６５０ａおよび６５０ｂに使用される。ソースデジェネレーションインダクタ６５２ａおよび６５２ｂは、また、増幅段６５０ａおよび６５０ｂの線形性を改善し、ＣＡ ＬＮＡ６４０ａの入力インピーダンス整合に役立ちうる。インダクタ６５２ａおよび６５２ｂは、同じ値または異なる値を有しうる。インダクタ６５２ａおよび６５２ｂの値は、ＣＡモードおよび非ＣＡモードにおける電圧ゲインと線形性との間のトレードオフに基づいて、（例えば、独立して）選択されうる。
[0062] 図６Ａに示されるように、可変キャパシタ６６８ａがゲイントランジスタ６５４ａのゲートとソースにまたがって存在しうる。キャパシタ６６８ａは、ゲイントランジスタ６５４ａの寄生を含みうる。キャパシタ６６８ａは、また、スイッチャブルキャパシタのバンクを含み得、それは、ゲイントランジスタ６５４ａのゲインとソースとの間に結合され、ＣＡ ＬＮＡ６４０ａの入力インピーダンスを微調整するために使用されうる。各スイッチャブルキャパシタは、スイッチと直列に結合されたキャパシタを用いてインプリメントされうる。同様に、可変キャパシタ６６８ｂが、ゲイントランジスタ６５４ｂのゲートとソースにまたがって存在しうる。キャパシタ６６８ｂは、スイッチャブルキャパシタのバンクを含み得、それは、ゲイントランジスタ６５４ｂのゲインとソースとの間に結合され、入力インピーダンスを微調整するために使用されうる。
[0063] 入力整合回路６３２は、増幅段６５０ａおよび６５０ｂの両方に共通であり、ＣＡモードと非ＣＡモードの両方において使用される。図６Ｂに示されるように、ＣＡモードでは、増幅段６５０ａおよび６５０ｂの両方がイネーブルであり、ゲイントランジスタ６５４ａおよび６５４ｂは、飽和領域において動作する。非ＣＡモードでは、一方の増幅段（例えば、増幅段６５０ａ）がイネーブルであり、他方の増幅段（例えば、増幅段６５０ｂ）がディセーブルである。しかしながら、ディセーブルな増幅段の中のゲイントランジスタ（例えば、増幅段６５０ｂの中のゲイントランジスタ６５４ｂ）は、ゲイントランジスタ６５４ａおよび６５４ｂの両方に印加される入力ＲＦ信号によってオンにされる。ディセーブルな増幅段のカスコードトランジスタ（例えば、カスコードトランジスタ６５６ｂ）がオフにされるので、ディセーブルな増幅段の中のゲイントランジスタは線形領域において動作する。したがって、ゲイントランジスタは、増幅段がイネーブルであるときは飽和領域において動作し、増幅段がディセーブルであるときは線形領域において動作しうる。ディセーブルな増幅段のゲイントランジスタを線形領域において動作させることは、ディセーブルな増幅段の電流損失（current penalty）なしに、ＣＡモードと非ＣＡモードとの間のＣＡ ＬＮＡ６４０ａの入力インピーダンスの変化を低減することに役立ちうる。特に、イネーブルな増幅段およびディセーブルな増幅段の中の所与のゲイントランジスタ（例えば、ゲイントランジスタ６５４ｂ）の入力キャパシタンスＣＩＮは、以下のように表すことができ、
Figure 2015517782
Figure 2015517782
ここで、Ｗはゲイントランジスタ６５４ｂの幅であり、Ｌはゲイントランジスタ６５４ｂの長さであり、ＣＯＸは、ゲイントランジスタ６５４ｂのゲート酸化物キャパシタンスである。
[0064] 式（１）および（２）に示されるように、増幅段がイネーブルであるかディセーブルであるかに応じて、ゲイントランジスタの入力インピーダンスには有限の変化がありうる。しかしながら、ゲイントランジスタの入力インピーダンスに変化があっても、ＣＡ ＬＮＡ６４０ａの入力インピーダンスは許容限度内で維持されうる。
[0065] ＣＡ ＬＮＡ６４０ａは、キャリアアグリゲートＲＦ信号を２つのゲイントランジスタ６５４ａおよび６５４ｂに印加させることによって、「ゲート」レベルにおいてキャリアアグリゲートＲＦ信号を分割する。キャリアアグリゲートＲＦ信号は、また、キャリアアグリゲートＲＦ信号を２つのカスコードトランジスタを駆動する単一のゲイントランジスタに印加させることによって「カスコード」レベルにおいて分割されうる。（図６Ａに示されるように）キャリアアグリゲートＲＦ信号をゲートレベルにおいて分割することは、キャリアアグリゲートＲＦ信号をカスコードレベルにおいて分割するよりも、良好なパフォーマンス（例えば、より良好なゲイン、雑音指数、線形性、および分離）を提供しうる。例えば、キャリアアグリゲートＲＦ信号をゲートレベルにおいて分割することが、約３５ｄＢという良好なＬＯ−ＬＯ分離を提供しうるのに対して、キャリアアグリゲートＲＦ信号をカスコードレベルにおいて分割することは、約１５ｄＢというＬＯ−ＬＯ分離しか提供しない。
[0066] 図７は、インダクティブデジェネレーション、カスコードシャットオフ、および抵抗性フィードバックを有する、ＣＡ ＬＮＡ６４０ｂの例示的な設計の略図である。ＣＡ ＬＮＡ６４０ｂは、図４ＡのＣＡ ＬＮＡ４４０の別の例示的な設計である。ＣＡ ＬＮＡ６４０ｂは、図６ＡのＣＡ ＬＮＡ６４０ａと同様に、共通の入力整合回路６３２と２つの負荷回路６９０ａおよび６９０ｂとに結合された２つの増幅段６５０ａおよび６５０ｂを含む。ＣＡ ＬＮＡ６４０ｂは、カスコードトランジスタ６５６ａおよび６５６ｂのドレインと、ゲイントランジスタ６５４ａおよび６５４ｂのゲートとの間、すなわち、増幅段６５０ａおよび６５０ｂの入力と出力との間、に結合されたフィードバック回路６６０をさらに含む。
[0067] 図７に示される例示的な設計では、フィードバック回路６６０は、スイッチ６６２ａおよび６６２ｂ、レジスタ６６４、およびキャパシタ６６６を含む。レジスタ６６４およびキャパシタ６６６は、キャパシタ６６６の下部端子がゲイントランジスタ６５４ａおよび６５４ｂのゲートに結合されて、直列に結合される。スイッチ６６２ａは、カスコードトランジスタ６５６ａのドレインと、レジスタ６６４の上部端子との間に結合される。スイッチ６６２ｂは、カスコードトランジスタ６５６ｂのドレインと、レジスタ６６４の上部端子との間に結合される。スイッチ６６２ａおよび６６２ｂは、それぞれ、フィードバック回路６６０をその関連づけられたカスコードトランジスタ６５６に接続するためにクローズであり得、関連づけられたカスコードトランジスタ６５６からフィードバック回路６６０を切り離すためにオープンでありうる。ＲＦｏｕｔ１からフィードバック回路６６０までのフィードバック経路は、スイッチ６６２ａをクローズすることによって形成されうる。ＲＦｏｕｔ２からフィードバック回路６６０までのフィードバック経路は、スイッチ６６２ｂをクローズすることによって形成されうる。フィードバック回路６６０は、また、トランジスタのような１つまたは複数の能動回路を含みうる。例示的な設計において、フィードバック回路６６０は、低帯域では入力電力整合を提供するために使用／イネーブルにされうる。中帯域および高帯域では、フィードバック回路６６０はディセーブルにされ、ソースデジェネレーションインダクタ６５２ａおよび６５２ｂが、入力電力整合のために整合回路６３２と共に使用されうる。フィードバック回路６６０は、他の方法でもまた使用されうる。
[0068] 入力整合回路６３２は、増幅段６５０ａおよび６５０ｂの両方に共通であり、ＣＡモードと非ＣＡモードの両方において使用される。ＣＡモードでは、ＣＡ ＬＮＡ６４０ｂのための入力整合が、増幅段６５０ａおよび６５２ｂの周辺のフィードバック回路６６０ならびにソースデジェネレーションインダクタ６５２ａおよび６５２ｂによって達成されうる。非ＣＡモードでは、ＣＡ ＬＮＡ６４０ｂのための入力整合が、フィードバック回路６６０と、ソースデジェネレーションインダクタ６５２ａおよび６５２ｂによって達成されうる。フィードバック回路６６０は、ＣＡモードと非ＣＡモードの両方において、ＬＮＡ６４０ｂ全体のための入力整合に役立ちうる。ＣＡ ＬＮＡ６４０ｂのための入力整合は、（ｉ）ＲＦｏｕｔ１についてはフィードバック回路６６０とソースデジェネレーションインダクタ６５２ａによって、（ｉｉ）ＲＦｏｕｔ２についてはフィードバック回路６６０とソースデジェネレートインダクタ６５２ｂによって、達成されうる。
[0069] 増幅段６５０ａは、（ｉ）フィードバック回路６６０が選択されたときには、ソースデジェネレーションインダクタ６５２ａとフィードバック回路６６０の両方によって線形化され、または（ｉｉ）フィードバック回路６６０が選択されないときには、ソースデジェネレーションインダクタ６５２ａのみによって線形化されうる。フィードバック回路６６０は、ＣＡモードと非ＣＡモードの両方において、増幅段６５０ａの線形性を改善しうる。これは、所望の線形性を得るために、より小型のインダクタ６５２ａが増幅段６５０ａのために使用されることを可能にしうる。同様に、増幅段６５０ｂは、（ｉ）フィードバック回路６６０が選択されたときには、ソースデジェネレーションインダクタ６５２ｂとフィードバック回路６６０の両方によって線形化され、または（ｉｉ）フィードバック回路６６０が選択されないときには、ソースデジェネレーションインダクタ６５２ｂのみによって線形化されうる。フィードバック回路６６０がイネーブルである状態で増幅段６５０ｂについて所望の線形性を得るために、より小型のインダクタがインダクタ６５２ａおよび／または６５２ｂのために使用されうる。
[0070] 図８Ａは、各増幅段のための別々の入力減衰回路を有するＣＡ ＬＮＡ８４０ａの例示的な設計の略図を示す。ＣＡ ＬＮＡ８４０ａは、図４ＡのＣＡ ＬＮＡ４４０のさらに別の例示的な設計である。ＣＡ ＬＮＡ８４０ａは、２つの入力減衰回路８６０ａおよび８６０ｂと、２つの負荷回路８９０ａおよび８９０ｂとに結合された、２つの増幅段８５０ａおよび８５０ｂを含む。
[0071] 入力ＲＦ信号は、ノードＸである、ＣＡ ＬＮＡ８４０ａの入力に提供される。増幅段８５０ａは、スイッチとして動作するＮＭＯＳトランジスタ８４２ａ、減衰回路８６０ａ、およびＡＣ結合キャパシタ８４４ａを介して、ノードＸに結合されうる。ＮＭＯＳトランジスタ８４２ａは、そのソースがノードＸに結合され、そのゲートが第１の制御信号Ｅｎｂ１を受信し、そのドレインが減衰回路８６０ａの入力に結合されている。減衰回路８６０ａは、（ｉ）減衰回路８６０ａの入力と出力との間に結合されたレジスタ８６２ａ、および（ｉｉ）減衰回路８６０ａの出力と回路グラウンドとの間に結合された可変レジスタ８６４ａを含む。ＡＣ結合キャパシタ８４４ａは、減衰回路８６０ａの出力と、増幅段８５０ａの入力との間に結合される。増幅段８５０ｂは、ＮＭＯＳトランジスタ８４２ｂ、減衰回路８６０ｂ、およびＡＣ結合キャパシタ８４４ｂを介してノードＸに結合され、それらは、ＮＭＯＳトランジスタ８４２ａ、減衰回路８６０ａ、およびＡＣ結合キャパシタ８４４ａと同様の方法で結合される。
[0072] 増幅段８５０ａは、ゲイントランジスタ８５４ａと、カスコードトランジスタ８５６ａとを含む。ゲイントランジスタ８５４ａは、そのゲートがＡＣ結合キャパシタ８４４ａに結合され、そのソースが回路グラウンド（図８Ａに示されるように）またはソースデジェネレーションインダクタ（図８Ａには図示せず）に結合されている。カスコードトランジスタ８５６ａは、そのゲートが第１のバイアス電圧Ｖｃａｓｃ１を受信し、そのソースがゲイントランジスタ８５４ａのドレインに結合され、そのドレインが負荷回路８９０ａに結合されている。増幅段８５０ｂは、ゲイントランジスタ８５４ｂおよびカスコードトランジスタ８５６ｂを含み、それらは、ゲイントランジスタ８５４ａおよびカスコードトランジスタ８５６ｂと同様の方法で結合される。増幅段８５０ａおよび８５０ｂは、ＮＭＯＳトランジスタ８４２ａおよび８４２ｂを介してそれぞれ独立して選択され、Ｖｃａｓｃ１およびＶｃａｓｃ２電圧を介してそれぞれ独立してイネーブルまたはディセーブルにされうる。
[0073] 図８Ａは、ＬＮＡ入力（ノードＸ）から各増幅段８５０までの信号経路が、ＮＭＯＳトランジスタ８４２、減衰回路８６０、およびＡＣ結合キャパシタ８４４を含む、例示的な設計を示す。信号経路は、また、より少ない回路、異なる回路、および／または追加の回路を含みうる。さらに、増幅段８５０ａについての信号経路は、増幅段８５０ｂについての信号経路を整合させることもあり、または整合させないこともある。例えば、ＮＭＯＳトランジスタ８４２ａが省略され、一方、ＮＭＯＳトランジスタ８４２ｂが保持されうる。２つの信号経路の減衰回路８６０ａおよび８６０ｂは、同一であり得、または同じ回路設計であるが異なる値を有し得、または、異なる回路トポロジを有する異なる回路設計を有しうる。
[0074] ＮＭＯＳトランジスタ８４２ａは、ＮＭＯＳトランジスタ８４２ａがＥｎｂ１信号によってイネーブルにされるときには、入力ＲＦ信号を増幅段８５０ａに通すことができるスイッチとして動作する。同様に、ＮＭＯＳトランジスタ８４２ｂは、ＮＭＯＳトランジスタ８４２ｂがＥｎｂ２信号によってイネーブルにされるときには、ＣＡモードにおいて、入力ＲＦ信号を増幅段８５０ｂに通すことができるスイッチとして動作する。１つの設計では、ＮＭＯＳトランジスタ８４２ａは、ＣＡモードおよび非ＣＡモードの両方においてイネーブルにされ、ＮＭＯＳトランジスタ８４２ｂはＣＡモードでのみイネーブルにされうる。別々のＮＭＯＳトランジスタ８４２ａおよび８４２ｂと、別々の減衰回路８６０ａおよび８６０ｂは、入力ＲＦ信号が、ゲイントランジスタ８５４ａおよび８５４ｂに達する（hit）前に、１つの直列スイッチのみに遭遇することを可能にするために使用されうる。
[0075] ＣＡモードでは、ＮＭＯＳトランジスタ８４２ａおよび８４２ｂの両方がオンにされ、入力ＲＦ信号は、減衰回路８６０ａおよび８６０ｂと、増幅段８５０ａおよび８５０ｂの両方に提供される。各増幅段８５０は、入力ＲＦ信号を増幅し、それぞれの出力ＲＦ信号をその負荷回路８９０に提供する。非ＣＡモードでは、１つの増幅段８５０ａまたは８５０ｂが選択されうる。選択された増幅段８５０のＮＭＯＳトランジスタ８４２がオンにされ、入力ＲＦ信号は、減衰回路８６０および選択された増幅段８５０に提供される。選択されていない増幅段８５０のＮＭＯＳトランジスタ８４２はオフにされ、減衰回路８６０および選択されていない増幅段８５０は、ノードＸから切り離され、それにより、選択された増幅段８５０についての信号経路上の負荷を低減する。選択された増幅段８５０は、入力ＲＦ信号を増幅し、関連づけられた負荷回路８９０に出力ＲＦ信号を提供する。
[0076] ＣＡ ＬＮＡ８４０ａは、有利には、入力ＲＦ信号が、振幅が大きく周波数が所望の信号に近い、望ましくない信号であるジャマーを含むシナリオにおいて、使用されうる。入力減衰回路８６０ａおよび８６０ｂは、（例えば、図８Ａに示されるように）プログラム可能であるか、または固定であってよく（図８Ａには図示せず）、入力ＲＦ信号の中のジャマーを減衰させ、ＣＡ ＬＮＡ８４０ａに良好な入力インピーダンス整合を提供する、という２重の目的を果たしうる。減衰回路８６０ａおよび８６０ｂは、ＣＡモードおよび非ＣＡモードの両方において良好な入力インピーダンス整合を得るために、ＣＡモードおよび非ＣＡモードについて異なって設計されてもよく、および／または異なる設定／値を有してもよい。
[0077] 簡単のために、図８Ａは、２セットのキャリアのための２つの増幅段８５０ａおよび８５０ｂを含むＣＡ ＬＮＡ８４０ａを示す。ＣＡ ＬＮＡ８４０ａは、２セットよりも多くのキャリアのために２つより多くの増幅段を含みうる。
[0078] 図８Ｂは、増幅段８５０ａおよび８５０ｂの両方のための共有の入力減衰回路を有するＣＡ ＬＮＡ８４０ｂの例示的な設計の略図を示す。ＣＡ ＬＮＡ８４０ｂは、図４ＡのＣＡ ＬＮＡ４４０のさらに別の例示的な設計である。ＣＡ ＬＮＡ８４０ｂは、共有の入力減衰回路８６０ａと、２つの負荷回路８９０ａおよび８９０ｂとに結合された２つの増幅段８５０ａおよび８５０ｂを含む。増幅段８５０ａと増幅段８５０ｂとの間で入力減衰回路８６０ａを共有することは、回路面積を縮小させることができ、また、他の利点も提供し得る。
[0079] ＣＡ ＬＮＡ８４０ｂは、入力減衰回路８６０ｂおよびＡＣ結合キャパシタ８４４ｂを除いて、図８ＡのＣＡ ＬＮＡ８４０ａの回路コンポーネントのすべてを含む。ＣＡ ＬＮＡ８４０ｂ内の回路コンポーネントのすべては、ＮＭＯＳトランジスタ８４２ｂを除いて、図８ＡのＣＡ ＬＮＡ８４０ａについて上述されたように結合される。ＮＭＯＳトランジスタ８４２ｂは、そのソースが増幅段８５０ａの入力に結合され、そのゲートがＥｎｂ２制御信号を受信し、そのドレインが増幅段８５０ｂの入力に結合されている。増幅段８５０ａおよび８５０ｂは、それぞれＮＭＯＳトランジスタ８４２ａおよび８４２ｂを介して独立して選択され、それぞれＶｃａｓｃ１およびＶｃａｓｃ２電圧を介して独立してイネーブルまたはディセーブルにされうる。
[0080] 図８Ｂに示される例示的な設計では、増幅段８５０ａおよび８５０ｂは、ＮＭＯＳトランジスタ８４２ａを用いてインプリメントされる共通の入力スイッチ、および共通の入力減衰回路８６０ａを共有する。入力減衰回路８６０ａは、（例えば、図８Ｂに示されるように）プログラム可能であるか、または固定であってよく（図８Ｂには図示せず）、入力ＲＦ信号の中の入来ジャマー（incoming jammers）を減衰させ、ＣＡ ＬＮＡ８４０ｂに良好な入力インピーダンス整合を提供する、という２重の目的を果たしうる。減衰回路８６０ａは、ＣＡモードおよび非ＣＡモードの両方において良好な入力インピーダンス整合を得るために、ＣＡモードおよび非ＣＡモードについて異なる設定を有しうる。
[0081] ＣＡモードでは、ＮＭＯＳトランジスタ８４２ａおよび８４２ｂの両方がオンにされ、入力ＲＦ信号は、減衰回路８６０ａを介して、増幅段８５０ａおよび８５０ｂの両方に提供される。入力ＲＦ信号は、ゲイントランジスタ８５４ａに達する前に、単一の直列スイッチを通過する。入力ＲＦ信号は、ゲイントランジスタ８５４ｂに達する前に２つの直列スイッチを通過し、それは、増幅段８５０ｂのパフォーマンスの小さな低下をもたらしうる。非ＣＡモードでは、ＮＭＯＳトランジスタ８４２ａがオンにされ、入力ＲＦ信号は、減衰回路８６０ａおよび増幅段８５０ａに提供される。ＮＭＯＳトランジスタ８４２ｂはオフにされ、増幅段８５０ｂはノードＹから切断され、それにより増幅段８５０ａに関する信号経路上の容量性負荷（capacitive loading）を低減する。入力ＲＦ信号は、非ＣＡモードでは、ゲイントランジスタ８５４ａに達する前に、ＮＭＯＳトランジスタ８４２ａを用いてインプリメントされる単一の直列スイッチを通過する。
[0082] 図９は、同調可能な整合回路を有するＣＡ ＬＮＡ９４０の例示的な設計の略図を示す。ＣＡ ＬＮＡ９４０は、図４ＡのＣＡ ＬＮＡ４４０の別の例示的な設計である。ＣＡ ＬＮＡ９４０は、共有の同調可能な整合回路９３２と、２つの負荷回路９９０ａおよび９９０ｂとに結合された、２つの増幅段９５０ａおよび９５０ｂを含む。増幅段９５０ａは、ソースデジェネレーションインダクタ９５２ａ、ゲイントランジスタ９５４ａ、およびカスコードトランジスタ９５６ａを含み、それらは、図６Ａのインダクタ６５２ａ、ゲイントランジスタ６５４ａ、およびカスコードトランジスタ６５６ａと同様の方法で結合される。増幅段９５０ｂは、ソースデジェネレーションインダクタ９５２ｂ、ゲイントランジスタ９５４ｂ、およびカスコードトランジスタ９５６ｂを含み、それらもまた、図６Ａのインダクタ６５２ａ、ゲイントランジスタ６５４ａ、およびカスコードトランジスタ６５６ａと同様の方法で結合される。カスコードトランジスタ９５６ａは、そのゲートが第１の制御電圧Ｖｃａｓｃ１を受信している。カスコードトランジスタ９５６ｂは、そのゲートが第２の制御電圧Ｖｃａｓｃ２を受信している。各増幅段９５０は、そのＶｃａｓｃ制御電圧に基づいて、独立してイネーブルまたはディセーブルにされうる。増幅段９５０ａおよび９５０ｂは、それぞれ、Ｖｃａｓｃ１およびＶｃａｓｃ２電圧を介して独立してイネーブルまたはディセーブルにされうる。
[0083] 整合回路９３２は、入力ＲＦ信号を受信し、ＣＡ ＬＮＡ９４０のための入力整合を実行する。ＡＣ結合キャパシタ９４４ａは、一端が整合回路９３２の出力に結合され、他端がゲイントランジスタ９５４ａのゲートに結合されている。ＡＣ結合キャパシタ９４４ｂは、一端が整合回路９３２の出力に結合され、他端がゲイントランジスタ９５４ｂのゲートに結合されている。
[0084] ＣＡ ＬＮＡ９４０は、ＣＡモードおよび非ＣＡモードをサポートする。ＣＡモードでは、増幅段９５０ａおよび９５０ｂの両方が、それぞれカスコードトランジスタ９５６ａおよび９５６ｂに印加されるＶｃａｓｃ１およびＶｃａｓｃ２電圧を用いてイネーブルにされる。非ＣＡモードでは、２つの増幅段９５０ａおよび９５０ｂのうちの１つのみが、入力ＲＦ信号がルーティングされるべき特定の負荷回路に応じて、イネーブルにされる。整合回路９３２は、ＣＡモードおよび非ＣＡモードの両方において良好な雑音／電力整合を得るためにどの増幅段（１つまたは複数）がイネーブルにされるか、および／またはイネーブルな増幅段の数、に基づいて調整されうる。
[0085] 図５ＡのＭＩＭＯ ＬＮＡ５４０は、様々な回路アーキテクチャでインプリメントされうる。ＭＩＭＯ ＬＮＡ５４０のいくつかの例示的な設計が以下に説明される。ＭＩＭＯ ＬＮＡ５４０は、また、様々なタイプのトランジスタを用いてインプリメントされうる。ＮＭＯＳトランジスタを使用するＭＩＭＯ ＬＮＡ５４０のいくつかの例示的な設計が以下に説明される。
[0086] 図１０は、カスコードシャットオフアーキテクチャに基づく２×２のＭＩＭＯ ＬＮＡ１０４０の例示的な設計の略図を示す。ＭＩＭＯ ＬＮＡ１０４０は、図５ＡのＭＩＭＯ ＬＮＡ５４０の１つの例示的な設計であり、（ｉ）２つの入力ＲＦ信号ＲＦｉｎ１およびＲＦｉｎ２を受信する２つのＬＮＡ入力と、（ｉｉ）２つの出力ＲＦ信号ＲＦｏｕｔ１およびＲＦｏｕｔ２を提供する２つのＬＮＡ出力とを含む。
[0087] ＭＩＭＯ ＬＮＡ１０４０は、２つの負荷回路１０９０ａおよび１０９０ｂに結合された４つの増幅段１０５０ａ〜１０５０ｄを含む。各増幅段１０５０ａは、ソースデジェネレーションインダクタ１０５２、ゲイントランジスタ１０５４、およびカスコードトランジスタ１０５６を含み、それらは、図６Ａのインダクタ６５２ａ、ゲイントランジスタ６５４ａ、およびカスコードトランジスタ６５６ａと同様の方法で結合される。増幅段１０５０ａおよび１０５０ｂ内のゲイントランジスタ１０５４ａおよび１０５４ｂのゲートは、第１の入力ＲＦ信号を受信する。増幅段１０５０ｃおよび１０５０ｄ内のゲイントランジスタ１０５４ｃおよび１０５４ｄのゲートは、第２の入力ＲＦ信号を受信する。増幅段１０５０ａおよび１０５０ｃ内のカスコードトランジスタ１０５６ａおよび１０５６ｃのドレインは、負荷回路１０９０ａに結合され、第１の出力ＲＦ信号を提供する。増幅段１０５０ｂおよび１０５０ｄ内のカスコードトランジスタ１０５６ｂおよび１０５６ｄのドレインは、負荷回路１０９０ｂに結合され、第２の出力ＲＦ信号を提供する。
[0088] 増幅段１０５０ａおよび１０５０ｂは、例えば、図６ＡのＣＡ ＬＮＡ６４０ａについて上述されたように、１つまたは複数の帯域の第１のセットに良好なパフォーマンスを提供するように設計されうる。同様に、増幅段１０５０ｃおよび１０５０ｄは、１つまたは複数の帯域の第２のセットに良好なパフォーマンスを提供するように設計されうる。
[0089] ＭＩＭＯ ＬＮＡ１０４０は、帯域内ＣＡについて１×２構成で動作しうる。１×２構成では、入力ＲＦ信号ＲＦｉｎ１またはＲＦｉｎ２が、２つの増幅段１０５０の中の２つのゲイントランジスタ１０５４に１つのＬＮＡ入力を介して提供されうる。入力ＲＦ信号は、２つのゲイントランジスタによって増幅され、２つのゲイントランジスタに結合された２つのカスコードトランジスタによってバッファされ、負荷回路１０９０ａおよび１０９０ｂに提供される。ＭＩＭＯ ＬＮＡ１０４０は、２つのＬＮＡ入力のいずれかに提供される入力ＲＦ信号を用いて、帯域内ＣＡをサポートすることができる。
[0090] ＭＩＭＯ ＬＮＡ１０４０は、帯域間ＣＡについて２×２構成で動作しうる。２×２構成では、第１の入力ＲＦ信号は、１つの増幅段１０５０の中の第１の選択されたゲイントランジスタ１０５４によって増幅され、第１の選択されたゲイントランジスタ１０５４に結合されたカスコードトランジスタ１０５６によってバッファされ、負荷回路１０９０ａに提供されうる。第２の入力ＲＦ信号は、別の増幅段１０５０の中の第２の選択されたゲイントランジスタ１０５４によって増幅され、第２の選択されたゲイントランジスタ１０５４に結合されたカスコードトランジスタ１０５６によってバッファされ、負荷回路１０９０ｂに提供されうる。
[0091] 図１１Ａは、カスコードシャットオフアーキテクチャに基づく、２×２のＭＩＭＯ ＬＮＡ１１４０ａの例示的な設計の略図を示す。ＭＩＭＯ ＬＮＡ１１４０ａは、図５ＡのＭＩＭＯ ＬＮＡ５４０の別の例示的な設計であり、（ｉ）２つの入力ＲＦ信号ＲＦｉｎ１およびＲＦｉｎ２を受信する２つのＬＮＡ入力、および（ｉｉ）２つの出力ＲＦ信号ＲＦｏｕｔ１およびＲＦｏｕｔ２を提供する２つのＬＮＡ出力を含む。
[0092] ＭＩＭＯ ＬＮＡ１１４０ａは、２つの負荷回路１１９０ａおよび１１９０ｂにそれぞれ結合された２つの増幅段１１５０ａおよび１１５０ｂを含む。増幅段１１５０ａは、ソースデジェネレーションインダクタ１１５２ａ、ゲイントランジスタ１１５４ａ、およびカスコードトランジスタ１１５６ａを含み、それらは、図６Ａのインダクタ６５２ａ、ゲイントランジスタ６５４ａ、およびカスコードトランジスタ６５６ａと同様の方法で結合される。ゲイントランジスタ１１５４ａのゲートは、第１の入力ＲＦ信号を受信する。カスコードトランジスタ１１５６ａは、そのゲートがＶｃａｓｃ１ａ電圧を受信し、そのドレインが負荷回路１１９０ａに結合されている。増幅段１１５０ａは、さらに、ゲイントランジスタ１１６４ａと、カスコードトランジスタ１１６６ａを含む。ゲイントランジスタ１１６４ａは、そのソースがインダクタ１１５２ａに結合され、そのゲートが第２の入力ＲＦ信号を受信する。カスコードトランジスタ１１６６ａは、そのゲートがＶｃａｓｃ２ａ電圧を受信し、そのドレインが負荷回路１１９０ａに結合されている。
[0093] 増幅段１１５０ｂは、ソースデジェネレーションインダクタ１１５２ｂと、２つのゲイントランジスタ１１５４ｂおよび１１６４ｂと、２つのカスコードトランジスタ１１５６ｂおよび１１６６ｂを含み、それらは、増幅段１１５０ａのインダクタ１１５２ａ、ゲイントランジスタ１１５４ａおよび１１６４ａ、ならびにカスコードトランジスタ１１５６ａおよび１１６６ａと同様の方法で結合される。ゲイントランジスタ１１５４ｂおよび１１６４ｂのゲートは、それぞれ、第１および第２の入力ＲＦ信号を受信する。カスコードトランジスタ１１５６ｂおよび１１６６ｂは、それらのゲートがＶｃａｓｃ１ｂおよびＶｃａｓｃ２ｂ電圧をそれぞれ受信し、それらのドレインが負荷回路１１９０ｂに結合されている。
[0094] ＭＩＭＯ ＬＮＡ１１４０ａは、帯域内ＣＡについて１×２構成で動作しうる。１×２構成では、入力ＲＦ信号ＲＦｉｎ１またはＲＦｉｎ２が、２つの増幅段１１５０ａおよび１１５０ｂの中の２つのゲイントランジスタ１１５４ａおよび１１５４ｂ（または、ゲイントランジスタ１１６４ａおよび１１６４ｂ）に、１つのＬＮＡ入力を介して提供されうる。入力ＲＦ信号は、２つのゲイントランジスタによって増幅され、２つのゲイントランジスタに結合された２つのカスコードトランジスタによってバッファされ、負荷回路１１９０ａおよび１１９０ｂに提供される。ＭＩＭＯ ＬＮＡ１１４０ａは、２つのＬＮＡ入力のいずれかに印加される入力ＲＦ信号を用いて、帯域内ＣＡをサポートすることができる。
[0095] ＭＩＭＯ ＬＮＡ１１４０ａは、帯域間ＣＡについて２×２構成で動作しうる。２×２構成では、第１の入力ＲＦ信号（例えば、ＲＦｉｎ１）は、増幅段１１５０ａまたは１１５０ｂによって受信され、ゲイントランジスタ１１５４ａまたは１１５４ｂによって増幅され、カスコードトランジスタ１１５６ａまたは１１５６ｂによってバッファされ、負荷回路１１９０ａまたは１１９０ｂに提供されうる。第２の入力ＲＦ信号（例えば、ＲＦｉｎ２）は、増幅段１１５０ａまたは１１５０ｂによって受信され、ゲイントランジスタ１１６４ａまたは１１６４ｂによって増幅され、カスコードトランジスタ１１６６ａまたは１１６６ｂによってバッファされ、負荷回路１１９０ａまたは１１９０ｂに提供されうる。各増幅段１１５０は、２つの入力ＲＦ信号のうちの１つのみを受信し、その出力ＲＦ信号をその増幅段１１５０に結合された負荷回路１１９０に提供する。
[0096] 図１１Ｂは、カスコードシャットオフアーキテクチャに基づく、４×２のＭＩＭＯ ＬＮＡ１１４０ｂの例示的な設計の略図を示す。ＭＩＭＯ ＬＮＡ１１４０ｂは、図５ＡのＭＩＭＯ ＬＮＡ５４０のさらに別の例示的な設計であり、（ｉ）４つの入力ＲＦ信号ＲＦｉｎ１〜ＲＦｉｎ４を受信する４つのＬＮＡ入力、および（ｉｉ）２つの出力ＲＦ信号ＲＦｏｕｔ１およびＲＦｏｕｔ２を提供する２つのＬＮＡ出力を含む。ＭＩＭＯ ＬＮＡ１１４０ｂは、２つの負荷回路１１９０ａおよび１１９０ｂに結合された４つの増幅段１１５０ａ〜１１５０ｄを含む。増幅段１１５０ａおよび１１５０ｂは、図１１Ａについて上述されたように結合される、ソースデジェネレーションインダクタと、ゲイントランジスタと、カスコードトランジスタとを含む。
[0097] 増幅段１１５０ｃは、ソースデジェネレーションインダクタ１１５２ｃ、２つのゲイントランジスタ１１５４ｃおよび１１６４ｃ、ならびに２つのカスコードトランジスタ１１５６ｃおよび１１６６ｃを含み、それらは、増幅段１１５０ａのインダクタ１１５２ａ、ゲイントランジスタ１１５４ａおよび１１６４ａ、ならびにカスコードトランジスタ１１５６ａおよび１１６６ａと同様の方法で結合される。ゲイントランジスタ１１５４ｃおよび１１６４ｃのゲートは、それぞれ第３および第４の入力ＲＦ信号を受信する。カスコードトランジスタ１１５６ｃおよび１１６６ｃは、それらのゲートがそれぞれＶｃａｓｃ３ａおよびＶｃａｓｃ４ａ電圧を受信し、それらのドレインが負荷回路１１９０ａに結合されている。
[0098] 増幅段１１５０ｄは、ソースデジェネレーションインダクタ１１５２ｄ、２つのゲイントランジスタ１１５４ｄおよび１１６４ｄ、ならびに２つのカスコードトランジスタ１１５６ｄおよび１１６６ｄを含み、それらは、増幅段１１５０ａのインダクタ１１５２ａ、ゲイントランジスタ１１５４ａおよび１１６４ａ、ならびにカスコードトランジスタ１１５６ａおよび１１６６ａと同様の方法で結合される。ゲイントランジスタ１１５４ｄおよび１１６４ｄのゲートは、それぞれ第３および第４の入力ＲＦ信号を受信する。カスコードトランジスタ１１５６ｄおよび１１６６ｄは、それらのゲートがそれぞれＶｃａｓｃ３ｂおよびＶｃａｓ４ｂ電圧を受信し、それらのドレインが負荷回路１１９０ｂに結合されている。
[0099] ＭＩＭＯ ＬＮＡ１１４０ｂは、帯域内ＣＡについて１×２構成で動作しうる。１×２構成では、入力ＲＦ信号（ＲＦｉｎ１、ＲＦｉｎ２、ＲＦｉｎ３、またはＲＦｉｎ４）が、２つの増幅段１１５０の中の２つのゲイントランジスタに１つのＬＮＡ入力を介して提供されうる。入力ＲＦ信号は、２つのゲイントランジスタによって増幅され、２つのゲイントランジスタに結合された２つのカスコードトランジスタによってバッファされ、負荷回路１１９０ａおよび１１９０ｂに提供される。ＭＩＭＯ ＬＮＡ１１４０ｂは、４つのＬＮＡ入力のいずれか１つに印加される入力ＲＦ信号を用いて、帯域内ＣＡをサポートすることができる。
[00100] ＭＩＭＯ ＬＮＡ１１４０ｂは、帯域間ＣＡについて２入力２出力（２×２）構成で動作しうる。２×２構成では、第１の入力ＲＦ信号（例えば、ＲＦｉｎ１またはＲＦｉｎ２）は、増幅段１１５０ａまたは１１５０ｂによって受信され、１つの増幅段１１５０ａまたは１１５０ｂの中の第１の選択されたゲイントランジスタによって増幅され、第１の選択されたゲイントランジスタに結合されたカスコードトランジスタによってバッファされ、負荷回路１１９０ａまたは１１９０ｂに提供されうる。第２の入力ＲＦ信号（例えば、ＲＦｉｎ３またはＲＦｉｎ４）は、増幅段１１５０ｃまたは１１５０ｄによって受信され、増幅段１１５０ｃまたは１１５０ｄの中の第２の選択されたゲイントランジスタによって増幅され、第２の選択されたゲイントランジスタに結合されたカスコードトランジスタによってバッファされ、負荷回路１１９０ａまたは１１９０ｂに提供されうる。２つの増幅段１１５０のみが、２つの入力ＲＦ信号を増幅するためにイネーブルにされる。イネーブルにされた各増幅段１１５０は、２つの入力ＲＦ信号のうちの１つのみを受信し、その出力ＲＦ信号をその増幅段１１５０に結合された負荷回路１１９０に提供する。
[00101] 図１１Ｃは、図１１Ｂにおける４×２のＭＩＭＯ ＬＮＡ１１４０ｂの別の略図を示す。図１１ＣのＭＩＭＯ ＬＮＡ１１４０ｂは、図１１Ｂに示される、デジェネレーションインダクタ、ゲイントランジスタ、およびカスコードトランジスタのすべてを含み、それらは図１１Ｃでは異なって配置される。図１１Ｃは、ＭＩＭＯ ＬＮＡ１１４０ｂが、任意のＬＮＡ入力（例えば、ＲＦｉｎ１、ＲＦｉｎ２、ＲＦｉｎ３、またはＲＦｉｎ４）に提供される単一の入力ＲＦ信号を受信でき、帯域内ＣＡについて２つの負荷回路１１９０ａおよび１１９０ｂに２つの出力ＲＦ信号を提供できることを示す。図１１Ｃは、また、ＭＩＭＯ ＬＮＡ１１４０ｂが、２つのＬＮＡ入力（例えば、ＲＦｉｎ１とＲＦｉｎ３、またはＲＦｉｎ１とＲＦｉｎ４、またはＲＦｉｎ２とＲＦｉｎ３、またはＲＦｉｎ２とＲＦｉｎ４）に提供される２つの入力ＲＦ信号を受信でき、帯域間ＣＡについて２つの負荷回路１１９０ａおよび１１９０ｂに２つの出力ＲＦ信号を提供できることを示す。各々のゲイントランジスタ（総数８個のソースデジェネレーションインダクタ）に別々のソースデジェネレーションインダクタが使用される場合、２つの入力ＲＦ信号は任意の２つのＬＮＡ入力に印加されうる。
[00102] 図１０および図１１Ａは、２×２のＭＩＭＯ ＬＮＡの２つの例示的な設計を示す。図１１Ｂは、４×２のＭＩＭＯ ＬＮＡの例示的な設計を示す。ＭＩＭＯ ＬＮＡは、また、他の方法でもインプリメントされうる。例えば、ＭＩＭＯ ＬＮＡは、例えば図７に示されるように、各フィードバック回路が１つまたは複数の増幅段の入力と出力との間に結合されている、１つまたは複数のフィードバック回路を含みうる。
[00103] 一般に、任意の数の入力および任意の数の出力を有するＭＩＭＯ ＬＮＡは、カスコードシャットオフアーキテクチャに基づいてインプリメントされうる。より多くの帯域に関するより多くのＬＮＡ入力が、より多くの増幅段、および／または各増幅段の中のより多くのゲイントランジスタおよびカスコードトランジスタを用いてサポートされうる。キャリアのより多くのセットに関する、より多くのＬＮＡ出力が、また、より多くの増幅段、および／または各増幅段の中のより多くのゲイントランジスタおよびカスコードトランジスタを用いてサポートされうる。
[00104] 整合回路および同調可能な整合回路は、様々な方法でインプリメントされうる。同調可能な整合回路のいくつかの例示的な設計が以下に説明される。
[00105] 図１２Ａは、Ｌトポロジに基づく同調可能な整合回路１２１０の例示的な設計を示す。Ｌトポロジは、シャント回路コンポーネントに結合された直列回路コンポーネントを含む。直列回路コンポーネントは、２つのノードの間に接続された回路コンポーネントである。シャント回路コンポーネントは、ノードと回路グラウンドとの間に接続された回路コンポーネントである。回路コンポーネントは、インダクタ、キャパシタ、レジスタ等でありうる。整合回路１２１０は、（ｉ）整合回路１２１０の入力と出力との間に結合された直列インダクタ１２１２、および（ｉｉ）整合回路１２１０の出力と回路グラウンドとの間に結合された同調可能なシャントキャパシタ１２１４を含む。
[00106] 図１２Ｂは、Ｌトポロジに基づく同調可能な整合回路１２２０の例示的な設計を示す。整合回路１２２０は、（ｉ）整合回路１２２０の入力と出力との間に結合された同調可能な直列キャパシタ１２２２、および（ｉｉ）整合回路１２２０の出力と回路グラウンドとの間に結合されたシャントインダクタ１２２４を含む。
[00107] 図１２Ｃは、Ｒトポロジに基づく同調可能な整合回路１２３０の例示的な設計を示す。Ｒトポロジは、直列回路コンポーネントに結合されたシャント回路コンポーネントを含む。整合回路１２３０は、（ｉ）整合回路１２３０の入力と回路グラウンドとの間に結合された同調可能なシャントキャパシタ１２３２、および（ｉｉ）整合回路１２３０の入力と出力との間に結合された直列インダクタ１２３４を含む。
[00108] 図１２Ｄは、Ｐｉトポロジに基づく同調可能な整合回路１２４０の例示的な設計を示す。Ｐｉトポロジは、直列回路コンポーネントに結合されたシャント回路コンポーネントを含み、その直列回路コンポーネントは、別のシャント回路コンポーネントに結合される。整合回路１２４０は、（ｉ）整合回路１２４０の入力と回路グラウンドとの間に結合されたシャントキャパシタ１２４２、（ｉｉ）整合回路１２４０の入力と出力との間に結合された直列インダクタ１２４４、および（ｉｉｉ）整合回路１２４０の出力と回路グラウンドとの間に結合された同調可能なシャントキャパシタ１２４６を含む。
[00109] 図１２Ｅは、２つのＲセクションを有する同調可能な整合回路１２５０の例示的な設計を示す。整合回路１２５０は、（ｉ）整合回路１２５０の入力と電力供給Ｖｄｄとの間に結合されたシャントインダクタ１２５２、（ｉｉ）整合回路１２５０の入力とノードＥとの間に結合された直列キャパシタ１２５４、（ｉｉｉ）ノードＥと回路グラウンドとの間に結合された同調可能なシャントキャパシタ１２５６、および（ｉｖ）ノードＥと整合回路１２５０の出力との間に結合された直列インダクタ１２５８を含む。
[00110] 図１２Ｆは、Ｐｉトポロジに基づく同調可能な整合回路１２６０の例示的な設計を示す。整合回路１２６０は、（ｉ）整合回路１２６０の入力とＶｄｄ供給との間に結合されたシャントインダクタ１２６２、（ｉｉ）整合回路１２６０の入力と出力との間に結合された直列キャパシタ１２６４、（ｉｉｉ）整合回路１２６０の出力と回路グラウンドとの間に結合された同調可能なシャントキャパシタ１２６６、および（ｉｖ）整合回路１２６０の出力と回路グラウンドとの間に結合されたシャントインダクタ１２６８を含む。
[00111] 固定の整合回路は、また、図１２Ａ〜１２Ｆに示された例示的な設計のいずれかに基づいてインプリメントされうる。この場合、調整可能な各回路コンポーネント（例えば、調整可能な各キャパシタ）は、固定の回路コンポーネント（例えば、固定キャパシタ）に置き換えられうる。
[00112] 例示的な設計では、装置（例えば、ワイヤレスデバイス、ＩＣ、回路モジュール、等）は、（例えば、ＣＡ ＬＮＡまたはＭＩＭＯ ＬＮＡのための）第１および第２の増幅段を含みうる。第１の増幅段（例えば、図６Ａの増幅段６５０ａ）は、第１の増幅段がイネーブルであるときには、入力ＲＦ信号を受信して増幅し、第１の負荷回路（例えば、負荷回路６９０ａ）に第１の出力ＲＦ信号を提供しうる。入力ＲＦ信号は、異なる周波数においてマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を備えうる。第２の増幅段（例えば、図６Ａの増幅段６５０ｂ）は、第２の増幅段がイネーブルであるときには、入力ＲＦ信号を受信して増幅し、第２の負荷回路（例えば、負荷回路６９０ｂ）に第２の出力ＲＦ信号を提供しうる。各負荷回路は、（例えば、図４Ｂまたは図５Ｂに示されるように）少なくとも１つのミキサ、および／または他の回路を備えうる。第１の出力ＲＦ信号は、少なくとも１つのキャリアの第１のセット上の伝送のために処理（例えば、ダウンコンバート）されうる。第２の出力ＲＦ信号は、少なくとも１つのキャリアの第２のセット上の伝送のために処理されうる。
[00113] 例示的な設計では、第１の増幅段は、第１のカスコードトランジスタ（例えば、図６Ａのカスコードトランジスタ６５６ａ）に結合された第１のゲイントランジスタ（例えば、ゲイントランジスタ６５４ａ）を備えうる。第２の増幅段は、第２のカスコードトランジスタ（例えば、カスコードトランジスタ６５６ｂ）に結合された第２のゲイントランジスタ（例えば、ゲイントランジスタ６５４ｂ）を備えうる。入力ＲＦ信号は、第１および第２のゲイントランジスタの両方に提供されうる。例示的な設計では、第１の増幅段は、さらに、第１のゲイントランジスタに結合された第１のインダクタ（例えば、インダクタ６５２ａ）を備えうる。第２の増幅段は、さらに、第２のゲイントランジスタに結合された第２のインダクタ（例えば、インダクタ６５２ｂ）を備えうる。別の例示的な設計では、第１および第２のゲイントランジスタのソースは、（例えば、図８Ａおよび図８Ｂに示されるように）回路グラウンドに結合される。
[00114] 例示的な設計では、第１および第２の増幅段は、（ｉ）第１／ＣＡモードにおいて第１および第２の出力ＲＦ信号を提供し、（ｉｉ）第２／非ＣＡモードにおいて第１の出力ＲＦ信号を提供するが第２の出力ＲＦ信号は提供しない。第１および第２のカスコードトランジスタは、第１／ＣＡモードでは両方イネーブルにされうる。第２／非ＣＡモードでは、第１および第２のカスコードトランジスタのうちの一方のみがイネーブルにされうる。第１および第２のゲイントランジスタは、第１／ＣＡモードと第２／非ＣＡモードの両方において入力ＲＦ信号を印加されうる。第２／非ＣＡモードでは、第１および第２のゲイントランジスタのうちの一方が、飽和領域において動作し、第１および第２のゲイントランジスタのうちの他方が、線形領域において動作しうる。各増幅段は、１つまたは複数の適切な電圧を、増幅段の１つまたは複数のカスコードトランジスタに提供することによって、イネーブルまたはディセーブルにされうる。
[00115] 例示的な設計では、フィードバック回路（例えば、図７のフィードバック回路６６０）は、第１および第２の増幅段のうちの少なくとも１つの出力と入力との間に結合されうる。フィードバック回路は、レジスタ、もしくはキャパシタ、またはトランジスタのような能動回路、または他の何らかの回路、またはこれらの任意の組み合わせを備えうる。
[00116] 例示的な設計では、例えば、図８Ａに示されるように、別々の減衰回路が増幅段のために使用されうる。第１の減衰回路（例えば、図８Ａの減衰回路８６０ａ）は、第１の増幅段に結合され、入力ＲＦ信号を受信して、第１の減衰された入力ＲＦ信号を第１の増幅段に提供しうる。第２の減衰回路（例えば、図８Ａの減衰回路８６０ｂ）は、第２の増幅段に結合され、入力ＲＦ信号を受信して、第２の減衰された入力ＲＦ信号を第１の増幅段に提供しうる。
[00117] 別の例示的な設計では、例えば、図８Ｂに示されるように、共有／共通の減衰回路がすべての増幅段のために使用されうる。共有の減衰回路（例えば、図８Ｂの減衰回路８６０ａ）は、第１および第２の増幅段に結合され、入力ＲＦ信号を受信して、減衰された入力ＲＦ信号を両方の増幅段に提供しうる。
[00118] 例示的な設計では、入力整合回路は、増幅段のために使用されうる。入力整合回路（例えば、図６Ａの入力整合回路６３２）は、第１および第２の増幅段に結合され、受信機入力信号を受信して入力ＲＦ信号を提供しうる。入力整合回路は、（例えば、図６Ａに示されるように）固定でありえ、１つまたは複数の固定の回路コンポーネントを備えうる。代替的に、入力整合回路は、（例えば、図９に示されるように）同調可能でありえ、少なくとも１つの調整可能な回路コンポーネントを備えうる。
[00119] 例示的な設計では、装置は、さらに、第３および第４の増幅段（例えば、ＭＩＭＯ ＬＮＡについての図１０の増幅段１０５０ｃおよび１０５０ｄ）を備えうる。第３の増幅段（例えば、増幅段１０５０ｃ）は、第３の増幅段がイネーブルであるときに、第２の入力ＲＦ信号を受信して増幅し、第１の出力ＲＦ信号を第１の負荷回路に提供しうる。第４の増幅段（例えば、増幅段１０５０ｄ）は、第４の増幅段がイネーブルであるときに、第２の入力ＲＦ信号を受信して増幅し、第２の出力ＲＦ信号を第２の負荷回路に提供しうる。
[00120] 別の例示的な設計では、第１の増幅段（例えば、図１１Ａの増幅段１１５０ａ）は、第１の増幅段がイネーブルであるときに、入力ＲＦ信号または第２の入力ＲＦ信号を受信して増幅し、第１の出力ＲＦ信号を第１の負荷回路に提供しうる。第２の増幅段（例えば、増幅段１１５０ｂ）は、第２の増幅段がイネーブルであるときに、入力ＲＦ信号または第２の入力ＲＦ信号を受信して増幅し、第２の出力ＲＦ信号を第２の負荷回路に提供しうる。第１の増幅段は、さらに、第３のカスコードトランジスタ（例えば、カスコードトランジスタ１１６６ａ）に結合された第３のゲイントランジスタ（例えば、ゲイントランジスタ１１６４ａ）を備えうる。第２の増幅段は、さらに、第４のカスコードトランジスタ（例えば、カスコードトランジスタ１１６６ｂ）に結合された第４のゲイントランジスタ（例えば、ゲイントランジスタ１１６４ｂ）を備えうる。第２の入力ＲＦ信号は、第３および第４のゲイントランジスタの両方に提供されうる。
[00121] 別の例示的な設計では、装置は、さらに、第３および第４の増幅段（例えば、ＭＩＭＯ ＬＮＡについての図１１Ｂの増幅段１１５０ｃおよび１１５０ｄ）を含みうる。第３の増幅段（例えば、増幅段１１５０ｃ）は、第３の増幅段がイネーブルであるときに、第３の入力ＲＦ信号または第４の入力ＲＦ信号を受信して増幅し、第１の出力ＲＦ信号を第１の負荷回路に提供しうる。第４の増幅段（例えば、増幅段１１５０ｄ）は、第４の増幅段がイネーブルであるときに、第３の入力ＲＦ信号または第４の入力ＲＦ信号を受信して増幅し、第２の出力ＲＦ信号を第２の負荷回路に提供しうる。
[00122] 図１３は、ワイヤレスシステムにおいて信号を受信するためのプロセス１３００の例示的な設計を示す。プロセス１３００は、（以下で説明されるように）ワイヤレスデバイスによって、または他の何らかのエンティティによって、実行されうる。ワイヤレスデバイスは、第１／ＣＡモードにおいて第１および第２の増幅段をイネーブルにしうる（ブロック１３１２）。ワイヤレスデバイスは、第２／非ＣＡモードにおいて、第１の増幅段をイネーブルにし、第２の増幅段をディセーブルにしうる（ブロック１３１４）。ワイヤレスデバイスは、第１の増幅段がイネーブルであるときに、第１の増幅段で第１の入力ＲＦ信号を増幅して、第１の出力ＲＦ信号を得る（ブロック１３１６）。ワイヤレスデバイスは、第２の増幅段がイネーブルであるときに、第２の増幅段で第１の入力ＲＦ信号または第２の入力ＲＦ信号を増幅して、第２の出力ＲＦ信号を得る（ブロック１３１８）。第１および第２の入力ＲＦ信号は、異なる周波数においてマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を備えうる。第１および第２の入力ＲＦ信号は、異なる帯域のためのものでありうる。
[00123] ここに説明されるＬＮＡは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイス、等にインプリメントされうる。ＬＮＡは、また、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）、等のような、様々なＩＣの処理技術を用いて製造されうる。
[00124] ここに説明されるＬＮＡをインプリメントする装置は、スタンドアロン型デバイス、またはより大型のデバイスの一部でありうる。デバイスは、（ｉ）スタンドアロン型ＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含みうる１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に組み込まれうるモジュール、（ｖｉ）受信機、セルラ電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、でありうる。
[00125] １つまたは複数の例示的な設計では、説明された複数の機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせにインプリメントされうる。ソフトウェアにインプリメントされる場合、これらの機能は、コンピュータ読取可能媒体上で、１つまたは複数の命令またはコードとして送信または記憶されうる。コンピュータ読取可能媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされうる任意の利用可能な媒体でありうる。限定ではなく例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、または他の光ディスク記憶装置、磁気ディスク記憶装置あるいは他の磁気記憶デバイス、または、命令あるいはデータ構造の形態で所望のプログラムコードを搬送あるいは記憶するために使用されることができ、コンピュータによってアクセスされることができる、任意の他の媒体を備えることができる。また、任意の接続は、コンピュータ読取可能媒体と適切に称される。例えば、ソフトウェアが、ウェブサイト、サーバ、または、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者ライン（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技術を使用している他の遠隔ソース、から送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。ここに使用される、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイ（登録商標）ディスクを含み、ディスク（disk）は通常、磁気的にデータを再生するが、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれるべきである。
[00126] 本開示の先の説明は、当業者が本開示を製造または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって容易に明らかであり、ここに定義された一般的な原理は、本開示の範囲から逸脱することなく、他の変形物に適用されうる。したがって、本開示は、ここに説明される例および設計に限定されるように意図されず、ここに開示された原理および新規の特徴と矛盾しない最大範囲であると認められるべきである。

Claims (20)

  1. 第１の増幅段であって、前記第１の増幅段がイネーブルであるときに、入力無線周波数（ＲＦ）信号を受信して増幅し、第１の出力ＲＦ信号を第１の負荷回路に提供するように構成された前記第１の増幅段と、ここにおいて、前記入力ＲＦ信号は、異なる周波数におけるマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を備える、
    第２の増幅段であって、前記第２の増幅段がイネーブルであるときに、前記入力ＲＦ信号を受信して増幅し、第２の出力ＲＦ信号を第２の負荷回路に提供するように構成された前記第２の増幅段と
    を備える、装置。
  2. 前記第１の増幅段が、第１のカスコードトランジスタに結合された第１のゲイントランジスタを備え、前記第２の増幅段が、第２のカスコードトランジスタに結合された第２のゲイントランジスタを備え、前記入力ＲＦ信号が、前記第１および第２のゲイントランジスタの両方に提供される、請求項１に記載の装置。
  3. 前記第１の増幅段が、前記第１のゲイントランジスタに結合された第１のインダクタをさらに備え、前記第２の増幅段が、前記第２のゲイントランジスタに結合された第２のインダクタをさらに備える、請求項２に記載の装置。
  4. 前記第１および第２のゲイントランジスタが、回路グラウンドに結合されたソースを有する、請求項２に記載の装置。
  5. 前記第１および第２の増幅段が、第１のモードでは、前記第１および第２の出力ＲＦ信号を提供し、第２のモードでは、前記第１の出力ＲＦ信号を提供するが前記第２の出力ＲＦ信号を提供せず、前記第１のモードでは、前記第１および第２のカスコードトランジスタがイネーブルであり、前記第２のモードでは、前記第１および第２のカスコードトランジスタのうちの一方のみがイネーブルである、請求項２に記載の装置。
  6. 前記第１および第２のゲイントランジスタが、前記第１のモードおよび前記第２のモードの両方において前記入力ＲＦ信号を印加され、前記第２のモードでは、前記第１および第２のゲイントランジスタのうちの一方が飽和領域において動作し、前記第１および第２のゲイントランジスタのうちの他方が線形領域において動作する、請求項５に記載の装置。
  7. 前記第１および第２の増幅段のうちの少なくとも１つの出力と入力との間に結合されたフィードバック回路
    をさらに備える、請求項１に記載の装置。
  8. 前記フィードバック回路が、レジスタ、もしくはキャパシタ、またはレジスタとキャパシタの両方を備える、請求項７に記載の装置。
  9. 前記第１の増幅段に結合され、前記入力ＲＦ信号を受信するように構成された、第１の減衰回路と、
    前記第２の増幅段に結合され、前記入力ＲＦ信号を受信するように構成された、第２の減衰回路と
    をさらに備える、請求項１に記載の装置。
  10. 前記第１および第２の増幅段に結合され、前記入力ＲＦ信号を受信するように構成された減衰回路
    をさらに備える、請求項１に記載の装置。
  11. 前記第１および第２の増幅段に結合され、受信機入力信号を受信して前記入力ＲＦ信号を提供するように構成された入力整合回路
    をさらに備える、請求項１に記載の装置。
  12. 前記入力整合回路が同調可能であり、少なくとも１つの調整可能な回路コンポーネントを備える、請求項１１に記載の装置。
  13. 第３の増幅段であって、前記第３の増幅段がイネーブルであるときに、第２の入力ＲＦ信号を受信して増幅し、前記第１の出力ＲＦ信号を前記第１の負荷回路に提供するように構成された前記第３の増幅段と、
    第４の増幅段であって、前記第４の増幅段がイネーブルであるときに、前記第２の入力ＲＦ信号を受信して増幅し、前記第２の出力ＲＦ信号を前記第２の負荷回路に提供するように構成された前記第４の増幅段と
    をさらに備える、請求項１に記載の装置。
  14. 前記第１の増幅段は、前記第１の増幅段がイネーブルであるときに、前記入力ＲＦ信号または第２の入力ＲＦ信号を受信して増幅し、前記第１の出力ＲＦ信号を前記第１の負荷回路に提供するように構成され、
    前記第２の増幅段は、前記第２の増幅段がイネーブルであるときに、前記入力ＲＦ信号または前記第２の入力ＲＦ信号を受信して増幅し、前記第２の出力ＲＦ信号を前記第２の負荷回路に提供するように構成される、
    請求項１に記載の装置。
  15. 前記第１の増幅段が、第３のカスコードトランジスタに結合された第３のゲイントランジスタをさらに備え、前記第２の増幅段が、第４のカスコードトランジスタに結合された第４のゲイントランジスタをさらに備え、第２の入力ＲＦ信号が、前記第３および第４のゲイントランジスタの両方に提供される、請求項２に記載の装置。
  16. 第３の増幅段であって、前記第３の増幅段がイネーブルであるときに、第３の入力ＲＦ信号または第４の入力ＲＦ信号を受信して増幅し、前記第１の出力ＲＦ信号を前記第１の負荷回路に提供するように構成された前記第３の増幅段と、
    第４の増幅段であって、前記第４の増幅段がイネーブルであるときに、前記第３の入力ＲＦ信号または前記第４の入力ＲＦ信号を受信して増幅し、前記第２の出力ＲＦ信号を前記第２の負荷回路に提供するように構成された前記第４の増幅段と
    をさらに備える、請求項１４に記載の装置。
  17. 第１の増幅段がイネーブルであるときに、第１の出力無線周波数（ＲＦ）信号を得るために、前記第１の増幅段で第１の入力ＲＦ信号を増幅することと、ここにおいて、前記第１の入力ＲＦ信号は、異なる周波数におけるマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を備える、
    第２の増幅段がイネーブルであるときに、第２の出力ＲＦ信号を得るために、前記第２の増幅段で前記第１の入力ＲＦ信号または第２の入力ＲＦ信号を増幅することと
    を備える、方法。
  18. 前記第１および第２の出力ＲＦ信号を得るために、第１のモードにおいて、前記第１および第２の増幅段をイネーブルにすることと、
    前記第２の出力ＲＦ信号は得ずに前記第１の出力ＲＦ信号を得るために、第２のモードにおいて、前記第１の増幅段をイネーブルにし、前記第２の増幅段をディセーブルにすることと
    をさらに備える、請求項１７に記載の方法。
  19. 増幅するための第１の手段であって、増幅するための前記第１の手段がイネーブルであるときに、第１の入力無線周波数（ＲＦ）信号を増幅し、第１の出力ＲＦ信号を提供するように構成された、増幅するための前記第１の手段と、ここにおいて、前記第１の入力ＲＦ信号は、異なる周波数におけるマルチプルなキャリア上でワイヤレスデバイスに送られる伝送を備える、
    増幅するための第２の手段であって、増幅するための前記第２の手段がイネーブルであるときに、前記第１の入力ＲＦ信号または第２の入力ＲＦ信号を増幅し、第２の出力ＲＦ信号を提供するように構成された、増幅するための前記第２の手段と
    を備える、装置。
  20. 前記第１および第２の出力ＲＦ信号を得るために、第１のモードにおいて、増幅するための前記第１および第２の手段をイネーブルにするための手段と、
    前記第２の出力ＲＦ信号は得ずに前記第１の出力ＲＦ信号を得るために、第２のモードにおいて、増幅するための前記第１の手段をイネーブルにし、増幅するための前記第２の手段をディセーブルにするための手段と
    をさらに備える、請求項１９に記載の装置。
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