KR20150021073A - 캐리어 어그리게이션을 위해 캐스코드 디버트 스위치를 갖는 저 잡음 증폭기 - Google Patents
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Abstract
캐리어 어그리게이션을 지원하는 LNA(low noise amplifier)들이 개시된다. 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, 집적 회로 등)는 제 1 및 제 2 증폭기 회로들 및 디버트 캐스코드 트랜지스터를 포함한다. 각각의 증폭기 회로는 이득 트랜지스터 및 캐스코드 트랜지스터를 포함할 수 있다. 디버트 캐스코드 트랜지스터는 제 1 증폭기 회로의 출력과 제 2 증폭기 회로의 이득 트랜지스터 간에 커플링된다. 제 1 및 제 2 증폭기 회로들은 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스로 송신되는 전송들을 포함하는 입력 라디오 주파수(RF) 신호를 수신한다. 제 1 및 제 2 증폭기 회로들 및 디버트 캐스코드 트랜지스터는 입력 RF 신호를 증폭하고, (i) 제 1 동작 모드에서 캐리어들의 하나의 세트에 대한 하나의 증폭된 RF 신호 또는 (ii) 제 2 동작 모드에서 캐리어들의 2개의 세트들에 대한 2개의 증폭된 RF 신호들을 제공하도록 제어된다.
Description
35 U.S.C.§119 하의 우선권 주장
본 특허 출원은 2012년 5월 25일 출원되고 발명의 명칭이 "LOW NOISE AMPLIFIERS FOR CARRIER AGGREGATION"인 미국 가출원 번호 제61/652,064호를 우선권으로 주장하며, 상기 가출원은 본원의 양수인에게 양도되었으며 인용에 의해 본원에 명시적으로 포함된다.
본 개시는 일반적으로 전자기기에 관한 것으로서, 보다 구체적으로는, LNA(low noise amplifier)들에 관한 것이다.
무선 통신 시스템에서 무선 디바이스(예를 들어, 셀룰러 전화 또는 스마트폰)는 쌍방향 통신을 위해 데이터를 전송 및 수신할 수 있다. 무선 디바이스는 데이터 전송을 위한 전송기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 전송을 위해, 전송기는 변조된 라디오 주파수(RF) 신호를 획득하기 위해 데이터로 RF 캐리어 신호를 변조하고, 적절한 출력 전력 레벨을 갖는 증폭된 RF 신호를 획득하기 위해 변조된 RF 신호를 증폭하고, 안테나를 통해 기지국에 증폭된 RF 신호를 전송할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, 기지국에 의해 송신된 데이터를 복구하기 위해 수신된 RF 신호를 증폭 및 프로세싱할 수 있다.
무선 디바이스는 다수의 캐리어들 상의 동시성 동작인 캐리어 어그리게이션(carrier aggregation)을 지원할 수 있다. 캐리어는 통신을 위해 이용되는 주파수들의 범위를 지칭할 수 있고, 특정한 특성들과 연관될 수 있다. 예를 들어, 캐리어는 캐리어 상의 동작을 설명하는 시스템 정보와 연관될 수 있다. 캐리어는 또한 컴포넌트 캐리어(CC), 주파수 채널, 셀 등으로서 지칭될 수 있다. 무선 디바이스에 의한 캐리어 어그리게이션을 효율적으로 지원하는 것이 바람직하다.
도 1은 무선 시스템과 통신하는 무선 디바이스를 도시한다.
도 2a 내지 도 2d는 캐리어 어그리게이션(CA)의 4개의 예들을 도시한다.
도 3은 도 1의 무선 디바이스의 블록도를 도시한다.
도 4a 및 도 4b는 인트라-대역 CA를 지원하는 수신기를 도시한다.
도 5a 및 도 5b는 인트라-대역 CA 및 인터-대역 CA를 지원하는 수신기를 도시한다.
도 6a 내지 도 6c는 유도성 디제너레이션 및 캐스코드 디버트 스위치를 갖는 LNA의 예시적인 설계를 도시한다.
도 7a 내지 도 7c는 캐스코드 디버트 스위치를 갖는 LNA의 부가적인 예시적인 회로들을 도시한다.
도 8a 내지 도 8c는 캐스코드 디버트 스위치를 갖는 MIMO(multiple-input multiple-output) LNA의 예시적인 설계들을 도시한다.
도 9는 신호 증폭을 수행하기 위한 프로세스를 도시한다.
도 2a 내지 도 2d는 캐리어 어그리게이션(CA)의 4개의 예들을 도시한다.
도 3은 도 1의 무선 디바이스의 블록도를 도시한다.
도 4a 및 도 4b는 인트라-대역 CA를 지원하는 수신기를 도시한다.
도 5a 및 도 5b는 인트라-대역 CA 및 인터-대역 CA를 지원하는 수신기를 도시한다.
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도 8a 내지 도 8c는 캐스코드 디버트 스위치를 갖는 MIMO(multiple-input multiple-output) LNA의 예시적인 설계들을 도시한다.
도 9는 신호 증폭을 수행하기 위한 프로세스를 도시한다.
아래에 제시되는 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되며 본 개시가 실시될 수 있는 유일한 설계들만을 표현하도록 의도되는 것은 아니다. "예시적인" 이란 용어는 "예, 인스턴스 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 설계는 반드시 다른 설계들보다 선호되거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위한 특정한 세부사항들을 포함한다. 본 명세서에서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 설계들의 신규성을 모호하게 하지 않도록 블록도 형태로 도시된다.
캐리어 어그리게이션을 지원하는 LNA들이 본 명세서에서 개시된다. 이들 LNA들은 무선 통신 디바이스들과 같은 다양한 타입들의 전자 디바이스들에 대해 이용될 수 있다.
도 1은 무선 통신 시스템(120)과 통신하는 무선 디바이스(110)를 도시한다. 무선 시스템(120)은 LTE(Long Term Evolution) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, 또는 몇몇 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), TD-SCDMA(Time Division Synchronous CDMA), cdma2000, 또는 몇몇 다른 버전의 CDMA를 구현할 수 있다. 단순함을 위해, 도 1은 2개의 기지국들(130 및 132) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수 있다.
무선 디바이스(110)는 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 전화, 스마트폰, 태블릿, 무선 모뎀, 개인용 디지털 보조기기(PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 시스템(120)과 통신할 수 있을 수 있다. 무선 디바이스(110)는 브로드캐스트 스테이션들(예를 들어, 브로드캐스트 스테이션(134))로부터 신호들, 하나 이상의 GNSS(global navigation satellite systems)에서 위성들(예를 들어, 위성(150))로부터 신호들 등을 또한 수신할 수 있을 수 있다. 무선 디바이스(110)는 LTE, cdma2000, WCDMA, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신을 위한 하나 이상의 라디오 기술들을 지원할 수 있다.
무선 디바이스(110)는 다수의 캐리어들 상의 동작인 캐리어 어그리게이션을 지원할 수 있다. 캐리어 어그리게이션은 또한 다중-캐리어 동작으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 698-960 MHz(megahertz)의 저-대역, 1475 내지 2170 MHz의 중-대역 및/또는 2300 내지 2690 및 3400 내지 3800 MHz의 고-대역에서 동작할 수 있을 수도 있다. 저-대역, 중-대역 및 고-대역은 대역들의 3개의 그룹들(또는 대역 그룹들)을 지칭하며, 각각의 대역 그룹은 다수의 주파수 대역들(또는 단순히 "대역들")을 포함한다. 각각의 대역은 200MHz까지 커버할 수 있으며 하나 이상의 캐리어들을 포함할 수 있다. 각각의 캐리어는 LTE에서 20MHz까지 커버할 수 있다. LTE 릴리즈 11은 LTE/UMTS 대역들로서 지칭되고 3GPP TS 36.101에서 나열되는 35개의 대역들을 지원한다. 무선 디바이스(110)는 LTE 릴리즈 11의 1개 또는 2개의 대역들에서 5개까지의 캐리어들을 갖도록 구성될 수 있다.
일반적으로, 캐리어 어그리게이션(CA)은 2개의 타입들, 인트라-대역 CA 및 인터-대역 CA로 카테고리화될 수 있다. 인트라-대역 CA는 동일한 대역 내의 다수의 캐리어들 상의 동작을 지칭한다. 인터-대역 CA는 상이한 대역들의 다수의 캐리어들 상의 동작을 지칭한다.
도 2a는 연속적인 인트라-대역 CA의 예를 도시한다. 도 2a에서 도시된 예에서, 무선 디바이스(110)는 저-대역의 대역인 동일 대역에서 4개의 연속적인 캐리어들을 갖도록 구성된다. 무선 디바이스(110)는 동일한 대역 내의 다수의 연속적인 캐리어들 상에서 전송들을 송신 및/또는 수신할 수 있다.
도 2b는 비-연속적인 인트라-대역 CA의 예를 도시한다. 도 2b에서 도시된 예에서, 무선 디바이스(110)는 저-대역의 대역인 동일한 대역에서 4개의 비-연속적인 캐리어들을 갖도록 구성된다. 캐리어들은 5MHz, 10MHz, 또는 몇몇 다른 양만큼 분리될 수 있다. 무선 디바이스(110)는 동일한 대역 내의 다수의 비-연속적인 캐리어들 상에서 전송들을 송신 및/또는 수신할 수 있다.
도 2c는 동일한 대역 그룹에서 인터-대역 CA의 예를 도시한다. 도 2c에서 도시된 예에서, 무선 디바이스(110)는 저-대역인 동일한 대역 그룹의 2개의 대역들에서 4개의 캐리어들을 갖도록 구성된다. 무선 디바이스(110)는 동일한 대역 그룹의 상이한 대역들(예를 들어, 도 2c의 저-대역) 내의 다수의 캐리어들 상에서 전송들을 송신 및/또는 수신할 수 있다.
도 2d는 상이한 대역 그룹들에서 인터-대역 CA의 예를 도시한다. 도 2d에서 도시된 예에서, 무선 디바이스(110)는, 저 대역의 한 대역 내의 2개의 캐리어들 및 중-대역의 다른 대역 내의 2개의 부가적인 캐리어들을 포함하는 상이한 대역 그룹들에서 2개의 대역들의 4개의 캐리어들을 갖도록 구성된다. 무선 디바이스(110)는 상이한 대역 그룹들의 상이한 대역들(예를 들어, 도 2d의 저-대역 및 중-대역) 내의 다수의 캐리어들 상에서 전송들을 송신 및/또는 수신할 수 있다.
도 2a 내지 도 2d는 캐리어 어그리게이션의 4개의 예들을 도시한다. 캐리어 어그리게이션은 또한 대역들 및 대역 그룹들의 다른 결합들에 대해 지원될 수 있다. 예를 들어, 캐리어 어그리게이션은 저-대역 및 고-대역, 중-대역 및 고-대역, 및 고-대역 및 고-대역에 대해 지원될 수 있다.
도 3은 도 1의 무선 디바이스(110)의 예시적인 설계의 블록도를 도시한다. 예시적인 설계에서, 무선 디바이스(110)는 주 안테나(310)에 커플링되는 트랜시버(320), 보조 안테나(312)에 커플링되는 수신기들(322) 및 데이터 프로세서/제어기(380)를 포함한다. 트랜시버(320)는 다수의 대역들, 캐리어 어그리게이션들, 다수의 라디오 기술들 등을 지원하기 위해 다수(K개)의 수신기들(330aa 내지 330ak) 및 다수(K개)의 전송기들(360a 내지 360k)을 포함한다. 수신기들(322)은 다수의 대역들, 캐리어 어그리게이션, 다수의 라디오 기술들, 수신 다이버시티, 다수의 전송 안테나들로부터 다수의 수신 안테나들로의 MIMO 전송 등을 지원하기 위해 다수(M)의 수신기들(330ba 내지 330bm)을 포함한다.
도 3에서 도시된 예시적인 설계에서, 각각의 수신기(330)는 입력 회로들(332), LNA(340), 및 수신 회로들(342)을 포함한다. 데이터 수신을 위해, 안테나(310)는 기지국들 및/또는 다른 전송기 스테이션들로부터 신호들을 수신하고, 안테나 인터페이스 회로(324)를 통해 라우팅되고 선택된 수신기로 제공되는 수신된 RF 신호를 제공한다. 안테나 인터페이스 회로(324)는 스위치들, 듀플렉서들, 전송 필터들, 수신 필터들 등을 포함할 수 있다. 아래의 설명은 수신기(330aa)가 선택된 수신기라고 가정한다. 수신기(330aa) 내에서, 수신된 RF 신호는 입력 RF 신호를 LNA(340aa)에 제공하는 입력 회로들(332aa)을 통과한다. 입력 회로들(332aa)은 매칭 회로, 수신기 필터 등을 포함할 수 있다. LNA(340aa)는 입력 RF 신호를 증폭하고 출력 RF 신호를 제공한다. 수신 회로들(342aa)은 출력 RF 신호를 증폭, 필터링 및 RF로부터 기저대역으로 하향변환하고, 아날로그 입력 신호를 데이터 프로세서(380)에 제공한다. 수신 회로들(332aa)은 믹서들, 필터들, 증폭기들, 매칭 회로들, 발진기, 로컬 발진기(LO) 생성기, 위상 동기 루프(PLL) 등을 포함할 수 있다. 트랜시버(320)의 각각의 잔여 수신기(330) 및 수신기들(322)의 각각의 수신기(330)는 트랜시버(320)의 수신기(330aa)와 유사한 방식으로 동작할 수 있다.
도 3에서 도시된 예시적인 설계에서, 각각의 전송기(360)는 전송 회로들(362), 전력 증폭기(PA)(364), 및 출력 회로들(366)을 포함한다. 데이터 전송을 위해, 데이터 프로세서(380)는 전송될 데이터를 프로세싱(예를 들어, 인코딩 및 변조)하고 아날로그 출력 신호를 선택된 전송기에 제공한다. 아래의 설명은 전송기(360a)가 선택된 전송기라고 가정한다. 전송기(360a) 내에서, 전송 회로들(362a)은 아날로그 출력 신호를 기저대역으로부터 RF로 증폭, 필터링 및 상향변환하고 변조된 RF 신호를 제공한다. 전송 회로(362a)는 믹서들, 증폭기들, 필터들, 매칭 회로들, 발진기, LO 생성기, PLL 등을 포함할 수 있다. PA(364a)는 변조된 RF 신호를 수신 및 증폭하고 적절한 출력 전력 레벨을 갖는 전송 RF 신호를 제공한다. 전송 RF 신호는 출력 회로들(366a)을 통과하고, 안테나 인터페이스 회로(324)를 통해 라우팅되고, 안테나(310)를 통해 전송된다. 출력 회로들(366a)은 매칭 회로, 전송 필터, 지향성 커플러 등을 포함할 수 있다.
도 3은 수신기들(330) 및 전송기들(360)의 예시적인 설계를 도시한다. 수신기 및 전송기는 또한 필터, 매칭 회로들 등과 같이 도 3에서 도시되지 않은 다른 회로들을 포함할 수 있다. 트랜시버(320) 및 수신기들(322) 중 일부 또는 모두 다는 하나 이상의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다. 예를 들어, LNA들(340), 수신 회로들(342), 전송 회로들(362)은 RFIC 등일 수 있는 하나의 모듈 상에 구현될 수 있다. 안테나 인터페이스 회로들(324 및 326), 입력 회로들(332), 출력 회로들(366) 및 PA들(364)은 하이브리드 모듈 등일 수 있는 다른 모듈 상에 구현될 수 있다. 트랜시버들(320) 및 수신기들(322) 내의 회로들은 또한 다른 방식으로 구현될 수 있다.
데이터 프로세서/제어기(380)는 무선 디바이스(110)에 대한 다양한 기능들을 수행할 수 있다. 예를 들어, 데이터 프로세서(380)는 수신기들(330)을 통해 수신되는 데이터 및 전송기들(360)을 통해 전송되는 데이터에 대한 프로세싱을 수행할 수 있다. 제어기(380)는 안테나 인터페이스 회로(324 및 326), 입력 회로들(332), LNA들(340), 수신 회로들(342), 전송 회로들(362), PA들(364), 출력 회로들(366), 또는 이들의 결합의 동작을 제어할 수 있다. 메모리(382)는 데이터 프로세서/제어기(380)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서/제어기(380)는 하나 이상의 주문형 집적 회로들(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.
무선 디바이스(110)는 캐리어 어그리게이션을 위해 상이한 주파수들의 다수의 캐리어들 상에서 하나 이상의 기지국들/셀들로부터 전송들을 수신할 수 있다. 인트라-대역 CA의 경우, 전송들은 동일한 대역의 상이한 캐리어들 상에서 송신된다. 인터-대역 CA의 경우, 전송들은 상이한 대역들의 다수의 캐리어들 상에서 송신된다.
도 4a는 노(no) CA 및 인트라-대역 CA를 지원하는 CA-가능 LNA(440)를 갖는 수신기(400)의 예시적인 설계의 블록도를 도시한다. CA LNA(440)는 단일 입력 및 다수의(M개)(M > 1) 출력들을 포함한다.
수신기(400)에서, 안테나(410)는 하나 이상의 캐리어들 상에서 송신된 하나 이상의 전송들을 포함하는 다운링크 신호들을 수신하고, 수신된 RF 신호를 안테나 인터페이스 회로(424)에 제공한다. 안테나 인터페이스 회로(424)는 수신된 RF 신호를 필터링 및 라우팅하고, 수신기 입력 신호(RXin)를 제공한다. 입력 매칭 회로(432)는 RXin 신호를 수신하고 입력 RF 신호(RFin)를 CA LNA(440)에 제공한다. 매칭 회로(432)는 관심의 대역에 대한 안테나 인터페이스 회로(424) 또는 안테나(410) 중 어느 하나와 CA LNA(440) 간의 임피던스 및/또는 전력 매칭을 수행한다. 매칭 회로(432)는 도 3의 입력 회로들(332) 중 하나의 부분일 수 있다.
CA LNA(440)는 입력 RF 신호를 수신 및 증폭하고, (i) 캐리어들의 하나의 세트 상에서 노(no) CA 또는 CA 중 어느 하나에 대한 하나의 LNA 출력을 통해 하나의 출력 RF 신호 또는 (ii) 캐리어들의 M개까지의 세트들 상에서 인트라-대역 CA에 대한 M개까지의 LNA 출력들을 통해 M개까지의 출력 RF 신호들(RFout1 내지 RFoutM)을 제공한다. M개의 하향변환기 회로들(490a 내지 490m)은 M개의 LNA 출력들에 커플링된다. 각각의 하향변환기 회로(490)는 인에이블되면, 하나 이상의 관심의 캐리어들 상의 하나 이상의 전송들이 RF로부터 기저대역으로 하향변환되도록 연관된 출력 RF 신호를 하향변환한다.
도 4a의 CA LNA(440)와 같은 CA LNA는 임의의 정해진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, CA LNA는 1-입력 1-출력(1x1) 구성으로 동작하고, 캐리어들의 한 세트 상에서 하나 이상의 전송들을 포함하는 하나의 입력 RF 신호를 수신하고, 하나의 출력 RF 신호를 하나의 하향변환기 회로에 제공한다. 단일-출력 모드는 캐리어 어그리게이션 없이 단일 캐리어 상에서 송신된 전송을 수신하는데 이용될 수 있다. 단일-출력 모드는 또한 캐리어 어그리게이션을 통해 다수의 캐리어들(예를 들어, 연속적인 캐리어들) 상에서 송신된 전송들을 수신하는데 이용될 수 있다. 이 경우에, 모든 캐리어들 상의 전송은 단일 주파수에서 단일 LO 신호로 하향변환될 수 있다. 다중-출력 모드에서, CA LNA는 1xM 구성으로 동작하고, 캐리어들의 M개의 세트들 상에서 다수의 전송들을 포함하는 하나의 입력 RF 신호를 수신하고, M개의 출력 RF 신호들(캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 M개의 하향변환기 회로들에 제공하며, M > 1이다. 캐리어들의 각각의 세트는 하나의 대역에서 하나 이상의 캐리어들을 포함할 수 있다.
도 4b는 노 CA 및 하나의 대역의 캐리어들의 2개까지의 세트들 상에서 인트라-대역 CA를 지원하는 CA LNA(440x)의 예시적인 설계의 블록도를 도시한다. CA LNA(440x)는 도 4a의 CA LNA(440)의 일 예시적인 설계이다.
도 4B에서 도시된 예시적인 설계에서, CA LNA(440x)는 2개의 증폭기 회로들(Amp Ckt)(450a 및 450b), 하나 이상의 디버트 캐스코드 트랜지스터들(458) 및 2개의 LNA 출력들을 위한 2개의 로드 회로들(470a 및 470b)을 포함한다. 증폭기 회로는 또한 증폭기 스테이지, 입력 스테이지, 이득 회로 등으로서 지칭될 수 있다. 입력 RF 신호는 증폭기 회로들(450a 및 450b) 둘 다에 제공된다. 각각의 증폭기 회로(450)는, 증폭기 회로가 인에이블될 때 입력 RF 신호를 증폭하고, 대응하는 증폭된 RF 신호를 제공한다. 디버트 캐스코드 트랜지스터(들)(458) 중 하나는, 아래에서 설명되는 바와 같이 증폭기 회로(450b)로부터 증폭기 회로(450a)로, 또는 그 반대로 RF 전류를 디버팅(divert)하기 위해 인에이블될 수 있다. 로드 회로들(470a 및 470b)은 증폭기 회로들(450a 및 450b)로부터 증폭된 RF 신호들을 각각 수신하고 하향변환기 회로들(490a 및 490b)에 출력 RF 신호들을 각각 제공한다.
도 4b에서 도시된 예시적인 설계에서, 각각의 하향변환기 회로(490)는 2개의 기저대역 필터들(496 및 498)에 각각 커플링되는 2개의 믹서들(492 및 494)을 포함한다. 하향변환기 회로(490a) 내에서, 믹서(492a)는 로드 회로(470a)로부터 제 1 출력 RF 신호(RFout1) 및 캐리어의 제 1 세트에 대한 제 1 혼합 주파수의 동위상 LO 신호(ILO1)를 수신한다. 믹서(492a)는 ILO1 신호를 이용하여 제 1 출력 RF 신호를 하향변환하고 동위상(I) 하향변환된 신호를 제공한다. 믹서(494a)는 로드 회로(470a)로부터 제 1 출력 RF 신호를 수신하고, 제 1 혼합 주파수의 직교 LO 신호(QLO1)를 수신한다. 믹서(494a)는 QLO1 신호를 이용하여 제 1 출력 RF 신호를 하향변환하고 직교(Q) 하향변환된 신호를 제공한다. 필터들(496a 및 498a)은 각각 믹서들(492a 및 494a)로부터 I 및 Q 하향변환된 신호들을 수신 및 필터링하고 캐리어들의 제 1 세트에 대한 I 및 Q 기저대역 신호들(Vout1)을 제공한다.
하향변환기들(480a 내지 480m)은 캐리어들의 M개의 세트들 상에서 전송들을 수신하도록 인에이블될 수 있다. 각각의 하향변환기(480)는 변압기(470)로부터 각각의 출력 RF 신호를 수신하고, 그의 출력 RF 신호를 적합한 혼합 주파수의 각각의 LO 신호로 하향변환하고, 캐리어들의 하나의 세트에 대한 I 및 Q 하향변환된 신호들을 제공한다. 하향변환기들(480a 내지 480m)은 수신되는 캐리어들의 M개의 세트들에 대한 상이한 혼합 주파수들의 M개의 LO 신호들로 그의 M개의 출력 RF 신호들을 하향변환할 수 있다.
도 4b는 하향변환기 회로들(490)의 예시적인 설계를 도시한다. 하향변환기 회로는 또한 상이한 및/또는 부가적인 회로들을 포함할 수 있다. 예를 들어, 하향변환기 회로는, 믹서들 전에, 또는 믹서들과 필터들 간에, 또는 필터들 뒤에 커플링되는 증폭기를 포함할 수 있다.
도 4b는 2개의 LNA 출력들을 위해 2개의 증폭기 회로들(450) 및 2개의 로드 회로들(470)을 갖는 CA LNA(440x)의 예시적인 설계들 도시한다. CA LNA는 또한 2개 초과의 LNA 출력들을 위해 2개 초과의 증폭기 회로들 및/또는 2개 초과의 로드 회로들을 포함할 수 있다. CA LNA는 임의의 수의 디버트 캐스코드 트랜지스터들을 포함할 수 있다. 각각의 디버트 캐스코드 트랜지스터는 2개의 증폭기 회로들 간에 커플링될 수 있고, 이들 증폭기 회로들 간의 RF 전류를 디버팅할 수 있다.
도 5a는 노(no) CA, 인트라-대역 CA 및 인터-대역 CA를 지원하는 MIMO LNA(540)를 갖는 수신기(500)의 예시적인 설계의 블록도를 도시한다. MIMO LNA(540)는 도 3의 하나 이상의 LNA들(340)을 위해 이용될 수 있다. MIMO LNA(540)는 다수(N개)의 입력들 및 다수(M개)의 출력들을 포함할 수 있고 N x M MIMO LNA로서 지칭될 수 있으며, 여기서 N > 1 및 M > 1이다.
수신기(500)에서, 안테나(510)는 동일한 대역 또는 상이한 대역들의 하나 이상의 캐리어들 상에서 송신되는 하나 이상의 전송들을 포함하는 다운링크 신호들을 수신한다. 안테나(510)는 수신된 RF 신호를 안테나 인터페이스 회로(524)에 제공한다. 안테나 인터페이스 회로(524)는 수신된 RF 신호를 필터링 및 라우팅하고, N개까지의 수신기 입력 신호(RXin1 내지 RXinN)를 N개까지의 입력 매칭 회로(532a 매지 532n)에 각각 제공한다. 매칭 회로들(532a 내지 532n)은 N개의 입력 RF 신호들(RFin1 내지 RFinN)을 MIMO LNA(540)에 각각 제공한다. 매칭 회로들(532a 내지 532n)은 도 3의 하나 이상의 입력 회로들(332) 중 하나의 부분일 수 있다. 각각의 매칭 회로(532)는 하나 이상의 관심의 대역들에 대해 안테나(510) 또는 안테나 인터페이스 회로(524) 중 어느 하나와 MIMO LNA(540) 간의 임피던스 및/또는 전력 매칭을 수행한다. N개의 매칭 회로들(532a 내지 532n)은 상이한 대역들에 대해 설계될 수 있다.
MIMO LNA(540)는 N개까지의 입력 RF 신호를 수신하고, (i) 노(no) CA 또는 인트라-대역 CA에 대해 하나의 입력 RF 신호 또는 (i) 인터-대역 CA에 대해 N개까지의 입력 RF 신호들을 증폭한다. MIMO LNA(540)는 (i) 캐리어들의 하나의 세트 상에서 노(no) CA 또는 CA 중 어느 하나에 대한 하나의 LNA 출력을 통해 하나의 출력 RF 신호 또는 (ii) 인트라-대역 CA 또는 인터-대역 CA에 대해 M개까지의 LNA 출력들을 통해 M개까지의 출력 RF 신호들(RFout1 내지 RFoutM)을 제공한다. M개의 하향변환기 회로들(590a 내지 590m)은 M개의 LNA 출력들에 커플링된다. 각각의 하향변환기 회로(590)는 인에이블되면, 하나 이상의 관심의 캐리어들 상의 하나 이상의 전송들이 RF로부터 기저대역으로 하향변환되도록 연관된 출력 RF 신호를 하향변환한다.
도 5a의 MIMO LNA(540)와 같은 MIMO LNA는 임의의 정해진 순간에, 단일-출력 모드, 인트라-대역 CA 모드, 또는 인터-대역 CA 모드에서 동작할 수 있다. 단일-출력 모드에서, MIMO LNA는 1x1 구성으로 동작하고, 캐리어들의 한 세트 상에서 하나 이상의 전송들을 포함하는 하나의 입력 RF 신호를 수신하고, 하나의 출력 RF 신호를 하나의 하향변환기 회로에 제공한다. 인트라-대역 CA 모드에서, MIMO LNA는 1xM 구성으로 동작하고, 동일한 대역의 캐리어들의 M개의 세트들 상에서 전송들을 포함하는 하나의 입력 RF 신호를 수신하고, M개의 출력 RF 신호들(캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 M개의 하향변환기 회로들에 제공하며, M > 1이다. 인터-대역 CA 모드에서, MIMO LNA는 NxM 구성으로 동작하고, N개까지의 상이한 대역들의 캐리어들의 M개의 세트들 상에서 전송들을 포함하는 N개의 입력 RF 신호들을 수신하고, M개의 출력 RF 신호들을 M개의 로드 회로들에 제공하며, M > 1 및 N > 1이다. N개의 입력 RF 신호들은 N개까지의 상이한 대역들에 대응할 수 있다.
도 5a에서 MIMO LNA(540)와 같은 MIMO LNA는 상이한 주파수들의 다수의 캐리어들 상에서 전송들을 수신하는데 이용될 수 있다. MIMO LNA는 상이한 캐리어들 또는 관심의 캐리어들의 상이한 세트들에 대한 다수의 출력 RF 신호들을 제공하는 다수의 출력들을 포함할 수 있다. MIMO LNA는 다수의 전송 안테나들로부터 다수의 수신 안테나들로 송신된 MIMO 전송을 수신하는데 이용된 LNA들과 상이하다. MIMO 전송에 대한 LNA는 통상적으로, (i) 하나의 수신 안테나로부터 하나의 입력 RF 신호를 수신하는 하나의 입력 및 (ii) 하나의 출력 RF 신호를 제공하는 하나의 출력을 갖는다. MIMO LNA의 다수의 출력들은 이에 따라 주파수 차원을 커버하는 반면에, MIMO 전송을 위해 이용된 LNA들의 출력들은 공간 차원을 커버한다.
도 5b는 노(no) CA, 인트라-대역 CA 및 인터-대역 CA를 지원하는 MIMO LNA(540x)의 예시적인 설계의 블록도를 도시한다. MIMO LNA(540x)는 하나 이상의 대역들에서 캐리어들의 다수의 세트들 상의 CA를 지원할 수 있다. 캐리어들의 각각의 세트는 하나의 대역의 하나 이상의 캐리어들을 포함할 수 있다. MIMO LNA(540x)는 도 5a의 MIMO LNA(540)의 하나의 예시적인 설계이다.
N개의 입력 매칭 회로들(532a 내지 532n)은 N개의 수신기 입력 신호들(RXin1 내지 RXinN)을 수신하고 N개의 입력 RF 신호들(RFin1 내지 RFinN)을 제공한다. 매칭 회로들(532a 내지 532n)은 (i) 하나의 안테나로부터의 동일한 수신기 입력 신호 또는 (ii) 하나 이상의 안테나들로부터의 상이한 수신기 입력 신호들을 수신할 수 있다. 그러므로 RXin1 내지 RXinN 신호들은 동일한 신호 또는 상이한 신호들일 수 있다. 각각의 매칭 회로(532)는 관심의 하나 이상의 대역들에 대한 입력 매칭을 수행한다. 예를 들어, RXin1 내지 RXinN 신호들은 하나의 안테나로부터의 동일한 신호일 수 있고 매칭 회로들(532a 내지 532n)은 상이한 대역들에 대한 입력 매칭을 수행할 수 있다. 다른 예로서, RXin1 내지 RXinN 신호들은 상이한 안테나들로부터의 상이한 신호들일 수 있고 매칭 회로들(532a 내지 532n)은 동일한 대역 또는 상이한 대역들에 대한 입력 매칭을 수행할 수 있다.
도 5b에서 도시된 예시적인 설계에서, MIMO LNA(540x)는 N개의 LNA 입력들을 위해 N개의 증폭기(Amp) 블록들(542a 내지 542n) 및 2개의 LNA 출력들을 위해 2개의 로드 회로들(570a 및 570b)을 포함한다. 각각의 증폭기 블록(542)은 2개의 증폭기 회로들(550 및 560) 및 하나 이상의 디버트 캐스코드 트랜지스터들(558)을 포함한다. N개의 입력 RF 신호들(RFin1 내지 RFinN)은 N개의 증폭기 블록들(542a 내지 542n)에 각각 제공된다. L개의 증폭기 블록들(542)은 캐리어들의 K개의 세트들 상에서 전송들을 수신하도록 인에이블될 수 있으며, 여기서 및 이다. 잔여 증폭기 블록들(542)은 디스에이블될 수 있다. 각각의 인에이블된 증폭기 블록(542)은 그의 입력 RF 신호를 수신 및 증폭하고 하나 또는 2개의 증폭된 RF 신호들을 제공한다. K개의 로드 회로들(570)은 모든 인에이블된 증폭기 블록들(642)로부터 K개의 증폭된 RF 신호들을 수신하고, K개의 출력 RF 신호들을 K개의 로드 회로들에 커플링되는 K개의 하향변환기 회로들(590)에 제공한다.
도 5b에서 도시된 예시적인 설계에서, 각각의 하향변환기 회로(590)는 2개의 기저대역 필터들(596 및 598)에 각각 커플링되는 2개의 믹서들(592 및 594)을 포함한다. 믹서들(592 및 594) 및 필터들(596 및 598)은 도 4b의 믹서들(492 및 494) 및 필터들(496 및 498)에 대해 위에서 설명된 바와 같이 커플링되고 동작한다. K개까지의 하향변환기들(590)은 캐리어들의 K개까지의 세트들 상에서 전송들을 수신하도록 선택될 수 있다. 각각의 하향변환기(590)는 LNA(540)로부터 그의 출력 RF 신호를 프로세싱 및 하향변환하고 캐리어들의 상이한 세트들에 대해 I 및 Q 기저대역 신호들을 제공할 수 있다.
도 4a의 CA LNA(440)는 다양한 회로 아키텍처들로 구현될 수 있다. CA LNA(440)의 몇몇 예시적인 설계들이 아래에서 설명된다. CA LNA(440)는 또한 다양한 타입들의 트랜지스터들로 구현될 수 있다. N-채널 금속 산화물 반도체(NMOS) 트랜지스터들로 구현된 CA LNA(440)의 몇몇 예시적인 설계들이 아래에서 설명된다.
도 6a는 유도성 디제너레이션(inductive degeneration) 및 캐스코드 디버트 스위치를 갖는 CA LNA(640a)의 예시적인 설계의 개략도를 도시한다. CA LNA(640a)는 도 4a의 CA LNA(440)의 일 예시적인 설계이다. CA LNA(640a)는 2개의 증폭기 회로들(650a 및 650b), 디버트 캐스코드 트랜지스터(658), 및 2개의 로드 회로들(670a 및 670b)을 포함한다. CA LNA(640a)는 입력 RF 신호를 수신하며, 이는 캐리어들의 하나 또는 2개의 세트들 상의 전송들을 포함할 수 있으며, 각각의 세트는 하나 이상의 캐리어들을 포함한다.
도 6a에서 도시된 예시적인 설계에서, 각각의 증폭기 회로(650)는 소스 디제너레이션 인덕터(652), 이득 트랜지스터(654), 및 캐스코드 트랜지스터(656)를 포함한다. 증폭기 회로(650a) 내에서, 이득 트랜지스터(654a)는 입력 RF 신호를 수신하는 그의 게이트, 및 인덕터(652a)의 한 단부에 커플링되는 그의 소스를 갖는다. 인덕터(652a)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(656a)는 이득 트랜지스터(654a)의 드레인에 커플링되는 그의 소스, 제 1 제어 신호(Vctrl1)를 수신하는 그의 게이트 및 로드 회로(670a)에 커플링되는 그의 드레인을 갖는다. 증폭기 회로(650b)는 소스 디제너레이션 인덕터(652b), 이득 트랜지스터(654b), 및 캐스코드 트랜지스터(656b)를 포함하며, 이들은 증폭기 회로(650a)의 소스 디제너레이션 인덕터(652a), 이득 트랜지스터(654a), 및 캐스코드 트랜지스터(656a)와 유사한 방식으로 커플링된다. 디버트 캐스코드 트랜지스터(658)는 이득 트랜지스터(654b)의 드레인에 커플링되는 그의 소스, 제 3 제어 신호(Vctrla)를 수신하는 그의 게이트 및 로드 회로(670a)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(654b), 캐스코드 트랜지스터(658), 및 인덕터(652b)는 증폭기 회로(650a)와 병렬로 커플링되는 증폭기 회로(650c)의 부분으로서 고려될 수 있다. 이득 트랜지스터들(654) 및 캐스코드 트랜지스터들(656 및 658)은 도 6a에서 도시된 바와 같이 NMOS 트랜지스터들로, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
증폭기 회로들(650)은 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, 증폭기 회로는 (소스 디제너레이션 인덕터 대신) 회로 접지에 직접 커플링되는 그의 소스를 갖는 이득 트랜지스터를 포함할 수 있다. 또 다른 예시적인 설계에서, 증폭기 회로는 병렬로 커플링되고 입력 RF 신호를 수신하는 그의 게이트들을 갖는 2개의 이득 트랜지스터들을 포함할 수 있다. 제 1 이득 트랜지스터는 도 6a에서 도시된 바와 같이 소스 디제너레이션 인덕터에 커플링되는 그의 소스를 가질 수 있다. 제 2 이득 트랜지스터는 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다. 제 1 또는 제 2 이득 트랜지스터 중 어느 하나가 선택될 수 있다.
도 6a에서 도시된 예시적인 설계에서, 각각의 로드 회로(670)는 주 코일(674) 및 보조 코일(676)을 포함하는 변압기(672)를 포함한다. 로드 회로(670a) 내에서, 변압기(672a)는 (i) 캐스코드 트랜지스터(656a 및 658)의 드레인들과 전원(VDD) 간에 커플링되는 주 코일(674a) 및 (ii) 차동 제 1 출력 RF 신호를 제공하는 보조 코일(676a)을 포함한다. 로드 회로(670b)는 (i) 캐스코드 트랜지스터(656b)의 드레인과 VDD 간에 커플링되는 주 코일(674b) 및 (ii) 차동 제 2 출력 RF 신호를 제공하는 보조 코일(676b)을 갖는 변압기(672b)를 포함한다.
로드 회로들(670)은 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, 로드 회로는 인덕터 및 가능하게는, VDD 공급기와 캐스코드 트랜지스터의 드레인 간에 커플링되는 커패시터를 포함할 수 있다. 캐스코드 트랜지스터는 그의 드레인에서 출력 RF 신호를 제공할 수 있다. 또 다른 예시적인 설계에서, 로드 회로는 VDD 공급기에 커플링되는 그의 소스 및 캐스코드 트랜지스터의 드레인에 커플링되는 그의 드레인을 갖는 PMOS(P-channel metal oxide semiconductor) 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 캐스코드 트랜지스터에 대한 활성 로드를 제공할 수 있다.
단순함을 위해, 도 6a는 캐리어들의 2개의 세트들에 대한 2개의 증폭기 회로들(650a 및 650b) 및 2개의 로드 회로들(670a 및 670b)을 포함하는 CA LNA(640a)를 도시한다. CA LNA(640a)는 캐리어들의 2개 초과의 세트들에 대한 2개 초과의 증폭기 회로들(650) 및 2개 초과의 로드 회로들(670)을 포함할 수 있다.
CA LNA(640a)는 임의의 정해진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, CA LNA(640a)는 캐리어들의 하나의 세트 상의 전송들을 수신하고 하나의 출력 RF 신호를 하나의 하향변환기 회로에 제공한다. 다중-출력 모드에서, CA LNA(640a)는 캐리어들의 2개의 세트들 상의 전송들을 수신하고 2개의 출력 RF 신호들(캐리어들의 각각의 세트에 대한 하나의 출력 RF 신호)을 2개의 하향변환기 회로들에 제공한다.
도 6b는 다중-출력 모드에서 CA LNA(640a)의 동작을 도시한다. 다중-출력 모드에서, 증폭기 회로들(650a 및 650b) 둘 다는 각각 캐스코드 트랜지스터들(656a 및 656b)의 게이트들의 Vctrl1 및 Vctrl2 신호들에 적절한 바이어스 전압을 제공함으로써 인에이블된다. 디버트 캐스코드 트랜지스터(658)는 Vctrla 신호에 낮은 전압을 제공함으로써 디스에이블된다. 증폭기 회로(650a)는 입력 RF 신호를 증폭하고 제 1 증폭된 RF 신호를 로드 회로(670a)에 제공한다. 증폭기 회로(650b)는 입력 RF 신호를 증폭하고 제 2 증폭된 RF 신호를 로드 회로(670b)에 제공한다.
도 6c는 단일-출력 모드에서 CA LNA(640a)의 동작을 도시한다. 단일-출력 모드에서, 이득 트랜지스터들(654a 및 654b) 둘 다는 각각 캐스코드 트랜지스터들(656a 및 658)의 게이트들의 Vctrl1 및 Vctrla 신호들에 적절한 바이어스 전압들을 제공함으로써 인에이블된다. 캐스코드 트랜지스터(656b)는 Vctrl2 신호에 낮은 전압을 제공함으로써 디스에이블된다. 증폭기 회로들(650a 및 650c)은 입력 RF 신호를 증폭하고, 증폭된 RF 신호를 로드 회로(670a)에 제공한다. 특히, 이득 트랜지스터(654a 및 654b)는 입력 RF 신호를 증폭하고, 캐스코드 트랜지스터들(656a 및 658)을 통해 증폭된 RF 신호를 로드 회로(670a)에 제공한다.
도 6a에서 도시된 예시적인 설계에서, 입력 RF 신호는 2개의 이득 트랜지스터들(654a 및 654b)에 입력 RF 신호를 인가함으로써 "게이트 레벨"에서 분할된다. 입력 RF 신호는 또한 2개의 캐스코드 트랜지스터들을 구동하는 단일 이득 트랜지스터에 입력 RF 신호를 인가함으로써 "캐스코드" 레벨에서 분할될 수 있다. (도 6a에서 도시된 바와 같이) 게이트 레벨에서 입력 RF 신호를 분할하는 것은 캐스코드 레벨에서 입력 RF 신호를 분할하는 것보다 더 양호한 성능(예를 들어, 더 양호한 이득, 잡음 지수, 선형성 및 격리)을 제공할 수 있다. 예를 들어, 게이트 레벨에서 입력 RF 신호를 분할하는 것은 약 35dB의 양호한 LO-LO 격리(또는 캐리어들의 상이한 세트들에 대해 하향변환기들에 대한 LO 신호들 간의 격리)를 제공할 수 있는 반면에, 캐스코드 레벨에서 입력 RF 신호를 분할하는 것은 단지 약 15dB만의 LO-LO 격리를 제공할 수 있다.
CA LNA(640a)는 2개의 특유의 신호 경로들을 포함한다. 제 1 신호 경로는 증폭기 회로(650a) 및 로드 회로(670a)를 포함한다. 제 2 신호 경로는 증폭기 회로(650b) 및 로드 회로(670b)를 포함한다. 2개의 신호 경로들은 2개의 하향변환기 회로들에 캐리어들의 2개의 세트들에 대한 2개의 출력 RF 신호들을 제공할 수 있다.
다중-출력 모드에서, 신호 경로들 둘 다는 도 6b에서 도시된 바와 같이 동시에 턴 온된다. 각각의 신호 경로는 입력 RF 신호를 증폭하고, 그의 로드 회로로부터 출력 RF 신호를 제공한다.
단일-출력 모드에서, 제 1 신호 경로가 턴 온되고, 로드 회로(670a)는 도 6c에서 도시된 바와 같이 출력 RF 신호를 제공한다. 또한, 이득 트랜지스터(654b)는 단일-출력 모드와 다중-출력 모드 간에 CA LNA(640a)의 입력 임피던스의 변화들을 감소시키도록 턴 온 된다. 제 2 신호 경로의 캐스코드 트랜지스터(656b)는 턴 오프된다. 그러나 디버트 캐스코드 트랜지스터(658)는 턴 온되고 이득 트랜지스터(654b)로부터의 RF 전류를 제 1 신호 경로로 스티어(steer)하며, 이는 이어서 단일-출력 모드에서 LNA(640a)의 이득/트랜스컨덕턴스를 부스팅한다.
도 6a에서 도시된 예시적인 설계에서, 별개의 소스 디제너레이션 인덕터들(652a 및 652b)은 2개의 신호 경로들 간의 상호작용을 감소시키고 NF(noise figure) 저하를 감소시키는데 도움을 주기 위해 증폭기 회로들(650a 및 650b)에 대해 이용된다. 소스 디제너레이션 인덕터들(652a 및 652b)은 또한 증폭기 회로들(650a 및 650b)의 선형성을 개선하고 CA LNA(640a)의 입력 매칭을 도울 수 있다. 인덕터들(652a 및 652b)은 동일한 값 또는 상이한 값들을 가질 수 있다. 인덕터들(652a 및 652b)의 값들은 단일-출력 모드와 다중-출력 모드의 전압 이득과 선형성 간의 트래이드-오프에 기초하여 (예를 들어, 독립적으로) 선택될 수 있다.
도 6a에서 도시된 바와 같이, 가변 커패시터(668a)는 이득 트랜지스터(654a)의 게이트와 소스에 걸쳐서 제공될 수 있다. 커패시터(668a)는 이득 트랜지스터(654a)의 기생(parasitic)을 포함할 수 있다. 커패시터(668a)는 또한 이득 트랜지스터(654a)의 이득과 소스 간에 커플링될 수 있는 스위칭 가능한 커패시터들의 뱅크를 포함할 수 있고, CA LNA(640a)의 입력 임피던스를 미세-튜닝하는데 이용될 수 있다. 각각의 스위칭 가능한 커패시터는 스위치와 직렬로 커플링되는 커패시터로 구현될 수 있다. 유사하게, 가변 커패시터(668b)는 이득 트랜지스터(654b)의 게이트와 소스에 걸쳐서 제공될 수 있다. 커패시터(668b)는 이득 트랜지스터(654b)의 게이트와 소스 간에 커플링될 수 있는 스위칭 가능한 커패시터들의 뱅크를 포함할 수 있고, CA LNA(640a)의 입력 임피던스를 미세-튜닝하는데 이용될 수 있다. 입력 매칭 회로(632)는 신호 경로들(648a 및 648b) 둘 다에 대해 공통적이며 단일-출력 모드 및 다중-출력 모드 둘 다에서 입력 매칭을 위해 이용된다.
도 7a는 유도성 디제너레이션 및 캐스코드 디버트 스위치를 갖는 CA LNA(640b)의 예시적인 설계의 개략도를 도시한다. CA LNA(640b)는 도 4a의 CA LNA(440)의 다른 예시적인 설계이다. CA LNA(640b)는 도 6a의 CA LNA(640a)와 유사하게, 2개의 증폭기 회로들(650a 및 650b), 디버트 캐스코드 트랜지스터(658) 및 로드 회로들(670a 및 670b)을 포함한다. CA LNA(640b)는 추가로 이득 트랜지스터(654a)의 드레인에 커플링되는 그의 소스, 제어 신호(Vctrlb)를 수신하는 그의 게이트 및 캐스코드 트랜지스터(656b)의 드레인에 커플링되는 그의 드레인을 갖는 제 2 디버트 캐스코드 트랜지스터(659)를 포함한다. 이득 트랜지스터(654b), 캐스코드 트랜지스터(658) 및 인덕터(652b)는 증폭기 회로(650a)와 병렬로 커플링되는 증폭기 회로(650c)의 부분으로서 고려된다. 이득 트랜지스터(654a), 캐스코드 트랜지스터(659) 및 인덕터(652a)는 증폭기 회로(650b)와 병렬로 커플링되는 증폭기 회로(650d)의 부분으로서 고려된다. CA LNA(640b)는 단일-출력 모드에서 어느 하나의 로드 회로(670a 또는 670b)에 증폭된 RF 신호를 제공할 수 있다. 증폭된 RF 신호는 (i) 캐스코드 트랜지스터들(656b 및 659)을 턴 온하고 (ii) 캐스코드 트랜지스터들(656a 및 658)을 턴 오프함으로써 로드 회로(670b)에 제공될 수 있다.
도 7b는 유도성 디제너레이션, 캐스코드 디버트 스위치 및 피드백을 갖는 CA LNA(640c)의 예시적인 설계의 개략도를 도시한다. CA LNA(640c)는 도 4a의 CA LNA(440)의 또 다른 예시적인 설계이다. CA LNA(640c)는 도 6a의 CA LNA(640a)와 유사하게, 2개의 증폭기 회로들(650a 및 650b), 디버트 캐스코드 트랜지스터(658), 및 로드 회로들(670a 및 670b)을 포함한다. CA LNA(640c)는 추가로 캐스코드 트랜지스터들(656a 및 656b)의 드레인들과 이득 트랜지스터들(654a 및 654b)의 게이트들 간에, 즉 증폭기 회로들(650a 및 650b)의 입력과 출력 간에 커플링되는 피드백 회로(660)를 포함한다.
도 7b에서 도시된 예시적인 설계에서, 피드백 회로(660)는 스위치들(662a 및 662b), 레지스터(664) 및 커패시터(666)를 포함한다. 레지스터(664) 및 커패시터(666)는 직렬로 커플링되며, 커패시터(666)의 하부 단자는 이득 트랜지스터들(654a 및 654b)의 게이트들에 커플링된다. 스위치(662a)는 캐스코드 트랜지스터(656a)의 드레인과 레지스터(664)의 상부 단자 간에 커플링된다. 스위치(662b)는 캐스코드 트랜지스터(656b)의 드레인과 레지스터(664)의 상부 단자 간에 커플링된다. 스위치들(662a 및 662b)은 각각 피드백 회로(660)를 그의 연관된 캐스코드 트랜지스터(656)에 연결하도록 폐쇄될 수 있고, 연관된 캐스코드 트랜지스터(656)로부터 피드백 회로(660)를 연결해제하도록 개방될 수 있다. 피드백 회로(660)는 또한 트랜지스터와 같은 하나 이상의 액티브 회로들을 포함할 수 있다. 예시적인 설계에서, 피드백 회로(660)는 입력 전력 매칭을 제공하기 위해 저-대역에 대해 인에이블되고 이용될 수 있다. 중-대역 및 고-대역에 대해, 피드백 회로(660)는 디스에이블되고, 소스 디제너레이션 인덕터들(652a 및 652b)은 입력 전력 매칭을 위해 매칭 회로(632)와 함께 이용될 수 있다. 피드백 회로(660)는 또한 다른 방식으로 이용될 수 있다.
피드백 회로(660)는 CA LNA(640c)에 대한 입력 매칭에 도움을 줄 수 있다. 입력 매칭 회로(632)는 증폭기 회로들(650a 및 650b) 둘 다에 대해 공통적이며, 단일-출력 모드 및 다중-출력 모드 둘 다에서 이용된다. 다중-출력 모드에서, CA LNA(640c)에 대한 입력 매칭은 소스 디제너레이션 인덕터(652a 및 652b)는 물론 증폭기 회로들(650a 및 650b) 주위의 피드백 회로(660) 및 스위치들(662a 또는 662b)로 달성될 수 있다. CA LNA(640c)에 대한 입력 매칭은 (i) RFout1 신호에 대해 피드백 회로(660), 스위치(662a) 및 소스 디제너레이션 인덕터(652a)로 그리고 (ii) RFout2 신호에 대해 소스 디제너레이션 인덕터(652b)로 달성될 수 있다. 대안적으로, CA LNA(640c)에 대한 입력 매칭은 (i) RFout1 신호에 대해 소스 디제너레이션 인덕터(652a)로, 그리고 (ii) RFout2 신호에 대해 피드백 회로(660), 스위치(662b) 및 소스 디제너레이션 인덕터(652b)로 달성될 수 있다. 단일-출력 모드에서, CA LNA(640c)에 대한 입력 매칭은 피드백 회로(660), 스위치들(662a 또는 662b), 및 소스 디제너레이션 인덕터(652a 및 652b)로 달성될 수 있다. 피드백 회로(660)는 단일-출력 모드 및 다중-출력 모드 둘 다에서 전체 CA LNA(640c)에 대한 입력 매칭에 도움을 줄 수 있다.
피드백 회로(660)는 증폭기 회로들(650a 및 650b)의 선형성을 개선할 수 있다. 증폭기 회로(650a)는 (i) 스위치(662a)가 폐쇄될 때 소스 디제너레이션 인덕터(652a) 및 피드백 회로(660) 둘 다에 의해 또는 (ii) 스위치(662a)가 개방될 때 단지 소스 디제너레이션 인덕터(652a) 만에 의해 선형화될 수 있다. 피드백 회로(660)는 다중-출력 모드 및 단일-출력 모드 둘 다에서 증폭기 회로(650a)의 선형성을 개선할 수 있다. 이는 더 작은 인덕터(652a)가 증폭기 회로(650a)에 대해 원하는 선형성을 획득하는데 이용되도록 허용할 수 있다. 유사하게, 증폭기 회로(650b)는 (i) 스위치(662b)가 폐쇄될 때 소스 디제너레이션 인덕터(652b) 및 피드백 회로(660) 둘 다에 의해 또는 (ii) 스위치(662b)가 개방될 때 단지 소스 디제너레이션 인덕터(652b) 만에 의해 선형화될 수 있다. 피드백 회로(660)가 인에이블되면, 더 작은 인덕터가 증폭기 회로(650b)에 대한 원하는 선형성을 획득하기 위해 인덕터들(652a 및/또는 652b)에 대해 이용될 수 있다.
도 7b에서 도시된 예시적인 설계에서, 단지 하나의 스위치(662a 또는 662b)만이 임의의 정해진 시간에 인에이블될 수 있다. 다중-출력 모드에서, 피드백 회로(660)는 하나의 증폭기 회로(650a 또는 650b)를 선형화하는데 이용될 수 있지만, 증폭기 회로들 둘 다에 대한 입력 매칭을 제공할 수 있다. 피드백 없는 다른 증폭기 회로는 그의 디제너레이션 인덕터를 통해 선형화될 수 있다. 단일-출력 모드에서, 단지 하나의 증폭기 회로(650a 또는 650b) 및 이 증폭기 회로 주위의 피드백 스위치가 인에이블될 수 있다. 다른 증폭기 회로 및 그의 대응하는 피드백 스위치가 디스에이블될 수 있다.
도 7c는 캐스코드 디버트 스위치를 갖고 소스 디제너레이션 인덕터들을 갖지 않는 CA LNA(640d)의 예시적인 설계의 개략도를 도시한다. CA LNA(640d)는 도 4a의 CA LNA(440)의 또 다른 예시적인 설계이다. CA LNA(640d)는 2개의 증폭기 회로들(651a 및 651b), 디버트 캐스코드 트랜지스터(658), 및 2개의 로드 회로들(670a 및 670b)을 포함한다.
감쇄 회로(620)는 입력 RF 신호를 수신하고 감쇄된 입력 RF 신호를 CA LNA(640d)에 제공한다. 감쇄 회로(620)는 (i) 감쇄 회로(620)의 입력과 출력 간에 커플링된 레지스터(622) 및 (ii) 감쇄 회로(620)의 출력과 회로 접지 간에 커플링되는 가변 레지스터(624)를 포함한다. AC 커플링 커패시터(628)는 증폭기 회로(651a)의 입력과 감쇄 회로(620)의 출력 간에 커플링된다.
증폭기 회로(651a)는 이득 트랜지스터(654a) 및 캐스코드 트랜지스터(656a)를 포함한다. 이득 트랜지스터(654a)는 AC 커플링 커패시터(628)에 커플링되는 그의 게이트 및 (도 7c에서 도시된 바와 같이) 회로 접지에 또는 (도 7c에서 도시되지 않은) 소스 디제너레이션 인덕터에 커플링되는 그의 소스를 갖는다. 캐스코드 트랜지스터(656a)는 Vctrl1 신호를 수신하는 그의 게이트, 이득 트랜지스터(654a)의 드레인에 커플링되는 그의 소스 및 로드 회로(670a)에 커플링되는 그의 드레인을 갖는다. 증폭기 회로(651b)는 이득 트랜지스터(654b) 및 캐스코드 트랜지스터(656b)를 포함하며, 이들은 증폭기 회로(651a)의 이득 트랜지스터(654a) 및 캐스코드 트랜지스터(656a)와 유사한 방식으로 커플링된다. 디버트 캐스코드 트랜지스터(658)는 이득 트랜지스터(654b)의 드레인에 커플링되는 그의 소스, Vctrla 신호를 수신하는 그의 게이트 및 캐스코드 트랜지스터(656a)의 드레인에 커플링되는 그의 드레인을 갖는다.
CA LNA(640d)는 유리하게는, 입력 RF 신호가 잼머(jammer)들을 포함하는 시나리오에서 이용될 수 있으며, 이는 바람직한 신호들에 주파수 면에서 근접하는 큰 바람직하지 않은 신호들(large undesired signals)이다. 감쇄 회로(620)는 (예를 들어, 도 7c에서 도시된 바와 같이) 프로그래밍 가능할 수 있거나, 또는 고정될 수 있다(도 7c에서 도시되지 않음). 감쇄 회로(620)는 입력 RF 신호에서 잼머들을 감쇄시키고 CA LNA(640d)에 대한 양호한 입력 매칭을 제공하는 이중 목적을 서빙할 수 있다.
도 6a, 도 7a, 도 7b 및 도 7c는 다른 방식들로 구현될 수 있는 캐스코드 디버트 스위치를 갖는 CA LNA의 몇몇 예시적인 설계를 도시한다. 다른 예시적인 설계에서, CA LNA는 단일의 공유되는 소스 디제너레이션 인덕터에 커플링되는 그들의 소스들을 갖는 다수의 이득 트랜지스터들을 포함할 수 있다. 예를 들어, 도 6a에서, 이득 트랜지스터(654b)의 소스는 인덕터(652a)에 커플링될 수 있고, 인덕터(652b)는 생략될 수 있다. 도 6a, 도 7a 및 도 7c에서 입력 매칭 회로(632) 및 도 7b의 감쇄 회로(620)는 또한 입력 매칭을 변동시키기 위해 조정될 수 있는 적어도 하나의 튜닝 가능한 회로 컴포넌트(예를 들어, 적어도 하나의 조정 가능한 커패시터)를 갖는 튜닝 가능한 매칭 회로로 대체될 수 있다.
도 5a의 MIMO LNA(540)는 다양한 회로 아키텍처들로 구현될 수 있다. MIMO LNA(540)의 몇몇 예시적인 설계들이 아래에서 설명된다. MIMO LNA(540)는 또한 다양한 타입들의 트랜지스터들로 구현될 수 있다. NMOS 트랜지스터들로 구현되는 MIMO LNA(540)의 몇몇 예시적인 설계들이 아래에서 설명된다.
도 8a는 캐스코드 디버트 스위치를 갖는 2x2 MIMO LNA(840a)의 예시적인 설계의 개략도를 도시한다. MIMO LNA(840a)는 도 5a의 MIMO LNA(540)의 일 예시적인 설계이다. MIMO LNA(840a)는 2개의 LNA 입력들에 대한 2개의 증폭기 블록들(842a 및 842b) 및 2개의 LNA 출력들에 대한 2개의 로드 회로들(870a 및 870b)을 포함한다.
도 8a에서 도시된 예시적인 설계에서, 증폭기 블록(842a)은 2개의 증폭기 회로들(850a 및 860a) 및 디버트 캐스코드 트랜지스터들(858a 및 859a)을 포함한다. 증폭기 블록(842b)은 2개의 증폭기 회로들(850b 및 860b) 및 디버트 캐스코드 트랜지스터들(858b 및 859b)을 포함한다. 각각의 증폭기 회로(850)는 도 6a의 이득 트랜지스터(654a), 캐스코드 트랜지스터(656a) 및 소스 디제너레이션 인덕터(652a)와 유사한 방식으로 커플링되는 이득 트랜지스터(854), 캐스코드 트랜지스터(856) 및 소스 디제너레이션 인덕터(852)를 포함한다. 각각의 증폭기 회로(860)는 도 6a의 이득 트랜지스터(654a), 캐스코드 트랜지스터(656a) 및 인덕터(652a)와 유사한 방식으로 또한 커플링되는 이득 트랜지스터(864), 캐스코드 트랜지스터(866), 및 소스 디제너레이션 인덕터(862)를 포함한다. 증폭기 블록(842a) 내에서, 디버트 캐스코드 트랜지스터(858a)는 이득 트랜지스터(864a)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(856a)의 드레인에 커플링되는 그의 드레인을 갖는다. 디버트 캐스코드 트랜지스터(859a)는 이득 트랜지스터(854a)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(866a)의 드레인에 커플링되는 그의 드레인을 갖는다. 증폭기 블록(842b) 내에서, 디버트 캐스코드 트랜지스터(858b)는 이득 트랜지스터(864b)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(856b)의 드레인에 커플링되는 그의 드레인을 갖는다. 디버트 캐스코드 트랜지스터(859b)는 이득 트랜지스터(854b)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(866b)의 드레인에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터들(854 및 864) 및 캐스코드 트랜지스터들(856, 858, 859 및 866)은 도 8a에서 도시된 바와 같은 NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
제 1 입력 RF 신호(RFin1)는 증폭기 블록(842a)의 이득 트랜지스터들(854a 및 864a)의 게이트들에 제공된다. 제 2 입력 RF 신호(RFin2)는 증폭기 블록(842b)의 이득 트랜지스터들(854b 및 864b)의 게이트들에 제공된다. 캐스코드 트랜지스터들(856a, 866a, 856b 및 866b)은 각각 제어 신호들(Vctrl1, Vctrl2, Vctrl3 및 Vctrl4)을 수신하는 그의 게이트들을 갖는다. 디버트 캐스코드 트랜지스터들(858a, 859a, 858b 및 859b)은 각각 제어 신호들(Vctrla, Vctrlb, Vctrlc 및 Vctrld)을 수신하는 그의 게이트들을 갖는다. 캐스코드 트랜지스터들(856a 및 866b)은 로드 회로(870a)에 커플링되는 그의 드레인들을 갖고, 캐스코드 트랜지스터들(856b 및 866a)은 로드 회로(870b)에 커플링되는 그의 드레인들을 갖는다.
MIMO LNA(840a)는 단일-출력 모드, 인트라-대역 CA 모드 및 인터-대역 CA 모드를 지원할 수 있다. 단일-출력 모드는 캐리어 어그리게이션 없이 단일 캐리어 상에서 송신된 전송 또는 캐리어 어그리게이션을 통해 다수의 캐리어들 상에서 송신된 전송들을 수신하는데 이용될 수 있다. 단일-출력 모드에서, 단일 입력 RF 신호는 단일 증폭기 블록(842)에 인가된다. 이 증폭기 블록(842)에서 이득 트랜지스터들(854 및 864) 둘 다 및 캐스코드 트랜지스터들(856 및 858) 또는 캐스코드 트랜지스터들(859 및 866) 중 어느 하나가 인에이블되고 증폭된 RF 신호를 제공한다. 하나의 캐스코드 트랜지스터 및 하나의 디버트 캐스코드 트랜지스터가 인에이블되고, 다른 캐스코드 트랜지스터 및 다른 디버트 캐스코드 트랜지스터는 디스에이블된다. 단일 로드 회로(870)는 증폭된 RF 신호를 수신하고 캐리어들의 하나의 세트에 대한 단일 출력 RF 신호를 제공한다. 증폭기 회로들(850 및 860)은 증폭기 블록(842)에서 대칭적이다. RFin 신호는 2개의 출력들 중 하나로 디버팅될 수 있다. 선택된 출력에 대한 증폭기 회로는 인에이블되고, 이 증폭기 회로에 병렬로 커플링되는 디버트 캐스코드 트랜지스터가 또한 인에이블된다.
인트라-대역 CA 모드에서, 단일 입력 RF 신호는 단일 증폭기 블록(842)에 인가된다. 이 증폭기 블록(842)의 이득 트랜지스터들(854 및 864) 둘 다 및 캐스코드 트랜지스터들(856 및 866) 둘 다가 인에이블되고 2개의 증폭된 RF 신호들을 제공한다. 디버트 캐스코드 트랜지스터들(858 및 859) 둘 다가 디스에이블된다. 2개의 로드 회로들(870)은 2개의 증폭된 RF 신호들을 수신하고, 캐리어들의 2개의 세트들에 대한 2개의 출력 RF 신호들을 제공한다.
인터-대역 CA 모드에서, 2개의 입력 RF 신호들이 2개의 증폭기 블록들(842)에 인가된다. 각각의 증폭기 블록(842)에서, 이득 트랜지스터들(854 및 864) 둘 다 및 캐스코드 트랜지스터들(856 및 858) 또는 캐스코드 트랜지스터들(859 및 866) 중 어느 하나가 증폭된 RF 신호를 제공하도록 인에이블된다. 2개의 로드 회로들(870)은 2개의 증폭기 블록들(842)로부터 2개의 증폭된 RF 신호들을 수신하고, 캐리어들의 2개의 세트들에 대한 2개의 출력 RF 신호들을 제공한다.
도 8b는 캐스코드 디버트 스위치를 갖는 4x2 MIMO LNA(840b)의 예시적인 설계의 개략도를 도시한다. MIMO LNA(840b)는 도 5a의 MIMO LNA(540)의 다른 예시적인 설계이다. MIMO LNA(840b)는 4개의 LNA 입력들에 대한 4개의 증폭기 블록들(842a 내지 842d) 및 2개의 LNA 출력들에 대한 2개의 로드 회로들(870a 및 870b)을 포함한다.
도 8b에서 도시된 예시적인 설계에서, 각각의 증폭기 블록(842)은 2개의 증폭기 회로들(850 및 860) 및 하나 이상의 디버트 캐스코드 트랜지스터들(857)을 포함한다. 각각의 증폭기 회로(850)는 이득 트랜지스터(854), 캐스코드 트랜지스터(856), 및 소스 디제너레이션 인덕터(852)를 포함한다. 각각의 증폭기 회로(860)는 이득 트랜지스터(864), 캐스코드 트랜지스터(866) 및 소스 디제너레이션 인덕터(862)를 포함한다. 각각의 증폭기 블록(842) 내에서, 디버트 캐스코드 트랜지스터(들)(857)는 도 8a의 디버트 캐스코드 트랜지스터(858 및/또는 859)를 포함할 수 있다. 디버트 캐스코드 트랜지스터(858)(만약 있다면)는 이득 트랜지스터(864)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(856)의 드레인에 커플링되는 그의 드레인을 갖다. 디버트 캐스코드 트랜지스터(859)(만약 있다면)는 이득 트랜지스터(854)의 드레인에 커플링되는 그의 소스 및 캐스코드 트랜지스터(866)의 드레인에 커플링되는 그의 드레인을 갖는다.
4개의 입력 RF 신호들(RFin1 내지 RFin4)은 각각 증폭기 블록들(842a 내지 842d)에 제공된다. 캐스코드 트랜지스터들(856a, 856d, 866b 및 866c)은 로드 회로(870a)에 커플링되는 그의 드레인들을 갖는다. 캐스코드 트랜지스터들(856b, 856c, 866a 및 866d)은 로드 회로(870b)에 커플링되는 그의 드레인들을 갖는다.
MIMO LNA(840b)는 단일-출력 모드, 인트라-대역 CA 모드 및 인터-대역 CA 모드를 지원할 수 있다. 단일-출력 모드에서, 단일 입력 RF 신호는 4개의 LNA 입력들 중 임의의 하나를 통해 수신되고 단일 증폭기 블록(842)에 인가될 수 있다. 이 증폭기 블록(842)은 입력 RF 신호를 증폭하고 증폭된 RF 신호를 단일 로드 회로(870)에 제공한다. 이 로드 회로(870)는 캐리어들의 하나의 세트에 대한 단일 출력 RF 신호를 2개의 LNA 출력들 중 하나에 제공한다.
인트라-대역 CA 모드에서, 단일 입력 RF 신호는 4개의 LNA 입력들 중 임의의 하나를 통해 수신되고 단일 증폭기 블록(842)에 인가될 수 있다. 이 증폭기 블록(842)은 입력 RF 신호를 증폭하고 2개의 증폭된 RF 신호들을 2개의 로드 회로들(870)에 제공한다. 2개의 로드 회로들(870)은 캐리어들의 2개의 세트들에 대한 2개의 출력 RF 신호들을 2개의 LNA 출력들에 제공한다. MIMO LNA(840b)는 입력 RF 신호가 임의의 증폭기 블록(842)에 인가되고 임의의 로드 회로(870)에 라우팅되도록 허용한다.
인터-대역 CA 모드에서, 2개의 입력 RF 신호들은 4개의 LNA 입력들 중 2개를 통해 수신되고, 2개의 증폭기 블록들(842)에 인가될 수 있다. 이들 2개의 증폭기 블록들(842)은 2개의 입력 RF 신호들을 증폭하고 2개의 증폭된 RF 신호들을 2개의 로드 회로들(870)에 제공한다. 2개의 로드 회로들(870)은 캐리어들의 2개의 세트들에 대한 2개의 출력 RF 신호들을 2개의 LNA 출력들에 제공한다. 도 8b에서 도시된 예시적인 설계에서, MIMO LNA(840b)는 인터-대역 CA 모드에서 입력 RF 신호들의 6개의 결합들을 지원한다. 특히, 입력 RF 신호들의 다음의 결합들, 즉 (RFin1, RFin2), (RFin1, RFin3), (RFin1, RFin4), (RFin2, RFin3), (RFin2, RFin4), 및 (RFin3, RFin4)이 지원될 수 있다.
도 8c는 캐스코드 디버트 스위치를 갖는 MIMO LNA(840c)의 예시적인 설계의 개략도를 도시한다. MIMO LNA(840c)는 도 5a의 MIMO LNA(540)의 또 다른 예시적인 설계이다. MIMO LNA(840c)는 4개의 LNA 입력들에 대한 4개의 증폭기 블록들(844a 내지 844d) 및 2개의 LNA 출력들에 대한 2개의 로드 회로들(870a 및 870b)을 포함한다. 각각의 증폭기 블록(844)은 증폭기 회로들(851 및 861) 및 하나 이상의 디버트 캐스코드 트랜지스터들(857)을 포함한다. 디버트 캐스코드 트랜지스터(들)(857)는 도 8a의 디버트 캐스코드 트랜지스터(858 및/또는 859)를 포함할 수 있다. 각각의 증폭기 회로(851)는 이득 트랜지스터(854) 및 캐스코드 트랜지스터(856)를 포함한다. 각각의 증폭기 회로(861)는 이득 트랜지스터(864) 및 캐스코드 트랜지스터(866)를 포함한다. 이득 트랜지스터들(854a 및 854b)은 동일한 소스 디제너레이션 인덕터(852a)를 공유하고 인덕터(852a)에 커플링되는 그의 소스들을 갖는다. 이득 트랜지스터들(864a 및 864b)은 동일한 소스 디제너레이션 인덕터(862a)를 공유하고 인덕터(862a)에 커플링되는 그의 소스들을 갖는다. 이득 트랜지스터들(854c 및 854d)은 동일한 소스 디제너레이션 인덕터(852c)를 공유하고 인덕터(852c)에 커플링되는 그의 소스를 갖는다. 이득 트랜지스터들(864c 및 864d)은 동일한 소스 디제너레이션 인덕터(862d)를 공유하고 인덕터(852d)에 커플링되는 그의 소스를 갖는다. 도 8c의 MIMO LNA(840c)는 도 8b의 MIMO LNA(840b)에 비해 절반의 소스 디제너레이션 인덕터들을 포함하며, 이는 더 작은 회로 영역, 더 낮은 비용 등과 같은 몇몇 이점을 제공할 수 있다.
MIMO LNA(840c)는 도 8b에서 MIMO LNA(840b)에 대해 위에서 설명된 바와 같이 단일-출력 모드 및 인트라-대역 CA 모드를 지원할 수 있다. MIMO LNA(840c)는 또한 인터-대역 CA 모드를 지원할 수 있다. 특히, LNA(840c)는 인터-대역 CA 모드에서 입력 RF 신호들의 4개의 결합들, 즉 (RFin1, RFin3), (RFin1, RFin4), (RFin2, RFin3) 및 (RFin2, RFin4)을 지원할 수 있다.
본 명세서에서 설명되는 CA LNA들 및 MIMO LNA들은 다음의 바람직한 특징들 중 하나 이상을 가질 수 있다:
1. 단일-출력 모드 및 CA 모드 간의 입력 임피던스의 작은 변화,
2. 디버트 캐스코드 트랜지스터에 의해 스티어링하는 RF 전류에 있어서 단일-출력 모드에서의 더 높은 이득,
3. 단일-엔드식 LNA 입력들 및 차동 LNA 출력들,
4. MIMO LNA에 대한 변압기/유도성 로드들, 및
5. 낮은 이득에 대해 우회되고 높은 이득에 대해 LNA 입력들에서의 유도성 디제너레이션
상이한 동작 모드들 간의 입력 임피던스의 작은 변화는 성능을 개선할 수 있다. 단일-출력 모드에서 더 높은 이득은 또한 성능을 개선할 수 있다.
단일-엔드식 LNA 입력들은, MIMO LNA를 포함하는 인쇄 회로 보드(PCB) 상에서 입력 매칭 회로들을 위한 회로 컴포넌트들의 수는 물론 입력 포트들의 수를 감소시킬 수 있다. 대안적으로 MIMO LNA는 단일-엔드식 LNA 입력들에 있어서의 정해진 수의 입력 포트들에 대해 2배 많은 증폭기 회로들을 지원할 수 있다. 차동 LNA 출력들은 하향변환기 회로들에서 신호들을 밸런싱함으로써 LO 누설 및 2차 효과들을 감소시킬 수 있다. 일반적으로, 차동 회로들 대 단일-엔드식 회로들의 모든 이점들은 차동 LNA 출력들을 통해 달성될 수 있다.
변압기/유도성 로드들은, 이들 회로 컴포넌트들이 어떠한 전압 헤드룸도 낭비하지 않기 때문에 LNA가 낮은 전원 전압으로 동작하도록 허용할 수 있다. 다른 타입들의 로드들(예를 들어, 활성/트랜지스터 로드들)은 이득, 잡음 지수 및 LNA의 선형성을 저하할 수 있다.
유도성 디제터레이션은 타겟 임피던스(예를 들어, 50 옴)에 대한 입력 매칭에 도움을 주는 것은 물론 높은-이득 LNA에서의 선형성을 개선하는데 이용될 수 있다. 디제너레이션 인덕터들 없이, 수신기 성능(예를 들어, 입력 매칭 및 선형성을 위해)이 규격 요건들을 충족하지 않을 수 있다.
예시적인 설계에서, 장치(예를 들어, 무선 디바이스, IC 및 회로 모듈 등)는 제 1 및 제 2 증폭기 회로들 및 캐스코드 트랜지스터를 포함할 수 있다. 제 1 증폭기 회로(예를 들어, 도 6a의 증폭기 회로(650a))는 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스로 송신된 전송들을 포함하는 입력 RF 신호를 수신할 수 있다. 제 1 증폭기 회로(예를 들어, 도 6a의 증폭기 회로(650a))는 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스에 송신된 전송들을 포함하는 입력 RF 신호를 수신할 수 있다. 제 2 증폭기 회로(예를 들어, 증폭기 회로(650b))는 이득 트랜지스터(예를 들어, 이득 트랜지스터(654b))를 포함할 수 있고, 입력 RF 신호를 또한 수신할 수 있다. 캐스코드 트랜지스터(예를 들어, 디버트 캐스코드 트랜지스터(658))는 제 2 증폭기 회로의 이득 트랜지스터와 제 1 증폭기 회로의 출력 간에 커플링될 수 있다. 제 2 증폭기 회로의 이득 트랜지스터 및 캐스코드 트랜지스터는 (i) 제 1 증폭기 회로와 병렬로 커플링되고 및 (ii) 제 2 증폭기 회로와 이득 트랜지스터를 공유하는 부가적인 증폭기 회로(예를 들어, 도 6a의 증폭기 회로(650c))로서 고려될 수 있다. 장치는 제 1 증폭기 회로의 이득 트랜지스터와 제 2 증폭기 회로의 출력 간에 커플링되는 제 2 캐스코드 트랜지스터(예를 들어, 도 7a의 디버트 캐스코드 트랜지스터(659))를 또한 포함할 수 있다. 제 1 증폭기 회로의 이득 트랜지스터 및 제 2 캐스코드 트랜지스터는 (i) 제 2 증폭기 회로와 병렬로 커플링되고 (ii) 제 1 증폭기 회로와 이득 트랜지스터를 공유하는 다른 증폭기 회로로서 고려될 수 있다.
장치는 또한 제 1 및 제 2 로드 회로들을 포함할 수 있다. 제 1 로드 회로(예를 들어, 도 6a의 로드 회로(670a))는 제 1 증폭기 회로에 커플링될 수 있다. 제 2 로드 회로(예를 들어, 로드 회로(670b))는 제 2 증폭기 회로에 커플링될 수 있다. 예시적인 설계에서, 제 1 로드 회로는 주 코일 및 보조 코일을 갖는 변압기(예를 들어, 변압기(672a))를 포함할 수 있다. 주 코일(예를 들어, 주 코일(674a))은 제 1 증폭기 회로와 전원 간에 커플링될 수 있다. 보조 코일(예를 들어, 보조 코일(676a))은, 제 1 증폭기 회로로부터 증폭된 RF 신호가 주 코일에 인가될 때 차동 출력 RF 신호를 제공할 수 있다. 제 2 로드 회로는 다른 변압기(예를 들어, 변압기(672b))를 포함할 수 있다. 제 1 및 제 2 로드 회로들은 또한 인덕터들, 커패시터들, 트랜지스터들 등과 같은 다른 회로 컴포넌트들을 포함할 수 있다.
일 예시적인 설계에서, 입력 RF 신호는 단일-엔드식 신호를 포함할 수 있다. 제 1 및 제 2 로드 회로들은 예를 들어, 도 6a에서 도시된 바와 같이 차동 출력 RF 신호들을 제공할 수 있다. 일반적으로 입력 및 출력 RF 신호들은 각각 단일-엔드식 신호 및 차동 신호를 포함할 수 있다.
다른 예시적인 설계에서, 제 1 증폭기 회로는 접지 회로와 제 1 증폭기 회로의 이득 트랜지스터의 소스 간에 커플링되는 제 1 인덕터(예를 들어, 도 6a의 인덕터(652a))를 포함할 수 있다. 제 2 증폭기 회로는 접지 회로와 제 2 증폭기 회로의 이득 트랜지스터의 소스 간에 커플링되는 제 2 인덕터(예를 들어, 인덕터(652b))를 포함할 수 있다. 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들의 이득 트랜지스터들은 예를 들어, 도 7c에서 도시된 바와 같이 회로 접지에 직접 커플링되는 그의 소스들을 가질 수 있다. 또 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들의 이득 트랜지스터들은 공유된 인덕터에 커플링되는 그의 소스들을 가질 수 있다.
예시적인 설계에서, 장치는 제 1 및 제 2 증폭기 회로들 중 적어도 하나의 출력과 입력간에 커플링되는 피드백 회로(예를 들어, 도 7b의 피드백 회로(660))를 또한 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트 또는 이들의 결합을 포함할 수 있다.
예시적인 설계에서, 장치는 제 1 및 제 2 증폭기 회로들에 커플링되는 입력 매칭 회로(예를 들어, 도 4b의 입력 매칭 회로(432))를 포함할 수 있다. 다른 예시적인 설계에서, 장치는 제 1 및 제 2 증폭기 회로들에 커플링되고 입력 RF 신호를 수신하고 감쇄된 입력 RF 신호를 제 1 및 제 2 증폭기 회로들에 제공하도록 구성된 감쇄 회로(예를 들어, 도 7c의 감쇄 회로(620))를 포함할 수 있다.
예시적인 설계에서, 장치는 제 1 및 제 2 하향변환기 회로들을 또한 포함할 수 있다. 제 1 하향변환기 회로(예를 들어, 도 4b의 하향변환기 회로(490a))는 제 1 로드 회로에 커플링될 수 있고, 제 1 주파수의 제 1 LO 신호에 기초하여 제 1 로드 회로로부터 제 1 출력 RF 신호를 위한 하향변환을 수행할 수 있다. 제 2 하향변환기 회로(예를 들어, 하향변환기 회로(490b))는 제 2 로드 회로에 커플링될 수 있고, 제 2 주파수의 제 2 LO 신호에 기초하여 제 2 로드 회로로부터의 제 2 출력 RF 신호에 대한 하향변환을 수행할 수 있다. 제 2 주파수는 제 1 주파수와 상이할 수 있다. 제 1 하향변환기 회로는 장치에 의해 수신되는 캐리어들의 제 1 세트에 대한 하향변환을 수행할 수 있다. 제 2 하향변환기 회로는 장치에 의해 수신되는 캐리어들의 제 2 세트에 대한 하향변환을 수행할 수 있다. 제 1 및 제 2 주파수들은 각각 수신되고 있는 캐리어들의 제 1 및 제 2 세트들에 기초하여 선택될 수 있다.
장치는 다수의 동작 모드들 중 하나에서 동작할 수 있다. 제 1 증폭기 회로는 제 1 동작 모드, 예를 들어, 다중-출력 모드에서, 도 6b에서 도시된 바와 같이, 입력 RF 신호를 증폭하고 제 1 증폭된 RF 신호를 제공하도록 인에이블될 수 있고, 제 2 증폭기 회로는 입력 RF 신호를 증폭하고 제 2 증폭된 RF 신호를 제공하도록 인에이블될 수 있다. 제 1 및 제 2 증폭된 RF 신호들은 장치에 의해 수신되는 캐리어들의 2개의 세트들에 대한 것일 수 있다. 제 1 증폭기 회로, 제 2 증폭기 회로의 이득 트랜지스터 및 캐스코드 트랜지스터는 제 2 동작 모드, 예를 들어, 단일-출력 모드에서, 도 6c에서 도시된 바와 같이 입력 RF 신호를 증폭하고 증폭된 RF 신호를 제공하도록 인에이블될 수 있다. 증폭된 RF 신호는 장치에 의해 수신되는 캐리어들의 일 세트에 대한 것일 수 있다.
예시적인 설계에서, 장치는 제 3 및 제 4 증폭기 회로들 및 제 2 캐스코드 트랜지스터를 또한 포함할 수 있다. 제 3 증폭기 회로(예를 들어, 도 8a의 증폭기 회로(850b))는 제 2 입력 RF 신호를 수신할 수 있다. 제 4 증폭기 회로(예를 들어, 증폭기 회로(860b))는 또한 제 2 입력 RF 신호를 수신할 수 있다. 제 2 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(858b))는 제 4 증폭기 회로의 이득 트랜지스터와 제 3 증폭기 회로의 출력 간에 커플링될 수 있다. 장치는 제 3 및 제 4 캐스코드 트랜지스터들을 또한 포함할 수 있다. 제 3 캐스코드 트랜지스터(예를 들어, 도 8a의 디버트 캐스코드 트랜지스터(859a))는 제 1 증폭기 회로의 이득 트랜지스터와 제 2 증폭기 회로의 출력 간에 커플링될 수 있다. 제 4 캐스코드 트랜지스터(예를 들어, 도 8a의 디버트 캐스코드 트랜지스터(859b))는 제 3 증폭기 회로의 이득 트랜지스터와 제 4 증폭기 회로의 출력 간에 커플링될 수 있다. 일반적으로, MIMO LNA는 제 1 및 제 2 증폭기 회로들 및 증폭기 회로들의 적어도 하나의 부가적인 세트(예를 들어, 쌍)를 포함할 수 있다. 증폭기 회로들의 각각의 세트는 각각의 입력 RF 신호를 수신할 수 있다. 증폭기 회로들의 각각의 세트는 하나 이상의 디버트 캐스코드 트랜지스터들과 연관될 수 있고, 각각의 디버트 캐스코드 트랜지스터는 증폭기 회로들의 세트 내의 2개의 증폭기 회로들 간에 커플링될 수 있다.
예시적인 설계에서, 각각의 증폭기 회로의 이득 트랜지스터는 예를 들어, 도 8a 및 8b에서 도시된 바와 같이, 별개의 소스 디제너레이션 인덕터에 커플링될 수 있다. 다른 예시적인 설계에서, 다수의 증폭기 회로 내의 다수의 증폭기 회로들의 다수의 이득 트랜지스터들은 소스 디제너레이션 인덕터를 공유할 수 있다. 예를 들어, 제 1 인덕터(예를 들어, 도 8c의 인덕터(852a))는 2개의 증폭기 회로들의 2개의 이득 트랜지스터들의 소스들에 커플링될 수 있고, 제 2 인덕터(예를 들어, 도 8c의 인덕터(862b))는 2개의 다른 증폭기 회로들의 2개의 다른 이득 트랜지스터들의 소스에 커플링될 수 있다.
도 9는 무선 시스템에서 신호 증폭을 수행하기 위한 프로세스(900)의 예시적인 설계를 도시한다. 프로세스(900)는 무선 디바이스에 의해 또는 몇몇 다른 엔티티에 의해 수행될 수 있다. 입력 RF 신호는 제 1 동작 모드(예를 들어, 도 6b의 다중-출력 모드 또는 인트라-대역 CA 모드)에서 2개의 증폭된 RF 신호들을 획득하기 위해 제 1 및 제 2 증폭기 회로들(예를 들어, 도 7a의 증폭기 회로들(650a 및 650b))로 증폭될 수 있다(블록 912). 입력 RF 신호는 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스에 송신된 전송들을 포함할 수 있다. 각각의 증폭된 RF 신호는 무선 디바이스에 의해 수신되는 캐리어들의 상이한 세트에 대한 것일 수 있다. 입력 RF 신호는 제 2 동작 모드(예를 들어, 도 6c의 단일-출력 모드)에서 단일의 증폭된 RF 신호를 획득하기 위해 제 1 증폭기 회로 및 제 3 증폭기 회로(예를 들어, 도 7a의 증폭기 회로(650c 또는 650d))로 증폭될 수 있다(블록 914). 제 1 및 제 3 증폭기 회로들은 병렬로 커플링될 수 있고 함께 커플링되는 그의 입력들 및 함께 커플링되는 그의 출력들을 가질 수 있다. 제 2 및 제 3 증폭기 회로들은 이득 트랜지스터(예를 들어, 도 7a의 이득 트랜지스터(654a 또는 654b))를 공유할 수 있다.
제 3 동작 모드(예를 들어, 인터-대역 CA 모드)에서 입력 RF 신호는 제 1 증폭된 RF 신호를 획득하기 위해 제 1 및 제 3 증폭기 회로들로 증폭될 수 있고 제 2 입력 RF 신호는 제 2 증폭된 RF 신호를 획득하기 위해 제 4 및 제 5 증폭기 회로들로 증폭될 수 있다(블록 916). 제 4 증폭기 회로는 도 8a의 증폭기 회로(850b)에 대응할 수 있다. 제 5 증폭기 회로는 도 8a의 이득 트랜지스터(864b) 및 캐스코드 트랜지스터(858b)를 포함할 수 있다.
본 명세서에서 설명된 LNA들은 IC, 아날로그 IC, RFIC, 혼합-신호 IC, ASIC, PCB, 전자 디바이스 등 상에서 구현될 수 있다. LAN들은 또한 CMOS(complementary metal oxide semiconductor), NMOS, PMOS, BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), SiGe(silicon germanium), GaAs(gallium arsenide), HBT들(heterojunction bipolar transistors), HEMT들(high electron mobility transistors), SOI(silicon-on-insulator) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
본 명세서에서 설명된 LNA들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (iii) RFR(RF receiver) 또는 RTR(RF transmitter/receiver)과 같은 RFIC, (iv) MSM(mobile station modem)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등일 수 있다.
하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc, 광 disc, 디지털 다용도 disc(DVD), 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 보통 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.
본 개시의 이전 설명은 임의의 당업자가 본 개시를 실시 또는 이용하는 것을 가능케 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어남 없이 다른 변동물들에 적용될 수 있다. 따라서 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에서 기재된 원리들 및 신규한 특징들과 부합하는 최광의의 범위로 허여될 것이다.
Claims (20)
- 장치로서,
상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스로 송신된 전송들을 포함하는 입력 라디오 주파수(RF) 신호를 수신하도록 구성된 제 1 증폭기 회로;
이득 트랜지스터를 포함하고, 상기 입력 RF 신호를 수신하도록 구성된 제 2 증폭기 회로; 및
상기 제 1 증폭기 회로의 출력과 상기 제 2 증폭기 회로의 이득 트랜지스터 간에 커플링된 캐스코드 트랜지스터
를 포함하는,
장치. - 제 1 항에 있어서,
상기 제 2 증폭기 회로의 출력과 상기 제 1 증폭기 회로의 이득 트랜지스터 간에 커플링되는 제 2 캐스코드 트랜지스터
를 더 포함하는,
장치. - 제 1 항에 있어서,
상기 제 1 증폭기 회로에 커플링되는 제 1 로드 회로; 및
상기 제 2 증폭기 회로에 커플링되는 제 2 로드 회로
를 더 포함하는,
장치. - 제 3 항에 있어서,
상기 제 1 로드 회로에 커플링되고, 제 1 주파수의 제 1 로컬 발진기(LO) 신호에 기초하여 상기 제 1 로드 회로로부터의 제 1 출력 RF 신호에 대한 하향변환을 수행하도록 구성되는 제 1 하향변환기 회로; 및
상기 제 2 로드 회로에 커플링되고, 상기 제 1 주파수와 상이한 제 2 주파수의 제 2 LO 신호에 기초하여 상기 제 2 로드 회로로부터의 제 2 출력 RF 신호에 대한 하향변환을 수행하도록 구성되는 제 2 하향변환기 회로
를 더 포함하는,
장치. - 제 1 항에 있어서,
상기 제 2 증폭기 회로는,
상기 이득 트랜지스터의 소스와 회로 접지 간에 커플링되는 인덕터를 포함하는,
장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 증폭기 회로들 중 적어도 하나의 입력과 출력 간에 커플링되는 피드백 회로
를 더 포함하는,
장치. - 제 6 항에 있어서,
상기 피드백 회로는,
레지스터, 커패시터, 또는 트랜지스터 중 적어도 하나를 포함하는,
장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 증폭기 회로들에 커플링되고, 상기 입력 RF 신호를 수신하고 감쇄된 입력 RF 신호를 상기 제 1 및 제 2 증폭기 회로들에 제공하도록 구성되는 감쇄 회로
를 더 포함하는,
장치. - 제 3 항에 있어서,
상기 제 1 로드 회로는 주 코일 및 보조 코일을 갖는 변압기를 포함하고, 상기 주 코일은 상기 제 1 증폭기 회로와 전원 간에 커플링되고, 상기 보조 코일은 상기 제 1 증폭기 회로로부터의 증폭된 RF 신호가 상기 주 코일에 인가될 때 차동 출력 RF 신호를 제공하는,
장치. - 제 3 항에 있어서,
상기 입력 RF 신호는 단일-엔드식 신호(single-ended signal)를 포함하고, 상기 제 1 및 제 2 로드 회로들은 차동 출력 RF 신호들을 제공하는,
장치. - 제 1 항에 있어서,
제 1 동작 모드에서 상기 제 1 증폭기 회로는 상기 입력 RF 신호를 증폭하고 제 1 증폭된 RF 신호를 제공하도록 인에이블되고 상기 제 2 증폭기 회로는 상기 입력 RF 신호를 증폭하고 제 2 증폭된 RF 신호를 제공하도록 인에이블되는,
장치. - 제 11 항에 있어서,
상기 제 1 증폭기 회로, 상기 제 2 증폭기 회로의 이득 트랜지스터 및 상기 캐스코드 트랜지스터는 제 2 동작 모드에서 상기 입력 RF 신호를 증폭하고 증폭된 RF 신호를 제공하도록 인에이블되는,
장치. - 제 1 항에 있어서,
제 2 입력 RF 신호를 수신하도록 구성된 제 3 증폭기 회로;
상기 제 2 입력 RF 신호를 수신하도록 구성된 제 4 증폭기 회로; 및
상기 제 3 증폭기 회로의 출력과 상기 제 4 증폭기 회로의 이득 트랜지스터 간에 커플링되는 제 2 캐스코드 트랜지스터
를 더 포함하는,
장치. - 제 13 항에 있어서,
상기 제 2 증폭기 회로의 출력과 상기 제 1 증폭기 회로의 이득 트랜지스터 간에 커플링되는 제 3 캐스코드 트랜지스터; 및
상기 제 4 증폭기 회로의 출력과 상기 제 3 증폭기 회로의 이득 트랜지스터 간에 커플링되는 제 4 캐스코드 트랜지스터
를 더 포함하는,
장치. - 제 13 항에 있어서,
상기 제 1 내지 제 4 증폭기 회로들 중 2개의 이득 트랜지스터들의 소스들에 커플링되는 제 1 인덕터; 및
상기 제 1 내지 제 4 증폭기 회로들 중 남은 2개의 이득 트랜지스터들의 소스들에 커플링되는 제 2 인덕터
를 더 포함하는,
장치. - 제 1 항에 있어서,
증폭기 회로들의 적어도 하나의 부가적인 세트 - 증폭기 회로들의 각각의 부가적인 세트는 각각의 입력 RF 신호를 수신함 - ; 및
증폭기 회로들의 각각의 부가적인 세트에 대한 적어도 하나의 부가적인 캐스코드 트랜지스터
를 더 포함하고,
각각의 부가적인 캐스코드 트랜지스터는 증폭기 회로들의 세트 내의 2개의 증폭기 회로들 간에 커플링되는,
장치. - 방법으로서,
제 1 동작 모드에서 2개의 증폭된 RF 신호들을 획득하기 위해 제 1 및 제 2 증폭기 회로들로 입력 라디오 주파수(RF) 신호를 증폭하는 단계 - 상기 입력 RF 신호는 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스에 송신되는 전송들을 포함함 - ; 및
제 2 동작 모드에서 단일의 증폭된 RF 신호를 획득하기 위해 상기 제 1 증폭기 회로 및 제 3 증폭기 회로로 상기 입력 RF 신호를 증폭하는 단계
를 포함하고,
상기 제 2 및 제 3 증폭기 회로들은 이득 트랜지스터를 공유하는,
방법. - 제 17 항에 있어서,
제 3 동작 모드에서, 제 1 증폭된 RF 신호를 획득하기 위해 상기 제 1 및 제 3 증폭기 회로들로 상기 입력 RF 신호를 증폭하고 제 2 증폭된 RF 신호를 획득하기 위해 제 4 및 제 5 증폭기 회로들로 제 2 입력 RF 신호를 증폭하는 단계
를 더 포함하는,
방법. - 장치로서,
제 1 증폭을 위한 수단이 인에이블될 때 입력 라디오 주파수(RF) 신호를 증폭하도록 구성된 상기 제 1 증폭을 위한 수단 - 상기 입력 RF 신호는 상이한 주파수들의 다수의 캐리어들 상에서 무선 디바이스로 송신된 전송들을 포함함 - ;
제 2 증폭을 위한 수단이 인에이블될 때 상기 입력 RF 신호를 증폭하도록 구성된 상기 제 2 증폭을 위한 수단; 및
제 3 증폭을 위한 수단이 인에이블될 때 상기 입력 RF 신호를 증폭하도록 구성된 상기 제 3 증폭을 위한 수단
을 포함하고,
상기 제 3 증폭을 위한 수단은 상기 제 1 증폭을 위한 수단과 병렬로 커플링되고 상기 제 2 증폭을 위한 수단과 증폭 수단을 공유하는,
장치. - 제 19 항에 있어서,
제 4 증폭을 위한 수단이 인에이블될 때 제 2 입력 RF 신호를 증폭하도록 구성된 상기 제 4 증폭을 위한 수단;
제 5 증폭을 위한 수단이 인에이블될 때 상기 제 2 입력 RF 신호를 증폭하도록 구성된 상기 제 5 증폭을 위한 수단;
제 6 증폭을 위한 수단이 인에이블될 때 상기 제 2 입력 RF 신호를 증폭하도록 구성된 상기 제 6 증폭을 위한 수단
을 더 포함하고,
상기 제 6 증폭을 위한 수단은 상기 제 4 증폭을 위한 수단과 병렬로 커플링되고 상기 제 5 증폭을 위한 수단과 증폭 수단을 공유하는,
장치.
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Date | Code | Title | Description |
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E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |