JP2013038386A - 介在層が埋め込まれたパッケージ基板及びその製造方法 - Google Patents

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Abstract

【課題】低誘電率の誘電材料の耐熱サイクル性を向上させ、かつ、電極パッド間のピッチが小さくなる高回路密度の半導体チップの搭載を可能とするパッケージ基板の製造方法を提供する。
【解決手段】介在層２が埋め込まれたパッケージ基板は、対向する頂部表面及び底部表面と、頂部表面に形成された凹溝とを有し、底部表面に複数の第２の電気接続端３１ｂが設けられ、凹溝の底面に複数の第１の電気接続端３１ａが設けられているキャリアと、凹溝に設けられ、対向する第１の表面２０ａ及び第２の表面２０ｂ並びに第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、導電貫通孔の第１の表面に近接した端部及び第２の表面に近接した端部に第１の電気接続パッド２４ａ及び第１の電気接続端に対応して接続された第２の電気接続パッド２４ｂがそれぞれ形成される介在層２と、を備えることを特徴とする。
【選択図】図３Ｅ

Description

本発明は、パッケージ基板及びその製造方法に関し、特に介在層が埋め込まれたパッケージ基板及びその製造方法に関するものである。
電子産業の盛んな発展に伴い、電子製品は形態的にますます軽薄短小となり、機能的には高性能、高機能、高速化を目指した研究開発が行われている。ここで、図１に従来のフリップチップ型パッケージ構造の断面図を示す。
図１に示すように、当該パッケージ構造の製造工程においては、まずコア板１０２、及び対向する第１の表面１０ａ及び第２の表面１０ｂを有するビスマレイミドトリアジン（Ｂｉｓｍａｌｅｉｍｉｄｅ−Ｔｒｉａｚｉｎｅ、ＢＴ）パッケージ基板１０を用意し、パッケージ基板１０の第１の表面１０ａにフリップチップパッド１００を設け、半田バンプ１１を介して半導体チップ１２の電極パッド１２０に電気的に接続する。
次に、パッケージ基板１０の第１の表面１０ａと半導体チップ１２との間にアンダーフィル１７を形成することにより半田バンプ１１を被覆する。
さらに、パッケージ基板１０の第２の表面１０ｂにボールパッド１０１を設けることで、半田ボール１３を介して例えば印刷回路板である他の外部電子機器（図示せず）に電気的に接続する。
しかしながら、半導体チップ１２が寸法４５ｎｍ以下の製造工程であるため、後工程（Ｂａｃｋ−Ｅｎｄ Ｏｆ Ｌｉｎｅ、ＢＥＯＬ）において極低誘電率（Ｅｘｔｒｅｍｅ ｌｏｗ−ｋ、ＥＬＫ）又は超低誘電率（Ｕｌｔｒａ ｌｏｗ−ｋ、ＵＬＫ）の誘電材料が使用されることになるが、この低誘電率の誘電材料は、通常、その特性上、多孔かつ脆化しやすいことから、フリップチップパッケージを形成した後、信頼性評価のための熱サイクル試験が行われた場合に、パッケージ基板１０と半導体チップ１２との間の熱膨張係数（ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ、ＣＴＥ）の差が大きすぎるため、半田バンプ１１が熱応力不均一によってクラックしやすくなることで、半導体チップ１２がクラックしてしまい、製品の信頼性が悪くなる。
さらに、電子製品がより軽薄短小になり、機能が持続的に向上することに伴い、半導体チップ１２の配線密度がますます高くなり、ひいてはナノメートル寸法を基本単位とするため、各電極パッド１２０の間のピッチがさらに小さくなる。
しかしながら、従来ではパッケージ基板１０のフリップチップパッド１００のピッチがミクロン寸法を基本単位とし、半導体チップ１２の電極パッド１２０のピッチに対応する寸法にまで効果的に縮小することができないため、高回路密度の半導体チップ１２を有するにもかかわらず、それに適合するパッケージ基板がなく、電子製品を効果的に生産することができなくなる問題があった。
従って、従来技術に存在した種々の課題を如何にして克服するかが、現在解決すべき極めて重要な課題となっている。
上述した従来のパッケージ基板製品の信頼性がよくないという欠点に鑑み、本発明は、
対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアと、
前記凹溝に設けられ、対向する第１の表面及び第２の表面並びに前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成されることにより、前記第１の電気接続パッドに半導体チップが接合され電気的に接続されることができ、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続される介在層と、
を備えることを特徴とする介在層が埋め込まれたパッケージ基板を提供する。
また、本発明は、
対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアと、
前記凹溝に設けられ、対向する第１の表面及び第２の表面並びに前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成され、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続され、前記第１の表面及び前記第１の電気接続パッドに再配線層が形成され、前記再配線層の最外層に半導体チップが接合され電気的に接続されることに供する複数の延伸電気接続パッドが設けられている介在層と、
を備えることを特徴とする介在層が埋め込まれたパッケージ基板を提供する。
また、本発明は、
対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアを用意する工程と、
対向する第１の表面及び第２の表面を有する介在層を前記凹溝に設け、前記介在層が前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成され、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続されるようにする工程と、
を備えることを特徴とする介在層が埋め込まれたパッケージ基板の製造方法を提供する。
このように、本発明に係る介在層が埋め込まれたパッケージ基板によれば、ＩＣ産業における本来の供給チェーン（ｓｕｐｐｌｙ ｃｈａｉｎ）及び基幹設備（ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）を変えることなく、従来における、適用可能なパッケージ基板が不足しているという問題を、介在層により解決することができる。
さらに、半導体チップを前記介在層に設け、前記介在層の熱膨張係数が半導体チップの熱膨張係数に近いことにより、前記半導体チップと前記介在層との間に過度の熱応力が生じることを回避し、製品の信頼性を効果的に向上することができる。
さらに、本発明に係る介在層が埋め込まれたパッケージ基板によれば、介在層をパッケージ基板に埋め込むようにしているため、パッケージ基板の厚さが増加することはない。
さらに、本発明に係る介在層が埋め込まれたパッケージ基板によれば、パッケージ基板に金属柱、金属ブロック又は金属板を埋設することにより、パッケージ基板及び半導体チップから生成された熱を速やかに排出することができ、パッケージ基板が熱サイクル試験又は製品の使用過程において過大な熱応力によって破損することを回避することができる。
従来のフリップチップパッケージ構造の断面図を示す。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 図２Ｋの他の実施態様である。 本発明に係るパッケージ基板の介在層及びその製造方法の断面図である。 図２Ｌの他の実施態様である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 図３Ｆの他の実施態様である。 本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図である。 図３Ｇ−１のその他の実施態様である。 図３Ｇ−１のその他の実施態様である。 図３Ｇ−１のその他の実施態様である。 図３Ｇ−１のその他の実施態様である。 図３Ｇ−１のその他の実施態様である。
以下、具体的な実施例を用いて本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって簡単に本発明のその他の利点や効果を理解できる。
また、明細書に添付された図面に示す構造、比例、寸法等は、この技芸に精通した者が理解できるように明細書に記載の内容に合わせて説明されるものであり、本発明の実施を制限するものではないため、技術上の実質的な意味を有せず、いかなる構造の修正、比例関係の変更又は寸法の調整も、本発明の効果及び目的に影響を与えるものでなければ、本発明に開示された技術内容の範囲に入る。
また、明細書に記載の例えば「上」、「頂」、「底」、「一」等の用語は、説明が容易に理解できるようにするためのものであり、本発明の実施可能な範囲を限定するものではなく、その相対関係の変更又は調整は、技術内容の実質的変更がなければ、本発明の実施可能の範囲と見なされる。
本発明の実施は、大体２つの段階に分けられる。まず、介在層（ｉｎｔｅｒｐｏｓｅｒ）を用意する。図２Ａないし図２Ｌは、本発明に係るパッケージ基板の介在層及びその製造方法の断面図を示す。
図２Ａに示すように、対向する第１の表面２０ａ及び第２の表面２０ｂを有する板体２０を用意する。板体２０の材質は、単結晶シリコン、多結晶シリコン又はその他の半導体材料であってもよい。
図２Ｂに示すように、第１の表面２０ａに複数の凹孔２００を形成する。それらの凹孔２００の形成過程において、第１の表面２０ａに、複数の開口を有するフォトレジスト（図示せず）を、例えばコーター（ｃｏａｔｅｒ）、アライナー（ａｌｉｇｎｅｒ）、ディベロッパー（ｄｅｖｅｌｏｐｅｒ）により形成するとともに、該フォトレジストの開口に露出された第１の表面２０ａに、それらの凹孔２００を、例えば深堀り反応性イオンエッチング（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ、ＤＲＩＥ）等により形成し、その後フォトレジストを例えばストリッパー（ｓｔｒｉｐｐｅｒ）により除去することができる。
図２Ｃに示すように、第１の表面２０ａ及びそれらの凹孔２００の表面に例えば二酸化シリコンである絶縁層２１を例えばプラズマ強化化学気相成長法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）又は加熱炉（ｆｕｒｎａｃｅ）により形成する。
図２Ｄに示すように、絶縁層２１の表面に導電層２２を例えばスパッター（ｓｐｕｔｔｅｒ）により形成する。
図２Ｅに示すように、導電層２２に例えば銅である金属層２３を例えばプレーター（ｐｌａｔｅｒ）によりめっき形成する。
図２Ｆに示すように、絶縁層２１の頂面よりも高い金属層２３及び導電層２２を例えばグラインダー（ｇｒｉｎｄｅｒ）、ポリシャー（ｐｏｌｉｓｈｅｒ）又は化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）により除去する。
図２Ｇに示すように、金属層２３に、半導体チップが接合される第１の電気接続パッド２４ａを形成する。ここで、必要に応じて第１の電気接続パッド２４ａにアンダーバンプ金属層（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ、ＵＢＭ）（図示せず）を形成することにより、電気的接続の信頼性を向上することができる。
図２Ｈに示すように、第１のキャリア２６を接着層２５により絶縁層２１及び第１の電気接続パッド２４ａに接着する。
図２Ｉに示すように、板体２０の厚さの一部及び絶縁層２１の一部を第２の表面２０ｂから除去することで金属層２３の一端２３ａを露出させ、第１の表面２０ａ及び第２の表面２０ｂを貫通する複数の導電貫通孔を構成し、それらの導電貫通孔は、第１の表面２０ａ及び第２の表面２０ｂを貫通する貫通孔２００’と、貫通孔２００’の孔壁に形成された絶縁層２１と、貫通孔２００’に充填された金属層２３とを含む。
図２Ｊに示すように、露出された前記一端２３ａに第２の電気接続パッド２４ｂを形成するとともに、第２の電気接続パッド２４ｂに半田バンプ２７を形成する。ここで、必要に応じて、第２の電気接続パッド２４ｂにアンダーバンプ金属層（図示せず）を形成し、さらに、このアンダーバンプ金属層に前記半田バンプ２７を形成することにより、電気的接続の信頼性を向上することができる。
図２Ｋに示すように、第２の表面２０ｂに半田バンプ２７を被覆する第２のキャリア２８を設けるとともに、第１のキャリア２６及び接着層２５を除去する。
ここで、この場合、本発明に係る介在層は、図２Ｋに示す態様のほか、絶縁層２１及び導電層２２を有しない態様であってもよく、即ち図２Ｋ−２に示すように板体２０において貫通された金属層２３のみが直接設けられてもよい。
ここで、板体２０の材質は、ガラス、又は例えばＡｌ2Ｏ3又はＡｌＮのセラミックスであってもよいが、セラミックスの方が、その熱膨張係数（約３ｐｐｍ／℃）がシリコンに近いため、好ましい。
図２Ｌに示すように、切断工程を行い、第２のキャリア２８を除去することにより、複数の介在層２を構成する。
ここで、この場合、本発明に係る介在層は、図２Ｌに示す態様のほか、以下のような態様であってもよい。
即ち、図２Ｌ−２に示すように、金属層２３に第１の電気接続パッド２４ａ’を形成し、さらに第１の表面２０ａ及び第１の電気接続パッド２４ａ’に再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ、ＲＤＬ）２９を形成し、再配線層２９の最外層に、半導体チップが接合され電気的に接続されるための複数の延伸電気接続パッド２９１を設けるようにし、さらに第２の表面２０ｂに、金属層２３が露出される開口６１０を有する誘電層６１を形成した上で、開口６１０に第２の電気接続パッド２４ｂを形成するようにしてもよい。
次に、パッケージ基板の製造工程に入る。図３Ａないし図３Ｇは、本発明に係る介在層が埋め込まれたパッケージ基板及びその製造方法の断面図を示す。
図３Ａに示すように、対向する第３の表面３０ａ及び第４の表面３０ｂを有する多層配線基板（ｍｕｌｔｉ−ｌａｙｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ ｂａｓｅ ｐｌａｔｅ）３０を用意する。この多層配線基板３０の内部には少なくとも１つの回路層３０１を配置し、第３の表面３０ａには複数の第１の電気接続端３１ａ及び第３の電気接続パッド３２を設け、第４の表面３０ｂに複数の第２の電気接続端３１ｂを設ける。回路層３０１、第１の電気接続端３１ａ、第３の電気接続パッド３２及び第２の電気接続端３１ｂの材質は、銅であってもよい。
ここで、必要に応じて第１の電気接続端３１ａ及び第２の電気接続端３１ｂにアンダーバンプ金属層（図示せず）を形成することにより、電気的接続の信頼性を向上させることができる。
図３Ｂに示すように、第３の表面３０ａにビルドアップ構造３３を形成する。ビルドアップ構造３３は、誘電層３３１と、誘電層３３１に形成された回路層３３２と、誘電層３３１の表面に露出され回路層３３２及び第３の電気接続パッド３２に電気的に接続された複数の電気接触パッド３３２ａとを含む。
誘電層３３１の材質は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ ）又はＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ−Ｔｒｉａｚｉｎｅ）等であってもよく、回路層３３２及び電気接触パッド３３２ａの材質は、銅であってもよい。
図３Ｃに示すように、誘電層３３１を例えばレーザで除去することにより、第１の電気接続端３１ａが露出される開口３３０を形成する。
図３Ｄに示すように、ビルドアップ構造３３の頂面に、各前記電気接触パッド３３２ａが露出される複数の第１の開口３４０ａを有する第１の絶縁保護層３４ａを形成するとともに、第４の表面３０ｂに、各前記第２の電気接続端３１ｂが露出される複数の第２の開口３４０ｂを有する第２の絶縁保護層３４ｂを形成する。
ここで、上述した構造は単なる例示の実施態様であり、実際に図３Ｄの構造は、キャリアとして簡略化又は見なしてもよく、対向する頂部表面（例えばビルドアップ構造３３の頂面箇所）及び底面層（多層配線基板３０の第４の表面３０ｂ）、前記頂部表面に形成された凹溝を有し、前記底部表面に、電子機器が電気的に接続される複数の電気接続端が設けられ、前記凹溝の底面に、介在層２が電気的に接続される他の電気接続端が設けられている。以下、引き続き図３Ｄの構造について例示的に説明する。
図３Ｅに示すように、図２Ｌに示す介在層２を開口３３０に設け、第２の電気接続パッド２４ｂを第１の電気接続端３１ａに対応して電気的に接続させ、介在層２と開口３３０の側壁との間に応力放出間隙（ｓｔｒｅｓｓ ｒｅｌｉｅｆ ｇａｐ）３３０ａを設け、介在層２と開口３３０の底面との間にアンダーフィル３５を充填することにより、本発明に係る介在層が埋め込まれたパッケージ基板を完成する。
図３Ｆに示すように、その後、第２の電気接続端３１ｂに半田ボール３６を形成することができる。又は、図３Ｆに示す介在層２の代わりに、図２Ｌ−２に示す介在層２を用いて図３Ｆ−２に示す構造を形成してもよい。
図３Ｇ−１及び図３Ｇ−１ｂに示すように、それぞれ図３Ｆ及び図３Ｆ−２に引き続き、介在層２に作用面４０ａを有する半導体チップ４０を接合し、作用面４０ａ上の電極パッド４１は、第１の電気接続パッド２４ａ（図３Ｇ−１）又は延伸電気接続パッド２９１（図３Ｇ−１ｂ）に対応して電気的に接続される。
図３Ｇ−２に示すように、図３Ｇ−１の多層配線基板３０は、第３の表面３０ａ及び第４の表面３０ｂを貫通し且つ第１の電気接続端３１ａに接続された金属柱５１を、さらに含むことができる。
図３Ｇ−３に示すように、図３Ｇ−１の多層配線基板３０は、多層配線基板３０に設けられ且つ第１の電気接続端３１ａに接続された金属ブロック５２を、さらに含むことができる。
図３Ｇ−４に示すように、図３Ｇ−３の多層配線基板３０は、多層配線基板３０に設けられ且つ金属ブロック５２の底面に接続された金属板５３を、さらに含むことができる。
図３Ｇ−５に示すように、図３Ｇ−１の多層配線基板３０は、第３の表面３０ａ及び第４の表面３０ｂを貫通し且つ第１の電気接続端３１ａに接続された金属ブロック５４を、さらに含むことができ、多層配線基板３０は、第４の表面３０ｂに設けられ且つ金属ブロック５４に接続された金属板５５を、さらに含むことができる。
ここで、図３Ｇ−２、図３Ｇ−３、図３Ｇ−４及び図３Ｇ−５に示す金属柱５１、金属ブロック５２、金属板５３、金属ブロック５４及び金属板５５は、主に放熱効果を向上させ、それによってパッケージ基板が過熱によって破損することを回避するためのものである。
また、本発明は、図３Ｆに示すように、
対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端３１ｂが設けられ、前記第２の電気接続端３１ｂにより外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端３１ａが設けられているキャリアと、
前記凹溝に設けられ、対向する第１の表面２０ａ及び第２の表面２０ｂ並びに前記第１の表面２０ａ及び第２の表面２０ｂを貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面２０ａに位置した端部及び前記第２の表面２０ｂに位置した端部に第１の電気接続パッド２４ａ及び第２の電気接続パッド２４ｂがそれぞれ形成されることにより、前記第１の電気接続パッドに半導体チップが接合され電気的に接続されることができ、前記第２の電気接続パッド２４ｂが前記第１の電気接続パッド３１ａに対応して電気的に接続される介在層２と、
を備えることを特徴とする介在層が埋め込まれたパッケージ基板を提供する。
また、本発明は、図３Ｆ−２に示すように、
対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端３１ｂが設けられ、前記第２の電気接続端３１ｂにより外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端３１ａが設けられているキャリアと、
前記凹溝に設けられ、対向する第１の表面２０ａ及び第２の表面２０ｂ並びに前記第１の表面２０ａ及び第２の表面２０ｂを貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面２０ａに位置した端部及び前記第２の表面２０ｂに位置した端部に第１の電気接続パッド２４ａ’及び第２の電気接続パッド２４ｂがそれぞれ形成され、前記第２の電気接続パッド２４ｂが前記第１の電気接続端３１ａに対応して電気的に接続され、前記第１の表面２０ａ及び前記第１の電気接続パッド２４ａ’に再配線層２９が形成され、前記再配線層２９の最外層に半導体チップが接合され電気的に接続されることに供する複数の延伸電気接続パッド２９１が設けられている介在層２と、
を備えることを特徴とする介在層が埋め込まれたパッケージ基板を提供する。
上述したパッケージ基板において、前記導電貫通孔は、第１の表面２０ａ及び第２の表面２０ｂを貫通した貫通孔２００’と、前記貫通孔２００’の孔壁に形成された絶縁層２１と、前記貫通孔２００’に充填された金属層２３とを含むことができる。
本発明に係るパッケージ基板において、前記キャリアは、対向する第３の表面３０ａ及び第４の表面３０ｂを有する多層配線基板３０と、前記第３の表面３０ａに形成され、前記多層配線基板３０が露出される開口３３０を有するビルドアップ構造３３とを含むことができる。
上述した介在層が埋め込まれたパッケージ基板は、介在層２と凹溝の底面との間に形成されたアンダーフィル３５をさらに含むことができる。
上述したパッケージ基板において、前記多層配線基板３０は、第３の表面３０ａ及び第４の表面３０ｂを貫通し且つ第１の電気接続端３１ａに接続された金属柱５１を、さらに含むことができる。
上述した介在層が埋め込まれたパッケージ基板において、前記多層配線基板３０は、前記多層配線基板３０に設けられ且つ前記第１の電気接続端３１ａに接続された金属ブロック５２を、さらに含むことができ、前記多層配線基板３０は、多層配線基板３０に設けられ且つ前記金属ブロック５２の底面に接続された金属板５３を、さらに含むことができる。
また、上述したパッケージ基板において、多層配線基板３０は、前記第３の表面３０ａ及び前記第４の表面３０ｂを貫通し且つ第１の電気接続端３１ａに接続された金属ブロック５４を、さらに含むことができ、前記多層配線基板３０は、第４の表面３０ｂに設けられ且つ前記金属ブロック５４に接続された金属板５５を、さらに含むことができる。
上述した介在層が埋め込まれたパッケージ基板において、前記介在層２と凹溝の側壁との間には応力放出間隙３３０ａが設けられている。
ここで、本明細書に記載された外部電子機器は、回路板又はその他のパッケージ構造であってもよい。また、本実施方法では、コアレス（ｃｏｒｅｌｅｓｓ）のキャリアを例に説明しているが、コアを有するキャリアは、同様に本発明に適用することができ、本発明の特許請求の範囲に含まれる。
また、図に示す本発明に係る介在層とキャリアとの電気的接続、介在層と半導体チップとの電気的接続、キャリアと外部電子機器との電気的接続は、半田ボールに限定されるものではなく、その他の方法により行うこともできる。
上述したことから、本発明に係る介在層が埋め込まれたパッケージ基板によれば、ＩＣ産業における本来の供給チェーン及び基幹設備を変えることなく、従来における、適用可能なパッケージ基板が不足しているという問題を、介在層により解決することができる。
さらに、半導体チップを前記介在層に設け、前記介在層の熱膨張係数が半導体チップの熱膨張係数に近いことにより、前記半導体チップと前記介在層との間に過度の熱応力が生じることを回避し、製品の信頼性を効果的に向上させることができる。
さらに、本発明に係る介在層が埋め込まれたパッケージ基板によれば、介在層をパッケージ基板に埋め込むようにしているため、パッケージ基板の厚さが増加することはない。
さらに、本発明に係る介在層が埋め込まれたパッケージ基板によれば、パッケージ基板に金属柱、金属ブロック又は金属板を埋設することにより、全体的な放熱能力を向上させることができ、パッケージ基板が熱サイクル試験又は製品の使用過程において過大な熱応力によって破損することを回避することができる。
上記のように、これらの実施形態は本発明の原理および効果・機能を例示的に説明するものに過ぎず、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。
本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で種々の修正や変更を施すことが可能であり、そうした修正や変更は、本発明の特許請求の範囲に入るものである。
１０ パッケージ基板
１０ａ、２０ａ 第１の表面
１０ｂ、２０ｂ 第２の表面
１００ フリップチップパッド
１０１ ボールパッド
１０２ コア板
１１、２７ 半田バンプ
１２、４０ 半導体チップ
１３、３６ 半田ボール
１２０、４１ 電極パッド
１７、３５ アンダーフィル
２ 介在層
２０ 板体
２００ 凹孔
２００’ 貫通孔
２１ 絶縁層
２２ 導電層
２３ 金属層
２３ａ 一端
２４ａ、２４ａ’ 第１の電気接続パッド
２４ｂ 第２の電気接続パッド
２５ 接着層
２６ 第１のキャリア
２８ 第２のキャリア
２９ 再配線層
２９１ 延伸電気接続パッド
３０ 多層配線基板
３０ａ 第３の表面
３０ｂ 第４の表面
３０１、３３２ 回路層
３１ａ 第１の電気接続端
３１ｂ 第２の電気接続端
３２ 第３の電気接続パッド
３３ ビルドアップ構造
３３０ 開口
３３０ａ 応力放出間隙
３３２ａ 電気接触パッド
３４ａ 第１の絶縁保護層
３４ｂ 第２の絶縁保護層
３４０ａ 第１の開口
３４０ｂ 第２の開口
４０ａ 作用面
５１ 金属柱
５２、５４ 金属ブロック
５３、５５ 金属板
６１、３３１ 誘電層
６１０ 開口

Claims (29)

  1. 対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアと、
    前記凹溝に設けられ、対向する第１の表面及び第２の表面並びに前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成されることにより、前記第１の電気接続パッドに半導体チップが接合され電気的に接続されることができ、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続される介在層と、
    を備えることを特徴とする介在層が埋め込まれたパッケージ基板。
  2. 前記導電貫通孔は、
    前記第１の表面及び第２の表面を貫通する貫通孔と、前記貫通孔の孔壁に形成された絶縁層と、前記貫通孔に充填された金属層とを含むことを特徴とする請求項１に記載の介在層が埋め込まれたパッケージ基板。
  3. 前記キャリアは、
    対向する第３の表面及び第４の表面を有する多層配線基板と、前記第３の表面に形成され、前記多層配線基板が露出される開口を有するビルドアップ構造とを含むことを特徴とする請求項１に記載の介在層が埋め込まれたパッケージ基板。
  4. 前記介在層と前記凹溝の底面との間に形成されたアンダーフィルをさらに含むことを特徴とする請求項１に記載の介在層が埋め込まれたパッケージ基板。
  5. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属柱を、さらに含むことを特徴とする請求項３に記載の介在層が埋め込まれたパッケージ基板。
  6. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むことを特徴とする請求項３に記載の介在層が埋め込まれたパッケージ基板。
  7. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記金属ブロックの底面に接続された金属板を、さらに含むことを特徴とする請求項６に記載の介在層が埋め込まれたパッケージ基板。
  8. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むとともに、
    前記第４の表面に設けられ且つ前記金属ブロックに接続された金属板を、さらに含むことを特徴とする請求項３に記載の介在層が埋め込まれたパッケージ基板。
  9. 前記介在層と前記凹溝の側壁との間に応力放出間隙が設けられていることを特徴とする請求項１に記載の介在層が埋め込まれたパッケージ基板。
  10. 対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアと、
    前記凹溝に設けられ、対向する第１の表面及び第２の表面並びに前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成され、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続され、前記第１の表面及び前記第１の電気接続パッドに再配線層が形成され、前記再配線層の最外層に半導体チップが接合され電気的に接続されることに供する複数の延伸電気接続パッドが設けられている介在層と、
    を備えることを特徴とする介在層が埋め込まれたパッケージ基板。
  11. 前記導電貫通孔は、
    前記第１の表面及び第２の表面を貫通する貫通孔と、前記貫通孔の孔壁に形成された絶縁層と、前記貫通孔に充填された金属層とを含むことを特徴とする請求項１０に記載の介在層が埋め込まれたパッケージ基板。
  12. 前記キャリアは、
    対向する第３の表面及び第４の表面を有する多層配線基板と、前記第３の表面に形成され、前記多層配線基板が露出される開口を有するビルドアップ構造とを含むことを特徴とする請求項１０に記載の介在層が埋め込まれたパッケージ基板。
  13. 前記介在層と前記凹溝の底面との間に形成されたアンダーフィルをさらに含むことを特徴とする請求項１０に記載の介在層が埋め込まれたパッケージ基板。
  14. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属柱を、さらに含むことを特徴とする請求項１２に記載の介在層が埋め込まれたパッケージ基板。
  15. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むことを特徴とする請求項１２に記載の介在層が埋め込まれたパッケージ基板。
  16. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記金属ブロックの底面に接続された金属板を、さらに含むことを特徴とする請求項１５に記載の介在層が埋め込まれたパッケージ基板。
  17. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むとともに、
    前記第４の表面に設けられ且つ前記金属ブロックに接続された金属板を、さらに含むことを特徴とする請求項１２に記載の介在層が埋め込まれたパッケージ基板。
  18. 前記介在層と凹溝の側壁との間に応力放出間隙が設けられていることを特徴とする請求項１０に記載の介在層が埋め込まれたパッケージ基板。
  19. 対向する頂部表面及び底部表面と、前記頂部表面に形成された凹溝とを有し、前記底部表面に複数の第２の電気接続端が設けられ、前記第２の電気接続端により外部の電子機器と電気的に接続され、前記凹溝の底面に複数の第１の電気接続端が設けられているキャリアを用意する工程と、
    対向する第１の表面及び第２の表面を有する介在層を前記凹溝に設け、前記介在層が前記第１の表面及び第２の表面を貫通する複数の導電貫通孔を有し、前記導電貫通孔の前記第１の表面に位置した端部及び前記第２の表面に位置した端部に第１の電気接続パッド及び第２の電気接続パッドがそれぞれ形成され、前記第２の電気接続パッドが前記第１の電気接続端に対応して電気的に接続されるようにする工程と、
    を備えることを特徴とする介在層が埋め込まれたパッケージ基板の製造方法。
  20. 前記第１の電気接続パッドは半導体チップの接合に供することを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  21. 前記第１の表面及び前記第１の電気接続パッドに、最外層に半導体チップが接合され電気的に接続されることに供する複数の延伸電気接続パッドが設けられている再配線層を形成する工程をさらに備えることを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  22. 前記導電貫通孔は、
    前記第１の表面及び第２の表面を貫通する貫通孔と、前記貫通孔の孔壁に形成された絶縁層と、前記貫通孔に充填された金属層とを含むことを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  23. 前記キャリアの形成工程は、
    対向する第３の表面及び第４の表面を有する多層配線基板を用意する工程と、
    前記第３の表面にビルドアップ構造を形成する工程と、
    前記ビルドアップ構造の一部を除去することにより前記多層配線基板が露出される開口を形成する工程と、
    を備えることを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  24. 前記介在層と前記凹溝の底面との間にアンダーフィルを形成する工程をさらに含むことを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  25. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属柱を、さらに含むことを特徴とする請求項２３に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  26. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むことを特徴とする請求項２３に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  27. 前記多層配線基板は、
    前記多層配線基板に設けられ且つ前記金属ブロックの底面に接続された金属板を、さらに含むことを特徴とする請求項２６に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  28. 前記多層配線基板は、
    前記第３の表面及び第４の表面を貫通し且つ前記第１の電気接続端に接続された金属ブロックを、さらに含むとともに、
    前記第４の表面に設けられ且つ前記金属ブロックに接続された金属板を、さらに含むことを特徴とする請求項２３に記載の介在層が埋め込まれたパッケージ基板の製造方法。
  29. 前記介在層と前記凹溝の側壁との間に応力放出間隙が設けられていることを特徴とする請求項１９に記載の介在層が埋め込まれたパッケージ基板の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101538539B1 (ko) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN115881654A (zh) * 2023-01-31 2023-03-31 深圳新声半导体有限公司 埋入式滤波器和射频前端模组的封装结构及其制备方法

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101195786B1 (ko) 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
US10026720B2 (en) * 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9679836B2 (en) * 2011-11-16 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9282646B2 (en) * 2012-05-24 2016-03-08 Unimicron Technology Corp. Interposed substrate and manufacturing method thereof
US9330943B2 (en) * 2012-12-12 2016-05-03 Apple Inc. Low cost repackaging of thinned integrated devices
US9257355B2 (en) * 2013-02-11 2016-02-09 The Charles Stark Draper Laboratory, Inc. Method for embedding a chipset having an intermediary interposer in high density electronic modules
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
CN104218016A (zh) * 2013-06-04 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 Ic载板及具有该ic载板的半导体器件
CN104377187B (zh) * 2013-08-16 2017-06-23 碁鼎科技秦皇岛有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104425286A (zh) * 2013-08-23 2015-03-18 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
TWI515829B (zh) * 2013-08-30 2016-01-01 南茂科技股份有限公司 一種晶圓級之封裝方法及封裝結構
CN104427747B (zh) * 2013-08-30 2017-10-10 深南电路有限公司 一种内层埋铜的电路板及其加工方法
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US10199321B2 (en) * 2015-09-03 2019-02-05 Bridge Semiconductor Corporation Interconnect substrate having cavity for stackable semiconductor assembly, manufacturing method thereof and vertically stacked semiconductor assembly using the same
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
TWI549201B (zh) * 2014-04-08 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
TWI660476B (zh) * 2014-07-11 2019-05-21 矽品精密工業股份有限公司 封裝結構及其製法
US9627285B2 (en) 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
JP2016082163A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US20160204056A1 (en) * 2015-01-14 2016-07-14 Bridge Semiconductor Corporation Wiring board with interposer and dual wiring structures integrated together and method of making the same
US9859159B2 (en) * 2015-03-10 2018-01-02 Unimicron Technology Corp. Interconnection structure and manufacturing method thereof
CN106033753B (zh) * 2015-03-12 2019-07-12 恒劲科技股份有限公司 封装模块及其基板结构
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
KR102484173B1 (ko) * 2015-06-25 2023-01-02 인텔 코포레이션 리세스를 갖는 인터포저를 포함하는 집적 회로 구조물
DE112015007196T5 (de) * 2015-12-18 2018-08-23 Intel IP Corporation Interposer mit an den seitenwänden freigelegtem leitfähigem routing
US11114353B2 (en) * 2016-03-30 2021-09-07 Intel Corporation Hybrid microelectronic substrates
US9806061B2 (en) * 2016-03-31 2017-10-31 Altera Corporation Bumpless wafer level fan-out package
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
US9761535B1 (en) * 2016-06-27 2017-09-12 Nanya Technology Corporation Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
US20180020547A1 (en) * 2016-07-13 2018-01-18 Alcatel-Lucent Canada Inc. Underlying recessed component placement
TWI719205B (zh) * 2016-08-29 2021-02-21 大陸商上海兆芯集成電路有限公司 晶片封裝製程
TWI647805B (zh) * 2016-09-09 2019-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
KR102591624B1 (ko) * 2016-10-31 2023-10-20 삼성전자주식회사 반도체 패키지
TWI669797B (zh) * 2016-11-16 2019-08-21 矽品精密工業股份有限公司 電子裝置及其製法與基板結構
US20180240778A1 (en) * 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US10373893B2 (en) 2017-06-30 2019-08-06 Intel Corporation Embedded bridge with through-silicon vias
CN107393900B (zh) * 2017-08-08 2019-07-26 中国电子科技集团公司第五十八研究所 极多层布线的埋置型tsv转接板结构
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
CN110071073B (zh) * 2018-01-22 2022-03-22 江苏长电科技股份有限公司 封装结构及其制备方法
CN110246812A (zh) * 2018-03-08 2019-09-17 恒劲科技股份有限公司 一种半导体封装结构及其制作方法
US20190287872A1 (en) * 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture
TWI714296B (zh) * 2019-10-04 2020-12-21 欣興電子股份有限公司 封裝基板及其製作方法
US11373927B2 (en) 2018-05-30 2022-06-28 Unimicron Technology Corp. Package substrate and manufacturing method having a mesh gas-permeable structure disposed in the through hole
US20200020624A1 (en) * 2018-07-10 2020-01-16 Qualcomm Incorporated Substrate-embedded substrate
TWI662676B (zh) * 2018-08-31 2019-06-11 欣興電子股份有限公司 具有內埋基板的線路載板及其製作方法與晶片封裝結構
CN109244058A (zh) * 2018-09-19 2019-01-18 深圳铨力半导体有限公司 半导体封装结构及其制备方法
KR102540829B1 (ko) 2018-10-05 2023-06-08 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102568705B1 (ko) 2018-10-05 2023-08-22 삼성전자주식회사 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
US11049779B2 (en) * 2018-10-12 2021-06-29 Dyi-chung Hu Carrier for chip packaging and manufacturing method thereof
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11289401B2 (en) * 2019-05-15 2022-03-29 Powertech Technology Inc. Semiconductor package
CN110310895A (zh) * 2019-07-31 2019-10-08 中国电子科技集团公司第五十八研究所 一种埋入tsv转接芯片硅基扇出型三维集成封装方法及结构
TWI735034B (zh) * 2019-08-27 2021-08-01 鈺橋半導體股份有限公司 具有加強層及彎翹平衡件之互連基板及其半導體組體
CN110491853A (zh) * 2019-09-16 2019-11-22 中国电子科技集团公司第五十八研究所 一种硅基三维扇出集成封装方法及结构
CN112635432A (zh) * 2019-10-09 2021-04-09 欣兴电子股份有限公司 封装基板及其制作方法
US11527462B2 (en) 2019-12-13 2022-12-13 International Business Machines Corporation Circuit substrate with mixed pitch wiring
US11948877B2 (en) * 2020-03-31 2024-04-02 Qualcomm Incorporated Hybrid package apparatus and method of fabricating
TWI758756B (zh) * 2020-06-23 2022-03-21 欣興電子股份有限公司 封裝載板及其製作方法
KR20220084677A (ko) 2020-12-14 2022-06-21 삼성전자주식회사 반도체 패키지
CN115052435A (zh) * 2021-03-08 2022-09-13 欣兴电子股份有限公司 嵌有中介基板的线路板及其形成方法
TWI820402B (zh) * 2021-03-08 2023-11-01 欣興電子股份有限公司 嵌有中介基板之線路板及其形成方法
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法
US20230062138A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
CN116013874A (zh) 2021-10-22 2023-04-25 讯芯电子科技（中山）有限公司 半导体封装装置和半导体封装装置制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046022A (ja) * 2001-05-22 2003-02-14 Hitachi Ltd 電子装置
JP2004296627A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
JP2008218942A (ja) * 2007-03-08 2008-09-18 Matsushita Electric Ind Co Ltd 電子回路装置とこれを用いた電子機器、およびその製造方法
JP2009130104A (ja) * 2007-11-22 2009-06-11 Shinko Electric Ind Co Ltd 配線基板及び半導体装置及び配線基板の製造方法
JP2010050475A (ja) * 2009-10-20 2010-03-04 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2010239126A (ja) * 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69626747T2 (de) * 1995-11-16 2003-09-04 Matsushita Electric Ind Co Ltd Gedruckte Leiterplatte und ihre Anordnung
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
KR100869832B1 (ko) * 2007-09-18 2008-11-21 삼성전기주식회사 반도체칩 패키지 및 이를 이용한 인쇄회로기판
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046022A (ja) * 2001-05-22 2003-02-14 Hitachi Ltd 電子装置
JP2004296627A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
JP2008218942A (ja) * 2007-03-08 2008-09-18 Matsushita Electric Ind Co Ltd 電子回路装置とこれを用いた電子機器、およびその製造方法
JP2009130104A (ja) * 2007-11-22 2009-06-11 Shinko Electric Ind Co Ltd 配線基板及び半導体装置及び配線基板の製造方法
JP2010239126A (ja) * 2009-03-09 2010-10-21 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2010050475A (ja) * 2009-10-20 2010-03-04 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101538539B1 (ko) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN115881654A (zh) * 2023-01-31 2023-03-31 深圳新声半导体有限公司 埋入式滤波器和射频前端模组的封装结构及其制备方法
CN115881654B (zh) * 2023-01-31 2023-08-22 深圳新声半导体有限公司 埋入式滤波器和射频前端模组的封装结构及其制备方法

Also Published As

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