TWI820402B - 嵌有中介基板之線路板及其形成方法 - Google Patents

嵌有中介基板之線路板及其形成方法 Download PDF

Info

Publication number
TWI820402B
TWI820402B TW110108111A TW110108111A TWI820402B TW I820402 B TWI820402 B TW I820402B TW 110108111 A TW110108111 A TW 110108111A TW 110108111 A TW110108111 A TW 110108111A TW I820402 B TWI820402 B TW I820402B
Authority
TW
Taiwan
Prior art keywords
substrate
pad
interposer substrate
interposer
circuit board
Prior art date
Application number
TW110108111A
Other languages
English (en)
Other versions
TW202236551A (zh
Inventor
彭彥嘉
陳國慶
林溥如
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW110108111A priority Critical patent/TWI820402B/zh
Priority to US17/232,109 priority patent/US11488900B2/en
Publication of TW202236551A publication Critical patent/TW202236551A/zh
Application granted granted Critical
Publication of TWI820402B publication Critical patent/TWI820402B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種形成嵌有中介基板的線路板的方法，包括準備主體基板、形成凹槽在主體基板上並暴露出主體基板內的第一接墊、放置中介基板至凹槽內、電性連接中介基板的第二接墊與主體基板的第一接墊、以及填入填充膠至中介基板與主體基板的間隙。中介基板包括側表面與底表面。中介基板的第二接墊接觸第一接墊，其中第一接墊與第二接墊兩者材料為相同的金屬且兩者外表面形態彼此不同。填充膠完全接觸中介基板的側表面與底表面。

Description

嵌有中介基板之線路板及其形成方法
本揭示案提供一種線路板及其形成方法，尤其是嵌有中介基板（interposer substrate）之線路板及其形成方法。
目前的半導體封裝件都包括多種不同材料，而這些材料的熱膨脹係數（Coefficient of thermal expansion, CTE）並不彼此相同，使得半導體封裝件在後續高溫製程中，例如迴焊（reflow），容易因熱應力而產生翹曲（warpage），造成產品可靠度（reliability）不佳。
根據本揭示案的一些實施例，一種形成嵌有中介基板的線路板的方法，包括準備主體基板、形成凹槽在主體基板上以暴露出主體基板內的第一接墊、放置中介基板至凹槽內、電性連接中介基板的第二接墊與主體基板的第一接墊、以及填入填充膠至中介基板與主體基板的間隙。中介基板包括側表面與底表面。中介基板的第二接墊接觸第一接墊，其中第一接墊與第二接墊兩者材料皆為相同金屬且兩者外表面形態彼此不同。中介基板與主體基板之間形成間隙。填充膠完全接觸中介基板的側表面與底表面。
根據本揭示案的另一些實施例，一種嵌有中介基板的線路板包括主體基板、中介基板、導電接合件以及填充膠。主體基板進一步包括形成在主體基板上的凹槽。中介基板設置於凹槽內，且包括底表面以及側表面。導電接合件電性連接主體基板和中介基板，且導電接合件為均相結構。填充膠介於中介基板與主體基板之間，並完全接觸中介基板的側表面和底表面。
本揭示案的實施例提供的嵌有中介基板之線路板的結構與其形成的方法，可藉由填充膠填包覆中介基板的每一側表面和底表面，從而將中介基板牢固於主體基板內以形成嵌有中介基板之線路板。藉此，在後續高溫製程中，即使材料之間存在熱膨脹係數的差異，仍可藉由本揭示案提供的結構與方法來降低因翹曲而衍生的相關損害，提升產品可靠度。
當一個元件被稱為「在…上」時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為「直接在」另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙「及/或」包含了列出的關聯項目中的一個或多個的任何組合。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本揭示案的本意。
關於本揭示案中所使用之「約」一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如「約」所表示的誤差或範圍。
由於材料之間的熱膨脹係數（Coefficient of thermal expansion, CTE）差異存在，使得具有異質材料的線路板在後續高溫製程中產生翹曲現象，造成產品的可靠度不佳。因此，本揭示案的實施方式提供一種嵌有中介基板之線路板的結構與形成此結構之方法。
參見第1A圖，根據本揭示案一些實施例而繪示嵌有中介基板110之線路板100之俯視圖。線路板100包括主體基板101、嵌埋在主體基板101內的中介基板110、以及介於中介基板110與主體基板101之間的填充膠（underfill）112。此外，須說明的是，本實施例中的線路板100可以是實質上已製造完成的成品，或是會進行後續製程的半成品。
填充膠112填充中介基板110與主體基板101之間的空隙，完全地包覆中介基板110的每一側表面，例如第1A圖中側表面S 1、S 2、S 3與S 4和底表面（因第1A圖之視角，中介基板110的底表面無法呈現於第1A圖）。因此，填充膠112會圍繞整個中介基板110，並覆蓋中介基板110的底表面。中介基板110包含至少一個開口512，而開口512會暴露出中介基板110內的線路層(稍後敘述)。
參見第1B圖，線路板100包括主體基板101、中介基板110、導電接合件700、以及填充膠112。主體基板101包括核心（core）基板102、形成在核心基板102上方的增層結構104、形成在核心基板102下方的增層結構106、和形成在增層結構106下方的防焊層（solder resist）108。
主體基板101上可形成凹槽400，即凹槽400可從主體基板101內部延伸至主體基板101的上表面。中介基板110設置於凹槽400，以使中介基板110可透過凹槽400嵌埋在主體基板101內。在一些實施例中，凹槽400形成在主體基板101的增層結構104上，因此中介基板110嵌埋在主體基板101的增層結構104內，並且填充膠112填充於中介基板110與增層結構104的間隙。在另一些實施例中，主體基板101可為無核心(coreless)，意即主體基板101不包括核心基板102。應注意的是，本揭示案所揭示的主體基板101包括核心基板102僅作為範例而非限制。
填充膠112填充於中介基板110與主體基板101的間隙，在第1B圖所繪示的xz平面中（例如，沿第1A圖剖線A-A的截面圖），填充膠112可接觸中介基板110的側表面S 1、側表面S 2和底表面B 110。同樣地，在yz平面中（未繪出），填充膠112可接觸中介基板110的側表面S 3、側表面S 4和底表面B 110。
核心基板102的材料可包括介電材料，並且介電材料可為聚合物（polymeric）或非聚合物（non-polymeric）所形成。舉例來說，液晶聚合物（liquid crystal polymer,LCP）、雙順丁烯二酸醯亞胺樹脂（bismaleimide-triazine,BT）、膠片（prepreg）、含有玻璃顆粒的樹脂（例如，Ajinomoto Build-up Film, ABF）、環氧樹脂（epoxy）、聚醯亞胺（polyimide, PI）、或其他樹脂材料所形成，但本揭示案並不以上述舉例為限。再者，前述的材料中亦可具有纖維，例如玻璃纖維或克維拉纖維（Kevlar fiber），來提升核心基板102的強度。
形成在核心基板102上方的增層結構104和下方的增層結構106之材料可包括介電材料。增層結構104或106的介電材料可為聚合物或非聚合物所形成，作為範例而非限制，例如LCP、BT、PP、ABF、環氧樹脂、PI、其他合適的高分子材料、或上述之組合。此外，主體基板101可以是軟性基板（flexible substrate）或硬性基板（rigid substrate）。因此，線路板100可以是軟性線路板或硬性線路板。或者，線路板100也可以是軟硬複合式線路板（flexible-rigid wiring board）。
中介基板110可包括介電材料，其中介電材料可為聚合物或非聚合物所形成，作為範例而非限制，例如LCP、BT、PP、ABF、環氧樹脂、PI、其他合適的軟性材料、或上述之組合。舉例來說，中介基板110的介電材料可由光成像（photoimageable）或感光（photoactive）的介電材料所形成。
在一些實施例中，填充膠112可以是液態封裝材料經固化而形成，而液態封裝材料可以包括環氧樹脂及其他添加在環氧樹脂內的添加劑。利用液態封裝材料所具有的流動性，使填充膠112能完全填滿中介基板110與主體基板101之間的空間。
請參見第2圖，本揭示案提供一種形成嵌有中介基板110之線路板100的製程方法200，其中第2圖為流程圖。各製程階段的截面圖繪示於第3圖至第8圖中說明，其中第3圖至第8圖是第1A圖沿剖線A-A的截面圖。應理解的是，由於線路板100可以是半成品，因此在進行完方法200之後，可以對線路板100進行後續製程。當然，在進行完方法200之後，製造好的線路板100可以是實質上完成後的成品。本揭示案可能將簡短地說明其中一些額外的操作步驟。再者，除非額外說明，第1A圖到第8圖談論到相同的元件之說明可直接應用至其他圖片上。
參見第2圖與第3圖，首先，進行步驟202，準備主體基板101。核心基板102可包括導通孔（plating through hole, PTH）302，其可用來電性連接增層結構104與106。導通孔302實質上為導電柱，其中導通孔302可以是實心或空心導電柱，而上述空心導電柱可被絕緣材料所填滿，例如油墨。增層結構104與106可用增層法或疊合法而形成。
形成在核心基板102上方的增層結構104的層數可依據設計需求而調整。增層結構104可包括和線路區304和位在線路區304上方的非線路區306。線路區304的具有上表面S 304，且非線路區306具有上表面S306。線路區304可接觸核心基板102並且包括導電柱310和線路層312。在一些實施例中，線路層312可包括重分布層（redistribution layer, RDL）。
導電柱310和線路層312兩者材料可以是金屬，例如鋁、金、銀、銅、錫或其他金屬、或上述之組合。在一些實施例中，導電柱310和線路層312可為銅線路。此外，一或數個接墊314形成在線路區304的上表面S 304（如第3圖所示的在線路區304和非線路區306之間的界面）並凸入非線路區306的內部。接墊314一端與線路層312形成電性連接，並在後續製程中，接墊314另一端與其他元件（稍後討論）形成電性連接。接墊314的材料可以是金屬，例如鋁、金、銀、銅、錫或其他金屬、或上述之組合。在一些實施例中，接墊314的材料為銅金屬。線路區304內部的線路可用加成法、半加成法或減成法來製成。
形成在核心基板102下方的增層結構106的層數可依據設計需求而調整。增層結構106包括導電柱318和線路層320。在一些實施例中，線路層320可包括重分布層。導電柱318和線路層320兩者材料可以是金屬，例如鋁、金、銀、銅、錫或其他金屬、或上述之組合。在一些實施例中，導電柱318和線路層320可為銅線路。形成在增層結構106下方的防焊層108具有開口322，以局部暴露增層結構106的線路層320，從而讓線路層320可以電性連接一個或多個電子元件，其例如是主動元件或被動元件其中至少一種。
請參閱第2圖與第4圖，接著，進行步驟204，形成凹槽400在主體基板101上，並暴露出主體基板101內的接墊314。以第4圖為例，凹槽400可形成在增層結構104的非線路區306內，並暴露出主體基板101的非線路區306內接墊314。此外，凹槽400可利用雷射燒蝕或機械加工而形成，其中前述機械加工例如是機械鑽孔或外型切割（routing）。
因凹槽400的形成，所以在非線路區306內部產生了凹槽底面S 400和凹槽側壁W 400，其中凹槽底面S 400上具有顯露出的接墊314，凹槽側壁W 400為向上延伸且彼此相連之側壁，並凸出於凹槽底面S 400。凹槽400的厚度H 400為上表面S 306到凹槽底面S 400之間的距離。
相較於非線路區306的厚度H 306（例如，非線路區306的上表面S 306與線路區304的上表面S 304之間的距離），凹槽400的厚度H 400小於非線路區306的厚度H 306。由於厚度H 400小於厚度H 306，部分非線路區306（例如，凹槽底面S 400）可覆蓋住線路區304的上表面S 304和線路層312。在凹槽400中外露出來的接墊314可與其他元件（未繪示，例如但不限於主動元件或被動元件）電性連接。
請參閱第2圖與第5圖，接著，進行步驟206，放置中介基板110至凹槽400內。如第5圖所示，沿與z軸平行的方向往下（例如，方向500）放置中介基板110至凹槽400內，其中中介基板110與主體基板101之間形成間隙。
中介基板110具有至少一個導電柱504和至少一個線路層506。在一些實施例中，線路層506可包括重分布層。導電柱504和線路層506兩者材料可以是金屬，例如鋁、金、銀、銅、錫或其他金屬、或上述之組合。在一些實施例中，導電柱504和線路層506可為銅線路。
中介基板110的底表面B 110具有外露的接墊508，並且接墊508設置在相應於接墊314的位置。換句話說，中介基板110放置至凹槽400內之後，這些接墊508可以分別對準這些接墊314，以使接墊508能接觸接墊314。
接墊508的材料可為金屬，例如鋁、金、銀、銅、錫或其他金屬、或上述之組合。在一些實施例中，接墊508的材料為銅。接墊508與接墊314兩者的材料可以是相同的金屬，例如，接墊508與接墊314兩者材料可以是銅。此外，第5圖中的虛線所圈選的地方會放大及繪示於第6A圖至第6E圖中，稍後將進一步描述接墊508和接墊314的各自結構之各種態樣。
在中介基板110具有保護層510之實施例中，保護層510位於接墊508的相對側，並具有開口512，其中開口512局部暴露中介基板110的線路層506，以使線路層506能與其他元件（未繪示）電性連接。例如，藉由覆晶（flip chip）或打線封裝，開口512所暴露的線路層506能電性連接其他元件（未繪示，例如晶片）。此外，保護層510的材料可為防焊層。
參見第6A圖至第6E圖，其中第6A圖至第6E圖為第5圖中位於虛線圈處的局部放大圖，並且根據本揭示案中的一些實施例所繪示各種實施態樣的接墊508。接墊508的外表面形態和接墊314的外表面形態彼此不相同。當接墊508與接墊314皆使用銅之情況下，接墊508或接墊314兩者之中至少一者具有起伏狀的外表面形態，使得接墊508和接墊314在接觸彼此的最初階段中，因接墊508的部分外表面和接墊314的部分外表面之間直接接觸而產生應力集中區。起伏狀的外表面形態可為突起狀、凹陷狀、其他適合的起伏狀，或上述之組合。起伏狀的外表面形態可以藉由調整電鍍製程、曝光顯影製程、蝕刻製程、或其他合適的製程而形成。
第6A圖繪示了接墊508A具有突起狀的外表面形態，接墊314A具有平面的外表面形態。第6B圖繪示了接墊508B具有凹陷狀的外表面形態，接墊314B具有平面的外表面形態。第6C圖繪示了接墊508C具有平面的外表面形態，接墊314C為突起狀的外表面形態。第6D圖繪示了接墊508D具有平面的外表面形態，接墊314D為凹陷狀的外表面形態，其中接墊314D的凹陷寬度大於接墊508D的平面寬度，故接墊508D的末端可設置於接墊314D的凹陷之中。第6E圖繪示了接墊508E具有凹陷狀的外表面形態，接墊314E具突起狀的外表面形態，並且接墊508E的凹陷狀結構之頂點與接墊314E的突起物相對。
以上為接墊508和接墊314的一些實施態樣，用以說明接墊508或接墊314兩者之中至少一者具有起伏狀的外表面形態，使得接墊508的外表面和接墊314的外表面在接觸彼此的最初階段中，接墊508的部分外表面和接墊314的部分外表面之間直接接觸而產生應力集中區。基於本揭示案，接墊508和接墊314的其他外表面形態皆在本揭示案之精神及範圍內。
參見第2圖與第7圖，之後，進行步驟208，電性連接中介基板110與主體基板101。將中介基板110的接墊508與主體基板101的接墊314彼此接合以形成導電接合件700，其中導電接合件700位於在中介基板110和主體基板101之間。導電接合件700形成方法可包括直接金屬接合（direct metal bonding）製程、共晶接合（eutectic bonding）、或其他適合的製程。在一些實施例中，導電接合件700為金屬柱，例如銅柱。
在接墊508與接墊314皆使用銅之實施例中，可進行銅對銅直接接合（direct Cu to Cu bonding）製程、銅熱壓接合（thermal compressive Cu bonding）製程、或其他合適的技術。在一些實施例中，銅熱壓接合製程是指施加作用力至中介基板110或主體基板101上，使中介基板110的接墊508與主體基板101的接墊314在銅熱壓接合的接觸形成了應力區，在應力區內可產生固態擴散反應（solid state diffusion）。換句話說，中介基板110的接墊508與主體基板101的接墊314在接觸過程中，產生原子交互擴散（inter-diffusion of atoms）與晶粒成長（grain growth），從而彼此接合以形成導電接合件700。
藉由外表面形態的設計，例如接墊508或接墊314兩者之中至少一者具有起伏狀外表面形態，可使接墊508的外表面和接墊314的外表面在剛接觸彼此的時候，接墊508的部分外表面和接墊314的部分外表面彼此直接接觸，以集中應力在較小範圍內，從而形成應力集中區。集中的應力可破壞附著於接墊508與接墊314其中至少一者上的不必要附著物，例如氧化層，以使接墊508和接墊314能夠無縫地接合以形成導電接合件700，而且還能讓接合界面無空孔或空隙，以形成均相結構。
在藉由控制接墊508外表面形態和接墊314外表面形態之實施例中，銅熱壓接合製程中使用的壓合溫度介於約60°C至約160°C之間，包括60、70、80、90、100、110、120、130、140、150、或160°C，其中較好的壓合溫度可為約80°C、約100°C、或約120°C。
舉例來說，上述銅熱壓接合製程可在壓合溫度為80°C與一大氣壓的條件下進行70分鐘，以有效地接合接墊508和接墊314，以形成具有良好導電率的導電接合件700。或者，在一些實施例中，上述銅熱壓接合製程可在壓合溫度為60°C與一大氣壓的條件下進行10分鐘。在另一些實施例中，上述銅熱壓接合製程可在壓合溫度為160°C與一大氣壓的條件下進行10分鐘。應注意的是，當壓合溫度小於60°C時，可能會導致產生的導電接合件700的導電率過低。當壓合溫度大於160°C時，則會導致不必要的熱積存（thermal budget）。
參見第2圖和第8圖，接著，進行步驟210，填入填充膠112至中介基板110與主體基板101的間隙。例如，如第8圖所示的xz平面中（即，第1A圖沿剖線A-A的截面圖），將填充膠112加入至凹槽400內，使填充膠112填滿中介基板110與主體基板101的間隙，其中填充膠112接觸中介基板110的側表面S 1、側表面S 2、和底表面B 110，並且填充膠112亦接觸主體基板101內的凹槽底面S 400和凹槽側壁W 400。
在一些實施例中，藉由填充膠112所具有的流動性，填充膠112能流入並完全填滿中介基板110與主體基板101的間隙。接著，固化填充膠112。填充膠112填入的高度可大致上與中介基板110的厚度H 110相同。在替代的實施例中，填充膠112可完全填滿凹槽400，因此填充膠112填入的高度大致上與凹槽400的厚度H 400相同。
將中介基板110置入於主體基板101內之後，中介基板110的上表面S 110可與非線路區306的上表面S 306共平面，或是低於非線路區306的上表面S 306。在另一方面，將中介基板110置入於主體基板101內之後，如果中介基板110的上表面S 110高於非線路區306的上表面S 306，可對中介基板110進行平坦化(planarization)製程或研磨(polishing)製程，以降低中介基板110的高度，以使中介基板110的上表面S 110與非線路區306的上表面S 306共平面。
綜合以上所述，由於填充膠填滿中介基板與主體基板之間的間隙，並包覆中介基板的每一側表面和底表面，因此中介基板能利用填充膠而牢固地設置在主體基板內，形成嵌有中介基板之線路板。在後續高溫製程中，填充膠可提供固定的作用力，避免中介基板因過度的形變而損壞。並且，因中介基板被嵌在主體基板內，因此中介基板可受主體基板保護而減少或避免受到外物碰撞而損壞。除此之外，藉由接墊外表面形態的設計，可降低銅熱壓接合製程中所使用的壓合溫度，其可在200°C以下，例如介於約60°C至約160°C之間，以減少或避免不必要的熱積存對線路板的不利影響。
以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本發明之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。
100:線路板 101:主體基板 102:核心基板 104:增層結構 106:增層結構 108:防焊層 110:中介基板 112:填充膠 200:方法 202:步驟 204:步驟 206:步驟 208:步驟 210:步驟 302:導通孔 304:線路區 306:非線路區 310:導電柱 312:線路層 314:接墊 314A:接墊 314B:接墊 314C:接墊 314D:接墊 314E:接墊 318:導電柱 320:線路層 322:開口 400:凹槽 500:方向 504:導電柱 506:線路層 508:接墊 508A:接墊 508B:接墊 508C:接墊 508D:接墊 508E:接墊 510:保護層 512:開口 514:局部放大 700:導電接合件 A-A:剖線 B 110:底表面 H 110:厚度 H 306:厚度 H 400:厚度 S 1:側表面 S 2:側表面 S 3:側表面 S 4:側表面 S 304:上表面 S 306:上表面 S 110:上表面 S 400:底面 W 400:側壁 x,y,z:軸
閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。 第1A圖是根據部分實施例繪製的嵌有中介基板的線路板之俯視圖。 第1B圖是根據部分實施例繪製的嵌有中介基板的線路板沿第1A圖剖線A-A之截面圖。 第2圖是根據部分實施例繪製的形成嵌有中介基板的線路板之方法流程圖。 第3圖是根據部分實施例繪製的形成嵌有中介基板的線路板的一製程階段沿第1A圖剖線A-A之截面圖。 第4圖是根據部分實施例繪製的形成嵌有中介基板的線路板的一製程階段沿第1A圖剖線A-A之截面圖。 第5圖是根據部分實施例繪製的形成嵌有中介基板的線路板的一製程階段沿第1A圖剖線A-A之截面圖。 第6A圖至第6E圖是第5圖中的局部放大之各種態樣之截面圖。 第7圖是根據部分實施例繪製的形成嵌有中介基板的線路板的一製程階段沿第1A圖剖線A-A之截面圖。 第8圖是根據部分實施例繪製的形成嵌有中介基板的線路板的一製程階段沿第1A圖剖線A-A之截面圖。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
100:線路板
101:主體基板
102:核心基板
104:增層結構
106:增層結構
108:防焊層
110:中介基板
112:填充膠
400:凹槽
512:開口
700:導電接合件
B110:底表面
S1:側表面
S2:側表面
x,y,z:軸

Claims (10)

  1. 一種形成嵌有中介基板的線路板的方法，包括：準備一主體基板；形成一凹槽在該主體基板上，以暴露出該主體基板內的一第一接墊；放置一中介基板至該凹槽內，該中介基板具有複數個側表面與一底表面，並且該中介基板的一第二接墊接觸該第一接墊，其中該第一接墊與該第二接墊兩者材料皆為相同金屬，而該第一接墊與該第二接墊兩者外表面形態彼此不同，其中該中介基板與該主體基板之間形成一間隙；電性連接該中介基板的該第二接墊與該主體基板的該第一接墊；填入一填充膠至該中介基板與該主體基板之間的該間隙，以使該填充膠完全接觸該中介基板的該些側表面與該底表面；以及進行一平坦化製程，以使該中介基板的上表面與該主體基板的上表面共平面。
  2. 如請求項1所述之形成嵌有中介基板的線路板的方法，其中該第一接墊的材料為銅。
  3. 如請求項1所述之形成嵌有中介基板的線路板的方法，其中該第一接墊和該第二接墊其中至少一者包 括一起伏狀外表面。
  4. 如請求項3所述之形成嵌有中介基板的線路板的方法，其中該第一接墊和該第二接墊兩者中的一者包括一凹陷，該第一接墊和該第二接墊兩者中的另一者配置在該凹陷內。
  5. 如請求項1所述之形成嵌有中介基板的線路板的方法，其中電性連接該中介基板與該主體基板的步驟包括進行一熱壓接合製程。
  6. 如請求項5所述之形成嵌有中介基板的線路板的方法，其中在進行該熱壓接合製程以前，讓該第一接墊的部分外表面和該第二接墊的部分外表面彼此直接接觸。
  7. 如請求項5所述之形成嵌有中介基板的線路板的方法，其中進行該熱壓合製程包括使用壓合溫度介於約60℃至約160℃之間。
  8. 一種嵌有中介基板的線路板，包括：一主體基板，包括：一凹槽，形成在該主體基板上；以及一中介基板，設置於該凹槽內，其中該中介基板的上表 面與該主體基板的上表面共平面，且該中介基板包括：一底表面；以及複數個側表面；一導電接合件，介於該主體基板與該中介基板之間，該導電接合件電性連接該主體基板與該中介基板，且該導電接合件為均相結構；以及一填充膠，介於該中介基板與該主體基板之間，並完全接觸該中介基板的該底表面和該些側表面。
  9. 如請求項8所述之嵌有中介基板的線路板，其中該導電接合件的材料為銅。
  10. 如請求項8所述之嵌有中介基板的線路板，其中該主體基板的熱膨脹係數異於該中介基板的熱膨脹係數與該填充膠的熱膨脹係數其中至少一者。
TW110108111A 2021-03-08 2021-03-08 嵌有中介基板之線路板及其形成方法 TWI820402B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110108111A TWI820402B (zh) 2021-03-08 2021-03-08 嵌有中介基板之線路板及其形成方法
US17/232,109 US11488900B2 (en) 2021-03-08 2021-04-15 Wiring board with interposer substrate surrounded by underfill and embedded in main substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110108111A TWI820402B (zh) 2021-03-08 2021-03-08 嵌有中介基板之線路板及其形成方法

Publications (2)

Publication Number Publication Date
TW202236551A TW202236551A (zh) 2022-09-16
TWI820402B true TWI820402B (zh) 2023-11-01

Family

ID=83117461

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110108111A TWI820402B (zh) 2021-03-08 2021-03-08 嵌有中介基板之線路板及其形成方法

Country Status (2)

Country Link
US (1) US11488900B2 (zh)
TW (1) TWI820402B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201309123A (zh) * 2011-08-05 2013-02-16 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US20140264811A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package with Cavity in Interposer
TW201513280A (zh) * 2013-08-23 2015-04-01 Zhen Ding Technology Co Ltd Ic載板、具有該ic載板的半導體器件及製作方法
US20170098627A1 (en) * 2014-04-23 2017-04-06 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures
TW202022926A (zh) * 2018-12-07 2020-06-16 南亞科技股份有限公司 半導體元件及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627285B2 (en) 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
US9806061B2 (en) 2016-03-31 2017-10-31 Altera Corporation Bumpless wafer level fan-out package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201309123A (zh) * 2011-08-05 2013-02-16 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
US20140264811A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-On-Package with Cavity in Interposer
TW201513280A (zh) * 2013-08-23 2015-04-01 Zhen Ding Technology Co Ltd Ic載板、具有該ic載板的半導體器件及製作方法
US20170098627A1 (en) * 2014-04-23 2017-04-06 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures
TW202022926A (zh) * 2018-12-07 2020-06-16 南亞科技股份有限公司 半導體元件及其製造方法

Also Published As

Publication number Publication date
US20220285255A1 (en) 2022-09-08
US11488900B2 (en) 2022-11-01
TW202236551A (zh) 2022-09-16

Similar Documents

Publication Publication Date Title
US9040361B2 (en) Chip scale package with electronic component received in encapsulant, and fabrication method thereof
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
KR20090039411A (ko) 솔더 볼과 칩 패드가 접합된 구조를 갖는 반도체 패키지,모듈, 시스템 및 그 제조방법
JP2006295127A (ja) フリップチップパッケージ構造及びその製作方法
JP2008159956A (ja) 電子部品内蔵基板
TW201351579A (zh) 高密度立體封裝
US9966323B2 (en) Semiconductor device
JP2008218979A (ja) 電子パッケージ及びその製造方法
TW201620091A (zh) 製造半導體裝置的方法
JP4963879B2 (ja) 半導体装置および半導体装置の製造方法
KR20120058118A (ko) 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
JP5176676B2 (ja) 部品内蔵基板の製造方法
US9773763B2 (en) Semiconductor device
TWI820402B (zh) 嵌有中介基板之線路板及其形成方法
CN111755409A (zh) 半导体封装基板及其制法与电子封装件及其制法
JP7089999B2 (ja) 電子部品内蔵基板
JP2017103426A (ja) 半導体パッケージおよびパッケージ・オン・パッケージ
KR100746365B1 (ko) 플립칩 실장용 기판의 제조방법
TWI823582B (zh) 具黏合層之封裝結構及其封裝方法
CN115052435A (zh) 嵌有中介基板的线路板及其形成方法
TWI529881B (zh) The structure and method of composite carrier board for chip - scale wafer - level package
TW201442181A (zh) 晶片封裝基板及其製作方法
US20230005830A1 (en) Semiconductor apparatus
TWI762777B (zh) 半導體封裝基板及其製法與電子封裝件及其製法