JP2012252360A - 表示基板の製造方法 - Google Patents

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Abstract

【課題】過剰なエッチングによる不良を減少させるための表示基板の製造方法を提供する。
【解決手段】互いに交差する信号ラインによって定義された複数の単位画素Pを有する表示領域DAと表示領域DAを取り囲む周辺領域PAを含む基板110上にフォトレジスト膜を塗布する段階と、フォトレジスト膜をパターニングして、表示領域DAで信号ラインとオーバーラップされる第1パターン部P1と、周辺領域PAで信号ラインと重畳されない領域に形成された複数のダミー開口部DOを含む第2パターン部P2とを形成する段階と、第1パターン部P1及び第2パターン部P2が形成された基板110上に透明電極層117a、117bを形成する段階と、ストリップ溶液で第1パターン部P1、第2パターン部P2、及び第1及び第2パターン部上に形成された透明電極層117a、117bを除去して、単位画素Pに対応する画素電極PE及びダミー開口部DOに対応するダミー電極DMを形成する段階と、を含む。
【選択図】図2

Description

本発明は、表示基板の製造方法に関し、より詳細には、3枚のマスクを用いて表示基板を製造する工程である3枚マスク工程中に形成されるフォトレジストパターンの厚みを均一化するための表示基板の製造方法に関する。
一般的に、表示基板に形成された信号ライン、薄膜トランジスタ、及び画素電極は、マスクを利用したフォトリソグラフィ工程を経てパターニングされるため、表示基板の製造工程でフォトリソグラフィ工程の回数を減少させることは製造原価の低減に大きな影響を及ぼす。そこで、最近では非常に低い原価を実現するために、3枚のマスクを用いた表示基板の製造方法が開発されている。
例えば、3枚のマスクを用いて表示基板を製造する工程(以下、「3枚マスク工程」という。)においては、第1及び第2マスクを利用したフォトリソグラフィ工程で信号ライン及び薄膜トランジスタを形成した後、薄膜トランジスタが形成された基板上にパッシベーション層を形成する。その後、パッシベーション層上に第3マスクを利用したフォトリソグラフィ工程で信号ライン及び薄膜トランジスタとオーバーラップされるフォトレジストパターンを形成する。フォトレジストパターンは、パッシベーション層を第1及び第2エッチングし、画素電極をリフトオフしてパターニングするのに使用される。
フォトレジストパターンを利用したエッチング工程が2回行われるので、下部薄膜の過剰なエッチングによる不良を防止するためには、フォトレジストパターンが基板全面積にかけて均一な厚みに形成されることが重要である。
しかし、表示基板上に形成されるフォトレジストパターンの形成の割合が領域別に大きく異なる場合、フォトレジストパターンを形成する現像工程中に溶解されるフォトレジストの量が領域別に変わることとなる。
具体的には、フォトレジストパターンが形成される割合が低い領域では、フォトレジストパターンが形成される割合が高い領域においてより現像工程中に溶解されるフォトレジストの量が大きくなる。従って、フォトレジストパターンが形成される割合が低い領域上に塗布された現像液は酸濃度が急激に低下するので、フォトレジストパターンが形成される割合が高い領域上の現像液と濃度差が発生する。このような濃度差が発生すると、拡散原理によって高濃度現像液が低濃度現像液側に移動する。これによって、低密度形成領域のフォトレジストパターンが適正量より過剰に現像されるので、フォトレジストパターンの厚みが不均一になるという問題点がある。
本発明の技術的課題は、このような問題点を解決するためのもので、本発明の目的は過剰なエッチングに起因する不良を減少させるための表示基板の製造方法を提供することにある。
本発明の目的を実現するために、本発明に係る表示基板の製造方法は、互いに交差する信号ラインによって定義された複数の単位画素を有する表示領域と前記表示領域を取り囲む周辺領域を含む基板上にフォトレジスト膜を塗布する段階と、前記フォトレジスト膜をパターニングして、前記表示領域で前記信号ラインとオーバーラップされる第1パターン部と、前記周辺領域で前記信号ラインと重畳されない領域に形成された複数のダミー開口部を含む第2パターン部とを形成する段階と、前記第1パターン部及び第2パターン部が形成された基板上に透明電極層を形成する段階と、ストリップ溶液で前記第1パターン部、第2パターン部、及び前記第1及び第2パターン部上に形成された前記透明電極層を除去して、前記単位画素に対応する画素電極及び前記ダミー開口部に対応するダミー電極を形成する段階と、を含む。
このような表示基板の製造方法によると、フォトレジストパターンの厚みを全体的に均一化することができるので、フォトレジストパターンを利用したエッチング工程時、下部薄膜の過剰エッチングを防止することができる。
本発明の実施形態に係る液晶表示パネルを示す斜視図である。 図1の液晶表示パネルのうち、表示基板を概念的に示す平面図である。 表示基板の単位画素及びダミー電極を拡大して示す拡大図である。 図3のI−I’に沿って切断した断面図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。 本発明の実施形態に係る表示基板の製造方法を示す工程図である。
以下、図面を参照して、本発明を詳細に説明する。
図1は本発明の実施形態に係る液晶表示パネルを示す斜視図であり、図2は図1の液晶表示パネルのうち、表示基板を概念的に示す平面図である。
図1及び図2を参照すると、液晶表示パネルは、表示基板100、対向基板200、液晶層(図示せず)、印刷回路基板300、及びフレキシブル印刷回路基板400を含み、画像を表示する機能を有する。
表示基板100は、画像を表示するための表示領域DA及び表示領域DAの外側に形成された周辺領域PA1、PA2、PA3、PA4に区分される。このとき、表示領域DAは、例えば、長方形形状を有し得る。
表示基板100の表示領域DAには、複数のデータラインDLが第1方向に沿って並列に配置され、複数のゲートラインGLが第1方向と垂直な第2方向に沿って並列に配置される。データラインDLとゲートラインGLは互いに交差され画素領域を定義し、画素領域のそれぞれには単位画素が形成される。
各単位画素は、スイッチング素子である薄膜トランジスタTFT、液晶キャパシタClc、及びストレージキャパシタCstを含む。
各薄膜トランジスタTFTは、ゲート電極、ソース電極、及びドレイン電極で構成される。ゲート電極はゲートラインGLに接続され、ソース電極はデータラインDLに接続され、ドレイン電極は液晶キャパシタClcの第1電極である画素電極に接続される。
対向基板200は表示基板100と向かい合うように配置され、例として表示基板100より小さいサイズを有し得る。対向基板200は、各単位画素に対応する色画素で構成されたカラーフィルタと、共通電圧が印加され、液晶キャパシタClcの第2電極をなす共通電極を含む。
液晶キャパシタClcは、ドレイン電極と接続された画素電極と、共通電圧が印加される共通電極によって定義される。また、ストレージキャパシタCstは表示基板100上に形成され、ストレージ基準電圧が印加される基準電圧ラインと、画素電極によって定義される。
周辺領域PA1、PA2、PA3、PA4は表示領域DAの外側に形成され、表示領域DAの上側に形成された第1領域PA1、表示領域DAの下側に形成された第2領域PA2、表示領域DAの左側に形成された第3領域PA3、及び、表示領域DAの右側に形成された第4領域PA4を含む。
第1周辺領域PA1には、データラインDLの一端部を露出させるパッドPADが形成され、パッドPAD上にはフレキシブル印刷回路基板400が実装される。
フレキシブル印刷回路基板400は、印刷回路基板300と表示基板100を電気的に接続して、印刷回路基板300から発生した駆動信号を表示基板100に提供する。フレキシブル印刷回路基板400は、例えば、テープキャリアパッケージ(TCP)又はチップオンフィルム(COF)であり得る。
印刷回路基板300は、画像信号を処理する駆動回路ユニットを含み、駆動回路ユニットは外部から入力された画像信号を、前記薄膜トランジスタTFTを制御する駆動信号に変換する。印刷回路基板300は、フレキシブル印刷回路基板400が曲がることによって、表示基板100の下部に配置されることができる。
第3及び第4周辺領域PA3、PA4には、ゲート駆動回路部120が形成される。
ゲート駆動回路部120はゲート信号を発生して、ゲート信号をゲートラインGLに沿って薄膜トランジスタTFTのゲート電極に印加する。ゲート駆動回路部120は、周辺領域PAのうち、第3領域PA3に形成された第1ゲート回路122及び周辺領域PAのうち、第4領域PA4に形成された第2ゲート回路124を含む。
一方、周辺領域PAには複数のダミー電極DMが形成される。ダミー電極DMは、表示領域DAに形成された画素電極と同じ材質で形成され、同じ層に同時に形成される。それぞれのダミー電極DMは、画素電極と同様なサイズに形成される。
具体的には、ダミー電極DMは、第1領域PA1内でパッド部PADと重ならないように複数個形成される。このとき、ダミー電極DM間の間隔は8〜12μmであることが好ましい。
同様に、ダミー電極DMは第2領域PA2、第3領域PA3、及び第4領域PA4にも複数個形成され、第3領域PA3と第4領域PA4ではゲート駆動回路部120と重ならない領域に形成されることが好ましい。
また、表示領域DA内の画素電極の面積比率と周辺領域内のダミー電極の面積比率は同じであることが好ましい。
液晶層は、表示基板100及び対向基板200の間に介在し、画素電極と共通電極との間に発生した電場によって再配列する。再配列した液晶層は外部又は内部の光の光透過率を調節し、透過量が調節された光は、カラーフィルタを通過することにより画像が表示される。
以下、図2〜図4を参照して、本発明を詳細に説明する。
図3は表示基板の単位画素及びダミー電極を拡大して示す拡大図で、図4は図3のI−I’に沿って切断した断面図である。
図2〜図4を参照すると、表示基板100はベース基板110を含む。ベース基板110上には、表示領域DA及び周辺領域PAが区画され、表示領域DAには互いに交差するゲートラインGL及びデータラインDLによって単位画素Pが定義される。
単位画素P内には、ゲートラインGLと同じ方向に伸びた基準電圧ラインSTL、薄膜トランジスタTFT、及び画素電極PEが形成される。
基準電圧ラインSTLは、ゲートラインGLと同じ層に同時に形成されるゲート金属パターンで、各単位画素P内で画素電極PEと重畳することによりストレージキャパシタCstを形成する。
薄膜トランジスタTFTは、ゲート電極G、ソース電極S、ドレイン電極D、及びアクティブ層Aを含む。
ゲート電極Gは、ゲートラインGLから延長され各単位画素P内に形成される。ゲートラインGL、基準電圧ラインSTL、及び前記ゲート電極Gを含むゲート金属パターンが形成されたベース基板110上にはゲート絶縁層111が形成される。
ゲート絶縁層111は、例として、窒化シリコンSiNxからなり、ゲート金属パターン及びデータラインDL、ソース電極S、ドレイン電極Dを含むデータ金属パターンと同じ形状にパターニングされる。
ゲート絶縁層111が形成されたベース基板110上にはデータラインDL、ソース電極S、及びドレイン電極Dを含むデータ金属パターンが形成される。
ソース電極Sは、データラインDLから延長されて、各単位画素P内に形成され、ゲート絶縁層111上で前記ゲート電極Gと一部重畳するように形成される。例として、ソース電極Sは、図3に示すようにU形状に形成されることができる。ドレイン電極Dは、ソース電極Sと所定間隔をおき、ゲート絶縁層111上でゲート電極Gと一部重畳されて形成される。ドレイン電極Dはゲート電極Gにタイミング信号が印加されると、ソース電極Sから画素電圧が供給され、画素電極PEに画素電圧を印加する出力端子としての機能を有する。
一方、データ金属パターンとゲート絶縁層111との間には、アクティブ層Aが形成される。アクティブ層Aは、データ金属パターンと同一形状にパターニングされゲート絶縁層111とデータ金属パターンとの間に形成される。
アクティブ層Aは、例として、非晶質シリコン(a−Si)からなる半導体層112とn型イオンが高濃度でドーピングされた非晶質シリコン(n+ a−Si)からなるオーミックコンタクト層113が順次に積層された構造に形成され得る。このとき、ソース電極Sとドレイン電極Dの間に、半導体層112を露出させるチャンネルCHが形成される。
薄膜トランジスタTFTが形成されたベース基板110上にはパッシベーション層116が形成される。パシベーション層116は、例として、酸化シリコン(SiOx)または窒化シリコン(SiNx)からなり、表示領域DAにおいては、ゲートラインGL、データラインDL、及び薄膜トランジスタTFTと重畳するようにパターニングされる。このとき、パッシベーション層116はドレイン電極Dの一端部を露出させる。
画素電極PEはそれぞれの単位画素Pに対応して形成され、透明な導電性物質で形成される。例えば、透明な導電性物質としては、インジウムティンオキサイド(ITO)、インジウムジンクオキサイド(IZO)、非晶質インジウムティンオキサイド(a−ITO)を用いることができる。
一方、ゲート絶縁層111およびパッシベーション層116は、ゲート金属パターン及びデータ金属パターンとオーバーラップするようにパターニングされる。単位画素内に形成された画素電極PEは、ベース基板110と直接接触する。また、画素電極PEは露出されたドレイン電極Dの一端部と接触して、ドレイン電極Dから画素電圧の印加を受ける。
基準電圧ラインSTLと画素電極PEが重畳する領域では、ゲート絶縁層111を誘電体としてストレージキャパシタCstが形成される。ストレージキャパシタCstは、画素電極PEに印加された画素電圧を1フレームの間維持させる。
以下、周辺領域PAに形成されたダミー電極DMを詳細に説明する。
図示していないが、周辺領域PAにもゲート駆動回路部を形成するためのゲート金属パターン及びデータ金属パターンが形成され、ゲート金属パターンとデータ金属パターンとの間には、ゲート絶縁層111が形成される。同様に、データ金属パターン上にはパッシベーション層116が形成される。
このとき、ゲート金属パターン及びデータ金属パターンと重畳されない領域のゲート絶縁層111とパシベーション層116には、単位画素Pと同様のサイズのダミー開口ホールDHが形成される。
ダミー開口ホールDHは、単位画素の0.9〜1.3倍のサイズに形成されることが好ましい。また、それぞれのダミー開口ホールDHの間隔は、8〜12μmであることが好ましい。
ダミー開口ホールDH内にはベース基板110と直接接触して、画素電極PEと同じ材質で同時に形成されるダミー電極DMが形成される。
ダミー電極DMはダミー開口ホールDHのサイズに形成されるので、例として、単位画素の0.9〜1.3倍のサイズに形成される。また、表示領域DAに対する画素電極PEの面積比率と周辺領域PAに対するダミー電極DMの面積比率は同じであることが好ましい。
ダミー電極DMは電気的な機能を有さず、本発明の実施形態に係る表示基板の製造工程中に必然的に形成される。
図5〜図13は、図3のI−I’切断線を利用して本発明の実施形態に係る表示基板の製造方法を示す工程図である。
以下、図5〜図13を参照して、本発明の実施形態に係る表示基板の製造方法を詳細に説明する。
図5を参照すると、光が透過することができる透明な物質で形成され、表示領域DA及び周辺領域PAが区画されたベース基板110上に、第1金属層(図示せず)及び第1フォトレジスト膜(図示せず)を順次に形成する。第1金属層は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀といった金属またはこれらの合金によって形成することができ、スパッタリング工程によって蒸着される。また、金属層は物理的性質が異なる2つ以上の層に形成されることができる。
第1フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストで形成され得る。
第1フォトレジスト膜が形成されたベース基板110上に第1マスクMASK1を配置する。第1マスクMASK1は、光を透過させる透光部4及び光を遮断する遮光部2を有する。第1マスクMASK1を利用して前記第1フォトレジスト膜を露光し、露光された第1フォトレジスト膜を現像する一連のフォトリソグラフィ工程を行う。これによって、金属層上には第1フォトレジストパターンPR1が形成される。
次に、第1フォトレジストパターンPR1を利用したエッチング工程において、金属層をパターニングしてゲートラインGL、ゲート電極G、及び基準電圧ラインSTLを含むゲート金属パターンを形成する。エッチング工程は、例えば、ウェットエッチングによる。エッチング工程の後、ゲート金属パターン上に残存する第1フォトレジストパターンPR1を除去するアッシング工程を行う。アッシング工程は酸素プラズマ処理により行い、フォトレジストパターンを用いたエッチング工程が終了するたびごとに行う。
もう一つの例として、第1フォトレジスト膜は、ネガティブフォトレジストで形成されることもできる。この場合、第1マスクMASK1は、遮光部4と透光部2の位置が反転することとなる。
図6を参照すると、ゲート金属パターンが形成されたベース基板110上に窒化シリコン(SiNx)又は酸化シリコン(SiOx)からなるゲート絶縁層111を形成する。ゲート絶縁層111は、高周波プラズマCVD(PECVD)を利用して形成することができる。また、ゲート絶縁層111は、材質及び形成工程が互いに異なる二つの層による二重層構造とすることもできる。
その後、ゲート絶縁層111上に非晶質シリコン(a−Si)からなる半導体層112及びn+非晶質シリコン(n+ a−Si)からなるオーミックコンタクト層113を順次に形成する。半導体層112及びオーミックコンタクト層113は、高周波プラズマCVDを用いて形成することができる。
次に、オーミックコンタクト層113上に第2金属層114を形成する。第2金属層114は、例えば、クロム、アルミニウム、タンタル、モリブデン、チタニウム、タングステン、銅、銀といった金属又はこれらの合金により形成されることができ、スパッタリングによって蒸着され得る。また、第2金属層114は、物理的性質が異なる2つ以上の層により形成することができる。
そして、金属層114の全面に第2フォトレジスト膜(図示せず)を塗布する。第2フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストで形成され得る。
そして、第2フォトレジスト膜が塗布されたベース基板110上に第2マスクMASK2を配置し、第2マスクMASK2を用いたフォトリソグラフィ工程により第2フォトレジストパターンPR2を形成する。
第2フォトレジストパターンPR2は、薄膜トランジスタTFTのソース電極Sが形成されるソース電極領域SEA、チャンネル部CHが形成されるチャンネル領域CHA、ドレイン電極Dが形成されるドレイン電極領域DEA、基準電圧ラインSTLが形成された基準電圧ライン領域STA、及びデータラインDLが形成されるデータライン領域(図示せず)に形成される。
具体的には、第2フォトレジストパターンPR2は、ソース電極領域SEA、ドレイン電極領域DEA、及びデータライン領域DLAに第1厚みt1に形成された第1パターンPR21と、チャンネル領域CHAに第2厚みt2に形成された第2パターンPR22を含む。
第1パターンPR21は、第2マスクの遮光部2を通じてパターニングされた領域で、第2パターンPR22は、第2マスクMASK2の回折部6を通じてパターニングされた領域である。回折部6には、光を回折させるスリット(SLIT)パターンが形成され露光部4から提供される光より少ない量の光が提供される。これによって、第2パターンPR22は、第1厚みt1より薄い第2厚みt2に形成される。
図3、図6、及び図7を参照すると、第2フォトレジストパターンPR2を利用して第2金属層114をエッチングする。これによって、データラインDL及び電極パターン115を含むデータ金属パターンが形成される。電極パターン115は、データラインDLから延長されて形成され、互いに接続されているため未完成の状態であるソース電極とドレイン電極を含む。
そして、第2フォトレジストパターンPR2を利用して、半導体層112及びオーミックコンタクト層113をエッチングする。例として、半導体層112及びオーミックコンタクト層113のエッチングはドライエッチングであってもよい。これによって、データ金属パターンの下部には、データ金属パターンと同様にパターニングされたアクティブ層Aが形成される。
図7及び図8を参照すると、酸素プラズマを利用したアッシング工程により第2フォトレジストパターンPR21、PR22を一定の厚み分だけ除去する。除去された厚みは第2厚みt2以上で、第1厚みt1より小さい。
アッシング工程によってチャンネル領域CHAに形成された第2パターンPR22は除去され、ソース電極領域SEA、ドレイン電極領域DEA、及びデータライン領域(図示せず)には第3パターンPR23が残る。
そして、第3パターンPR23を利用して電極パターン114をエッチングしてソース電極S及び前記ソース電極Sから所定間隔をおいて形成したドレイン電極Dを形成する。
そして、ソース電極Sとドレイン電極Dの間において露出したオーミックコンタクト層113をエッチングして、半導体層112を露出させ、チャンネルCHを形成する。
これによって、ベース基板110上にはゲート電極G、ソース電極S、ドレイン電極D、及びアクティブ層Aを含む薄膜トランジスタTFTが形成される。
そして、酸素プラズマを用いたアッシング工程により薄膜トランジスタTFT上に残存した第3パターンPR23を除去する。
図3及び図9を参照すると、薄膜トランジスタTFTが形成されたベース基板110上にパッシベーション層116を形成する。そして、パシベーション層116が形成されたベース基板110上に第3フォトレジスト膜(図示せず)を形成する。第3フォトレジスト膜は、例として、露光された領域が現像液によって溶解されるポジティブフォトレジストにより形成され得る。
そして、第3マスクMASK3を用いたフォトリソグラフィ工程において、第3フォトレジスト膜をパターニングして第3フォトレジストパターンPR3を形成する。
図10は、図3に図示された表示基板に対応する第3マスクを示す平面図である。
以下、図3、図9、及び図10を参照して、第3フォトレジストパターンPR3を形成するためのフォトリソグラフィ工程を具体的に説明する。
第3フォトレジスト膜が塗布されたベース基板上に、遮光部2、透光部4、回折部6、及びダミー透光部5を含む第3マスクMASK3を配置し、第3マスクMASK3上に光を照射して第3フォトレジスト膜を露光する。
表示領域DAにおいて、回折部6は、光を回折させる複数のスリットパターンを含み、ドレイン電極Dの一端部及び基準電圧ラインSTLに対応して位置する。
遮光部2は、ドレイン電極Dの一端部及び基準電圧ラインSTLを除いたゲート及びデータ金属パターンに対応して位置する。
透光部4は、遮光部2及び回折部6が位置しない残りの領域に位置する。
透光部4及び回折部6は、各単位画素P内に画素電極PEをパターニングするための画素電極パターンを形成する。
ダミー透光部5は周辺領域PAに対応して位置し、後述するダミー電極DMを形成するために位置する。
そして、第3マスクMASK3によって露光された第3フォトレジスト膜上に現像液を塗布する。第3フォトレジスト膜上に塗布された現像液は、第3フォトレジスト膜の露光領域を溶解させる。従って、現像液が塗布されたベース基板に洗浄工程を行うことにより、露光されていない領域の第3フォトレジスト膜のみ残存して、第3フォトレジストパターンPR3が形成される。
第3フォトレジストパターンPR3は、表示領域DAに形成された第1パターン部P1及び周辺領域PAに形成された第2パターン部P2を含む。
第1パターン部P1は、ゲート金属パターン及びデータ金属パターンとオーバーラップされるように形成される。このとき、第1パターン部P1は、第1厚みt1の第1厚み部d1及び第1厚みより薄い第2厚みの第2厚み部d2を含む。第1厚み部d1は遮光部2によってパターニングされた領域で、第2厚み部d2は回折部6によってパターニングされた領域である。
第2厚み部d2は、基準電圧ラインSTL及びドレイン電極Dの一端部に対応して形成される。第2厚み部d2形成領域を除いた残りの領域の第1パターン部P1は第1厚み部d1で形成される。
一方、第1パターン部P1は、ゲート金属パターン及びデータ金属パターンにオーバーラップされるように形成されるので、単位画素P内の大部分の領域には、第1パターン部P1が形成されない。第3フォトレジストパターンPR3を形成するための現像工程中において、単位画素P内の第3フォトレジスト膜が現像液によって溶解される。これによって、表示領域DA上に塗布された現像液の酸濃度は、現像工程中に急激に低下する。
単位画素P内に第1パターン部P1が形成されない領域及び第2厚み部d2が形成された領域は、後続工程でパシベーション層116がエッチングされ、画素電極PEが形成される領域である。
一方、図2、図3、及び図9を参照すると、周辺領域PAには画素電極PEが含まれない。従って、ゲート駆動回路部120及びパッド部PADが形成される一部領域を除き、パッシベーション層116のエッチングが行われる必要がない。
従って、周辺領域PAに形成される第2パターン部P2は、周辺領域PAの大部分の領域をカバーするように形成することもできる。しかし、第2パターン部P2が周辺領域PAの大部分をカバーするように形成される場合、前述した現像工程中に現像液によって溶解されるフォトレジストの量が、表示領域DAよりもより大きくなる。
従って、周辺領域PA上に塗布された現像液は、表示領域DA上に塗布された現像液より酸濃度が高く維持される。
このように、現像液内に濃度差が発生する場合、拡散原理によって高濃度の現像液が低濃度領域に移動する。これによって、周辺領域PAに隣接した表示領域DA、即ち、表示領域DAのエッジに形成された第1パターン部P1は、適正量現像された後も酸濃度が高い現像液にひき続き露出される。
その結果、表示領域DAのエッジに形成された第1パターン部P1は、適正量より過剰に現像され得る。表示領域DAのエッジに形成された第1パターン部P1が過剰に現像された場合、表示領域DA上に形成される第1パターン部P1の厚みが不均一になるので、後述するエッチング工程中に前記エッジに形成された下部薄膜が過剰にエッチングされ得るという問題がある。
そこで、本発明の実施形態においては周辺領域PA上に配置された第3マスクMASK3にダミー透光部5を形成して、表示領域PAに形成される第1パターン部P1の割合と周辺領域PAに形成される第2パターン部P2の割合をより均一にする。
こうすることにより、前述した現像工程中に周辺領域PAと表示領域DAにおいて溶解されるフォトレジストの量が均一になるので、周辺領域PAと表示領域DA上に塗布された現像液の濃度差を小さくすることができる。
上述したように、ベース基板110上に形成された第3フォトレジストパターンPR3の厚みが全体的に均一化されるので、表示領域PAのエッジに形成された第1パターン部P1の過剰な現像が抑制される。
周辺領域PA上に形成された第2パターン部P2には、ダミー透光部5によってパターニングされた複数のダミー開口部DOが形成される。
このとき、それぞれのダミー開口部DOは、各単位画素Pのサイズと同様なサイズに形成されることが好ましい。より好ましくは、ダミー開口部DOは、単位画素Pの0.8〜1.3倍のサイズに形成されることが好ましい。
また、ダミー開口部DOは、下部にゲート金属パターン及びデータ金属パターンが形成されない領域に形成し、それぞれのダミー開口部DOの間隔は、8〜12μmであることが好ましい。
第3フォトレジストパターンPR3を形成するためのフォトレジスト膜は、ネガティブフォトレジストであってもよい。この場合、第3マスクMASK3は、遮光部4と透光部2の位置は互いにが反転する。また、この場合、ダミー透光部5は、ダミー遮光部で置き換えられる。
図9及び図11を参照すると、第3フォトレジストパターンPR3を利用してパッシベーション層116及びゲート絶縁層111を第1ドライエッチングする。
これによって、表示領域DAにおいては、ゲート金属パターンとデータ金属パターンが互いに重畳していない領域で、ベース基板110が露出される。また、周辺領域PAに形成されるダミー開口ホールDHは、パッシベーション層116及びゲート絶縁層111に形成された開口の位置によって定義される。
既に、図9を参照して説明したように、第3フォトレジストパターンPR3は、ベース基板110上全体の領域で均一な厚みに形成されるので、第1ドライエッチング中にパシベーション層116及びゲート絶縁層111の過剰なエッチングを抑制することができる。
従って、パッシベーション層116及びゲート絶縁層111が保護するゲート金属パターン及びデータ金属パターンの露出が防止されるので、後続するエッチング工程中に配線がエッチングされることにより発生する配線不良を防止することができる。また、後述する画素電極パターニング工程時、画素電極と配線間のショートによる不良を防止することができる。
その後、酸素プラズマを利用したアッシング工程により、第3フォトレジスト膜PR3の一定の厚み分を除去する。このとき、除去される厚み分は、第2厚みt2以上で、第1厚みt1より小さい。すなわち、第2厚み部d2が除去され、第2厚み部d2が除去された領域においては、パッシベーション層116が露出される。
図12を参照すると、残存する第3フォトレジストパターンPR3を利用して露出されたパシベーション層116を第2エッチングする。第2エッチングは、例として、ドライエッチングであり得る。第2エッチング工程においては、パッシベーション層116を等方性エッチングして、パッシベーション層116の側面が第3フォトレジストパターンPR3の側面より内側まで入った状態であるアンダーカッティング(U)が発生する。
図13を参照すると、残存する第3フォトレジストパターンPR3上に透明電極層117a、117bを蒸着する。透明電極層117a、117bは、例として、ITO、又はIZOで構成され、スパッタリングにより蒸着することができる。
透明電極層117a、117bの蒸着時、前記アンダーカッティング(U)によって第3フォトレジストパターンPR3上に形成された透明電極層117aと前記ベース基板110上に形成された透明電極層117bは分離され、電気的に絶縁される。
図3、図13、及び図14を参照すると、例えば、透明電極層117a、117bが形成されたベース基板110をストリップ溶液(PHOTORESIST STRIPPER)に浸漬する。ストリップ溶液は、アンダーカッティング(U)を通じて第3フォトレジストパターンPR3に浸透して、第3フォトレジストパターンPR3をリフトオフ(LIFT−OFF)させる。これによって、第3フォトレジストパターンPR3がベース基板110上から剥離されると同時に、第3フォトレジストパターンPR3上に塗布された透明電極層117aもベース基板110上から剥離される。
これにより、各単位画素Pには、ドレイン電極Dの一端部と接触する画素電極PEがパターニングされる。同時に、ダミー開口ホールDHには、ダミー電極DMがパターニングされる。このとき、表示領域DA内に画素電極PEが形成された面積比率と周辺領域PA内にダミー電極DMが形成された面積比率は同じであることが好ましい。
以上により、本発明の実施例による表示基板が完成される。
表1は、第3フォトレジストパターンの領域別厚みの差異を記載したデータである。
Figure 2012252360
図2、図9、及び表1を参照すると、比較例は周辺領域PAにダミー開口部DOを形成しない第3フォトレジストパターンである。
実施例は、周辺領域DAにダミー開口部DOを形成した第3フォトレジストパターンPR3である。
表1に記載された比較例の数値は、表示領域DAの中央部に形成された第3フォトレジストパターンと表示領域DAのエッジ領域に形成された第3フォトレジストパターン間の厚み差を示す。
同様に、表1に記載された実施例の数値は、表示領域DAの中央部に形成された第3フォトレジストパターンと表示領域DAのエッジ領域に形成された第3フォトレジストパターン間の厚み差を示す。
表1を参照すると、実施例では第3フォトレジストパターンの領域別厚み差が全体的に減少することがわかる。
特に、ゲート駆動回路部120が形成されず、フレキシブル印刷回路基板400が付着されないことから、ダミー開口部DOを形成することができる領域が一番広い第2周辺領域において、第3フォトレジストパターンの領域別厚み差が一番減少することがわかる。
ゲート駆動回路部120が形成され、ダミー開口部DOを形成することができる領域が一番狭い第3周辺領域PA3においては、比較例と実施例で厚み差に変化がないことがわかる。
従って、周辺領域PAにダミー開口部DOを形成することにより、第3フォトレジストパターンPR3の厚みを全体的に均一化することができることがわかる。
以上、本発明の実施形態によって、本発明を詳細に説明したが、本発明はこれに限定されるものではなく、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
2 遮光部、
4 透光部、
5 ダミー透光部、
6 回折部、
100 表示基板、
110 ベース基板、
111 ゲート絶縁層、
112 半導体層、
113 オーミックコンタクト層、
114 第2金属層、
115 電極パターン、
116 パッシベーション層、
117a 透明電極層、
120 ゲート駆動回路部、
200 対向基板、
300 印刷回路基板、
400 フレキシブル回路基板、
A アクティブ層、
DA 表示領域、
PA 周辺領域、
GL ゲートライン、
DL データライン、
P 単位画素、
TFT 薄膜トランジスタ、
PE 画素電極、
DM ダミー電極、
DO ダミー開口部、
DH ダミー開口ホール、
STL 基準電圧ライン、
PR1 第1フォトレジストパターン、
PR2 第2フォトレジストパターン、
PR3 第3フォトレジストパターン、
P1 第1パターン部、
P2 第2パターン部。

Claims (4)

  1. 互いに交差する信号ラインによって定義された複数の単位画素を有する表示領域と前記表示領域を取り囲む周辺領域を含む基板上にフォトレジスト膜を塗布する段階と、
    前記フォトレジスト膜をパターニングして、前記表示領域で前記信号ラインとオーバーラップされる第1パターン部と、前記周辺領域で前記信号ラインと重畳されない領域に形成された複数のダミー開口部を含む第2パターン部とを形成する段階と、
    前記第1パターン部及び第2パターン部が形成された基板上に透明電極層を形成する段階と、
    ストリップ溶液で前記第1パターン部、第2パターン部、及び前記第1及び第2パターン部上に形成された前記透明電極層を除去して、前記単位画素に対応する画素電極及び前記ダミー開口部に対応するダミー電極を形成する段階と、
    を含むことを特徴とする表示基板の製造方法。
  2. 基板上にゲートラインを形成する段階と、
    前記ゲートラインが形成された前記基板上に絶縁層を形成する段階と、
    前記絶縁層上に前記ゲートラインと交差するデータラインを形成する段階と、
    前記ゲートライン及び前記データラインを含む前記信号ラインが形成された基板上にパッシベーション層を形成する段階と、
    をさらに含むことを特徴とする請求項1に記載の表示基板の製造方法。
  3. 前記透明電極層を形成する段階前に、
    前記第1及び第2パターン部を利用して前記絶縁層及び前記パッシベーション層を第1エッチングにより除去する段階と、
    前記第1及び第2パターン部を一定厚み除去する段階と、
    一定厚み除去された前記第1及び第2パターン部を利用して前記パシベーション層を第2エッチングにより除去する段階と、を含むことを特徴とする請求項2に記載の表示基板の製造方法。
  4. 前記第1パターン部は、第1厚みを有する第1厚み部及び前記第1厚みより厚い第2厚みを有する第2厚み部を有するように形成され、前記第1及び第2パターン部を一定厚み除去する段階は、前記第1厚み部を除去して前記第2厚み部を除去して第3厚みを有する残留部を定義する段階を更に含むことを特徴とする請求項3に記載の表示基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023007549A1 (ja) * 2021-07-26 2023-02-02 シャープディスプレイテクノロジー株式会社 表示装置の製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI402918B (zh) * 2007-11-28 2013-07-21 Au Optronics Corp 光罩及薄膜電晶體基板之製造方法
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP2010231178A (ja) * 2009-03-05 2010-10-14 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
CN102169260B (zh) * 2010-10-15 2015-01-21 京东方科技集团股份有限公司 Tft-lcd像素电极层结构、制备方法及其掩膜板
CN102466936B (zh) 2010-11-04 2014-02-19 京东方科技集团股份有限公司 阵列基板、液晶显示器及阵列基板的制造方法
JP5560227B2 (ja) * 2011-04-11 2014-07-23 株式会社ジャパンディスプレイ 液晶表示装置の製造方法及び液晶表示装置
KR101148083B1 (ko) * 2011-05-31 2012-05-22 삼성중공업 주식회사 설계 곡부재의 리사이징 방법
CN102830525B (zh) * 2012-09-10 2014-10-22 深圳市华星光电技术有限公司 一种显示面板及其制造方法、平板显示装置
KR102050383B1 (ko) * 2012-12-28 2019-11-29 엘지디스플레이 주식회사 유기전계발광표시장치
KR102126276B1 (ko) * 2013-08-30 2020-06-25 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102484885B1 (ko) 2015-12-07 2023-01-05 엘지디스플레이 주식회사 터치스크린 패널 일체형 표시장치 및 그 제조방법
KR102443832B1 (ko) * 2015-12-31 2022-09-19 엘지디스플레이 주식회사 유기발광표시패널 및 이를 포함하는 유기발광표시장치
CN106684093B (zh) * 2016-07-20 2019-07-12 京东方科技集团股份有限公司 显示基板及其制造方法、以及显示装置
KR102040292B1 (ko) * 2016-07-28 2019-11-04 삼성에스디아이 주식회사 투명 도전체 및 이를 포함하는 디스플레이 장치
CN107870493B (zh) * 2017-11-01 2021-06-04 厦门天马微电子有限公司 显示面板和显示装置
KR102451725B1 (ko) 2017-12-20 2022-10-07 삼성디스플레이 주식회사 디스플레이 장치
KR102515511B1 (ko) 2018-01-24 2023-03-31 삼성디스플레이 주식회사 표시 장치
JP7336206B2 (ja) * 2019-02-27 2023-08-31 キヤノン株式会社 光電変換装置の製造方法
CN112086424B (zh) * 2019-06-14 2023-06-23 群创光电股份有限公司 接合垫结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233330A (ja) * 2001-12-06 2003-08-22 Seiko Epson Corp 電気光学装置及び電子機器
JP2004310043A (ja) * 2002-12-31 2004-11-04 Lg Philips Lcd Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JP2005346091A (ja) * 2004-06-05 2005-12-15 Lg Phillips Lcd Co Ltd 液晶表示装置およびその製造方法
JP2006163407A (ja) * 2004-12-04 2006-06-22 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695147A (ja) * 1992-09-11 1994-04-08 Hitachi Ltd 液晶表示装置とその製造方法
JPH081502B2 (ja) * 1993-06-21 1996-01-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置
JPH08234410A (ja) * 1995-02-28 1996-09-13 Dainippon Printing Co Ltd 位相シフトフォトマスク及び位相シフトフォトマスクドライエッチング方法
JP3737176B2 (ja) * 1995-12-21 2006-01-18 株式会社半導体エネルギー研究所 液晶表示装置
JP2001312045A (ja) * 2000-05-02 2001-11-09 Sharp Corp マスクの形成方法
JP2002202527A (ja) * 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
JP4834235B2 (ja) * 2001-03-12 2011-12-14 東芝モバイルディスプレイ株式会社 グレートーン露光用フォトマスク
JP3754378B2 (ja) * 2002-02-14 2006-03-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4381691B2 (ja) * 2002-03-28 2009-12-09 シャープ株式会社 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法
KR100500147B1 (ko) * 2002-12-31 2005-07-07 엘지.필립스 엘시디 주식회사 유기전계 발광소자와 그 제조방법
KR100583314B1 (ko) * 2003-10-14 2006-05-25 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
US7336336B2 (en) * 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
KR101003577B1 (ko) 2003-12-29 2010-12-23 엘지디스플레이 주식회사 마스크 및 이를 이용한 액정표시소자 제조방법
JP2005215434A (ja) 2004-01-30 2005-08-11 Fujitsu Display Technologies Corp 表示装置用基板の製造方法及びそれを用いた表示装置の製造方法
JP2005292491A (ja) * 2004-03-31 2005-10-20 Fujitsu Hitachi Plasma Display Ltd パターン加工方法及び表示パネルの製造方法
KR101106556B1 (ko) * 2004-11-26 2012-01-19 엘지디스플레이 주식회사 횡전계 액정표시장치용 어레이 기판 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233330A (ja) * 2001-12-06 2003-08-22 Seiko Epson Corp 電気光学装置及び電子機器
JP2004310043A (ja) * 2002-12-31 2004-11-04 Lg Philips Lcd Co Ltd 薄膜トランジスタアレイ基板及びその製造方法
JP2005346091A (ja) * 2004-06-05 2005-12-15 Lg Phillips Lcd Co Ltd 液晶表示装置およびその製造方法
JP2006163407A (ja) * 2004-12-04 2006-06-22 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023007549A1 (ja) * 2021-07-26 2023-02-02 シャープディスプレイテクノロジー株式会社 表示装置の製造方法

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