JP2007114734A - 液晶表示装置用アレイ基板及びその製造方法 - Google Patents

液晶表示装置用アレイ基板及びその製造方法 Download PDF

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Abstract

【課題】ストレージキャパシタの面積が増大せず、開口率が向上するアレイ基板を提供する。
【解決手段】第1ストレージ電極１２０としてゲート配線１１５、誘電体としてゲート絶縁膜１２５とデータ配線上に位置する保護膜１５５からなり、画素電極を第２ストレージ電極とするストレージキャパシタであって、ストレージ電極１２０の上部における保護層１５５とゲート絶縁膜１２５との厚さが、ゲート配線の上部における保護層とゲート絶縁膜の厚さより薄いことを特徴とする。
【選択図】図５

Description

本発明は液晶表示装置用アレイ基板及びその製造方法に関する。
最近の液晶表示装置は、消費電力が低く、携帯に便利な技術集約的な小型化であって、付加価値の高い次世代先端ディスプレイ装置として脚光を浴びている。
このような液晶表示装置のうちでも、各画素別に電圧のオン、オフが調節できるスイッチング素子である薄膜トランジスタを備えたアクティブマトリックス型の液晶表示装置が解像度及び動映像の具現能力が優れているため、最も注目を浴びている。
一般的に、液晶表示装置は、薄膜トランジスタ及び画素電極を形成するアレイ基板の製造工程とカラーフィルター及び共通電極を形成するカラーフィルター基板の製造工程によって各々アレイ基板及びカラーフィルター基板を形成して、前記両基板間に、液晶を介する液晶セル工程を行って完成される。
図１は、従来の液晶表示装置の概略的な斜視図である。
図１に示したように、液晶表示装置は、相互に向かい合って配置された第１基板８１及び第２基板１１と、前記両基板８１，１１間に配置された液晶層で構成される。前記第１基板８１の内部面には、赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター８９ａ、８９ｂ、８９ｃで構成されたカラーフィルター層８９と、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター８９ａ、８９ｂ、８９ｃ間に位置するブラックマトリックス８５と、前記カラーフィルター層８９及びブラックマトリックス８５上に形成された共通電極９２とが設けられている。また、第２基板１１の内部面には、相互に交差して配置され画素領域Ｐを定義するゲート配線１５及びデータ配線４０と、前記ゲート配線１５及びデータ配線４０に連結され一種のスイッチング素子である薄膜トランジスタＴｒと、前記薄膜トランジスタＴｒに連結された画素電極６５とが設けられている。実質的に、前記赤色Ｒ、緑色Ｇ、青色Ｂのサブカラーフィルター８９ａ、８９ｂ、８９ｃは、画素領域Ｐ別に形成されており、前記ブラックマトリックス８５は、非画素領域と対応するように位置する。
前記第１基板８１及び第２基板１１の外部面には、偏光軸と平行な光だけを透過させる第１偏光板(図示せず)及び第２偏光板(図示せず)が各々位置して、前記第１偏光板(図示せず)の下部には、別途の光源であるバックライト(図示せず)が配置される。
図２は、従来の液晶表示装置用アレイ基板の概略的な平面図であって、図３は、図２のＩＩＩ−ＩＩＩ線に沿って切断された概略的な断面図である。
図２と図３に示したように、第２基板１１において、横の方向に、ゲート配線１５が形成されて、前記ゲート配線１５と交差してデータ配線４０が形成され、前記両配線によって画素領域Ｐが定義される。
また、前記ゲート配線１５とデータ配線４０が交差する領域には、スイッチング素子として最下位に、前記ゲート配線１５に連結されたゲート電極１８と、その上部に、ゲート絶縁膜３０と、前記ゲート絶縁膜３０の上部に連結された状態のアクティブ層３５ａと相互に離隔するオーミックコンタクト層３５ｂとで構成された半導体層３５と、前記半導体層３５上に、相互に離隔するソース電極４３及びドレイン電極４６とで構成された薄膜トランジスタＴｒが形成される。
前記薄膜トランジスタＴｒのドレイン電極４６と接触して、前記画素領域Ｐ別に独立された画素電極６５が形成される。この時、前記半導体層３５の一部は、前記ソース電極４３及びドレイン電極４６間の空間を占める。
前記ゲート配線１５は、(ｎ-１)番目のゲート配線１５に分類されて、ｎ番目のゲート配線１５は、前記(ｎ-１)番目のゲート配線１５に隣接する。
前記(ｎ-１)番目のゲート配線１５は、一定の幅Ｗ１を有して、ｎ番目のストレージキャパシターnth Ｃstは、前記(ｎ-１)番目のゲート配線１５の一部を占める第１ストレージ電極２０と、前記第１ストレージ電極２０と重なるために、前記画素電極６５から延長された第２ストレージ電極６６とを含む。
以下、従来のアレイ基板の断面構造をより具体的に説明すると、ゲート電極１８、ゲート配線１５、前記ゲート配線１５から延長された第１ストレージ電極２０が基板１１上に形成される。ゲート絶縁膜３０が、前記ゲート電極１８、ゲート配線１５、および、前記第１ストレージ電極２０上に形成される。
前記薄膜トランジスタＴｒは、前記ゲート電極１８の上部の前記ゲート絶縁膜３０上に形成される。保護層５５は、前記薄膜トランジスタＴｒ上に形成されて、前記ドレイン電極４６の一部を露出させるために、ドレインコンタクトホール６０を有する。
画素電極６５と、前記画素電極６５から延長された第２ストレージ電極６６とは、前記保護層５５上に形成される。前記画素電極６５は、前記ドレインコンタクトホール６０を通じて前記ドレイン電極４６に連結される。また、前記第２ストレージ電極６６は、前記第１ストレージ電極２０の上部に位置する。前記第１ストレージ電極２０、第２ストレージ電極６６、これらの間に誘電体として介されたゲート絶縁膜３０、及び、保護層５５は、ストレージキャパシターＣstを構成する。
このように、液晶表示装置用アレイ基板内の各画素領域Ｐに、ストレージキャパシターＣstを形成する理由は、各画素領域Ｐにおいて、１回の信号によって液晶に印加された電圧を、次の信号が印加される前まで一定な電圧状態を維持させるために、前記画素電極６５に一定な電圧を供給し続けるが、このような役割をストレージキャパシターＣstがする。
従って、前記画素電極６５を一定時間の間、一定な電圧を維持させるために、これに相応するキャパシタンスを有するストレージキャパシターＣstを形成する。
この時、ストレージキャパシターＣstのキャパシタンスＣは、次のような式によって表現される。
Ｃ＝ε＊Ａ/ｄ・・・（１）
(εは、誘電率、Ａは、電極の面積、ｄは、両電極間の距離)
（１）式によると、ストレージキャパシターＣstのキャパシタンスＣは、相互に向かい合うストレージ電極の面積Ａと、前記電極の内部の誘電体の誘電率に比例して、前記両電極間の距離ｄに半比例している。すなわち、電極の面積Ａが広いほど、前記両電極間に位置する誘電体の誘電率εが高いほど、または、両電極間の距離ｄが近いほど、さらに大きいキャパシタンスＣを有するようになる。
従って、その電極の面積が大きいほど、大きいキャパシタンスを有するために、１つの画素電極６５を所定時間の間、印加された信号電圧が維持される十分なキャパシタンスＣを有するように、前記ゲート配線１５がどの程度の大きい幅を維持しなければならない。
ところが、適正なキャパシタンスＣを有するストレージキャパシターＣstを形成するために、ゲート配線１５の幅Ｗ１を広くすると、前記画素領域Ｐ内で、開口率が低下され、このことによって、液晶表示装置は、全体的に、輝度が低下される問題が発生する。
本発明の第１目的は、ストレージキャパシターの面積の増加なしで増加されて、また、開口率の向上構造で増加されたキャパシタンスを有するストレージキャパシターを含む液晶表示装置用アレイ基板を提供する。
本発明の第２目的は、第１ストレージ電極及び第２ストレージ電極の増加なしで増加されて、また、開口率の向上構造で増加されたキャパシタンスを有するストレージキャパシターを形成する液晶表示装置用アレイ基板の製造方法を提供する。
本発明の第３目的は、高輝度を得るための液晶表示装置用アレイ基板及びその製造方法を提供する。
前述したような目的を達成するために、本発明の第１特徴は、基板上に形成されたゲート配線及び第１ストレージ電極と；前記ゲート配線及び第１ストレージ電極上に形成されたゲート絶縁膜と；前記ゲート絶縁膜の上部に位置して、前記ゲート配線と交差して画素領域を定義するデータ配線と；前記データ配線上に位置して、前記第１ストレージ電極の上部で、前記ゲート絶縁膜との第１厚さは、前記ゲート配線の上部で、前記ゲート絶縁膜との第２厚さより薄いことを特徴とする保護層と；前記保護層上に形成された画素電極と、前記第１ストレージ電極と重なり、前記画素電極から延長された第２ストレージ電極とを含む液晶表示装置用アレイ基板を提供する。
本発明の液晶表示装置用アレイ基板は、画素領域内に形成されるストレージキャパシターにおいて、相互に向かい合うストレージ電極間の誘電体層である保護層の厚さを薄くすることによって、単位面積当キャパシタンスを向上させる。
従って、従来のストレージキャパシターを備えた液晶表示装置用アレイ基板と比較して同一なキャパシタンスを有するように画素領域内にストレージキャパシターを構成すると、従来に比べて、ストレージ電極の面積が小さいストレージキャパシターを形成しても、同一なキャパシタンスを有するので、ストレージキャパシターの一電極として利用されるゲート配線の線幅を縮めることによって、液晶表示装置の開口率及び輝度を向上させることができる。
以下、本発明の実施の形態による液晶表示装置用アレイ基板及びその製造方法を図面を参照して説明する。
図４は、本発明による液晶表示装置用アレイ基板の概略的な平面図であって、図５は、図４のＶ−Ｖ線に沿って切断された概略的な断面図である。
図４と図５に示したように、第１方向に沿ってゲート配線１１５が形成され、前記第１方向と交差される第２方向に沿って画素領域Ｐを定義してデータ配線１４０が形成される。前記ゲート配線１１５とデータ配線１４０の交差地点に薄膜トランジスタＴｒが形成されて、前記薄膜トランジスタＴｒに連結され前記画素領域Ｐには、画素電極１６５が形成される。
また、前記ゲート配線１１５の一部に、第１ストレージ電極１２０が形成され、前記第１ストレージ電極１２０と重なるように前記画素電極１６５から延長されて第２ストレージ電極１６６が形成される。
前記アレイ基板の断面構造に具体的に示されるように、ゲート電極１１８と第１ストレージ電極１２０が基板１１０上に形成されて、前記ゲート電極１１８と第１ストレージ電極１２０上にゲート絶縁膜１２５が形成される。アクティブ層１３５ａと前記アクティブ層１３５ａ上に形成されたオーミックコンタクト１３５ｂとで構成された半導体層１３５が、前記ゲート電極１１８の上部のゲート絶縁膜１２５上に形成される。ソース電極１４３と、前記ソース電極１４３と離間されるように位置するドレイン電極１４６が、前記半導体層１３５上に形成される。この時、前記半導体層１３５の一部は、前記ソース電極１４３とドレイン電極１４６との間の領域を占める。前記ゲート電極１１８、半導体層１３５、ソース電極１４３及びドレイン電極１４６は、スイッチング素子として利用される薄膜トランジスタＴｒを構成する。
前記薄膜トランジスタＴｒの上部及び前記第１ストレージ電極１２０上のゲート絶縁膜１２５の上部に保護層１５５が形成される。前記保護層１５５は、前記ドレイン電極１４６の一部を露出させるドレインコンタクトホール１６０を有する。画素電極１６５と、前記画素電極１６５から延長された第２ストレージ電極１６６とは、前記保護層１５５上に形成される。前記画素電極１６５は、前記ドレインコンタクトホール１６０を通じて前記ドレイン電極１４６に連結される。前記第１ストレージ電極１２０、第２ストレージ電極１６６、これらの間に介されたゲート絶縁膜１２５及び保護層１５５は、ストレージキャパシターＣstを構成する。
ここで、前記ストレージキャパシターＣstに対応する保護層１５５の第１厚さｔ１は、前記ストレージキャパシターＣstに対応しない他の部分と、薄膜トランジスタＴｒに対応する保護層１５５の第２厚さｔ２より薄いことが特徴である。
さらに、前記ストレージキャパシターＣstのキャパシタンスを説明する。ストレージキャパシターＣstのキャパシタンスＣは、Ｃ＝ε＊Ａ/ｄ(εは、誘電率、Ａは、電極の面積、ｄは、両電極間の距離)で定義される。前記式によると、ストレージキャパシターＣstのキャパシタンスＣは、相互に向かい合う第１ストレージ電極と第２ストレージ電極の面積Ａと、前記電極の内部の誘電体の誘電率とには、比例して、前記両電極間の距離ｄ、すなわち、誘電体層の厚さに反比例している。従って、電極の面積Ａが広いほど、前記両電極間に位置する誘電体の誘電率εが高いほど、または、第１ストレージ電極と第２ストレージ電極間の距離ｄが近いほど、さらに大きいキャパシタンスＣを有するようになる。
従って、本発明によるゲート配線１１５の幅が従来のゲート配線(図２の１５)の幅より狭いとしても、前記ストレージキャパシターＣstのキャパシタンスＣは、減少されない。結果的に、前記液晶表示装置の開口率を、前記ストレージキャパシターＣstのキャパシタンスＣの減少なしで向上することができる。
前記第１ストレージ電極１２０と第２ストレージ電極１６５間の距離を減少させるために、前記保護層１５５は、前記ストレージキャパシターＣstに対応するゲート絶縁膜１２５の一部を露出させるようにオープン部(図示せず)を有することもある。
例えば、前記アレイ基板は、半導体層１３５とデータ配線１４０を１つのマスク工程によって形成するような、４つのマスク工程によって形成される。従って、前記半導体層１３５と前記データパターン(データ配線、ソース電極、ドレイン電極)は、相互に対応する形態を有する。
以後は、本発明による液晶表示装置用アレイ基板の製造方法を説明する。
図６Ａ〜図６Ｈは、本発明の一実施の形態による液晶表示装置用アレイ基板の製造工程を示しており、図４のＶ−Ｖ線に沿って切断された概略的な断面図である。
図６Ａに示したように、基板１１０上に金属物質を蒸着して金属層(図示せず)を形成し、前記金属層(図示せず)上でフォトレジストを塗布して、マスクを利用してフォトレジストを露光し、露光されたフォトレジストを現像する。
現像されたフォトレジストの外部に露出された前記金属層をエッチングし、残っているフォトレジストをストリップ等の一連の工程を含むマスク工程を行うことによって、基板１１０上に、ゲート電極１１８、ゲート配線１１５、前記ゲート配線１１５から延長された第１ストレージ電極１２０を形成する。ここで、前記第１ストレージ電極１２０は、前記ゲート配線１１５の一部を占める。
この時、図面には示してないが、前記ゲート配線１１５の一端には、前記ゲート配線１１５に連結されるゲートパッド電極(図示せず)が形成されることもある。
図６Ｂに示したように、前記ゲート配線１１５及びゲート電極１１８が形成された基板１１０全面に、無機絶縁物質、例えば、酸化シリコーン(ＳｉＯ２)または、窒化シリコーン(ＳｉＮｘ)を蒸着することによって、ゲート絶縁膜１２５を形成する。
前記ゲート絶縁膜１２５上に、純粋非晶質シリコーン(ａ−Ｓｉ)と不純物非晶質シリコーン(ｎ＋ａ−Ｓｉ)及び金属物質を連続蒸着することによって、 純粋非晶質シリコーン層１２７と不純物非晶質シリコーン層１２９と金属物質層１３１を形成する。
その後、前記金属物質層１３１上に、全面にフォトレジストを塗布して第１フォトレジスト層１８０を形成し、前記第１フォトレジスト層１８０上に光を１００％透過させる透過領域ＴＡと、光を１００％遮断する遮断領域ＢＡ、及び、光の透過率が０％から１００％までの間である半透過領域ＨＴＡを有する第１マスク１９０を配置させた後、前記第１マスク１９０を通じた露光を実施する。
この時、前記第１フォトレジスト層１８０を形成するためのフォトレジストは、大きくは、ポジティブタイプとネガティブタイプがあって、ネガティブタイプは、光が照射された部分が、現像の際に残る特性があって、逆に、ポジティブタイプは、光が照射された部分が、現像の際に除去される特性がある。
本発明の実施例においては、ネガティブタイプのフォトレジストを利用してマスク工程を行っているが、ネガティブタイプのフォトレジストを利用しても、同一な結果を得ることができる。この場合、利用されるマスクの透過領域と遮断領域が、ネガティブタイプに利用されるマスクに形成された透過領域と遮断領域と正反対の位置に形成されるようにしてマスク工程を行う。
一方、前記第１フォトレジスト層１８０がネガティブタイプのフォトレジストの場合、前記アレイ基板１１０上のデータ配線(図示せず)と、薄膜トランジスタＴｒが形成されている前記スイッチング領域ＴｒＡのうち、ソース電極及びドレイン電極(図示せず)が形成される部分に対応させて、第１マスク１９０の透過領域ＴＡが、スイッチング領域ＴｒＡの前記ゲート電極１１５と重なって、配置されるとともに、前記ソース電極(図示せず)及びドレイン電極(図示せず)間の露出されている領域(これをチャンネル形成部ＣＨＲと称する。)に対応させて、前記第１マスク１９０の半透過領域ＨＴＡが配置され、それ以外の領域に対して前記第１マスク１９０の遮断領域ＢＡが配置されるように、前記第１マスク１９０を位置させた後、前記第１マスク１９０の上部から基板１１０を向かって露光を実施する。
図６Ｃに示したように、前述したように位置させた第１マスク(図６Ｂの１９０)を通じて露光された第１フォトレジスト層(図６Ｂの１８０)を現像すると、前記チャンネル形成部ＣＨＲでの第１厚さｔ１が、前記チャンネル形成部ＣＨＲを除いた透過領域と対応した領域での第２厚さｔ２より薄い、第１フォトレジストパターン１８１が形成される。
この時、前記第１マスク(図６Ｂの１９０)の遮断領域(図６ＢのＢＡ)に対応したフォトレジスト層(図６Ｂの１８０)は、全部除去され下部の金属物質層(図６Ｂの１３１)を露出させる。
前記露出された金属物質層(図６Ｂの１３１)とその下部の不純物非晶質シリコーン層(図６Ｂの１２９)及び純粋非晶質シリコーン層(図６Ｂの１２７)を順にエッチングすることによって、前記純粋非晶質シリコーン層１２７、不純物非晶質シリコーン層１２９、そして、金属物質層１３１は、対応した構造でパターニングされる。
図６Ｄに示したように、前記第１フォトレジストパターン１８１を第１厚さｔ１分だけ除去し、その下部層の金属物質層１３１を露出させて、この時、異方性の特性を有するドライエッチング工程が利用される。ここで、ドライエッチングによって前記第１フォトレジストパターン１８１も、その厚さが薄くなるが、前記ドライエッチングの完了後にも、所定の第３厚さｔ３を有して基板１１０上に残る。
露出された金属物質層(図６Ｃの１３１)とその下部の不純物非晶質シリコーンパターン(図６Ｃの１２９)を順にエッチングして除去することによって、スイッチング領域ＴｒＡにおいては、金属物質層が一部除去されることによって、相互に離間されたソース電極１４３及びドレイン電極１４６を形成すると同時に、前記相互に離間されたソース電極１４３及びドレイン電極１４６の下部に、相互に離間する不純物非晶質シリコーンのオーミックコンタクト層１３５ｂを形成して、前記ソース電極１４３及びドレイン電極１４６間に離間されたチャンネル領域ｃｈには、純粋非晶質シリコーンのアクティブ層１３５ａを露出させることによって、スイッチング領域ＴｒＡに薄膜トランジスタＴｒを形成する。
前述したソース電極１４３及びドレイン電極１４６とデータ配線１４０及びアクティブ層１３５ａとオーミックコンタクト層１３５ｂを含む半導体層１３５を形成する工程は、１回のマスク工程を行って形成する。
ところが、また他の方法によって、図面には示しているが、前記ゲート絶縁膜上に、純粋非晶質シリコーン及び不純物非晶質シリコーンを蒸着して、純粋非晶質シリコーン層及び不純物非晶質シリコーン層を形成する。
第１マスク工程を実施してスイッチング領域に、純粋非晶質シリコーンのアクティブ層と、その上部に、前記アクティブ層と同一形態の不純物非晶質シリコーンパターンを形成して、前記不純物非晶質シリコーンパターン上に、全面に金属物質層を形成する。
第２マスク工程を行い、前記金属物質層をパターニングすることによって、前記不純物非晶質シリコーン層と接触して、相互に離間するソース電極及びドレイン電極と、前記ソース電極に連結され下部のゲート配線と交差して画素領域を定義するデータ配線を形成する。前記ソース電極及びドレイン電極をマスクとして、前記ソース電極及びドレイン電極間に露出された前記不純物非晶質シリコーンパターンをエッチングして下部のアクティブ層を露出させ、相互に離隔する不純物非晶質シリコーンのオーミックコンタクト層を形成する。このことによって、第１マスク工程及び第２マスク工程によるソース電極及びドレイン電極を含む薄膜トランジスタとデータ配線を形成することもできる。この場合、前記データ配線の下部には、純粋非晶質シリコーンパターン及び不純物非晶質シリコーンパターンが形成されず、半導体層も、スイッチング領域にアイランド状に形成される。
図６Ｅに示したように、前記データ配線１４０とソース電極１４３及びドレイン電極１４６を含む薄膜トランジスタＴｒが完成された基板１１０上に残っている第１フォトレジストパターン(図６Ｄの１８１)をストリップして除去する。また、前記薄膜トランジスタＴｒ及びデータ配線１４０上に、全面に無機絶縁物質を蒸着したり、または、有機絶縁物質を利用して絶縁層１５３を形成する。
その後、前記絶縁層１５３上に、フォトレジスト物質を塗布してフォトレジスト層１８３を形成し、前記フォトレジスト層１８３上に、図６Ｂに示したように、光の遮断領域ＢＡと透過領域ＴＡ、半透過領域ＨＴＡを有する第２マスク１９３を位置させる。この時、前記フォトレジスト層１８３がネガティブタイプである場合、スイッチング領域ＴｒＡに対応して、前記ドレイン電極１４６の一部に対応して遮断領域ＢＡが位置し、前記ゲート配線１１５に対応して、半透過領域ＨＴＡが位置するようにして、図面には示してないが、前記ゲート配線１１５とデータ配線１４０の一端のゲートパッド電極(図示せず)及びデータパッド電極(図示せず)に対応しては、遮断領域ＢＡが位置するようにした後、露光を実施する。
図６Ｆに示したように、露光されたフォトレジスト層(図６Ｅの１８３)を現像すると、前記ドレイン電極１４６とゲートパッド電極(図示せず)及びデータパッド電極(図示せず)に対応しては、前記フォトレジスト層(図６Ｅの１８３)が除去され、下部の絶縁層１５３を露出させる。第１厚さｔｔ１と第２厚さｔｔ２を有する第２フォトレジストパターン１８５においては、前記第１ストレージ電極１２０での第２厚さｔｔ２は、他の位置での第１厚さｔｔ１より薄いことを特徴とする。
前記絶縁層１５３は、前記第２フォトレジストパターン１８５のオープン部によって露出された部分がエッチングされ、前記ドレイン電極１４６を一部露出させるドレインコンタクトホール１６０を有する保護層１５５としてパターニングされる。
この時、図面には示していないが、前記データ配線１４０及びゲート配線１５５の一端に位置したデータパッド部(図示せず)及びゲートパッド部(図示せず)においても、前記保護層１５５が除去されたり、または、前記保護層１５５とその下部のゲート絶縁膜１２５まで除去され、各々データパッド電極(図示せず)及びゲートパッド電極(図示せず)を露出させる第１パッドホール(図示せず)及び第２パッドホール(図示せず)を形成する。
図６Ｇに示したように、前記第２フォトレジストパターン１８５は、前記第１ストレージ電極１２０の上部の前記保護層１５５の一部を露出させるために、前記第２厚さｔｔ２分だけエッチングされる。
それから、前記第１ストレージ電極１２０の上部の前記保護層１５５は、前記第１ストレージ電極１２０と対応する位置での厚さを縮めるために、第２厚さｔｔｔ２になるように、エッチングされる。なお、他の部分の前記保護層１５５は、第１の厚さｔｔｔ１を有する。
この段階で、前記ドレインコンタクトホール１６０でのドレイン電極１４６領域は、エッチングストッパーの役割をする。従って、前記保護層１５５は、２つの相互に異なる厚さを有する。
前記保護層１５５は、第１厚さｔｔｔ１と、前記第１厚さより薄い第２厚さｔｔｔ２を有する。この時、前記第２厚さｔｔｔ２は、前記第１ストレージ電極１２０の上部に位置する。また、前記保護層１５５は、前記第１ストレージ電極１２０の上部で前記ゲート絶縁層１２５の一部を露出させるオープン部を有することもあって、図面には提示してないが、前記保護層１５５は、前記ゲートパッド及びデータパッドの一部を露出させるゲートパッドコンタクトホール及びデータパッドコンタクトホールを含むこともある。
その次に、前記第２フォトレジストパターン１８５は、基板から除去される。
図６Ｈに示したように、前記保護層１５５の上部にインジウム−スズ−オキサイド（ＩＴＯ）、または、インジウム−ジンク−オキサイド（ＩＺＯ）のような透明導電性物質を蒸着することによって、画素電極１６５と、前記画素電極１６５から延長された第２ストレージ電極１６６を形成する。
前記画素電極１６５は、前記ドレインコンタクトホール１６０を通じて前記ドレイン電極１４６に連結されて、前記第２ストレージ電極１６６は、前記第１ストレージ電極１２０を重なる。
前記第１ストレージ電極１２０と第２ストレージ電極１６６と、これらの間に誘電体として介されたゲート絶縁膜１２５及び保護層１５５は、ストレージキャパシターＣstを構成する。
前記ストレージキャパシターＣstに対応する前記保護層１５５の第２厚さｔｔｔ２は、前記第１厚さｔｔｔ１より薄い。
図面には提示してないが、この段階によって、前記ゲートパッドコンタクトホール及びデータパッドコンタクトホールを通じて前記ゲートパッド及びデータパッドに連結されるようにゲートパッド端子及びデータパッド端子が各々形成されることもある。
従って、本発明による液晶表示装置用アレイ基板は、他の領域でより一領域で薄い厚さの誘電体を有するストレージキャパシターを含む。これは、本発明によるストレージキャパシターのキャパシタンスが増加させる。
本発明によるストレージキャパシターの大きさは、従来のストレージキャパシターより小さいが、本発明のストレージキャパシターのキャパシタンスは、液晶表示装置の開口率の減少なしで増加される。結果的に、ゲート配線の幅が減少されても、液晶表示装置の開口率及び輝度が向上される。
従来による液晶表示装置の概略的な斜視図である。 従来による液晶表示装置用アレイ基板の概略的な平面図である。 図２のＩＩＩ−ＩＩＩ線に沿って切断された概略的な断面図である。 本発明による液晶表示装置用アレイ基板の概略的な平面図である。 図４のＶ−Ｖ線に沿って切断された概略的な断面図である。 本発明の一実施例による液晶表示装置用アレイ基板の製造工程を示しており、図４のＶ−Ｖ線に沿って切断された概略的な断面図である。 図６Ａに続く製造工程を示す断面図である。 図６Ｂに続く製造工程を示す断面図である。 図６Ｃに続く製造工程を示す断面図である。 図６Ｄに続く製造工程を示す断面図である。 図６Ｅに続く製造工程を示す断面図である。 図６Ｆに続く製造工程を示す断面図である。 図６Ｇに続く製造工程を示す断面図である。
符号の説明
１１０ 基板、１１５ ゲート配線、１１８ ゲート電極、１２０ 第１ストレージ電極、１２５ ゲート絶縁膜、１３５ 半導体層、１３５ａ アクティブ層、１３５ｂ オーミックコンタクト層、１４０ データ配線、１４３ ソース電極、１４６ ドレイン電極、１５５ 保護層、１６０ ドレインコンタクトホール、１６５ 画素電極、１６６ 第２ストレージ電極、Ｐ 画素領域。

Claims (20)

  1. 基板上に形成されたゲート配線及び第１ストレージ電極と、
    前記ゲート配線及び第１ストレージ電極上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上部に位置して、前記ゲート配線と交差して画素領域を定義するデータ配線と、
    前記データ配線上に位置する保護膜であって、前記第１ストレージ電極の上部における前記保護層と前記ゲート絶縁膜との第１厚さは、前記ゲート配線の上部における前記保護層と前記ゲート絶縁膜の第２厚さより、薄いことを特徴とする保護層と、
    前記保護層上に形成された画素電極と、
    前記第１ストレージ電極と重なり、前記画素電極から延長された第２ストレージ電極と
    を含むことを特徴とする液晶表示装置用アレイ基板。
  2. 前記第１ストレージ電極は、前記ゲート配線の一部を占めることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
  3. 前記ゲート配線に連結されたゲート電極と、前記ゲート電極の上部の半導体層と、前記データ配線に連結されたソース電極と、前記ソース電極から離隔されたドレイン電極とを含む薄膜トランジスタをさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
  4. 前記保護層は、前記ドレイン電極の一部を露出させるドレインコンタクトホールを有することを特徴とする請求項３に記載の液晶表示装置用アレイ基板。
  5. 前記画素電極は、前記ドレインコンタクトホールを通じて前記ドレイン電極に接続されることを特徴とする請求項４に記載の液晶表示装置用アレイ基板。
  6. 前記保護層は、第１領域で前記ゲート絶縁膜を露出させるオープン部を有することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
  7. 基板上に形成されたゲート配線と、
    前記ゲート配線と交差するデータ配線と、
    前記ゲート配線及びデータ配線に接続される薄膜トランジスタと、
    前記薄膜トランジスタに接続されて、重なる領域で、前記ゲート配線と重なる画素電極と、
    前記ゲート配線と画素電極間に位置して、前記重なる領域に対応する第１厚さは、前記重なる領域以外の領域に対応する第２厚さより薄い絶縁膜と
    を含むことを特徴とする液晶表示装置用アレイ基板。
  8. 前記重なる領域において、前記ゲート配線、前記絶縁膜、および、前記画素電極は、ストレージキャパシターを形成することを特徴とする請求項７に記載の液晶表示装置用アレイ基板。
  9. 前記ストレージキャパシターは、前記ゲート配線の領域を占める第１ストレージ電極と、前記画素電極から延長された第２ストレージ電極を含むことを特徴とする請求項８に記載の液晶表示装置用アレイ基板。
  10. 前記薄膜トランジスタは、前記ゲート配線に連結されるゲート電極と、前記ゲート電極の上部の半導体層と、前記データ配線に連結されるソース電極と、前記ソース電極から離間されたドレイン電極とを含むことを特徴とする請求項７に記載の液晶表示装置用アレイ基板。
  11. 前記絶縁膜は、
    前記ゲート配線とデータ配線間に位置するゲート絶縁膜と、
    前記薄膜トランジスタと画素電極間に位置する保護層と
    を含むことを特徴とする請求項１０に記載の液晶表示装置用アレイ基板。
  12. 前記保護層は、前記ドレイン電極の一部を露出させるドレインコンタクトホールを有することを特徴とする請求項１１に記載の液晶表示装置用アレイ基板。
  13. 前記画素電極は、前記ドレインコンタクトホールを通じて前記ドレイン電極に接続されることを特徴とする請求項１２に記載の液晶表示装置用アレイ基板。
  14. 基板上にゲート配線及び第１ストレージ電極を形成する工程と、
    前記ゲート配線及び第１ストレージ電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上部に、前記ゲート配線と交差して画素領域を定義するデータ配線を形成する工程と、
    前記ゲート配線及びデータ配線に接続される薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタ上に位置する保護膜を形成する工程であって、前記第１ストレージ電極に対応する前記保護層と前記ゲート絶縁膜との第１厚さが、前記ゲート配線に対応する前記保護層と前記ゲート絶縁膜との第２厚さより薄い保護層を形成する工程と、
    前記保護層上に、画素電極と、前記画素電極から延長されて、前記第１ストレージ電極と重なる第２ストレージ電極とを形成する工程と
    を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。
  15. 前記保護層を形成する工程は、
    前記データ配線上に、絶縁膜を形成する工程と、
    前記絶縁層上に、フォトレジスト層を形成する工程と、
    透過部、遮断部及び前記第１ストレージ電極に対応する部分透過部を有するマスクを通過して、光に前記フォトレジスト層を露光する工程と、
    第１厚さと、前記第１厚さより薄くて、前記第１ストレージ電極に対応する第２厚さを有するフォトレジスト層を形成するために、前記露光されたフォトレジスト層を現像する工程と
    を含むことを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。
  16. 前記第２厚さ分だけ、前記フォトレジスト層を除去することによって、前記第１ストレージ電極に対応する絶縁層部分を露出させるために、前記フォトレジスト層をエッチングする工程と、
    前記第１ストレージに対応する第１厚さと、前記ゲート配線に対応して、前記第１厚さより薄い第２厚さを有するように前記絶縁層をエッチングする工程と、
    前記フォトレジスト層を除去する工程と
    を含むことを特徴とする請求項１５に記載の液晶表示装置用アレイ基板の製造方法 。
  17. 前記薄膜トランジスタを形成する工程は、
    前記ゲート配線に接続されるゲート電極を形成する工程と、
    前記ゲート電極の上部に位置する半導体層を形成する工程と、
    前記データ配線に連結されるソース電極と、前記ソース電極から離隔されたドレイン電極を形成する工程と
    を含むことを特徴とする請求項１４に記載の液晶表示装置用アレイ基板の製造方法。
  18. 前記保護層を形成する工程は、
    前記ドレイン電極の一部を露出するドレインコンタクトホールを形成する工程を含むことを特徴とする請求項１６に記載の液晶表示装置用アレイ基板の製造方法。
  19. 前記画素電極を形成する工程は、
    前記ドレインコンタクトホールを通じて前記ドレイン電極に画素電極を接続する段階を含むことを特徴とする請求項１８に記載の液晶表示装置用アレイ基板の製造方法。
  20. 前記部分透過領域は、前記保護層の前記ドレインコンタクトホールに対応することを特徴とする請求項１８に記載の液晶表示装置用アレイ基板の製造方法。
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