JP4799491B2 - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法 Download PDFInfo
- Publication number
- JP4799491B2 JP4799491B2 JP2007172210A JP2007172210A JP4799491B2 JP 4799491 B2 JP4799491 B2 JP 4799491B2 JP 2007172210 A JP2007172210 A JP 2007172210A JP 2007172210 A JP2007172210 A JP 2007172210A JP 4799491 B2 JP4799491 B2 JP 4799491B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- data
- semiconductor layer
- data line
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010410 layer Substances 0.000 claims description 71
- 239000004065 semiconductor Substances 0.000 claims description 59
- 239000010408 film Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 26
- 230000001681 protective effect Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000010949 copper Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- WGCXSIWGFOQDEG-UHFFFAOYSA-N [Zn].[Sn].[In] Chemical compound [Zn].[Sn].[In] WGCXSIWGFOQDEG-UHFFFAOYSA-N 0.000 description 1
- -1 acrylic organic compound Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、液晶表示装置及びその製造方法に係り、特に、データラインの下部に配置される半導体層の線幅を減らすことによって開口率を向上させることができる液晶表示装置及びその製造方法に関する。
近年、液晶表示装置は、消費電力が低く且つ携帯性に優れた技術集約的で且つ高付加価値の次世代尖端ディスプレイ（Ｄｉｓｐｌａｙ）素子として脚光を浴びている。
一般に、液晶表示装置は、大きく、薄膜トランジスタアレイ基板と、カラーフィルタアレイ基板と、これらの両基板間に形成された液晶層とで構成される。
薄膜トランジスタアレイ基板は、基板上に縦横に配列されて複数個の画素領域を定義する複数本のゲートライン及びデータラインと、ゲートラインとデータラインとの交差領域に形成されたスイッチング素子の薄膜トランジスタと、画素領域上に形成された画素電極とで構成される。
カラーフィルタアレイ基板は、色を具現するカラーフィルタと、カラーフィルタ間の区分及び外部光の反射防止のためのブラックマトリクスとで構成される。
このような液晶表示装置の薄膜トランジスタアレイ基板は、半導体工程とともに多数のマスク工程を必要とするため、製造工程が複雑となり、液晶表示装置の製造コストが上昇するという問題があった。
そこで、最近では、マスク工程を減少させるために、半導体層と、データライン及びソース／ドレイン電極を含むソース／ドレインパターンとを一つのマスク工程で形成する製造方法が提案された。この場合、ソース／ドレインパターンは、半導体層と同一パターンのための第１エッチング工程と、ソース／ドレイン電極分離のための第２エッチング工程とで形成される。
ここで、半導体層は１回のエッチング工程で形成されるのに対し、その上に形成されるデータラインは２回のエッチング工程を必要とするから、データラインの線幅がその下部に配置される半導体層の線幅よりも小さく形成される。
これにより、半導体層はデータラインの両側部から画素領域側へ突出した構造を持つ。ところが、画素領域に形成された画素電極は、寄生キャパシタンスの影響を減らすためにデータライン及び半導体層と隔たって形成されなければならず、半導体層がデータラインから突出した分だけ画素電極の面積が減少するという問題点があった。
本発明は上記の従来の問題点を解決するためのもので、その目的は、開口率を向上させることができる液晶表示装置及びその製造方法を提供することにある。
上記目的を達成するための本発明に係る液晶表示装置は、基板上に画素領域を定義する複数本のゲートライン及びデータラインと、前記ゲートラインとデータラインとの交差領域に形成され、前記対応するデータラインと電気的に結合する半導体層を含む薄膜トランジスタと、前記画素領域に形成されて前記薄膜トランジスタのドレイン電極に接続された画素電極とを備え、前記隣接した画素電極間の領域内に位置する前記データラインは、前記半導体層上に形成され、前記隣接した画素電極間の領域内に位置する前記データライン及び半導体層の線幅は同一であることを特徴とする。
上記目的を達成するための本発明に係る液晶表示装置の製造方法は、基板上にゲートライン及びゲート電極を含むゲートパターンを形成する段階と、前記ゲートパターンの形成された基板上にゲート絶縁膜及び半導体層を形成し、この半導体層上にデータライン及びソース／ドレイン電極を含むソース／ドレインパターンを形成する段階と、前記ソース／ドレインパターンの形成された基板上に保護膜を形成し、前記データラインの両側に突出している半導体層を除去する段階と、前記保護膜上に、前記ドレイン電極と接続された画素電極を形成する段階とを含むことを特徴とする。
本発明による液晶表示装置及びその製造方法は、データラインの下部に重畳された半導体層の線幅を減少させ、半導体層の線幅が減少する分だけ画素電極の面積を増加させうるため、液晶表示装置の開口率を向上させることが可能になる。
以下、添付の図面を参照しつつ、本発明の好適な実施例について詳細に説明する。
図１は、本発明の実施例による液晶表示装置を示す平面図であり、図２は、図１の線Ｉ−Ｉ’、線II−II’、線III−III’、線IV−IV’、及び線Ｖ−Ｖ’に沿った液晶表示装置の断面図である。
図１及び図２に示すように、基板１００上に画素領域を定義する複数本のゲートライン１１４及びデータライン１１２と、ゲートライン１１４とデータライン１１２との交差領域に形成された薄膜トランジスタＴＦＴと、上記画素領域に形成されて薄膜トランジスタＴＦＴと第１コンタクトホール１２２ａを通じて接続された画素電極１２４と、ゲートライン１１４に接続されるゲートパッド８０と、データライン１１２に接続されるデータパッド９０と、データライン１１２及びその周辺を露出するように形成されたラインホール１３０と、露出されたデータライン１１２を覆うように形成されたデータ保護パターン１１３と、を備えて構成される。
薄膜トランジスタＴＦＴは、ゲートライン１１４から分岐するゲート電極１１８と、ゲート電極１１８を含む全面に形成されたゲート絶縁膜１０２と、ゲート電極１１８上部のゲート絶縁膜１０２上に形成された半導体層１２０と、データライン１１２から分岐して半導体層１２０の両端にそれぞれ形成されるソース／ドレイン電極１１６ａ／１１６ｂと、で構成される。
このデータライン１１２の線幅は、その下部に配置される半導体層１２０の線幅と等しいか、または小さく形成される。
半導体層１２０は、活性層１２０ａ及びオーミックコンタクト層１２０ｂとで形成される。このような半導体層１２０は、ゲート電極１１８とゲート絶縁膜１０２を介在して重畳形成されると同時に、データライン１１２及びデータ下部パッド９０ａの下部にも形成される。特に、隣接する画素電極１２４間のデータライン１１２の下部に形成される半導体層１２０は、データライン１１２の線幅と同じ線幅を持つように形成される。そして、ゲートライン１１４及びデータライン１１２の交差部に位置する半導体層１２０とデータ下部パッド９０ａの下部に位置する半導体層１２０は、データライン１１２の線幅と等しいか、または大きく形成される。
ゲートパッド８０は、ゲートライン１１４から延在するゲート下部パッド８０ａと、ゲート下部パッド８０ａと第２コンタクトホール１２２ｂを介して電気的に接続されるゲート上部パッド８０ｂとを含む。
データパッド９０は、データライン１１２から延在するデータ下部パッド９０ａと、データ下部パッド９０ａと第３コンタクトホール１２２ｃを介して電気的に接続されるデータ上部パッド９０ｂとを含む。
ソース／ドレイン電極１１６ａ／１１６ｂ、データライン１１２及びデータ下部パッド９０ａを含むソース／ドレインパターン上に、ドレイン電極１１６ｂ、データ下部パッド９０ａ及びデータライン１１２を露出するようにして保護膜１０４が形成される。
また、ゲート上部パッド８０ｂ及びデータ上部パッド９０ｂは、画素電極１２４と同一層に同一材質で形成される。
データ保護パターン１１３は、ラインホール１３０によって露出されたデータライン１１２の上部面と側面を覆うように形成されるとともに、そのデータライン１１２の下部に位置する半導体層１２０の側面を覆うように形成される。このようなデータ保護パターン１１３は、画素電極１２４と同一材質でラインホール１３０内に形成される。
ラインホール１３０は、データライン１１２及びそのデータライン１１２の周辺上の保護膜１０４及びゲート絶縁膜１０２を除去してデータライン１１２を露出させるとともに、基板１００の上部面を露出させる。
それ以外にも、ラインホール１３０は、図３のように形成しても良い。図３に示すラインホール１３０は、データライン１１２及び該データライン１１２の周辺上の保護膜１０４を除去してデータライン１１２を露出させるとともに、ゲート絶縁膜１０２の上部面を露出させるように形成される。
図４Ａ及び図４Ｈは、図２に示す液晶表示装置の製造方法を示す工程断面図である。
まず、図４Ａに示すように、具体的に、基板１００上にスパッタリング方法のような蒸着工程によってゲート金属層が形成される。このゲート金属層がフォトリソグラフィ工程とエッチングこ工程でパターニングされることによって、基板１００上にゲートライン１１４、ゲート電極１１８及びゲート下部パッド８０ａを含むゲートパターンが形成される。
次いで、図４Ｂに示すように、上記ゲートパターンの形成された基板１００上に、ゲート絶縁膜１０２、活性層１２０ａ及びオーミックコンタクト層１２０ｂで構成された半導体層１２０、ソース／ドレイン金属層１１６が順次形成される。
ゲート絶縁膜１０２の材料には、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が用いられる。
ソース／ドレイン金属層１１６は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン合金、銅（Ｃｕ）、アルミニウム（Ａｌ）またはアルミニウムネオジウム（ＡｌＮｄ）からなる単層構造またはこれらが積層された多層構造などに形成される。
ソース／ドレイン金属層１１６上にフォトレジストが形成され、その上に第２マスクとして回折マスクやハーフトーンマスク（ｈａｌｆ−ｔｏｎｅ ｍａｓｋ）が整列される。第２マスクは、入射光を遮断する光遮断部、入射光の一部を透過させる反透過部または回折部、入射光の大部分を透過させる透過部を含む。
したがって、上記第２マスクを用いてフォトレジストを露光及び現像し、データ下部パッド９０ａ、ソース／ドレイン電極１１６ａ／１１６ｂ、データライン１１２を含むソース／ドレインパターンの形成される部分の上側に、厚さの異なる第１フォトレジストパターン２００を形成する。
具体的に、第１フォトレジストパターン２００は、ソース／ドレイン電極が分離されるべき領域において相対的に低く薄い厚さを持つ。
図４Ｃに示すように、第１フォトレジストパターン２００をマスクとした湿式エッチング工程によってソース／ドレインパターンの形成される部分を除く領域のソース／ドレイン金属層１１６を除去する。次いで、第１フォトレジストパターン２００をマスクとした乾式エッチング工程によって半導体パターンの形成される部分を除く領域の半導体層１２０を除去する。
続いて、図４Ｄに示すように、アッシング工程によって第１フォトレジストパターン２００の厚さを減少させることによって、ソース／ドレイン電極１１６ａ／１１６ｂが分離される領域上のフォトレジストパターン２００は除去される。
具体的に、第１フォトレジストパターン２００は、ソース／ドレイン電極１１６ａ，１１６ｂが分離される領域で相対的に低く薄い厚さを持っていた部分が除去されている。
図４Ｅに示すように、第１フォトレジストパターン２００をマスクとしてソース／ドレインパターンを湿式エッチングしてソース／ドレイン電極１１６ａ／１１６ｂを分離し、次いで乾式エッチングによって露出されたオーミックコンタクト層１２０ｂを除去する。
ここで、ソース／ドレイン電極パターンは２回の湿式エッチングで形成されるため、データライン１１２及びソース／ドレイン電極１１６ａ／１１６ｂの幅が、その下部に配置される半導体層１２０の幅よりも小さく形成されることがわかる。
例えば、データライン１１２をモリブデン（Ｍｏ）のような乾式エッチングされる金属で形成する場合、データライン１１２の下部に位置する半導体層１２０は、データライン１１２の両側部から略１〜３μｍ突出するが、データライン１１２を銅（Ｃｕ）などのような湿式エッチングされる金属で形成すると、データライン１１２の下部に位置する半導体層１２０はデータライン１１２の両側部で略３〜５μｍ突出する。このように、湿式エッチングされる銅で形成されるデータライン１１２の線幅と半導体層１２０の線幅との差分は、乾式エッチングされる金属で形成されるデータライン１１２の線幅と半導体層１２０の線幅との差分よりも大きくなる。
続いて、図４Ｆに示すように、ゲート下部パッド８０ａ及びソース／ドレインパターンを含む基板全面に保護膜１０４を形成する。
保護膜１０４の材料には、ゲート絶縁膜１０２と同様な無機絶縁物質や誘電定数の小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどの有機絶縁物質が用いられる。
続いて、保護膜１０４上にフォトレジストを形成し、その上に第３マスクを用いて当該フォトレジストを露光及び現像し、ゲート下部パッド８０ａ、ドレイン電極１１６ｂ、データライン１１２及びデータ下部パッド９０ａ上の保護膜１０４の一部領域を露出する第２フォトレジストパターン３００を形成する。
図４Ｇに示すように、第２フォトレジストパターン３００をマスクとしたエッチング工程によって第１乃至第３コンタクトホール１２２ａ，１２２ｂ，１２２ｃ及びラインホール１３０が形成される。ここで、第１コンタクトホール１２２ａは、保護膜１０４を貫通してドレイン電極１１６ｂを露出させ、第２コンタクトホール１２２ｂは保護膜１０４及びゲート絶縁膜１０２を貫通してゲート下部パッド８０ａを露出させ、第３コンタクトホール１２２ｃは保護膜１０４を貫通してデータ下部パッド９０ａを露出させ、ラインホール１３０は、保護膜１０４及びゲート絶縁膜１０２を貫通してデータライン１１２の上部面及び側面、その下部に位置する半導体層１２０の側面、及び基板１００の上部面を露出させる。
このようなラインホール１３０の形成時に、第２フォトレジストパターン３００によって露出された保護膜１０４及びデータライン１１２の両側部に突出した半導体層１２０が除去されて、隣接する画素電極１２４間に位置するデータライン１１２の下部に位置する半導体層１２０は、データライン１１２と同一線幅を有することになる。また、データライン１１２とゲートライン１１４との交差部では保護膜１０４が残存してデータライン１１２の下部の半導体層１２０とゲート絶縁膜１０２がエッチングされるのを防止する。
一方、図３に示すラインホール１３０を形成するためには、スリットマスクやハーフトーンマスクを使用する。ここで、スリットマスクを使用する場合を例に挙げて説明する。スリットマスクの透過部は、第１乃至第３コンタクトホール１２２ａ，１２２ｂ，１２２ｃの形成される領域と対応して形成され、スリットマスクのスリット部は、ラインホール１３０の形成される領域と対応して形成され、スリットマスクの遮断部は、保護膜１０４の形成される領域と対応して形成される。このようなスリットマスクを用いた露光及び現像工程によって形成されたフォトレジストパターンを用いたエッチング工程によって第１乃至第３コンタクトホール１２２ａ，１２２ｂ，１２２ｃが形成されるとともに、保護膜１０４を貫通するラインホール１３０が形成される。このラインホール１３０の形成時に、データライン１１２の両側部に突出した半導体層１２０が除去され、データライン１１２の下部に位置する半導体層１２０はデータライン１１２と同一線幅を有するようになる。
続いて、図４Ｈに示すように、第１乃至第３コンタクトホール１２２ａ／１２２ｂ／１２２ｃ及びラインホール１３０を備え、データライン１１２を露出する保護膜１０４上に透明導電物質を蒸着する。
この透明導電物質には、インジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ亜鉛酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）などが用いられる。
続いて、第４マスク（図示せず）工程を用いるフォトリソグラフィ工程とエッチング工程によって画素電極１２４、データ保護パターン１１３、データ上部パッド９０ｂ、ゲート上部パッド８０ｂを含む透明導電パターンが形成される。
データ保護パターン１１３はラインホール１３０において露出されたデータライン１１２の上部面及び側面と半導体層１２０の側面とを覆うように形成される。そして、データ保護パターン１１３は、ゲートライン１１４とデータライン１１２との交差部で保護膜１０４を介在してデータライン１１２と重畳形成される。
このとき、データ保護パターン１１３は、ラインホール１３０によって露出されたデータライン１１２及び半導体層１２０が画素電極１２４の形成時に使用されるエッチング液によってエッチングされるのを防止する機能を担う。
一方、以上説明した本発明は、上述した実施例及び添付図面に限定されることはなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を持つ者にとっては明白である。
Claims (11)
- 基板上に画素領域を定義する複数本のゲートライン及びデータラインと、
前記ゲートラインとデータラインとの交差領域に形成され、前記対応するデータラインと電気的に結合する半導体層を含む薄膜トランジスタと、
前記ゲートライン、データライン及び薄膜トランジスタを覆うように形成される保護膜と、
前記画素領域に形成されて前記薄膜トランジスタに接続された画素電極と、
隣接した前記画素電極間の領域内に位置する前記データライン及び前記半導体層のそれぞれの側面と上面部を覆うように形成され、前記ゲートラインとデータラインとの交差部では前記保護膜を介在して前記データラインと重畳形成されるデータ保護パターンとを備え、
隣接した前記画素電極間の領域内に位置する前記データラインは、前記半導体層上に形成され、隣接した前記画素電極間の領域内に位置する前記データライン及び半導体層の線幅は同一であることを特徴とする液晶表示装置。
- 前記データ保護パターンは、前記半導体層のエッジと隣接したゲート絶縁膜の上部面を一部覆うように形成されることを特徴とする請求項１に記載の液晶表示装置。
- 前記データ保護パターンは、前記画素電極と同一物質で形成されることを特徴とする請求項２に記載の液晶表示装置。
- 前記保護膜は、隣接した前記画素電極間の前記データラインを露出させるラインホールを含むことを特徴とする請求項２に記載の液晶表示装置。
- 前記データ保護パターンは、前記ラインホール内に形成されていることを特徴とする請求項４に記載の液晶表示装置。
- 前記ゲートラインとデータラインとの交差部では、半導体層の線幅が前記データラインの線幅よりも約１〜３μｍ大きく形成されており、
前記データラインと連結されたデータパッド下部電極に位置する半導体層の線幅は、該データパッド下部電極の線幅よりも約１〜３μｍ大きく形成されていることを特徴とする請求項１に記載の液晶表示装置。
- 基板上にゲートライン及びゲート電極を含むゲートパターンを形成する段階と、
前記ゲートパターンの形成された基板上にゲート絶縁膜及び半導体層を形成し、該半導体層上にデータライン及びソース／ドレイン電極を含むソース／ドレインパターンを形成する段階と、
前記ソース／ドレインパターンの形成された基板上に保護膜を形成し、前記データラインの両側に突出している半導体層を除去する段階と、
前記ゲートラインとデータラインとの交差部では前記保護膜を介在して前記データラインと重畳形成されたデータ保護パターン及び前記保護膜上に、前記ドレイン電極と接続された画素電極を形成する段階と、を含み、
前記データライン両側に突出している半導体層を除去する段階は、
前記保護膜上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして前記保護膜及びゲート絶縁膜のうちの少なくともいずれか一つと、前記データラインの両側に突出している半導体層とをエッチングし、前記データライン及びその下部に位置する半導体層を露出させるラインホールを形成する段階とを含み、
前記データ保護パターンは、前記ラインホールによって露出された前記データライン及び半導体層を覆うように形成されることを特徴とする液晶表示装置の製造方法。
- 前記データ保護パターンは、前記画素電極と同一物質で形成されることを特徴とする請求項７に記載の液晶表示装置の製造方法。
- 前記半導体層は、前記隣接する画素電極間において前記データラインと同じ線幅を有することを特徴とする請求項７に記載の液晶表示装置の製造方法。
- 前記データ保護パターンは、前記ラインホール内に形成されることを特徴とする請求項７に記載の液晶表示装置の製造方法。
- 前記ゲートラインとデータラインとの交差部では、半導体層の線幅が前記データラインの線幅よりも約１〜３μｍ大きく形成され、
前記データラインと連結されたデータパッド下部電極に位置する半導体層の線幅は、該データパッド下部電極の線幅よりも約１〜３μｍ大きく形成されることを特徴とする請求項７に記載の液晶表示装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0128468 | 2006-12-15 | ||
| KR1020060128468A KR101319301B1 (ko) | 2006-12-15 | 2006-12-15 | 액정표시장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008152231A JP2008152231A (ja) | 2008-07-03 |
| JP4799491B2 true JP4799491B2 (ja) | 2011-10-26 |
Family
ID=39526680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007172210A Active JP4799491B2 (ja) | 2006-12-15 | 2007-06-29 | 液晶表示装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8018564B2 (ja) |
| JP (1) | JP4799491B2 (ja) |
| KR (1) | KR101319301B1 (ja) |
| CN (1) | CN101206361B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101569766B1 (ko) | 2009-01-29 | 2015-11-17 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP5596330B2 (ja) * | 2009-11-16 | 2014-09-24 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置及びその製造方法 |
| CN103117284A (zh) | 2013-02-01 | 2013-05-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| KR102080065B1 (ko) * | 2013-04-30 | 2020-04-07 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| CN103337477B (zh) * | 2013-05-27 | 2015-06-03 | 北京京东方光电科技有限公司 | 阵列基板的制备方法及阵列基板和显示装置 |
| KR102156762B1 (ko) * | 2013-07-31 | 2020-09-16 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
| KR102054671B1 (ko) | 2013-09-27 | 2019-12-11 | 엘지디스플레이 주식회사 | 디스플레이 장치 및 그 제조방법 |
| JP5908036B2 (ja) * | 2014-08-07 | 2016-04-26 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置 |
| JP2018025671A (ja) * | 2016-08-10 | 2018-02-15 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN108873526B (zh) * | 2018-07-19 | 2021-10-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994721A (en) * | 1995-06-06 | 1999-11-30 | Ois Optical Imaging Systems, Inc. | High aperture LCD with insulating color filters overlapping bus lines on active substrate |
| JP2985124B2 (ja) * | 1997-06-12 | 1999-11-29 | 株式会社日立製作所 | 液晶表示装置 |
| TW413844B (en) * | 1998-11-26 | 2000-12-01 | Samsung Electronics Co Ltd | Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films |
| US6380559B1 (en) * | 1999-06-03 | 2002-04-30 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for a liquid crystal display |
| KR100675088B1 (ko) * | 2000-02-16 | 2007-01-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 및 액정 표시장치 제조방법 |
| JP2001257350A (ja) * | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4414568B2 (ja) | 2000-07-24 | 2010-02-10 | 三菱電機株式会社 | 液晶表示装置のｔｆｔアレイ基板製造方法 |
| KR100980008B1 (ko) * | 2002-01-02 | 2010-09-03 | 삼성전자주식회사 | 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그제조 방법 |
| KR100905472B1 (ko) * | 2002-12-17 | 2009-07-02 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치 |
| TWI221942B (en) * | 2003-08-21 | 2004-10-11 | Toppoly Optoelectronics Corp | Liquid crystal display device |
| KR101107981B1 (ko) * | 2004-09-03 | 2012-01-25 | 삼성전자주식회사 | 표시 장치용 기판, 액정 표시 장치 및 그 제조방법 |
| KR20060042303A (ko) * | 2004-11-09 | 2006-05-12 | 삼성전자주식회사 | 가요성 액정 표시 장치의 제조 방법 |
-
2006
- 2006-12-15 KR KR1020060128468A patent/KR101319301B1/ko active IP Right Grant
-
2007
- 2007-06-22 US US11/821,162 patent/US8018564B2/en active Active
- 2007-06-29 JP JP2007172210A patent/JP4799491B2/ja active Active
- 2007-06-29 CN CN2007101260148A patent/CN101206361B/zh active Active
-
2011
- 2011-08-16 US US13/210,772 patent/US8237903B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8018564B2 (en) | 2011-09-13 |
| KR101319301B1 (ko) | 2013-10-16 |
| CN101206361B (zh) | 2011-06-15 |
| US20110300655A1 (en) | 2011-12-08 |
| KR20080055314A (ko) | 2008-06-19 |
| CN101206361A (zh) | 2008-06-25 |
| US20080143909A1 (en) | 2008-06-19 |
| US8237903B2 (en) | 2012-08-07 |
| JP2008152231A (ja) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4799491B2 (ja) | 液晶表示装置及びその製造方法 | |
| KR100476366B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| JP4537946B2 (ja) | 液晶表示装置及びその製造方法 | |
| KR100499371B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| KR101086478B1 (ko) | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP4173851B2 (ja) | 表示素子用の薄膜トランジスタ基板及び製造方法 | |
| JP4408271B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP4754877B2 (ja) | 液晶表示装置およびその製造方法 | |
| JP4107662B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JP4117281B2 (ja) | 表示素子用薄膜トランジスタ基板及びその製造方法 | |
| US20060138426A1 (en) | Liquid crystal display device and fabricating method thereof | |
| US8368074B2 (en) | Display substrate | |
| JP2004163933A (ja) | 液晶表示装置用アレイ基板及びその製造方法 | |
| JP2007108746A (ja) | 薄膜トランジスタ表示板の製造方法 | |
| KR100558714B1 (ko) | 액정표시패널 및 그 제조 방법 | |
| US8153463B2 (en) | Method of manufacturing thin film transistor substrate | |
| KR101061844B1 (ko) | 박막 표시판의 제조 방법 | |
| KR101228538B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| JP5329019B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| KR101369758B1 (ko) | 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 | |
| KR100531486B1 (ko) | 박막트랜지스터 어레이 기판의 제조방법용 마스크 | |
| KR100655276B1 (ko) | 박막트랜지스터 액정표시장치 및 그 제조 방법 | |
| KR100558713B1 (ko) | 수평 전계 인가형 액정 표시 패널 및 그 제조 방법 | |
| KR100637061B1 (ko) | 수평 전계 인가형 액정 표시 패널 및 그 제조 방법 | |
| KR101267064B1 (ko) | 박막 트랜지스터 어레이 기판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101213 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110314 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110317 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110711 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4799491 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |