JP2008504677A5

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Publication number: JP2008504677A5
Application number: JP2007518034A
Authority: JP
Filing date: 2005-04-07
Publication date: 2008-05-08

Claims

半導体デバイスであって、
歪み誘発層の上の歪み半導体層を含む基板であって、前記歪み誘発層がシリコンよりも大きい格子定数を有し、前記歪み半導体層において二軸性歪みを生成する、基板と、
前記歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む少なくとも１つのゲート領域であって、前記デバイス・チャネル部分が前記少なくとも１つのゲート導体に隣接したソース領域およびドレイン領域を分離する、ゲート領域と、
少なくとも１つの一軸性歪み誘発手段であって、前記少なくとも１つのゲート領域に隣接すると共に前記少なくとも１つのゲート領域の上に位置する歪み誘発ライナ、前記少なくとも１つのゲート領域に隣接して配置された歪み誘発ウェル、または、前記歪み誘発ライナ及び前記歪み誘発ウェルの組み合わせ、から選択される一軸性歪み誘発手段とを含み、
前記一軸性歪み誘発手段の各々が前記少なくとも１つのゲート領域の下にある前記歪み半導体層のデバイス・チャネル部分に対して一軸性歪みを生成する、
半導体デバイス。
前記歪み誘発ライナが存在し、前記ライナが、酸化物、ドーピングした酸化物、窒化物、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＺｒＯ₂、ＨｆＳｉＯ、またはそれらの組み合わせを含む、請求項１に記載の半導体デバイス。
前記歪み誘発層が、原子重量パーセントで５％から５０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含み、前記歪み半導体層において引張り力の下で前記二軸性歪みを生成し、前記歪み誘発ライナが引張り力の下にあり、前記歪み誘発ライナが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に引張り力のもとで前記一軸性歪みを与える、請求項２に記載の半導体デバイス。
前記歪み誘発層が炭素をドーピングしたシリコンを含み、前記炭素が原子重量パーセントで１％から６％までの範囲の濃度で存在し、前記歪み半導体層において圧縮力の下で前記二軸性歪みを生成し、前記歪み誘発ライナが圧縮力の下にあり、前記歪み誘発ライナが前記歪み誘発層と共に前記デバイス・チャネルに平行な方向に圧縮力のもとで前記一軸性歪みを与える、請求項２に記載の半導体デバイス。
本質的に引張り性の歪み誘電材料を含む分離領域を更に含み、前記本質的に引張り性の歪み誘電材料が前記歪み半導体層において引張り力の下で前記二軸性歪みを増大させる、請求項３に記載の半導体デバイス。
本質的に圧縮性の歪み誘電材料を含む分離領域を更に含み、前記本質的に圧縮性の歪み誘電材料が前記歪み半導体層において圧縮力の下で前記二軸性歪みを増大させる、請求項４に記載の半導体デバイス。
前記歪み誘発ウェルが存在する、請求項１に記載の半導体デバイス。
前記歪み誘発ライナおよび前記歪み誘発ウェルが双方とも存在する、請求項１に記載の半導体デバイス。
半導体デバイスであって、
圧縮歪み半導体表面および引張り歪み半導体表面を含む基板であって、前記圧縮歪み半導体表面および引張り歪み半導体表面が、二軸性の歪みがかかっており、シリコンよりも大きい格子定数を有する歪み誘発層の上に配置されている、基板と、
前記基板の前記圧縮歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性圧縮歪み半導体層の上の少なくとも１つのゲート領域と、
前記基板の前記引張り歪み半導体層のデバイス・チャネル部分の上のゲート導体を含む、前記引張り歪み半導体層の上の少なくとも１つのゲート領域と、
少なくとも１つの圧縮歪み誘発手段であって、前記圧縮歪み半導体表面に配置された前記少なくとも１つのゲート領域に隣接すると共に前記少なくとも１つのゲート領域の上に位置する圧縮歪み誘発ライナ、前記圧縮歪み半導体ウエハの上の前記少なくとも１つのゲート領域に隣接して配置された圧縮歪み誘発ウェル、または、前記圧縮歪み誘発ライナ及び前記圧縮歪み誘発ウェルの組み合わせ、から選択される圧縮歪み誘発手段とを含み、
前記圧縮歪み誘発手段の各々が前記圧縮歪み半導体表面の前記デバイス・チャネル部分に平行な方向に前記圧縮歪み半導体層において圧縮一軸性歪みを生成し、
前記圧縮歪み誘発層が存在する場合、前記引張り歪み半導体層上に配置された前記少なくとも１つのゲート領域の上に引張り歪み誘発ライナが存在するという条件で、前記引張り歪み誘発ライナが前記引張り歪み半導体層の前記デバイス・チャネル部分に平行な方向に前記引張り歪み半導体層において引張り一軸性歪みを生成し、前記圧縮歪み誘発ウェルが存在する場合、前記引張り歪み半導体層上の前記少なくとも１つのゲート領域に隣接して引張り歪み誘発ウェルが存在するという条件で、前記引張り歪み誘発ウェルが前記引張り歪み半導体層の引張り一軸性歪みを生成し、前記引張り一軸性歪みが前記引張り歪み半導体層の前記デバイス・チャネル部分に平行な方向である、前記デバイス・チャネル部分に平行な方向に前記引張り歪み半導体層において引張り一軸性歪みを生成する、半導体デバイス。
本質的に圧縮性の歪み誘電材料を含む、前記圧縮歪み半導体表面に当接する分離領域であって、前記圧縮歪み半導体表面において圧縮歪みを二軸的に増大させる、前記圧縮歪み半導体表面に当接する分離領域と、
本質的に圧縮性の歪み誘電材料を含む、前記二軸性引張り歪み半導体表面に当接する分離領域であって、二軸性歪みを圧縮力の下で増大させる、前記二軸性引張り歪み半導体表面に当接する分離領域と、
を更に含む、請求項９に記載の半導体デバイス。
前記圧縮歪み誘発ウェルが存在し、前記ウェルがＳｉＧｅを含み、前記引張り歪み誘発ウェルが炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含む、請求項９に記載の半導体デバイス。
本質的に引張り性の歪み誘電材料を含む、前記圧縮歪み半導体表面に当接する分離領域であって、引張り二軸性歪みを引張り力の下で増大させる、前記圧縮歪み半導体表面に当接する分離領域と、
本質的に圧縮性の歪み誘電材料を含む、前記引張り歪み半導体表面に当接する分離領域であって、二軸性歪みを引張り力の下で増大させる、前記引張り歪み半導体表面に当接する分離領域と、
を更に含む、請求項１１に記載の半導体デバイス。
前記歪み誘発ウェルが存在し、前記歪み誘発ウェルが前記デバイス・チャネルに平行な方向に前記半導体基板に配置されている、請求項９に記載の半導体デバイス。
前記半導体基板が、５％から５０％までの範囲の濃度でＧｅが存在するＳｉＧｅを含んでいる下に位置する歪み誘発層によって誘発される二軸性引張り歪みを含み、前記歪み誘発ウェルが、炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含み、一軸性歪みが引張り力の下にある、請求項９に記載の半導体デバイス。
前記半導体基板が、炭素をドーピングしたシリコンを含んでいる下に位置する歪み誘発ライナによって誘発される二軸性圧縮歪みを含み、前記炭素が１％から６％までの範囲の濃度で存在し、前記歪み誘発ウェルがＳｉＧｅを含み、前記一軸性歪みが圧縮力の下にある、請求項９に記載の半導体デバイス。
前記半導体基板が、Ｓｉ、歪みＳｉ、Ｓｉ_1-yＣ_y、Ｓｉ_1-x-yＧｅ_xＣ_y、Ｓｉ_1-xＧｅ_x、Ｓｉ合金、Ｇｅ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を含む緩和結晶構造を有する、請求項１５に記載の半導体デバイス。
前記歪み誘発ライナおよび前記歪み誘発ウェルが内部引張り歪みを有し、前記歪み誘発ウェルが炭素をドーピングしたシリコンまたは炭素をドーピングしたシリコン・ゲルマニウムを含み、前記歪み誘発ライナが前記歪み誘発ウェルと共に、前記半導体基板の前記デバイス・チャネル部分に平行な引張り一軸性歪みを生成する、請求項９に記載の半導体デバイス。
半導体デバイスであって、
二軸性歪み半導体表面を有する第１のデバイス領域および緩和半導体表面を有する第２のデバイス領域を含む基板であって、前記半導体表面がシリコンよりも大きい格子定数を有する歪み誘発層の上に配置されている、基板と、
前記二軸性歪み半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性歪み半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記緩和半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面の上に配置された前記少なくとも１つのゲート領域に隣接すると共に前記少なくとも１つのゲート領域の上にあり、前記二軸性歪み半導体表面の上に配置された前記少なくとも１つのゲート領域の上にある、歪み誘発ライナと、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域に隣接して配置された歪み誘発ウェルであって、前記歪み誘発ウェルが前記歪み誘発ライナと共に、前記第２のデバイス領域において前記緩和半導体表面の前記デバイス・チャネル部分に平行な方向に一軸性歪みを生成し、前記二軸性歪み半導体表面が前記歪み誘発ライナと共に、前記第１のデバイス領域において前記二軸性半導体表面の前記デバイス・チャネル部分に平行な前記方向に一軸性歪みを生成する、歪み誘発ウェルと、
を含む、半導体デバイス。
前記歪み誘発ウェルが前記第１のデバイス領域および前記第２のデバイス領域に存在する、請求項１８に記載の半導体デバイス。
半導体デバイスであって、
二軸性歪み半導体表面を有する第１のデバイス領域および緩和半導体表面を有する第２のデバイス領域を含む基板であって、前記半導体表面がシリコンよりも大きい格子定数を有する歪み誘発層の上に配置されている、基板と、
前記二軸性歪み半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記二軸性歪み半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面のデバイス・チャネル部分の上のゲート導体を含む、前記緩和半導体表面の上の少なくとも１つのゲート領域と、
前記緩和半導体表面の上の前記少なくとも１つのゲート領域に隣接し、更に、前記二軸性歪み半導体表面の上の前記少なくとも１つのゲート領域に隣接した歪み誘発ウェルと、
前記緩和半導体表面の上に配置された前記少なくとも１つのゲート領域に隣接すると共に前記少なくとも１つのゲート領域の上にある歪み誘発ライナであって、前記歪み誘発ライナが前記歪み誘発ウェルと共に、前記第２のデバイス領域において前記緩和半導体表面の前記デバイス・チャネル部分に平行な方向に一軸性歪みを生成し、前記二軸性歪み半導体表面が前記歪み誘発ウェルと共に、前記第１のデバイス領域において前記二軸性半導体表面の前記デバイス・チャネル部分に平行な前記方向に一軸性歪みを生成する、歪み誘発ライナと、
を含む、半導体デバイス。
半導体構造を設ける方法であって、
少なくとも１つの歪み半導体表面を有する基板を設けるステップであって、前記少なくとも１つの歪み半導体表面が第１の方向および第２の方向に大きさが等しい内部歪みを有し、前記第１の方向が同一平面内にあって前記第２の方向に垂直であり、前記少なくとも１つの歪み半導体表面がシリコンよりも大きい格子定数を有する歪み誘発層の上に配置されている、ステップと、
前記少なくとも１つの歪み半導体表面の上に少なくとも１つの半導体デバイスを生成するステップであって、前記少なくとも１つの半導体デバイスが前記半導体表面のデバイス・チャネル部分の上のゲート導体を含み、前記デバイス・チャネルがソース領域およびドレイン領域を分離する、ステップと、
少なくとも１つの圧縮歪み誘発手段であって、前記少なくとも１つのゲート領域に隣接すると共に前記少なくとも１つのゲート領域の上に位置する歪み誘発ライナ、前記少なくとも１つのゲート領域に隣接して配置された歪み誘発ウェル、または、前記歪み誘発ライナ及び前記歪み誘発ウェルの組み合わせ、から選択される歪み誘発手段とを含み、
前記歪み誘発手段の各々が前記デバイス・チャネルに平行な方向に前記少なくとも１つの歪み半導体表面において一軸性歪みを生成し、前記第１の方向の前記歪みの大きさが前記第２の方向とは異なる、歪み誘発手段を形成するステップと、
を含む、方法。
前記少なくとも１つの歪み半導体層を有する前記基板を設けるステップが、ＳｉＧｅ層の上にある引張り歪みエピタキシャル成長半導体層を設けるステップを含み、前記ＳｉＧｅ層が５％から３０％までの範囲の濃度で存在するＧｅを有し、
前記歪み誘発ライナが、圧縮応力または引張り応力を生成する条件の下で化学気相付着を用いて堆積した酸化物、窒化物、ドーピングした酸化物、またはそれらの組み合わせを含む、請求項２１に記載の方法。
前記少なくとも１つの歪み半導体層を有する前記基板を設けるステップが、炭素をドーピングしたシリコン層の上にある圧縮歪みエピタキシャル成長半導体層を設けるステップを含み、炭素を有する前記炭素をドーピングしたシリコン層が０．５％から６％までの範囲の濃度で存在し、
前記歪み誘発ライナが、圧縮応力または引張り応力を生成する条件の下で化学気相付着を用いて堆積した酸化物、窒化物、ドーピングした酸化物、またはそれらの組み合わせを含む、請求項２１に記載の方法。
前記歪み誘発ウェルを形成するステップが、前記歪み成長半導体表面の表面をエッチングしてくぼみを設け、前記くぼみ内に歪み誘発材料を含むシリコンをエピタキシャル成長させるステップを含み、
０．５％から６％までの範囲の濃度で炭素をドーピングした前記くぼみ内のシリコンが、引張り歪み誘発ウェルを提供し、５％から５０％までの範囲の濃度でＧｅが存在する前記くぼみ内のシリコン・ゲルマニウムが圧縮歪み誘発ウェルを提供する、請求項２１に記載の方法。
前記エッチングを形成するステップが、方向性および非方向性エッチングを含むエッチング・プロセスを含み、前記くぼみが前記少なくとも１つのゲート領域に隣接したスペーサをアンダーカットする、請求項２４に記載の方法。
半導体構造を設ける方法であって、
第１のデバイス領域および第２のデバイス領域を有する基板を設けるステップであって、前記デバイス領域がシリコンよりも大きい格子定数を有する歪み誘発層の上に配置された少なくとも１つの歪み半導体表面を有する、ステップと、
前記第１のデバイス領域および前記第２のデバイス領域において前記基板のデバイス・チャネル部分の上に少なくとも１つの半導体デバイスを生成するステップと、
前記第１のデバイス領域および第２のデバイス領域において一軸性歪みを生成するステップであって、前記一軸性歪みが前記第１のデバイス領域および前記第２のデバイス領域の前記デバイス・チャネルに平行な方向である、ステップと、
を含む、方法。
前記第１のデバイス領域および前記第２のデバイス領域における前記一軸性歪みが引張り性または圧縮性であり、前記第１のデバイス領域における前記一軸性歪みが前記第２のデバイス領域と同一または異なる、請求項２６に記載の方法。
前記第１のデバイス領域および前記第２のデバイス領域において一軸性歪みを生成するステップが、更に、
前記第１のデバイス領域および前記第２のデバイス領域を処理して歪み誘発構造の組み合わせを設けるステップであって、この構造が、前記少なくとも１つの半導体デバイスの下にある二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスの上の歪み誘発ライナの第１の組み合わせ、前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面および前記少なくとも１つの半導体デバイスに隣接した歪み誘発ウェルを含む第２の組み合わせ、前記少なくとも１つの半導体デバイスの下にある前記二軸性歪み半導体表面、前記少なくとも１つの半導体デバイスの上の歪み誘発ライナ、および、前記少なくとも１つの半導体デバイスに隣接した歪み誘発ウェルを含む第３の組み合わせ、または、前記少なくとも１つの半導体デバイスの下にある緩和基板、緩和表面上の前記少なくとも１つの半導体デバイスの上の前記歪み誘発ライナ、および、前記少なくとも１つの半導体デバイスに隣接した前記歪み誘発ウェルを含む第４の組み合わせを含み、前記第１のデバイス領域における前記歪み誘発構造の組み合わせが前記第２のデバイス領域における前記歪み誘発構造の組み合わせと同一であるかまたは異なる、ステップを含む、請求項２７に記載の方法。
前記第１のデバイス領域における前記一軸性歪みが引張り力の下にあり、少なくとも１つのｎＦＥＴを含み、前記第２のデバイス領域が圧縮力の下にあり、少なくとも１つのｐＦＥＴを含む、請求項２６に記載の方法。