JP2008219900A5

JP2008219900A5 -

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Publication number: JP2008219900A5
Application number: JP2008054162A
Authority: JP
Filing date: 2008-03-04
Publication date: 2009-03-26

Claims

チューニング可能強誘電体コンポーネントの効率を測定する狭帯域共振回路であって、
該狭帯域共振回路は、チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）を備え、
該チューニング可能強誘電体キャパシタは、
第１の導電層と、
第２の導電層であって、該第１の導電層および該第２の導電層はキャパシタを構成する、第２の導電層と、
該第１の導電層および該第２の導電層に近接する強誘電体材料と、
該強誘電体材料に結合された可変電圧線であって、該可変電圧線に印加された電圧に応じた該強誘電体材料の誘電率の変化に応じて該キャパシタのキャパシタンスを変化させる可変電圧線と
を備え、
該第１の導電層および該第２の導電層は、２〜３μｍの範囲の厚さを有する金属ストリップである、狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜７．０ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．２５ＧＨｚ〜２．５ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜２．５ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．２５ＧＨｚ〜７．０ＧＨｚの周波数範囲で、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜２．５ＧＨｚの周波数範囲で、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．３ｐＦ〜３．０ｐＦの範囲のキャパシタンスに対して、８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．５ｐＦ〜１．０ｐＦの範囲のキャパシタンスに対して、８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．３ｐＦ〜３．０ｐＦの範囲のキャパシタンスに対して、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．５ｐＦ〜１．０ｐＦの範囲のキャパシタンスに対して、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
前記キャパシタは、前記強誘電体材料に０電圧が印加された場合、０．８〜１．５ｐＦのキャパシタンスを有する、請求項１に記載の狭帯域共振回路。
前記強誘電体材料は、バリウムストロンチウムチタネートを含む、請求項１に記載の狭帯域共振回路。
前記強誘電体材料は、約１μｍの厚さを有する膜を構成する、請求項１に記載の狭帯域共振回路。
前記キャパシタは、マイクロストリップギャップキャパシタである、請求項１に記載の狭帯域共振回路。
前記第１の導電層および前記第２の導電層は、約２．５μｍ幅のギャップによって分離される、請求項１４に記載の狭帯域共振回路。
前記キャパシタは、オーバーレイキャパシタである、請求項１に記載の狭帯域共振回路。
前記第２の導電層は、金または銀を含む、請求項１に記載の狭帯域共振回路。
強誘電体キャパシタボンディングパッドから前記チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）への第１のテーパーは、２５．４μｍの距離にわたって１０１．６μｍ幅から２．５４μｍ幅への前記第１の導電層の縮小を含み、
該チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）からＤＣバイアスパッド領域への第２のテーパーは、２５．４μｍの距離にわたって２．５４μｍ幅から１０１．６μｍ幅への前記第２の導電層の拡大を含む、請求項１に記載の狭帯域共振回路。
強誘電体キャパシタ（６１０）に関連した損失を決定する狭帯域共振回路（６００）であって、
該狭帯域共振回路は、
低損失基板（６０２）に堆積された強誘電体膜（６１６）と、
該低損失基板（６０２）にマイクロストリップとして形成された共振器（６２０）および第１の導電パッド（６１２）であって、該共振器（６２０）および該第１の導電パッド（６１２）は、ギャップ（６１４）によって分離されており、該強誘電体膜（６１６）は、該ギャップ（６１４）内に配置される、共振器（６２０）および第１の導電パッド（６１２）と、
該低損失基板（６０２）に形成された第１の導電ストリップ（６３２）であって、入力キャパシタ（６３０）を形成するように第２のギャップによって該共振器（６２０）から分離されている第１の導電ストリップ（６３２）と、
該低損失基板（６０２）に形成された第２の導電ストリップ（６４２）であって、出力キャパシタ（６４０）を形成するように第３のギャップによって該共振器（６２０）から分離されている第２の導電ストリップ（６４２）と、
該第１の導電パッド（６１２）に結合された可変電源（ＶＤＣ）であって、該強誘電体キャパシタ（６１０）のキャパシタンスを変化させる可変電源（ＶＤＣ）と、
グラウンドパッドと該第１の導電パッド（６１２）との間に接続されたブロックキャパシタ（６１８）と
を備え、
該強誘電体キャパシタ（６１０）は、該強誘電体膜（６１６）と、該第１の導電パッド（６１２）と、該共振器（６２０）の該マイクロストリップの該ギャップ（６１４）に近接する一部とを含み、
該第１の導電ストリップ（６３２）および該第２の導電ストリップ（６４２）は、該共振器を測定機器に接続する、狭帯域共振回路（６００）。
前記強誘電体キャパシタは、ギャップキャパシタ（２００）である、請求項１９に記載の狭帯域共振回路（６００）。
前記強誘電体キャパシタは、オーバーレイキャパシタ（３００）である、請求項１９に記載の狭帯域共振回路（６００）。
前記強誘電体キャパシタは、インターデジタルキャパシタ（１００）である、請求項１９に記載の狭帯域共振回路（６００）。
前記強誘電体キャパシタ（６１０）に関連した損失は、
ネットワークアナライザを前記第１の導電ストリップ（６３２）および前記第２の導電ストリップ（６４２）に接続することと、
前記回路（６００）の中心周波数ｆ（０）および挿入損失ＩＬ（０）を取得することと、
回路シミュレーションツールで該回路を分析することにより、該共振回路（６００）の導電性金属コンポーネントに起因する挿入損失の損失成分Ｌ（ｍｅｔａｌ）および該強誘電体キャパシタ（６１０）のジオメトリに起因する挿入損失の損失成分Ｌ（ｇｅｏｍｅｔｒｙ）を決定することと、
該回路（６００）の該取得された挿入損失ＩＬ（０）から該損失成分Ｌ（ｍｅｔａｌ）および該損失成分Ｌ（ｇｅｏｍｅｔｒｙ）を減算することにより、該強誘電体キャパシタ（６１０）に関連した損失Ｌ（ｆ−ｅ）を決定することと
からなる方法によって決定される、請求項１９に記載の狭帯域共振回路（６００）。
前記回路（６００）の挿入損失ＩＬ（０）は、式：ＩＬ（０）＝Ｌ（ｆ−ｅ）＋Ｌ（ｍｅｔａｌ）＋Ｌ（ｇｅｏｍｅｔｒｙ）＋ΔＬ（ｍｉｓｃ）により得られ、ΔＬ（ｍｉｓｃ）は、他の損失メカニズムの不完全な除去の組み合わせを表す、請求項２３に記載の狭帯域共振回路（６００）。