JP2003110087A - 集積回路パッケージ - Google Patents

集積回路パッケージ

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JP2003110087A
JP2003110087A JP2002231207A JP2002231207A JP2003110087A JP 2003110087 A JP2003110087 A JP 2003110087A JP 2002231207 A JP2002231207 A JP 2002231207A JP 2002231207 A JP2002231207 A JP 2002231207A JP 2003110087 A JP2003110087 A JP 2003110087A
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runner
integrated circuit
connection circuit
solder bump
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English (en)
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Robert Charles Frye
チャールズ フライ ロバート
Yee Leng Low
レン ロウ イー
Kevin John O'connor
ジョン オコナー ケヴィン
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Original Assignee
Lucent Technologies Inc
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Abstract

(57)【要約】 【課題】 構造が単純で安価なマルチレベル相互接続組
立体を提供すること。 【解決手段】 本発明によれば、インターチップ相互接
続回路の少なくとも一部をより小さな（上部）のチップ
にシフトする。複数の上部チップが存在する場合にはイ
ンターチップ回路は２つのチップ上の相互接続回路が共
通の相互接続レベルをあたかも含むようにすなわち上部
のチップの１つへの相互接続が他の上部のチップ上のラ
ンナーを含むように設計される。この本発明の構成の特
徴は、空気絶縁型のクロスオーバ接続を提供するために
チップオンチップボンディングにすでに存在するギャッ
プを利用することである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップオンチップ
組立体を有する集積回路パッケージの製造に関する。
【０００２】
【従来の技術】長年に渡って、半導体デバイスと、その
パッケージデザインの傾向は、より高いレベルの集積化
方向に向かっており、これはメモリ技術においては同一
のチップ上にメモリデバイスと論理デバイスを集積する
形態をとっている。パワーモジュールとドライバ回路と
は、従来はＤＲＡＭ ＳＲＡＭの一部であり、多くのメ
モリのデバイスの設計は、共通のチップ上にメモりアレ
イを搭載したアプリケーション仕様の論理デバイスを有
している。しかし、論理とメモリの半導体素子は、多く
の共通の特徴を共有するが差異も存在する。例えば、Ｄ
ＲＡＭメモリ素子の限界となるような特徴は蓄積キャパ
シタである。この素子は小型で欠陥やリーク電流がない
ようにしなければならない。論理デバイスは、それに匹
敵するような素子は存在せず多くのデバイスの点に関し
てはより許容性があるものである。従って、メモリデバ
イスを最適化するように形成されたウェハーの製造プロ
セスは、論理デバイスにとっては必ずしも最適なもので
はない。かくして、同一の半導体チップ上に異なるデバ
イスを有するようにするため妥協がなされる。
【０００３】集積化または埋設化（integration or emb
edding）に対する別の展開は、脱集積化の概念であり、
この概念においてはメモリデバイスは主にメモリセルか
ら構成されその必要なサポート回路はワンチップ内に集
積され、一方アプリケーション論理デバイスと他のトラ
ンジスタは別のチップ上に搭載される。これらのチップ
はそれらの素子の大きさと特徴を最適になるように処理
される。この技術においては、集積化はパッケージレベ
ルで実行され、その成功への鍵は性能とコストの点で、
そして少なくともサイズが同等となるような点におい
て、チップ集積化システムよりも優れた最終製品を生成
するようなパッケージ技術である。
【０００４】このパッケージ化技術に対する有望な候補
は、フリップチップのボンディングと組み立てである。
フリップチップボンディングは、十分開発し尽くされた
技術であり、裸のシリコンＩＣダイを上下逆さにしてプ
リント配線基板のような相互接続基板上に結合すること
が特徴である。いくつかのボンディング技術が開発さ
れ、その例はボールボンディング、ボールグリットアレ
イ（ＢＧＡ：ball gridarrayでボールボンディングの一
形態）と、はんだバンプボンディングである。このよう
な技術はより小さな接触表面によりＩ／Ｏのピッチが緩
和され、チップの相互接続部位用の周辺アレイではなく
平面アレイが開発されている。さらにまた電気的性能が
向上しているが、その理由はリード線の長さが短くなっ
ているからである。通常これらの技術におけるボンディ
ング方法は、はんだボンディングである。
【０００５】これらの開発を最初に実現したものはマル
チチップモジュールであり、このモジュールにおいて
は、複数の能動デバイスチップが共通の相互接続用基板
上に接合されている。この相互接続用基板は標準のプリ
ント配線基盤、あるいは、多くの高級なパッケージデザ
インにおいてはシリコンウェハーである。インターチッ
プ相互接続すなわちチップ間の相互接続を提供する大部
分の回路は、相互接続用基板上に形成されている。この
チップ自身が、チップ内の回路の形態（金属化層）によ
りチップ間のインターチップ相互接続を有する。この金
属化層は、Ｉ／Ｏボンディング部位の列で集端し、その
部位はインターチップ相互接続用の相互接続部位であ
る。相互接続するための数十あるいは数百のＩ／Ｏ部位
を有する、最新の論理チップとメモリチップにおいて
は、相互接続用基板上のイントラチップ相互接続は非常
に複雑となる。現在の設計においては、この回路は多く
のクロスオーバ相互接続を必要とする。インターチップ
相互接続においてクロスオーバを提供するためには、第
２レベルのプリント回路が与えられる。マルチレベルの
プリント回路基板とマルチレベルのシリコン製相互接続
用基板は公知であり、広く使用されてはいるが、単一レ
ベルの相互接続構成よりは依然として高価であり、融通
が利かない。
【０００６】マルチチップモジュールにおける最近の進
歩は、チップオンチップのアプローチであり、このアプ
ローチにおいては能動チップが相互接続用基板ではな
く、別の能動チップにフリップチップ接合される。チッ
プの大きさが許せば、複数の小さなチップを大きなチッ
プに接合することが可能である。論理チップ例えばデジ
タル信号プロセッサは、きわめて大きく少なくとも２つ
の標準のメモリチップを含むのに十分な領域を有してい
る。論理チップすなわちサポートチップは、リードフレ
ームパッケージ内にパッケージされ、従来のＭＣＭパッ
ケージの基板すなわち相互接続用基板を取り除いてい
る。チップオンチップパッケージにおけるイントラチッ
プ相互接続回路は、サポートチップの表面上に通常構成
されている。しかし同じような制限が発生する。すなわ
ち、クロスオーバ接続がしばしば必要とされそしてサポ
ートチップは２つのレベルの相互接続を具備しなければ
ならない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、構造
が単純で安価なマルチレベル相互接続組立体を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明のチップオンチッ
プ組立体においては、すべてのインターチップ相互接続
は各チップ上の単一レベルの相互接続において行われ
る。これは、本発明によれば、インターチップ相互接続
回路の少なくとも一部を、より小さな（上部）のチップ
にシフトすることにより行われる。複数の上部チップが
存在する場合には、インターチップ回路は２つのチップ
上の相互接続回路が共通の相互接続レベルをあたかも含
むようにすなわち上部のチップの１つへの相互接続が他
の上部のチップ上のランナー（導体）を含むように設計
される。この構成の重要な特徴は、空気絶縁型のクロス
オーバ接続を提供するために、チップオンチップボンデ
ィングにすでに存在するギャップを利用することであ
る。
【０００９】
【発明の実施の形態】図１には、従来のチップオンチッ
プの構成が示されており、基板チップ１１がチップ１２
とチップ１３を搭載している。一般的に基板チップ１１
はチップ１２とチップ１３よりも大きい。このような大
きなチップはマイクロプロセッサチップまたはＡＳＩＣ
であり、小さなチップはメモリチップである。同図に示
された構成においては、チップオンチップの構造体の全
体のパッケージサイズは、チップ上にすべてのメモリを
有する大きなマイクロプロセッサチップよりも小さな領
域を占有するにすぎない。
【００１０】チップ１２，チップ１３と基板チップ１１
との間のはんだバンプチップ間相互接続構造がはんだバ
ンプ１４として図１に示されている。図面を簡単化する
ために、４個のみのはんだバンプ相互接続構造が示され
ているが、実際の場合には、より大きな列通常エッジ列
を構成する。
【００１１】チップオンチップの構成（配列）は、相互
接続ルーティング用のサポートチップの表面を利用でき
る利点がある。別のチップ間のボンディング部位に到達
するために基板表面全体に相互接続路を配線できること
は、相互接続回路の設計に対しかなりのフレキシビリテ
ィを与えることになる。従って、図２に示すように、従
来のチップオンチップの組立体（チップ１２とチップ１
３が基板チップ１１によりサポートされたもの）は、基
板チップ１１上に相互接続回路を有する。この相互接続
構造の一部の詳細を図３に示す。同図において基板３１
は、通常ポリイミド製の厚い絶縁層３２によりカバーさ
れたサポートチップである。絶縁層３２はＩＣのキャッ
プ層でもよいが、例えばＳＩＮＣＡＰ（図示せず）のよ
うな、キャップ層の上に形成される。絶縁層３２はＩＣ
ボンディングパッドの上にウインドウの形成を容易にす
るための光により規定されるポリマーであり、その１つ
をＩＣボンディングバッド３３として示す。所望の相互
接続用金属層が絶縁層３２の上に形成され、これは同図
では、ランナー３５、３６、３７として表される。ラン
ナー３５は、ＩＣボンディングバッド３３に接触し、絶
縁層３２に沿って横方向に延び、ランナー３６、３７
は、Ｙ軸方向（この図面に垂直方向）に延びる。金属層
が堆積されパターン化された後、この金属層は絶縁層３
８でカバーされ、この絶縁層３８内でランナー３５の部
分３９の上にウインドウが形成される。上部チップ４１
はＩＣボンディングパッド４２と絶縁層４３とを有し、
この絶縁層４３にはボンディングパッド用のウインドウ
が形成されている。チップ間の相互接続ははんだバンプ
４４によって行われ、アンダーバンプ金属化層がサポー
トチップのアンダーバンプ金属化層４５の場所でそして
上部チップのアンダーバンプ金属化層４６の場所に形成
されている。
【００１２】チップオンチップの構成において、（通常
下の）サポートチップがこのサポートチップにより支持
される（通常上の）チップよりも大きいことの重要な利
点は、上部チップの周辺よりさらに延びるサポートチッ
プ領域をサポートチップ上の金属化レベルが有効活用で
きる点である。直接相互接続構成すなわちチップがボン
ディングパッドに接続されている構成においては、サポ
ート基板上のボンディングパッドはサポートチップの端
部のボード内に位置し、そこで、上部チップ上のパッド
の列アレイと直接接合できる。前者の構成の利点は、図
２より明らかである。同図においては実質的なルーティ
ングは上部チップの領域の外側で行われ大きな領域がサ
ポート基板用のＩ／Ｏボンディングパッド部位用に利用
できる。
【００１３】チップオンチップの組立体の開発において
は、クロスオーバ相互接続の必要性が認識され、クロス
オーバ構成（配置）が、図４に示すような二層レベルの
金属構造体で実現されている。同図においては、ランナ
ー５１、５２、５３、５４は、第１レベルの金属層で、
ランナー５５、５６は、第２レベルの金属層である。こ
の２つのレベルの金属層がクロスオーバの機能を与え
る。例えば、ランナー５５、５６が、ランナー５１、５
３と交差している。
【００１４】２つのレベルの金属層のアプローチが用い
られているが、本発明による、改善された例を図５に示
す。図５の相互接続構成においては、あるレベルの金属
層がサポートチップの上に形成され、別のレベルの金属
層が上部のチップの上に形成される。図５において、上
部チップ４１は、接点パッド６２を有し、単一レベルの
相互接続回路は、ランナー６３、６４、６５で表され
る。上部チップ６７は、サポートチップ基板６１にはん
だバンプ６８、６９により、フリップチップ結合されて
いる。アンダーバンプ金属化層７１が、はんだバンプと
チップ表面の間に配置されている。単一レベルの金属相
互接続構造が、上部チップ６７の上に形成され、これは
ランナー７２、７３、７４により表されている。同図に
示された相互接続構成においては、上部チップの表面上
のランナー７３は、サポートチップの表面上のランナー
６４を、はんだバンプ６８、６９で支持されて交差して
いる。このクロスオーバは、ギャップ７５により（空
気）絶縁されている。本発明による、相互接続構造の空
気絶縁によるクロスオーバにより、配線の完全な柔軟性
が得られる。本明細書において、空気絶縁とは、熱膨張
効果を管理するための、エポキシのような充填材料で充
填されているか否かを問わない、受動型のギャップを意
味する用語である。
【００１５】図５のアンダーバンプ金属化層７１は、様
々な公知の金属の１つから形成されている。このような
金属は、ランナーまたは接点パッドの材料によく接着
し、通常スズのはんだ形成において濡れ性と高い導電性
を有しなければならない。これらの要件に合う構造体
は、クロムと銅の合金である。クロムを先ず堆積して接
点パッドに接着し、その後銅をクロムの上に形成してハ
ンダぬれ性表面を提供する。クロムは、様々な金属，有
機物，無機物にもよく接着する。したがってクロムは誘
電体材料（ＳｉＯ２，ＳＩＮＣＡＰＳ，ポリイミド等）
および銅、アルミ等の金属にも十分接着する。しかし、
ハンダ合金は銅を溶解しクロムからぬれ性を奪いさる。
クロムの上に直接形成された銅の薄い層は溶解して溶融
ハンダになり、その後このハンダがクロム層からぬれ性
を奪いさる。ハンダとＵＢＭ４３との間の界面の完全性
を維持するため、クロムと銅の化合物または合金層がク
ロム層と銅層の間に用いられる。
【００１６】前述した層は、一般的にはスパッタリング
により形成されるがそれらを堆積するいくつかの別の方
法も用いることができる。この層は、合金のターゲット
からスパッタリングで形成される。クロムターゲットを
用いてスパッタリングし、その後銅ターゲットに切り換
える。あるいは別々のクロムターゲットと銅ターゲット
を用いてそれらの間で切り換えることによりスパッタリ
ングを行うこともできる。後者の方法は傾斜組成を有す
る層を生成できるので好ましい。
【００１７】本発明の一実施例では、アンダーバンプ金
属化層は５００−５０００オングストローム（以下Ａで
表す）のオーダーの好ましくは１０００−３０００Ａの
厚さを有するクロム製の第１層を含む。クロムはアルミ
製接点、Ｔｉ／Ｐｔ／Ａｕに十分に接着し、かつ基板内
に存在する誘電体層にも十分よく接着する。このクロム
は耐火金属でアルミ製接点と耐腐食性のインタフェース
を形成する。第２層はＣｒ／Ｃｕの薄い遷移層でありハ
ンダのぬれ性を与え、クロム層とその後に形成される銅
層の間に金属学的に安定したインタフェースを与える。
この第２層はクロムターゲットと銅ターゲットの両方を
有する装置内でスパッタリングをし、これらのターゲッ
ト間で移り変わらせることにより形成される。その結
果、純粋のクロム層と純粋の銅層との間で組成が変化す
る共スパッタ層となる。この第２層である遷移層の厚さ
は１０００−５０００Ａで、好ましくは２０００−３０
００Ａである。
【００１８】第３層は厚さが１０００−１００００Ａ
で、好ましくは２０００−６０００Ａである銅層であ
る。この銅層である第３層は、ハンダバンプ用に通常使
用されるハンダ材料に対しぬれ性を有する。大部分がス
ズのベースの共融ハンダの溶融点は比較的低く、そして
ハンダ付け温度においては、銅層の表面はハンダバンプ
と反応して物理的かつ電気的に安定した金属間結合を形
成する。全ての銅がハンダ層内にとけ込んだ場合でも、
ハンダはＣｒ／Ｃｕ合成層に対し接着しぬれ性を有す
る。また選択的な層である金製の層４７が銅層である第
３層４６の表面に形成され、銅層である第３層の表面の
酸化を阻止している。この選択的な層である金層の厚さ
は５００−３０００Ａで好ましくは１０００−２０００
Ａである。
【００１９】この多層構造のアンダーバンプ金属化系の
製造プロセスの詳細な説明は、同出願人の米国特許出願
に開示されている。この金属化系は、前述した相互接続
プロセスに対し特に有効で、例えば他の別の構成例も使
用することができる。
【００２０】図５の相互接続構造の平面図を図６に示
す。同図においては、サポートチップ上の金属化層は薄
い影部で示され、上部チップの部分の金属化層は濃い影
部で示されている。クロスオーバすなわちランナー６４
をまたぐランナー７３と、ランナー７４の下のランナー
６５とは、この図においてより明らかである。この実施
例において、ランナーは、Ｘ方向とＹ方向に走る。しか
し、これらのランナーは、直角以外の角度、例えば４５
度の角度に沿って走って交差してもよい。
【００２１】相互接続構造を介したはんだバンプを用い
てのクロスオーバ相互接続構造の組み合わせが図７に示
される。サポートチップは８１で、上部のフリップチッ
プチップ結合されたチップが８２で示されている。これ
らのチップは、はんだボール８３、８４、８５、８６に
より、接合されている。この目的は、サポートチップ８
１上の接点パッド８７、８８を、上部のフリップチップ
結合されたチップ８２上の接点パッド９１、９２と接続
させることである。ランナー９３、９４、９５がサポー
トチップ８１の上に、ランナー９６、９７、９８が上部
のフリップチップ結合されたチップ８２の上に配置され
ている。これらのランナーは、はんだボールによる、相
互接続を介して、ボンディングパッドに接続され、ラン
ナー９６がランナー９４と交差し、ランナー９７がラン
ナー９５と交差している。
【００２２】本発明の相互接続構成においては、はんだ
ボールボンドの少なくとも一部のものは、いわゆるバイ
アスすなわち複数の金属レベル間の相互接続導体であ
り、これはチップ基板上の接点パッドを接続する、従来
技術のはんだボールボンドとは対照をなすものである。
これらのバイアスはんだボール相互接続構造の配置場所
は任意である。すなわち上部チップの領域のいかなる場
所でもよい。はんだボールボンドをバイアスによる相互
接続として用いることは、はんだボールボンドの数は従
来のチップオンチップ組立体におけるよりも大きいこと
を意味する。しかし、はんだボールボンドの数が増加す
ることは、その組立体の機械的頑強さが向上し熱の分散
がよくなり熱シンクも向上する。
【００２３】たくさんのはんだバンプ相互接続部位がチ
ップエッジのインボード（in-board）内に配置されてい
るために、その終端場所はチップエッジの近傍にあり、
相互接続構造の一部は、「誤った方法による」相互接続
となることがある。図８に示した例においては、ランナ
ー１０１はサポートチップ１０３上のエッジパッド１０
２とバイアスによるはんだバンプ相互接続構造１０４で
もって、接続される。上部チップ１００上のランナー１
０５は、はんだバンプ相互接続構造１０４と接点パッド
１０６とを接続する。このパスは、直接的ではないので
ある種の自動ルーティングプログラムは、これらのルー
トに対しては、積極的ではなく過剰の面倒さをそれらに
与えることになる。しかし、はんだバンプによるバイア
スを用いることにより得られる効率的なクロスオーバレ
イアウトにより、相互接続レイアウトの全体は、この間
違った方法によるルートの数にも関わらず非常に効率的
となりうる。
【００２４】本発明の別の特徴は、サポートチップサイ
トと上部チップ上のサイトとを相互接続するランナー
は、相互接続レイアウトに柔軟性を与えるような別の上
部チップにまたがって配線できる点である。この別の実
施例を図９に示す。同図においてはサポートチップ１１
１は、２つの上部チップ１１２，１１３とをサポートす
る。サポートチップ１１１上の接点パッド１１４を、接
点パッド１１５と接続するために、図９に示したような
ルーティングが、本発明によるバイアスはんだバンプを
用いることにより、得られる。このルーティングは、接
点パッド１１４から得られ、ランナー１１６に沿って、
バイアスはんだバンプ１１７に移行し、さらに、上部チ
ップの上部チップ金属化層とランナー１１８に至り、そ
してバイアスはんだバンプ１１９に行き、その後サポー
トチップ金属化層とランナー１２１にもどり、さらにバ
イアスはんだバンプ１２２に進み、そしてさらにランナ
ー１２３に進み最終的に接点パッド１１５に至る。２つ
のクロスオーバ、すなわち、ランナー１１８とランナー
１２３と１つの「クロスアンダー」であるランナー１２
１が、このルートには含まれる。
【００２５】上記の相互接続技術は、相互接続用金属化
レベルとＩＣチップ間の容量性の相互作用の程度を調べ
るために実行されテストされた。上記した構成におい
て、能動デバイスの近傍に配置された相互接続回路間の
容量性結合は、下に配置されたデバイスの機能と過剰に
緩衝すると予測される。しかしデバイスの性能は損傷さ
れなかったことが分かった。
【００２６】バイアスの相互接続構造用に用いられるは
んだバンプは、蒸着、または、スクリーンプリンティン
グのような従来技術により形成される。本発明に利用可
能な構成においては、チップ領域の全体は、潜在的には
んだバンプ相互接続用に利用できる。そのため、レイア
ウトははんだバンプ相互接続領域間の通常のスペースよ
りも大きく形成できる。そのため小さなピッチのチップ
は、比較的大きなはんだバンプにより相互接続可能であ
る。従って、比較的大きなピッチのパッドアレイと共に
使用されるよう限定されているはんだペースト技術は、
チップ領域の内側部分内のはんだバンプ部位に終端部を
配線することにより、細かいピッチのパッドアレイを相
互接続するのに用いることができる（図８）。
【００２７】本明細書においては、集積回路チップで使
用された、「能動チップ」とは、複数の半導体および／
またはダイオードを含む半導体チップを意味する。チッ
プオンチップの相互接続構造においてはこの用語が公知
であり、サポートチップとそれによりサポートされるチ
ップの両方とも能動チップである。これは、相互接続基
板（通常シリコン製）が別の能動チップ用のあるいはイ
ンダクタまたはキャパシタのような、受動型デバイス用
の純粋なサポート構造である点とは、対照をなすもので
ある。
【００２８】また、「はんだバンプ」とは、平面上の構
造体を結合すること、およびこれらの構造体を電気的に
相互接続することの、両方を含むはんだ形成を意味す
る。このようなはんだバンプは、下部素子の上表面と上
部素子の下表面間に、ボイドまたはスペースを残すよう
な離れた関係でこれらの構造体を結合する。この種類の
はんだ形成は、柱形状、または、ボール（球）の形状で
ある。これらのはんだバンプは、上部チップと下部チッ
プ間の相互接続部位（インターチップ接続）と、上部チ
ップ上の複数の部位とおよび／または、下部チップ上の
複数の部位との間を、相互接続する（インターチップ接
続）の両方に用いられる。
【００２９】「ランナー」とは、サポートチップの上表
面または、上部チップの下（対面）表面のいずれかの相
互接続ポイント間に延びる、相互接続回路の一部を意味
する。
【００３０】「クロスオーバ」とは、あるチップ上の相
互接続回路の回路ランナーが、第１の方向に延び、対面
しているチップ上の相互接続回路の少なくとも１つのラ
ンナーが、第２の方向に延び、前記第１の方向と第２の
方向とは、チップの面の法線方向から見た場合、交差し
ている状況を表す。このクロスオーバ相互接続は、下側
チップまたは上側チップのいずれかの上のランナーが、
交差することによりなされる。後者の場合、相互接続は
クロスアンダーとも見なされる。しかしこれはクロスオ
ーバと同義である。
【００３１】本発明の原理を使用することすなわち相互
接続回路用のチップオンチップ構成において、向かい合
う面の両方を用いることは、相互接続回路に利用できる
領域が、広がることになる。面と向かい合う表面を用い
ることにより空気絶縁型のクロスオーバ用のチップ間
の、既存の空気ギャップを利用することができ、これに
より相互接続パスの長さを比較的短くすることが可能と
なり、上側チップの上表面を用いることにより、さらに
相互接続領域を拡張することができる。例えば、インダ
クタまたは、キャパシタのような受動型デバイスを、チ
ップオンチップ組立体の上表面に配置することも、可能
である。さらにまたこのような回路の機能により、サポ
ートチップまたは上側チップのいずれかまたはその両方
の上に、マルチレベルの金属パターンを用いることがで
きるようになる。
【図面の簡単な説明】
【図１】一般的なチップオンチップ相互接続構造の側面
図。
【図２】一般的なチップオンチップ相互接続構造の平面
図。
【図３】一般的なチップオンチップ組立体における相互
接続の部分を表す側面図。
【図４】チップオンチップ組立体において実現される２
つのレベルの相互接続構造を表す側面図。
【図５】本発明の単一レベルの相互接続回路を表す図
で、図３、４との比較を表す図。
【図６】図５の単一レベルの相互接続構造の一部を表す
平面図。
【図７】本発明による単一レベルの相互接続回路で実現
される、複数のクロスオーバを表す平面図。
【図８】本発明による一般的なレイアウトの一部を構成
する誤った方法の相互接続を表す平面図。
【図９】サポートチップの誤った側上の部位に、他の上
部チップを相互接続するために、複数の上部チップの内
の１つにまたがって、２本の相互接続パスがチップオン
チップパッケージ上に配置された状態を表す上面図。
【符号の説明】
１１ 基板チップ １２、１３ チップ １４ はんだバンプ ３１ 基板 ３２ 絶縁層 ３３ ＩＣボンディングパッド ３５、３６、３７ ランナー ３８ 絶縁層 ３９ 部分 ４１ 上部チップ ４２ ＩＣボンディングパッド ４３ 絶縁層 ４４ はんだバンプ ４５、４６ アンダーバンプ金属化層 ５１、５２、５３、５４、５５、５６ ランナー ６１ サポートチップ基板 ６２ 接点パッド ６３、６４、６５ ランナー ６７ 上部チップ ６８、６９ はんだバンプ ７１ アンダーバンプ金属化層 ７２、７３、７４ ランナー ７５ ギャップ ８１ サポートチップ ８２ 上部のフリップチップ結合されたチップ ８３、８４、８５、８６ はんだボール ８７、８８、９１、９２ 接点パッド ９３、９４、９５、９６、９７、９８ ランナー １００ 上部チップ １０１ ランナー １０２ エッジパッド １０３ サポートチップ １０４ はんだバンプ相互接続構造 １０５ ランナー １０６ 接点パッド １１１ サポートチップ １１２、１１３ 上部チップ １１４、１１５ 接点パッド １１６、１１８、１２１、１２３ ランナー １１７、１１９、１２２ バイアスはんだバンプ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ロバート チャールズ フライ アメリカ合衆国，ニュージャージー，ミド ルセックス，ピスキャタウェイ，カールト ン アヴェニュー 334ビー (72)発明者 イー レン ロウ アメリカ合衆国，ニュージャージー，ユニ オン，バークレイ ハイツ，バークレイ スクエアＭ11 (72)発明者 ケヴィン ジョン オコナー アメリカ合衆国，ニュージャージー，ハン タードン，レバノン，クリスタル ドライ ブ １

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 （ａ） 複数の能動半導体デバイスを有
    し、その長さがＬ１で幅がＷ１であり、その結果上表面
    の面積Ａ１はＬ１×Ｗ１で、下部表面の面積もＡ１に等
    しい第１集積回路チップと、（ｂ） 前記第１集積回路
    チップの上表面に形成される第１相互接続回路と、
    （ｃ） 複数の能動半導体デバイスを有し、その長さが
    Ｌ２で幅がＷ２であり、その結果上表面の面積Ａ２はＬ
    ２×Ｗ２で、下部表面の面積もＡ２に等しい第２集積回
    路チップと、前記第２集積回路は前記第１集積回路チッ
    プに支持され、Ａ２＜Ａ１であり、（ｄ） 前記第２集
    積回路チップの下表面と前記第１集積回路チップの上表
    面との間を間隙を残しながらそれらを結合する複数の結
    合手段と、（ｅ） 前記第２集積回路チップの下表面上
    に形成された第２相互接続回路と、からなることを特徴
    とする集積回路パッケージ。
  2. 【請求項２】 前記複数の接合手段は、前記第１接続回
    路上の少なくとも１つの部位を前記第２接続回路上の少
    なくとも１つの部位と電気的に接続することを特徴とす
    る請求項１記載のパッケージ。
  3. 【請求項３】 前記第１と第２の接続回路のそれぞれに
    複数のランナーを有し、前記第１接続回路のランナーの
    少なくとも一部は、前記複数の接合手段の内の２つの接
    合手段を電気的に接続し、前記第２接続回路のランナー
    の少なくとも一部は、前記複数の接合手段の内の２つの
    接合手段を電気的に接続することを特徴とする請求項２
    記載のパッケージ。
  4. 【請求項４】 前記複数の接合手段は、はんだバンプを
    含むことを特徴とする請求項２記載のパッケージ。
  5. 【請求項５】 前記第１接続回路の第１ランナーは、第
    １はんだバンプに電気的に接続され、前記第１はんだバ
    ンプは、前記第２接続回路の第１ランナーに電気的に接
    続され、前記第２接続回路の第１ランナーは、第２はん
    だバンプに電気的に接続され、前記第２はんだバンプ
    は、前記第１接続回路の第２ランナーに接続されること
    を特徴とする請求項３記載のパッケージ。
  6. 【請求項６】 前記第１接続回路の第３ランナーは、前
    記第１集積回路チップの上表面に沿って第１方向に延
    び、前記第２接続回路の前記第１ランナーは、前記第２
    集積回路チップの下表面に沿って第２方向に延び、前記
    第１方向と前記第２方向とは、前記表面の法線方向から
    見た場合交差することを特徴とする請求項５記載のパッ
    ケージ。
  7. 【請求項７】 前記第２接続回路の第１ランナーは、第
    １はんだバンプに電気的に接続され、前記第１はんだバ
    ンプは、前記第１接続回路の第１ランナーに電気的に接
    続され、前記第１接続回路の第１ランナーは、第２はん
    だバンプに電気的に接続され、前記第２はんだバンプ
    は、前記第２接続回路の第２ランナーに接続されること
    を特徴とする請求項３記載のパッケージ。
  8. 【請求項８】 前記第２接続回路の第３ランナーは、前
    記第２集積回路チップの下表面に沿って第１方向に延
    び、前記第１接続回路の前記第１ランナーは、前記第１
    集積回路チップの上表面に沿って第２方向に延び、前記
    第１方向と前記第２方向とは、前記表面の法線方向から
    見た場合交差することを特徴とする請求項７記載のパッ
    ケージ。
  9. 【請求項９】 前記はんだバンプと前記第１および第２
    の接続回路との間にアンダーバンプ金属化層をさらに有
    することを特徴とする請求項４記載のパッケージ。
  10. 【請求項１０】 前記アンダーバンプ金属化層は、クロ
    ム層と銅層とを含むことを特徴とする請求項９記載のパ
    ッケージ。
  11. 【請求項１１】 前記第１と第２の相互接続回路は、ア
    ルミを含有することを特徴とする請求項１０記載のパッ
    ケージ。
  12. 【請求項１２】 前記第１の集積回路チップは、少なく
    とも２つの集積回路チップを支持することを特徴とする
    請求項３記載のパッケージ。
  13. 【請求項１３】 （ａ） 複数の能動半導体デバイスを
    有し、その長さがＬ１で幅がＷ１であり、その結果上表
    面の面積Ａ１はＬ１×Ｗ１で、下部表面の面積もＡ１に
    等しい第１集積回路チップと、（ｂ） 前記第１集積回
    路チップの上表面に形成される第１相互接続回路と、
    （ｃ） 複数の能動半導体デバイスを有し、その長さが
    Ｌ２で幅がＷ２であり、その結果上表面の面積Ａ２はＬ
    ２×Ｗ２で、下部表面の面積もＡ２に等しい第２集積回
    路チップと、前記第２集積回路は前記第１集積回路チッ
    プに支持され、Ａ２＜Ａ１であり、（ｄ） 複数の能動
    半導体デバイスを有し、その長さがＬ３で幅がＷ３であ
    り、その結果上表面の面積Ａ３はＬ３×Ｗ３で、下部表
    面の面積もＡ３に等しい第３集積回路チップと、前記第
    ２集積回路は前記第１集積回路チップに支持され、Ａ２
    ＋Ａ３＜Ａ１、Ｌ２＋Ｌ３＜Ｌ１、Ｗ２、Ｗ３＜Ｗ１、
    であり、（ｅ） 前記第２と第３の集積回路チップの下
    表面と前記第１集積回路チップの上表面との間を間隙を
    残しながらそれらを結合する複数の結合手段と、（ｆ）
    前記第２集積回路チップの下表面上に形成された第２
    相互接続回路と、（ｇ） 前記第２集積回路チップの下
    表面上に形成された第３相互接続回路と、からなること
    を特徴とする集積回路パッケージ。
  14. 【請求項１４】 前記複数の接合手段の少なくとも１つ
    は、前記第１接続回路上の少なくとも１つの部位を前記
    第２接続回路上の少なくとも１つの部位と電気的に接続
    することを特徴とする請求項１３記載のパッケージ。
  15. 【請求項１５】 前記複数の接合手段の少なくとも１つ
    は、前記第１接続回路上の少なくとも１つの部位を前記
    第３接続回路上の少なくとも１つの部位と電気的に接続
    することを特徴とする請求項１４記載のパッケージ。
  16. 【請求項１６】 前記第１と第２と第３の接続回路のそ
    れぞれに複数のランナーを有し、前記第１と第２と第３
    の接続回路のランナーの少なくとも一部は、前記複数の
    接合手段の内の２つの接合手段を電気的に接続すること
    を特徴とする請求項１５記載のパッケージ。
  17. 【請求項１７】 前記複数の接合手段は、はんだバンプ
    を含むことを特徴とする請求項１６記載のパッケージ。
  18. 【請求項１８】 前記第１接続回路の第１ランナーは、
    第１はんだバンプに電気的に接続され、前記第１はんだ
    バンプは、前記第２接続回路の第１ランナーに電気的に
    接続され、前記第２接続回路の第１ランナーは、第２は
    んだバンプに電気的に接続され、前記第２はんだバンプ
    は、前記第１接続回路の第２ランナーに接続され前記第
    １接続回路の第２ランナーは、第３はんだバンプに電気
    的に接続され、前記第３はんだバンプは、前記第３接続
    回路の第１ランナーに接続されることを特徴とする請求
    項１６記載のパッケージ。
  19. 【請求項１９】 前記第１接続回路の第３ランナーは、
    前記第１集積回路チップの上表面に沿って第１方向に延
    び、前記第２接続回路の前記第１ランナーは、前記第２
    集積回路チップの下表面に沿って第２方向に延び、前記
    第１方向と前記第２方向とは、前記表面の法線方向から
    見た場合交差することを特徴とする請求項１８記載のパ
    ッケージ。
  20. 【請求項２０】 前記第２接続回路の第１ランナーは、
    第１はんだバンプに電気的に接続され、前記第１はんだ
    バンプは、前記第１接続回路の第１ランナーに電気的に
    接続され、前記第１接続回路の第１ランナーは、第２は
    んだバンプに電気的に接続され、前記第２はんだバンプ
    は、前記第３接続回路の第１ランナーに接続されること
    を特徴とする請求項１６記載のパッケージ。
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