JP2653179B2 - 集積回路装置用バンプ電極の製造方法 - Google Patents
集積回路装置用バンプ電極の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置にその外部との接続用に設けら
れるバンプ電極、より正確には集積回路装置の半導体チ
ップの外部と接続すべき電極膜上に順次これと導電接触
する金属の下側および上側下地膜を介してバンプ電極金
属を設けてなる集積回路装置用バンプ電極の製造方法に
関する。
れるバンプ電極、より正確には集積回路装置の半導体チ
ップの外部と接続すべき電極膜上に順次これと導電接触
する金属の下側および上側下地膜を介してバンプ電極金
属を設けてなる集積回路装置用バンプ電極の製造方法に
関する。
半導体集積回路技術の著しい進展に伴い、1個の半導
体チップ内に極めて多数の電子回路ないし回路要素を組
み込めるようになったが、同時にその外部接続点数が増
加する傾向にあり、場合によっては、数mm角の小さなチ
ップ内に数百個もの接続点を組み込むことが要求され
る。周知のように、バンプ電極はチップ面から突設され
る金属の突起電極であって、かかる要求を満たし得るほ
か外部接続に要するスペースと手間を大幅に省ける利点
があり、最近では数十μmのサイズの小形の例えば金の
バンプ電極をその1.5〜2倍程度の小ピッチでチップの
周縁に多数個配列でき、かついわゆるインナーリードボ
ンディング法等の比較的簡単な手段で外部と接続するこ
とができる。
体チップ内に極めて多数の電子回路ないし回路要素を組
み込めるようになったが、同時にその外部接続点数が増
加する傾向にあり、場合によっては、数mm角の小さなチ
ップ内に数百個もの接続点を組み込むことが要求され
る。周知のように、バンプ電極はチップ面から突設され
る金属の突起電極であって、かかる要求を満たし得るほ
か外部接続に要するスペースと手間を大幅に省ける利点
があり、最近では数十μmのサイズの小形の例えば金の
バンプ電極をその1.5〜2倍程度の小ピッチでチップの
周縁に多数個配列でき、かついわゆるインナーリードボ
ンディング法等の比較的簡単な手段で外部と接続するこ
とができる。
本発明はかかる集積回路装置用のバンプ電極であっ
て、上述のようなリード等の相手方とはんだ付け等の加
熱工程を経て接続する場合にとくに適するものに関し、
第3図を参照してその従来構造と主な製作工程を簡単に
説明する。
て、上述のようなリード等の相手方とはんだ付け等の加
熱工程を経て接続する場合にとくに適するものに関し、
第3図を参照してその従来構造と主な製作工程を簡単に
説明する。
この第3図ではバンプ電極の完成状態が同図(d)に
示されているが、理解を容易にするため同図(a)以降
を参照しながらその主な製作工程を追って説明する。同
図(a)のウエハ1内には集積回路が作り込まれている
が、図にはそのごく一部のn形のエピタキシャル層2と
p形の接合分離層3とp形の半導体層4のみが示されて
いる。このウエハ1の表面は通例のように酸化膜5で覆
われ、その窓部内で半導体層4と一端が接続されたアル
ミ等の配線膜6が配設され、さらにその上を覆って窒化
シリコン等の保護膜7が設けられており、この例では保
護膜7の窓7a内に露出する配線膜6上にバンプ電極を設
けるものとする。
示されているが、理解を容易にするため同図(a)以降
を参照しながらその主な製作工程を追って説明する。同
図(a)のウエハ1内には集積回路が作り込まれている
が、図にはそのごく一部のn形のエピタキシャル層2と
p形の接合分離層3とp形の半導体層4のみが示されて
いる。このウエハ1の表面は通例のように酸化膜5で覆
われ、その窓部内で半導体層4と一端が接続されたアル
ミ等の配線膜6が配設され、さらにその上を覆って窒化
シリコン等の保護膜7が設けられており、この例では保
護膜7の窓7a内に露出する配線膜6上にバンプ電極を設
けるものとする。
第3図(b)の工程では、バンプ電極の下側下地膜11
用に例えばチタンを,上側下地膜12用に例えばパラジュ
ウム膜12aと金膜12bを順次全面被着した後、フォトエッ
チングにより上側下地膜12のみをパターンニングして図
示の状態とする。もちろん、これらの下地膜11および12
は配線膜6の他端と接続されている。
用に例えばチタンを,上側下地膜12用に例えばパラジュ
ウム膜12aと金膜12bを順次全面被着した後、フォトエッ
チングにより上側下地膜12のみをパターンニングして図
示の状態とする。もちろん、これらの下地膜11および12
は配線膜6の他端と接続されている。
第3図(c)の工程では、フォトレジスト膜8を塗着
してフォトプロセスにより上側下地膜12のみを露出させ
るように窓を開口した後、下側下地膜11をめっき電極膜
に利用して上側下地膜12上にバンプ電極金属13として例
えば金を電解めっきにより所望の厚みに成長させる。こ
の電解めっき時には下側下地膜11をめっき電源の負側端
子に接続することにより、ウエハ1の面内のすべての上
側下地膜12をめっき陰極としてそれらの上にバンプ電極
金属13を一斉に成長させる。
してフォトプロセスにより上側下地膜12のみを露出させ
るように窓を開口した後、下側下地膜11をめっき電極膜
に利用して上側下地膜12上にバンプ電極金属13として例
えば金を電解めっきにより所望の厚みに成長させる。こ
の電解めっき時には下側下地膜11をめっき電源の負側端
子に接続することにより、ウエハ1の面内のすべての上
側下地膜12をめっき陰極としてそれらの上にバンプ電極
金属13を一斉に成長させる。
第3図(d)の完成状態にするには、まずフォトレジ
スト膜8を除去した後、上側下地膜12をマスクとして下
側下地膜11を化学エッチングする。これにより、下側下
地膜11は図のように上側下地膜12と同パターンになり、
それぞれ下地膜11および12とバンプ電極金属13とからな
るバンプ電極10が互いに分離された状態でウエハ上に多
数個形成されるので、このウエハをスクライブしてチッ
プ9に単離することにより集積回路装置のいわゆるフリ
ップチップを得ることができる。
スト膜8を除去した後、上側下地膜12をマスクとして下
側下地膜11を化学エッチングする。これにより、下側下
地膜11は図のように上側下地膜12と同パターンになり、
それぞれ下地膜11および12とバンプ電極金属13とからな
るバンプ電極10が互いに分離された状態でウエハ上に多
数個形成されるので、このウエハをスクライブしてチッ
プ9に単離することにより集積回路装置のいわゆるフリ
ップチップを得ることができる。
この第3図(d)には前述のインナーリードボンディ
ング法等によりバンプ電極10に外部導体としてリード20
を接続した状態が併せて示されている。このリード20は
例えば数十μm程度の薄い銅の細条に錫等の接合用金属
被覆21をめっき等により施したもので、この被覆を溶融
させる温度に加熱しながらバンプ電極10に軽く押し付け
ることにより容易に接続を果せる。なお、前の説明から
わかるように、第3図(a)の状態のウエハ1にバンプ
電極10を作り込むためのフォトプロセス回数は、同図
(b)の上側下地膜12のパターンニング時と、同図
(c)の電解めっき用フォトレジスト膜8のパターニン
グ時の2回で済ませることができる。
ング法等によりバンプ電極10に外部導体としてリード20
を接続した状態が併せて示されている。このリード20は
例えば数十μm程度の薄い銅の細条に錫等の接合用金属
被覆21をめっき等により施したもので、この被覆を溶融
させる温度に加熱しながらバンプ電極10に軽く押し付け
ることにより容易に接続を果せる。なお、前の説明から
わかるように、第3図(a)の状態のウエハ1にバンプ
電極10を作り込むためのフォトプロセス回数は、同図
(b)の上側下地膜12のパターンニング時と、同図
(c)の電解めっき用フォトレジスト膜8のパターニン
グ時の2回で済ませることができる。
ところが、上述の従来のバンプ電極では、それに外部
導体を接続する際に溶融金属がその基部に流れると、そ
の凝固時に生じる機械的応力によってチップが損傷を受
けやすく、集積回路装置の長期信頼性が著しく損なわれ
る問題がある。以下、これを図を参照して説明する。
導体を接続する際に溶融金属がその基部に流れると、そ
の凝固時に生じる機械的応力によってチップが損傷を受
けやすく、集積回路装置の長期信頼性が著しく損なわれ
る問題がある。以下、これを図を参照して説明する。
第3図(d)のように,リード20をバンプ電極10の金
属13に接合する際の加熱温度や加圧力がたまたま不適切
であると、その接合用金属被覆21が溶融した金属21aが
図示のようにバンプ電極金属13と下地膜11および12の表
面を伝って流れてチップ9の表面に達することがある。
第4図は第3図(d)の小円Aで囲まれたバンプ電極10
の基部付近の拡大図であって、図のように溶融金属21a
がチップの表面の保護膜7上に若干でも流れると、その
凝固時の収縮により保護膜7に応力が掛かって図のよう
にクラックCが発生しやすい。もちろん、このクラック
Cは僅かなるもので発生したままではとくに支障は生じ
ないが、集積回路装置を高温高湿下で使用すると長期後
には保護膜7の下の配線膜6の金属が腐食して図のよう
にピットPが発生し、最後には配線膜6が断線するに至
る。
属13に接合する際の加熱温度や加圧力がたまたま不適切
であると、その接合用金属被覆21が溶融した金属21aが
図示のようにバンプ電極金属13と下地膜11および12の表
面を伝って流れてチップ9の表面に達することがある。
第4図は第3図(d)の小円Aで囲まれたバンプ電極10
の基部付近の拡大図であって、図のように溶融金属21a
がチップの表面の保護膜7上に若干でも流れると、その
凝固時の収縮により保護膜7に応力が掛かって図のよう
にクラックCが発生しやすい。もちろん、このクラック
Cは僅かなるもので発生したままではとくに支障は生じ
ないが、集積回路装置を高温高湿下で使用すると長期後
には保護膜7の下の配線膜6の金属が腐食して図のよう
にピットPが発生し、最後には配線膜6が断線するに至
る。
本発明の目的は、外部導体との接続時に例え溶融金属
がバンプ電極の基部に流れても、上述のようなトラブル
発生のおそれがない集積回路装置用バンプ電極を得るの
製造方法を提供することにある。
がバンプ電極の基部に流れても、上述のようなトラブル
発生のおそれがない集積回路装置用バンプ電極を得るの
製造方法を提供することにある。
この目的は本発明によれば、配線膜上の保護膜を開口し
て開口部を形成し、外部との接続時の溶融金属によって
濡れない金属で構成される下側下地膜と、上側下地膜と
を順次被着する工程と、前記開口部を覆う部分の上側下
地膜を所定のパターンに形成する工程と、前記上側下地
膜と同じ大きさの窓および前記上側下地膜よりもやや大
きめな窓のいずれかをもつパターンのレジスト膜を形成
し、前記上側下地膜を覆うように電解めっきでバンプ電
極金属を形成する工程と、前記バンプ電極をマスクとし
て前記レジスト膜を前記バンプ電極金属の基部の回りに
環状に残し、これをマスクとして下側下地膜を形成する
工程とを含む製造方法によって達成される。
て開口部を形成し、外部との接続時の溶融金属によって
濡れない金属で構成される下側下地膜と、上側下地膜と
を順次被着する工程と、前記開口部を覆う部分の上側下
地膜を所定のパターンに形成する工程と、前記上側下地
膜と同じ大きさの窓および前記上側下地膜よりもやや大
きめな窓のいずれかをもつパターンのレジスト膜を形成
し、前記上側下地膜を覆うように電解めっきでバンプ電
極金属を形成する工程と、前記バンプ電極をマスクとし
て前記レジスト膜を前記バンプ電極金属の基部の回りに
環状に残し、これをマスクとして下側下地膜を形成する
工程とを含む製造方法によって達成される。
バンプ電極金属を電解めっきにより成長させると、そ
の先端部が基部より横方向に張り出して形成されること
を利用する。電解めっき用フォトレジスト膜にポジ形の
ものを用い、バンプ電極金属を電解めっき成長させた
後、このバンプ電極金属をマスクとしてフォトレジスト
膜を露光かつ現像してその基部に環状に残し、この環状
のレジスト膜をマスクとして下側下地膜をエッチングす
ることで、下側下地膜をバンプ電極金属の基部よりも横
方向に延出されたパターンに、簡単な工程で正確な寸法
に形成する。
の先端部が基部より横方向に張り出して形成されること
を利用する。電解めっき用フォトレジスト膜にポジ形の
ものを用い、バンプ電極金属を電解めっき成長させた
後、このバンプ電極金属をマスクとしてフォトレジスト
膜を露光かつ現像してその基部に環状に残し、この環状
のレジスト膜をマスクとして下側下地膜をエッチングす
ることで、下側下地膜をバンプ電極金属の基部よりも横
方向に延出されたパターンに、簡単な工程で正確な寸法
に形成する。
また、バンプ電極の相手方との接合時に流れやすい溶
融金属としては、相手方の接合用金属被覆が溶け出す場
合のほか、バンプ電極金属がはんだ等であってそれ自体
が溶けだす場合があり、かかる溶融金属が低融点の錫や
はんだの場合、従来から下側下地膜に用いられているチ
タンがこれによって濡れない性質を持っていることを利
用して、本発明においてもこれをそのまま下側下地膜用
金属に採用することができる。
融金属としては、相手方の接合用金属被覆が溶け出す場
合のほか、バンプ電極金属がはんだ等であってそれ自体
が溶けだす場合があり、かかる溶融金属が低融点の錫や
はんだの場合、従来から下側下地膜に用いられているチ
タンがこれによって濡れない性質を持っていることを利
用して、本発明においてもこれをそのまま下側下地膜用
金属に採用することができる。
なお、上側下地膜をバンプ電極によって覆うにはバン
プ電極金属と上側下地膜のパターンを同じにすることで
もよいが、前者のパターンを後者のパターンより大きく
して上側下地膜がバンプ電極金属により包み込まれるよ
うにするのが、フォトプロセス時のマスク合わせをする
上で望ましい。上側下地膜をバンプ電極金属により覆っ
てしまうことにより、下側下地膜の延出された部分の溶
融金属に対する阻止効果が上側下地膜によって妨げられ
ることがないようにする。
プ電極金属と上側下地膜のパターンを同じにすることで
もよいが、前者のパターンを後者のパターンより大きく
して上側下地膜がバンプ電極金属により包み込まれるよ
うにするのが、フォトプロセス時のマスク合わせをする
上で望ましい。上側下地膜をバンプ電極金属により覆っ
てしまうことにより、下側下地膜の延出された部分の溶
融金属に対する阻止効果が上側下地膜によって妨げられ
ることがないようにする。
以下、図を参照しながら本発明の実施例を説明する。
第1図は本発明によるバンプ電極の完成状態を例示する
断面図であり、これを集積回路装置に作り込む際の主な
工程ごとの状態が第2図にこれに対応する断面図で示さ
れている。なお、これらの図中の第3図以降に対応する
部分には同じ符号が付されている。
第1図は本発明によるバンプ電極の完成状態を例示する
断面図であり、これを集積回路装置に作り込む際の主な
工程ごとの状態が第2図にこれに対応する断面図で示さ
れている。なお、これらの図中の第3図以降に対応する
部分には同じ符号が付されている。
第1図において、本発明によるバンプ電極10は第3図
(d)の従来のバンプ電極構造と異なり、バンプ電極13
が上側下地膜12を覆うように,とくにこの実施例では包
み込んでしまうように設けられ、かつ下側下地膜11がバ
ンプ電極金属13の基部の周面よりも外側に延出されたパ
ターンに形成され、とくにこの実施例ではバンプ電極金
属13の先端部の周面とほぼ揃ったパターンに形成されて
いる。また本発明では、この下側下地膜11用の金属とし
て溶融金属21aで濡れないものが用いられ、例えば溶融
金属21aが錫やはんだの場合には、従来と同様にチタン
がこれに用いられる。
(d)の従来のバンプ電極構造と異なり、バンプ電極13
が上側下地膜12を覆うように,とくにこの実施例では包
み込んでしまうように設けられ、かつ下側下地膜11がバ
ンプ電極金属13の基部の周面よりも外側に延出されたパ
ターンに形成され、とくにこの実施例ではバンプ電極金
属13の先端部の周面とほぼ揃ったパターンに形成されて
いる。また本発明では、この下側下地膜11用の金属とし
て溶融金属21aで濡れないものが用いられ、例えば溶融
金属21aが錫やはんだの場合には、従来と同様にチタン
がこれに用いられる。
第1図には、第3図(d)と同様にバンプ電極10に接
続される相手方の外部導体としてリード20が示されてお
り、バンプ電極金属13が金や銅の場合にはこれに対する
接合用金属21として錫やはんだがこれに被覆されてい
る。このリード20をバンプ電極10に加熱下で接続する
際、バンプ電極金属13は溶融した接合用金属21によりよ
く濡れてこれによって良好な接合が果たされるが、溶融
金属21aが図示のようにその周面に流れやすい。この溶
融金属21aはバンプ電極金属13の基部に達することがあ
るが、本発明ではこれに濡れない下側下地膜11がこの基
部の回りに延出されているので、これにより完全に阻止
されて溶融金属21aはチップ9の表面にまでは達し得な
い。
続される相手方の外部導体としてリード20が示されてお
り、バンプ電極金属13が金や銅の場合にはこれに対する
接合用金属21として錫やはんだがこれに被覆されてい
る。このリード20をバンプ電極10に加熱下で接続する
際、バンプ電極金属13は溶融した接合用金属21によりよ
く濡れてこれによって良好な接合が果たされるが、溶融
金属21aが図示のようにその周面に流れやすい。この溶
融金属21aはバンプ電極金属13の基部に達することがあ
るが、本発明ではこれに濡れない下側下地膜11がこの基
部の回りに延出されているので、これにより完全に阻止
されて溶融金属21aはチップ9の表面にまでは達し得な
い。
次に、第2図を参照してかかるバンプ電極10をウエハ
1上に作り込む要領の例を説明する。まず同図(a)は
第3図(a)と同じウエハ1の状態であり、一端がp形
の半導体層4に接続されたアルミ等の配線膜6の他端部
上の保護膜7の窓7aの開口部にバンプ電極10を作り込む
ものとする。
1上に作り込む要領の例を説明する。まず同図(a)は
第3図(a)と同じウエハ1の状態であり、一端がp形
の半導体層4に接続されたアルミ等の配線膜6の他端部
上の保護膜7の窓7aの開口部にバンプ電極10を作り込む
ものとする。
第2図(b)の工程では、従来と同じくこの窓7aの開
口内で配線膜6と導電接触するように、下側下地膜11用
に例えば0.2μmの厚みのチタン膜を,次に上側下地膜1
2用に例えば0.5μm程度の厚みのパラジュウム膜12aと
0.02μm程度の薄い金膜12bをそれぞれスパッタ法ない
し蒸着法で全面被着した上で、1回目のフォトプロセス
による図示しないフォトレジスト膜をマスクとしこの例
では王水を用いるエッチングにより、上側下地膜12を従
来の第3図(b)の場合よりも図のようにやや小さな方
形や円形のパターンに形成する。
口内で配線膜6と導電接触するように、下側下地膜11用
に例えば0.2μmの厚みのチタン膜を,次に上側下地膜1
2用に例えば0.5μm程度の厚みのパラジュウム膜12aと
0.02μm程度の薄い金膜12bをそれぞれスパッタ法ない
し蒸着法で全面被着した上で、1回目のフォトプロセス
による図示しないフォトレジスト膜をマスクとしこの例
では王水を用いるエッチングにより、上側下地膜12を従
来の第3図(b)の場合よりも図のようにやや小さな方
形や円形のパターンに形成する。
第2図(C)はバンプ電極金属13の電解めっきによる
成長工程であり、このためまずめっき用マスクとして本
発明ではポジ形のフォトレジスト膜8を2回目のフォト
プロセスにより上側下地膜12よりもやや大きな窓をもつ
パターンに形成する。電解めっきは従来と同様にこのフ
ォトレジスト膜8をマスクとし、下側下地膜11をめっき
電極膜として行ない、バンプ電極金属13として例えば金
や銅を数十μmの厚みに電解めっきする。
成長工程であり、このためまずめっき用マスクとして本
発明ではポジ形のフォトレジスト膜8を2回目のフォト
プロセスにより上側下地膜12よりもやや大きな窓をもつ
パターンに形成する。電解めっきは従来と同様にこのフ
ォトレジスト膜8をマスクとし、下側下地膜11をめっき
電極膜として行ない、バンプ電極金属13として例えば金
や銅を数十μmの厚みに電解めっきする。
この電解めっき時、バンプ電極金属13はこの実施例で
は上側下地膜12上だけでなく、フォトレジスト膜8の窓
部に露出する下側下地膜11上にも成長して、図示のよう
に上側下地膜12を包み込む。また、バンプ電極金属13は
その高さ方向への成長と同時に横方向にも若干成長する
ので、図のようにその先端部が横方向に張り出した形状
になる。この張り出しの程度はバンプ電極金属の種類や
電解めっきの条件によってかなり異なるが例えば先端部
の高さの半分程度になる。
は上側下地膜12上だけでなく、フォトレジスト膜8の窓
部に露出する下側下地膜11上にも成長して、図示のよう
に上側下地膜12を包み込む。また、バンプ電極金属13は
その高さ方向への成長と同時に横方向にも若干成長する
ので、図のようにその先端部が横方向に張り出した形状
になる。この張り出しの程度はバンプ電極金属の種類や
電解めっきの条件によってかなり異なるが例えば先端部
の高さの半分程度になる。
第2図(d)の工程では、この張り出しを利用して下
側下地膜11の延出部用マスクを形成する。このために
は、同図(c)のポジ形のフォトレジスト膜8をバンプ
電極金属13をマスクとして露光し現像すればよく、これ
により同図(d)の下側下地膜11の延出部用のフォトレ
ジスト膜8aがバンプ電極金属13の基部の回りに環状に形
成される。以後はこれをマスクとして希ふっ酸等により
下側下地膜12のチタンを化学エッチングし、フォトレジ
スト膜8aを除去して第1図の完成状態とする。
側下地膜11の延出部用マスクを形成する。このために
は、同図(c)のポジ形のフォトレジスト膜8をバンプ
電極金属13をマスクとして露光し現像すればよく、これ
により同図(d)の下側下地膜11の延出部用のフォトレ
ジスト膜8aがバンプ電極金属13の基部の回りに環状に形
成される。以後はこれをマスクとして希ふっ酸等により
下側下地膜12のチタンを化学エッチングし、フォトレジ
スト膜8aを除去して第1図の完成状態とする。
この実施例のように、下側下地膜11の延出部をバンプ
電極金属13の先端部の張り出しを利用して形成すること
により、延出部自体を正確な寸法で形成できるほか、バ
ンプ電極10の作り込みに際してフォトマスクを用いる回
数を上の説明からわかるように計2回で済ませることが
できる。
電極金属13の先端部の張り出しを利用して形成すること
により、延出部自体を正確な寸法で形成できるほか、バ
ンプ電極10の作り込みに際してフォトマスクを用いる回
数を上の説明からわかるように計2回で済ませることが
できる。
以上説明した本発明による下側下地膜11の延出部は、
前述の溶融金属に対する阻止効果のほか、バンプ電極10
にリード20等を接続する際の外力によるチップ9の損傷
を減少させる効果を有する。すなわち、従来の第3図の
構造では下側下地膜11と上側下地膜12の周縁が一致して
いるため、バンプ電極10に上方から加わる外力がこの周
縁に集中して保護膜7等を局部的に損傷させやすいが、
本発明の第1図の構造ではこの外力が下側下地膜11の延
出部により分散されてチップ表面の保護膜7等への局部
的な応力集中が緩和され、あるいは保護膜7がそれと強
固に結合している下側下地膜11により応力から保護され
るので、それにクラック等の損傷が発生するおそれが一
層減少する。
前述の溶融金属に対する阻止効果のほか、バンプ電極10
にリード20等を接続する際の外力によるチップ9の損傷
を減少させる効果を有する。すなわち、従来の第3図の
構造では下側下地膜11と上側下地膜12の周縁が一致して
いるため、バンプ電極10に上方から加わる外力がこの周
縁に集中して保護膜7等を局部的に損傷させやすいが、
本発明の第1図の構造ではこの外力が下側下地膜11の延
出部により分散されてチップ表面の保護膜7等への局部
的な応力集中が緩和され、あるいは保護膜7がそれと強
固に結合している下側下地膜11により応力から保護され
るので、それにクラック等の損傷が発生するおそれが一
層減少する。
なお、本発明による金のバンプ電極10を備えた数十個
のサンプルチップ9について、前述のような錫めっきリ
ード20をインナーリードボンディング法により接続した
上で、高温高湿の促進条件下で1箇月の長期信頼性試験
を行なった結果、従来見られたようなトラブルは全く発
生しないことが確認されている。
のサンプルチップ9について、前述のような錫めっきリ
ード20をインナーリードボンディング法により接続した
上で、高温高湿の促進条件下で1箇月の長期信頼性試験
を行なった結果、従来見られたようなトラブルは全く発
生しないことが確認されている。
以上述べたように本発明によれば、配線膜上の保護膜
を開口して開口部を形成し、外部との接続時の溶融金属
によって濡れない金属で構成される下側下地膜と、上側
下地膜とを順次被着する工程と、前記開口部を覆う部分
の上側下地膜を所定のパターンに形成する工程と、前記
上側下地膜と同じ大きさの窓および前記該上側下地膜よ
りもやや大きめな窓のいずれかをもつパターンのレジス
ト膜を形成し、前記上側下地膜を覆うように電解めっき
でバンプ電極金属を形成する工程と、前記バンプ電極を
マスクとして前記レジスト膜を前記バンプ電極金属の基
部の回りに環状に残し、これをマスクとして下側下地膜
を形成する工程とを含む製造方法とすることにより、バ
ンプ電極金属の基部よりも横方向に延出された下側下地
膜を、簡単な工程で且つ正確な寸法に形成することがで
きる効果を有する。
を開口して開口部を形成し、外部との接続時の溶融金属
によって濡れない金属で構成される下側下地膜と、上側
下地膜とを順次被着する工程と、前記開口部を覆う部分
の上側下地膜を所定のパターンに形成する工程と、前記
上側下地膜と同じ大きさの窓および前記該上側下地膜よ
りもやや大きめな窓のいずれかをもつパターンのレジス
ト膜を形成し、前記上側下地膜を覆うように電解めっき
でバンプ電極金属を形成する工程と、前記バンプ電極を
マスクとして前記レジスト膜を前記バンプ電極金属の基
部の回りに環状に残し、これをマスクとして下側下地膜
を形成する工程とを含む製造方法とすることにより、バ
ンプ電極金属の基部よりも横方向に延出された下側下地
膜を、簡単な工程で且つ正確な寸法に形成することがで
きる効果を有する。
第1図および第2図が本発明に関し、第1図は本発明に
よるバンプ電極の完成状態をその外部との接続状態と併
せて例示する集積回路装置用チップの要部拡大断面図、
第2図はこのバンプ電極を作り込む要領を主な工程ごと
の状態で例示するウエハの要部拡大断面図である。第3
図以降は従来技術に関し、第3図は従来技術によるバン
プ電極とその主な製作工程ごとの状態を示すウエハない
しチップの要部拡大断面図、第4図は従来の問題点を示
すためのバンプ電極の基部付近の拡大断面図である。こ
れらの図において、 1:ウエハ、2:エピタキシャル層、3:接合分離層、4:バン
プ電極を介して外部と接続される半導体層、5:酸化膜、
6:配線膜、7:保護膜、7a:保護膜のバンプ電極用窓、8:
フォトレジスト膜、8a:下側下地膜の延出部のパターニ
ング用フォトレジスト膜、9:集積回路装置のチップ、1
0:バンプ電極、11:下側下地膜、12:上側下地膜、12a:上
側下地膜を構成するパラジュウム膜、12b:上側下地膜を
構成する金膜、13:バンプ電極金属、20:外部接続用リー
ド、21:リードの接合用金属被覆、21a:溶融金属、C:保
護膜のクラック、P:配線膜の腐食ピット、である。
よるバンプ電極の完成状態をその外部との接続状態と併
せて例示する集積回路装置用チップの要部拡大断面図、
第2図はこのバンプ電極を作り込む要領を主な工程ごと
の状態で例示するウエハの要部拡大断面図である。第3
図以降は従来技術に関し、第3図は従来技術によるバン
プ電極とその主な製作工程ごとの状態を示すウエハない
しチップの要部拡大断面図、第4図は従来の問題点を示
すためのバンプ電極の基部付近の拡大断面図である。こ
れらの図において、 1:ウエハ、2:エピタキシャル層、3:接合分離層、4:バン
プ電極を介して外部と接続される半導体層、5:酸化膜、
6:配線膜、7:保護膜、7a:保護膜のバンプ電極用窓、8:
フォトレジスト膜、8a:下側下地膜の延出部のパターニ
ング用フォトレジスト膜、9:集積回路装置のチップ、1
0:バンプ電極、11:下側下地膜、12:上側下地膜、12a:上
側下地膜を構成するパラジュウム膜、12b:上側下地膜を
構成する金膜、13:バンプ電極金属、20:外部接続用リー
ド、21:リードの接合用金属被覆、21a:溶融金属、C:保
護膜のクラック、P:配線膜の腐食ピット、である。
Claims (1)
- 【請求項1】配線膜上の保護膜を開口して開口部を形成
し、外部との接続時の溶融金属によって濡れない金属で
構成される下側下地膜と、上側下地膜とを順次被着する
工程と、前記開口部を覆う部分の上側下地膜を所定のパ
ターンに形成する工程と、前記上側下地膜と同じ大きさ
の窓および前記上側下地膜よりもやや大きめな窓のいず
れかをもつパターンのレジスト膜を形成し、前記上側下
地膜を覆うように電解めっきでバンプ電極金属を形成す
る工程と、前記バンプ電極をマスクとして前記レジスト
膜を前記バンプ電極金属の基部の回りに環状に残し、こ
れをマスクとして下側下地膜を形成する工程とを含むこ
とを特徴とする集積回路装置用バンプ電極の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1214398A JP2653179B2 (ja) | 1989-08-21 | 1989-08-21 | 集積回路装置用バンプ電極の製造方法 |
US07/561,457 US5034345A (en) | 1989-08-21 | 1990-08-01 | Method of fabricating a bump electrode for an integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1214398A JP2653179B2 (ja) | 1989-08-21 | 1989-08-21 | 集積回路装置用バンプ電極の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0378230A JPH0378230A (ja) | 1991-04-03 |
JP2653179B2 true JP2653179B2 (ja) | 1997-09-10 |
Family
ID=16655129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1214398A Expired - Fee Related JP2653179B2 (ja) | 1989-08-21 | 1989-08-21 | 集積回路装置用バンプ電極の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5034345A (ja) |
JP (1) | JP2653179B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5707902A (en) * | 1995-02-13 | 1998-01-13 | Industrial Technology Research Institute | Composite bump structure and methods of fabrication |
EP0734059B1 (en) * | 1995-03-24 | 2005-11-09 | Shinko Electric Industries Co., Ltd. | Chip sized semiconductor device and a process for making it |
US5874782A (en) * | 1995-08-24 | 1999-02-23 | International Business Machines Corporation | Wafer with elevated contact structures |
JP3385604B2 (ja) * | 1996-05-08 | 2003-03-10 | ソニー株式会社 | はんだバンプの形成方法 |
US6558979B2 (en) * | 1996-05-21 | 2003-05-06 | Micron Technology, Inc. | Use of palladium in IC manufacturing with conductive polymer bump |
JP3587019B2 (ja) * | 1997-04-08 | 2004-11-10 | ソニー株式会社 | 半導体装置の製造方法 |
US5898223A (en) * | 1997-10-08 | 1999-04-27 | Lucent Technologies Inc. | Chip-on-chip IC packages |
US5889655A (en) * | 1997-11-26 | 1999-03-30 | Intel Corporation | Integrated circuit package substrate with stepped solder mask openings |
JPH11260863A (ja) * | 1998-03-09 | 1999-09-24 | Sumitomo Electric Ind Ltd | 半導体装置用接続端子とその製造方法 |
US6465879B1 (en) * | 1999-10-19 | 2002-10-15 | Citizen Watch Co., Ltd. | Structure for mounting semiconductor device, method of mounting same, semiconductor device, and method of fabricating same |
JP3459223B2 (ja) * | 2000-04-19 | 2003-10-20 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
TWI296839B (en) * | 2006-03-15 | 2008-05-11 | Advanced Semiconductor Eng | A package structure with enhancing layer and manufaturing the same |
US7608484B2 (en) * | 2006-10-31 | 2009-10-27 | Texas Instruments Incorporated | Non-pull back pad package with an additional solder standoff |
TWI364793B (en) * | 2007-05-08 | 2012-05-21 | Mutual Pak Technology Co Ltd | Package structure for integrated circuit device and method of the same |
US7982311B2 (en) * | 2008-12-19 | 2011-07-19 | Intel Corporation | Solder limiting layer for integrated circuit die copper bumps |
TWI419284B (zh) * | 2010-05-26 | 2013-12-11 | Chipmos Technologies Inc | 晶片之凸塊結構及凸塊結構之製造方法 |
US8437142B2 (en) * | 2011-06-20 | 2013-05-07 | Chipbond Technology Corporation | Bump structure and process of manufacturing the same |
JP6066612B2 (ja) * | 2012-08-06 | 2017-01-25 | キヤノン株式会社 | 液体吐出ヘッド及びその製造方法 |
KR20190011070A (ko) * | 2017-07-24 | 2019-02-01 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4113578A (en) * | 1973-05-31 | 1978-09-12 | Honeywell Inc. | Microcircuit device metallization |
US4427715A (en) * | 1978-07-03 | 1984-01-24 | National Semiconductor Corporation | Method of forming expanded pad structure |
JPS57201052A (en) * | 1981-06-04 | 1982-12-09 | Fuji Electric Corp Res & Dev Ltd | Bump electrode |
JPS61166049A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-08-21 JP JP1214398A patent/JP2653179B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-01 US US07/561,457 patent/US5034345A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0378230A (ja) | 1991-04-03 |
US5034345A (en) | 1991-07-23 |
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Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |