KR20190011070A - 반도체 장치 - Google Patents

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KR20190011070A
KR20190011070A KR1020170093566A KR20170093566A KR20190011070A KR 20190011070 A KR20190011070 A KR 20190011070A KR 1020170093566 A KR1020170093566 A KR 1020170093566A KR 20170093566 A KR20170093566 A KR 20170093566A KR 20190011070 A KR20190011070 A KR 20190011070A
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KR
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protective film
bump
trench
substrate
pad
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KR1020170093566A
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김용호
노보인
박수정
이인영
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삼성전자주식회사
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    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05672—Vanadium [V] as principal constituent
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    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에 배치되는 보호막으로, 보호막을 관통하는 트렌치를 포함하는 보호막, 트렌치의 적어도 일부를 채우는 제1 부분과, 보호막 상에 배치되는 제2 부분을 포함하는 하부 범프 및 하부 범프 상에 배치되는 상부 범프를 포함하고, 보호막은, 트렌치의 측벽을 포함하는 제1 부분 및 제2 부분을 포함하고, 기판의 상면으로부터 상기 보호막의 제1 부분의 상면까지의 제1 높이는, 기판의 상면으로부터 상기 보호막의 제2 부분의 상면까지의 제2 높이보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근 반도체 장치의 경박단소(light, thin, short and small)화됨에 따라, 반도체 장치를 외부 전원 또는 다른 반도체 장치와 연결시키는 외부 단자도 점점 작아지고 있다. 이 같은 외부 단자를 안정적으로 구현하는 것은 반도체 장치를 활용하여 제조하는 반도체 패키지 등의 신뢰성에 커다란 영향을 미치고 있다. 따라서, 반도체 장치와 외부 장치 사이의 전기적 신호가 교환되는 외부 단자의 신뢰성을 향상시키기 위해, 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 상부 범프의 부피를 증가시켜 기판에 가해지는 스트레스를 완화시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 상부 범프의 부피를 증가시킬 경우 상부 범프가 무너지는 현상을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판, 기판 상에 배치되는 보호막으로, 보호막을 관통하는 트렌치를 포함하는 보호막, 트렌치의 적어도 일부를 채우는 제1 부분과, 보호막 상에 배치되는 제2 부분을 포함하는 하부 범프 및 하부 범프 상에 배치되는 상부 범프를 포함하고, 보호막은, 트렌치의 측벽을 포함하는 제1 부분 및 제2 부분을 포함하고, 기판의 상면으로부터 상기 보호막의 제1 부분의 상면까지의 제1 높이는, 기판의 상면으로부터 상기 보호막의 제2 부분의 상면까지의 제2 높이보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 패드를 포함하는 기판, 상기 기판 상에 배치되는 보호막으로, 상기 보호막을 관통하여 상기 패드를 노출시키는 트렌치를 포함하는 보호막, 상기 트렌치의 적어도 일부를 채우는 제1 부분과, 상기 보호막 상에 배치되는 제2 부분을 포함하는 하부 범프 및 상기 하부 범프 상에 배치되는 상부 범프를 포함하고, 상기 트렌치의 바닥면으로부터 상기 보호막의 최상면까지의 높이는, 상기 트렌치의 바닥면으로부터 상기 하부 범프의 상기 제2 부분의 상면까지의 높이의 0.3배 보다 크고, 0.7배 보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 패드를 포함하는 기판, 상기 패드 상에 배치되는 도전 패턴, 상기 도전 패턴 상에 배치되는 하부 범프, 상기 기판 상에 배치되는 보호막으로, 상기 하부 범프의 측벽의 적어도 일부를 감싸는 제1 부분과, 상기 보호막의 제1 부분을 둘러싸는 제2 부분을 포함하는 보호막 및 상기 하부 범프 상에 배치되는 상부 범프로, 상기 하부 범프로 만입되는 제1 부분과, 상기 상부 범프의 제1 부분 상에 배치되는 제2 부분을 포함하는 상부 범프를 포함하고, 상기 보호막의 제1 부분은, 상기 보호막의 제2 부분으로부터 돌출되고, 상기 기판의 상면으로부터 상기 보호막의 제1 부분의 상면까지의 제1 높이는, 상기 기판의 상면으로부터 상기 보호막의 제2 부분의 상면까지의 제2 높이보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 k 영역의 확대도이다.
도 3은 도 2의 j 영역을 확대한 확대도이다.
도 4 내지 도 6은 도 2에서, 도전 패턴, 하부 범프 및 상부 범프의 도시를 생략한 경우의 평면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 도 8의 m 영역의 확대도이다.
도 10은 도 9의 n 영역의 확대도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 설명하기 위한 도면이다.
도 15 내지 도 18은, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서 도 1 내지 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치(10)를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치(10)는, 기판(100), 패시베이션(passivation) 막(120), 보호막(130), 패드(110), 도전 패턴(140), 하부 범프(210) 및 상부 범프(220)를 포함할 수 있다.
기판(100)은 예를 들어, 웨이퍼 단위의 기판일 수 있고, 또는 웨이퍼를 복수개로 분리한 칩 단위의 기판일 수 있다. 기판(100)이 분리된 칩 단위의 기판일 경우, 기판(100)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 기판(100)이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 기판(100)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다. 기판(100)이 웨이퍼 단위의 기판일 경우, 기판(100)은 상기에 설명한 것과 같은 기능을 수행하는 로직 소자 또는 메모리 소자를 포함할 수 있다.
몇몇 실시예에서, 기판(100)의 상면(100U)은, 회로 패턴이 형성되는 면일 수 있다.
기판(100)은 패드(110)를 포함할 수 있다. 패드(110)는, 예를 들어, 기판(100)의 상면(100U)에 배치될 수 있다. 패드(110)는, 패드(110)의 제1 부분(111)과 패드(110)의 제2 부분(112)을 포함할 수 있다.
패드(110)의 제1 부분(111)은, 트렌치(135t)의 바닥면(135B)과 제2 방향(Y)으로 중첩되는 부분일 수 있다. 패드(110)의 제2 부분(112)은, 보호막(130)의 제1 부분(131)과 제2 방향(Y)으로 중첩되는 부분일 수 있다. 반도체 장치(10)의 단면도에서, 패드(110)의 제2 부분(112)은, 패드(110)의 제1 부분(111)을 중심으로 양 측에 배치될 수 있다. 또한, 반도체 장치(10)의 평면도에서, 패드(110)의 제1 부분(111)은, 패드(110)의 제2 부분(112)을 둘러쌀 수 있다.
여기서 제2 방향(Y)은, 기판(100)의 상면(100U)과 실질적으로 평행한 방향인 제1 방향(X)과 교차하는 방향일 수 있다. 예를 들어, 제2 방향(Y)은, 제1 방향(X)과 실질적으로 수직인 방향일 수 있다.
패드(110)는, 예를 들어, 외부 단자와 기판(100) 내의 회로 패턴을 전기적으로 연결하는 본딩 패드일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 패드(110)는 재배선된 것일 수도 있고, 기판(100)을 관통하는 관통 비아 전극(TSV, Through Silicon Via) 등에 형성된 패드일 수 있다. 패드(110)는 예를 들어, 알루미늄(Al) 등과 같은 도전성 물질을 포함할 수 있다.
패시베이션 막(120)과 보호막(130)은, 기판(100) 상에 배치될 수 있다. 좀 더 구체적으로, 보호막(130)은 패시베이션 막(120) 상에 배치될 수 있다.
패시베이션 막(120)과 보호막(130)은, 패드(110)의 일부를 덮을 수 있다. 몇몇 실시예에서, 패시베이션 막(120)과 보호막(130)은, 패드(110)의 제2 부분(112)을 덮을 수 있다. 패시베이션 막(120)과 보호막(130)은, 패드(110)와 상부 범프(220) 및 하부 범프(210)와의 전기적 연결을 위해, 패드(110)의 일부와 비중첩될 수 있다. 몇몇 실시예에서, 패시베이션 막(120)과 보호막(130)은, 패드(110)의 제1 부분(111)과는 비중첩될 수 있다.
패시베이션 막(120)은, 예를 들어, 질화물 또는 산화물을 포함할 수 있다. 보호막(130)은, 예를 들어, 폴리이미드를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 패시베이션 막(120)과 보호막(130)은, 예를 들어, 기판(100)의 상면(100U)에 형성되어 있는 회로 패턴을 보호할 수 있는 절연 물질을 포함할 수 있다.
보호막(130)은 제1 부분(131)과 제2 부분(132)을 포함할 수 있다. 보호막(130)은, 보호막(130)을 관통하는 트렌치(135t)를 포함할 수 있다. 트렌치(135t)는, 예를 들어, 패드(110)의 적어도 일부를 노출시킬 수 있다.
보호막(130)의 제1 부분(131)은 트렌치(135t)의 측벽(135S1)을 포함하고, 기판(100)의 상면(100U)을 기준으로 보호막(130)의 제2 부분(132) 보다 돌출되어 있는 부분일 수 있다. 트렌치(135t)는, 보호막(130)의 제1 부분(131)을 관통할 수 있다. 보호막(130)의 제1 부분(131)은, 패드(110) 상에 배치되는 보호막(130)의 일부분을 포함할 수 있다. 도 1에서, 보호막(130)의 제1 부분(131)은 패드(110) 상에 배치되고, 보호막(130)의 제2 부분(132)은 패드(110) 상에 배치되지 않는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 보호막(130)의 제1 부분(131)은 패드(110) 상에 배치되지 않는 보호막(130)의 부분도 포함할 수 있음은 물론이다.
트렌치(135t)의 바닥면(135B)은, 예를 들어, 패드(110)의 상면에 의해 정의될 수 있다. 트렌치(135t)의 측벽(135S1)은, 예를 들어, 보호막(130)의 제1 부분(131)의 내측벽에 의해 정의될 수 있다. 보호막(130)의 제1 부분(131)의 내측벽은, 예를 들어, 보호막(130)의 제1 부분(131)의 외측벽(131S1)과 서로 마주보는 측벽일 수 있다.
보호막(130)의 제1 부분(131)과 제2 부분(132)은, 서로 연결되어 있을 수 있다. 보호막(130)의 제1 부분(131)의 외측벽(131S1)은, 보호막(130)의 제2 부분(132)의 상면과 연결될 수 있다. 보호막(130)의 제1 부분(131)의 외측벽(131S1)은, 보호막(130)의 제2 부분(132)의 상면으로부터 위쪽 방향으로 연장될 수 있다. 여기서 위쪽 방향은, 기판(100)의 하면에서 상면(100U)을 향하는 방향(예를 들어, 제2 방향(Y))일 수 있다.
도전 패턴(140)은, 트렌치(135t)의 측벽(135S1)과 트렌치(135t)의 바닥면(135B)을 따라 컨포멀(conformal)하게 배치될 수 있다. 또한, 도전 패턴(140)은, 보호막(130)의 제1 부분(131)의 상면의 적어도 일부 상으로 연장되도록 배치될 수 있다. 다시 말해서, 도전 패턴(140)은, 트렌치(135t)의 측벽 및 트렌치(135t)의 바닥면을 따라 배치될 뿐만 아니라, 하부 범프(210)의 제2 부분(212)과 보호막(130)의 제1 부분(131) 사이에도 배치될 수 있다. 도전 패턴(140)은, 예를 들어, 패드(110)와 접하도록 배치될 수 있다.
도전 패턴(140)은, 예를 들어, 접착층과 확산 방지층 및 웨팅층 역할을 하는, UBM(Under Bump Metallurgy)일 수 있다.
도전 패턴(140)은 예를 들어, 크롬(Cr), 구리(Cu), 니켈(Ni), 타이타늄-텅스텐(TiW), 니켈-바나듐(NiV) 등의 다양한 금속을 다층 구조로 형성할 수 있다. 일례로, 도전 패턴(140)은 Cr/Cr-Cu/Cu, TiW/Cu, Al/NiV/Cu, Ti/Cu, Ni/Au 또는 Ti/Cu/Ni 구조로 형성할 수 있다. 도전 패턴(140)은, 예를 들어, 후속 도금 공정에서 씨드막(seed layer)으로 사용될 수 있다.
하부 범프(210)와 상부 범프(220)는, 예를 들어, 패드(110) 및 도전 패턴(140) 상에 배치될 수 있다. 상부 범프(220)는, 하부 범프(210) 상에 배치될 수 있다.
하부 범프(210)는, 트렌치(135t)의 적어도 일부를 채우는 제1 부분(211)과, 보호막(130)의 제1 부분(131) 상에 배치되는 제2 부분(212)을 포함할 수 있다. 하부 범프(210)의 제1 부분(211)과 하부 범프(210)의 제2 부분(212)은 서로 연결된 것일 수 있다. 하부 범프(210)의 제1 부분(211)은 보호막(130)의 제1 부분(131) 내에 배치될 수 있다. 하부 범프(210)의 제2 부분(212)은 보호막(130)의 제1 부분(131) 상으로 돌출되어 있을 수 있다. 하부 범프(210)는, 평면도에서 봤을 때, 가운데가 움푹 패인 형태일 수 있다.
하부 범프(210)의 제1 부분(211)의 상면은, 하부 범프(210)와 상부 범프(220)의 경계면 중 일부분일 수 있다. 하부 범프(210)의 제1 부분(211)의 상면은, 평평하지 않을 수 있다. 예를 들어, 하부 범프(210)의 제1 부분(211)의 상면은, 가운데가 오목한 형태(concave)일 수 있다. 하부 범프(210)와 상부 범프(220)의 경계면(도 3의 230i)에 대한 자세한 사항은, 도 3을 참조하여 후술한다.
하부 범프(210)의 측벽(210S)은, 하부 범프(210)의 제1 부분(211)의 제1 측벽(210S1)과, 하부 범프(210)의 제2 부분(212)의 제2 측벽(210S2)을 포함할 수 있다. 하부 범프(210)의 측벽(210S)은, 예를 들어, 계단 모양의 단면을 가질 수 있다.
하부 범프(210)의 제1 측벽(210S1)은, 보호막(130)의 제1 부분(131)의 내측벽과 마주볼 수 있다. 하부 범프(210)의 제1 측벽(210S1)은, 트렌치(135t)의 측벽(135S1) 상에 배치될 수 있다. 하부 범프(210)의 제2 측벽(210S2)은, 보호막(130)의 제1 부분(131) 상에서, 제2 방향(Y)을 따라 연장될 수 있다.
하부 범프(210)의 제1 면(210_1)은, 예를 들어, 하부 범프(210)의 제2 부분(212)의 상면일 수 있다. 하부 범프(210)의 제1 면(210_1)은, 트렌치(135t)의 바닥면(135B)과 마주볼 수 있다. 하부 범프(210)의 제1 면(210_1)은, 하부 범프(210)의 측벽(210S)과 연결될 수 있다. 구체적으로, 하부 범프(210)의 제1 면(210_1)은, 하부 범프(210)의 제2 측벽(210S2)과 접할 수 있다.
하부 범프(210)의 제1 면(210_1)은, 리세스(230r)를 포함할 수 있다. 리세스(230r)는, 예를 들어, 상부 범프(220)의 제1 부분(221)이 배치되는 하부 범프(210) 내의 공간을 의미할 수 있다.
보호막(130)의 제1 부분(131)은, 하부 범프(210)의 제1 측벽(210S1)의 적어도 일부를 감쌀 수 있다. 다시 말해서, 하부 범프(210)의 제1 부분(211)은, 보호막(130)의 제1 부분(131)에 의해 둘러 싸여질(surrounded) 수 있다. 또한, 보호막(130)의 제2 부분(132)은, 보호막(130)의 제1 부분(131)을 둘러쌀 수 있다. 보호막(130)의 제1 부분(131)은, 보호막(130)의 제2 부분(132)으로부터 돌출될 수 있다.
하부 범프(210)는 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합 등과 같이 여러 다양한 금속을 포함할 수 있다.
상부 범프(220)는, 리세스(230r) 내에 배치되는 제1 부분(221)과, 상부 범프(220)의 제1 부분(221) 상에 배치되는 제2 부분(222)을 포함할 수 있다. 상부 범프(220)의 제1 부분(221)은, 하부 범프(210)로 만입되는 부분일 수 있다. 상부 범프(220)의 제2 부분(222)은, 하부 범프(210)의 제2 부분(212) 상에 배치되는 부분을 포함할 수 있다. 상부 범프(220)는, 예를 들어, 하부 범프(210)의 제1 면(210_1)과 접하고, 하부 범프(210)의 제1 부분(211)의 상면과 접하도록 배치될 수 있다.
상부 범프(220)는 도전성 페이스트로 예를 들어, 솔더 페이스트 또는 금속 페이스트일 수 있다. 구체적으로, 상부 범프(220)는 예를 들어, 주석-은(SnAg) 합금 또는 주석(Sn)을 포함할 수 있다.
하부 범프(210)와 상부 범프(220)는, 패드(110) 상에 배치되어, 패드(110)와 전기적으로 연결될 수 있다. 하부 범프(210)와 상부 범프(220)는, 도전 패턴(140)을 매개로, 패드(110)와 연결될 수 있다.
도 2는 도 1의 k 영역의 확대도이다.
도 1 및 도 2를 참조하면, 패드(110)의 제2 부분(112), 보호막(130)의 제1 부분(131) 및 하부 범프(210)의 제2 부분(212)은, 기판(100)의 상면(100U)을 기준으로 수직으로(즉, 제2 방향(Y)으로) 중첩될 수 있다.
기판(100)의 상면(100U)으로부터 보호막(130)의 제1 부분(131)의 상면까지의 제1 높이(H1)는, 기판(100)의 상면(100U)으로부터 보호막(130)의 제2 부분(132)의 상면까지의 제2 높이(H2)보다 클 수 있다. 제1 높이(H1)와 제2 높이(H2)의 차이로 인해, 보호막(130)의 제1 부분(131)과 보호막(130)의 제2 부분(132)은 계단 형상을 이룰 수 있다.
보호막(130)의 제1 부분(131)의 두께(THK1)는, 제1 높이(H1)와 제2 높이(H2)의 차이(H1-H2)보다 클 수 있다. 여기서 보호막(130)의 제1 부분(131)의 두께(THK1)는, 제2 방향(Y)으로 측정된 값일 수 있다. 보호막(130)의 제1 부분(131)의 두께(THK1)는, 보호막(130)의 제1 부분(131)의 최하면으로부터 최상면까지의 두께일 수 있다. 예를 들어, 보호막(130)의 제1 부분(131)의 두께(THK1)는, 패시베이션 막(120)의 상면으로부터 보호막(130)의 제1 부분(131)의 상면까지의 두께일 수 있다.
보호막(130)의 제1 부분(131)의 두께(THK1)가 제1 높이(H1)와 제2 높이(H2)의 차이(H1-H2) 보다 큰 경우, 보호막(130)의 제1 부분(131)과 보호막(130)의 제2 부분(132) 간의 단차에서 단차 피복(step coverage) 현상을 감소시킬 수 있다.
하부 범프(210)와 상부 범프(220) 사이의 경계면은, 하부 범프(210)의 제1 부분(211)의 상면과, 하부 범프(210)의 제1 면(210_1)을 포함할 수 있다. 하부 범프(210)의 제1 면(210_1)은, 실질적으로 평평할 수 있다. 하부 범프(210)의 제1 부분(211)의 상면은, 전술한 바와 같이 가운데가 오목한 형태(concave)일 수 있다.
도 3은 도 2의 j 영역을 확대한 확대도이다.
도 3을 참조하면, 하부 범프(210)와 상부 범프(220) 사이의 경계면(230i)은, 서로 이격되는 제2 지점(P2)과 제3 지점(P3)을 포함할 수 있다.
제2 지점(P2)은, 트렌치(135t)의 측벽(135S1)의 제1 지점(P1)으로부터 제1 방향(X)으로 제1 거리(D1)만큼 이격된 지점일 수 있다. 제3 지점(P3)은, 트렌치(135t)의 측벽(135S1)의 제1 지점(P1)으로부터 제1 방향(X)으로 제2 거리(D2)만큼 이격된 지점일 수 있다. 여기서 트렌치(135t)의 측벽(135S1)의 제1 지점(P1)은, 트렌치(135t)의 측벽(135S1) 상의 임의의 지점일 수 있다. 제2 거리(D2)는, 제1 거리(D1)보다 클 수 있다. 몇몇 실시예에서, 기판(100)의 상면(100U)으로부터 제2 지점(P2)까지의 높이(HP2)는, 기판(100)의 상면(100U)으로부터 제3 지점(P3)까지의 높이(HP3)보다 클 수 있다.
몇몇 실시예에서, 트렌치(135t)의 바닥면(135B)으로부터 보호막(130)의 최상면까지의 높이(HB)는, 트렌치(135t)의 바닥면(135B)으로부터 하부 범프(210)의 제2 부분(212)의 상면(즉, 제1 면(210_1))까지의 높이(HA)의 0.3배 보다 크고, 0.7배 보다 작을 수 있다. 여기서 보호막(130)의 최상면은, 예를 들어, 보호막(130)의 제1 부분(131)의 상면일 수 있다. 또한, 트렌치(135t)의 바닥면(135B)은, 도전 패턴(140)과 패드(110) 사이의 경계일 수 있다.
트렌치(135t)의 바닥면(135B)으로부터 보호막(130)의 최상면까지의 높이(HB)가, 트렌치(135t)의 바닥면(135B)으로부터 하부 범프(210)의 제2 부분(212)의 상면(즉, 제1 면(210_1))까지의 높이(HA)의 0.3배 보다 큰 경우, 높이(HP2)와 높이(HP3)의 차이가 생겨, 하부 범프(210)의 제1 부분(211)의 상면은 가운데가 더욱 오목해질 수 있다. 이로 인해, 강도가 더 큰 물질을 포함하는 하부 범프(210)의 부피가, 강도가 더 낮은 물질을 포함하는 상부 범프(220)의 부피보다 작아질 수 있다. 따라서, 하부 범프(210)와 상부 범프(220)가 기판(100)에 가하는 스트레스는 감소될 수 있다.
트렌치(135t)의 바닥면(135B)으로부터 보호막(130)의 최상면까지의 높이(HB)가, 트렌치(135t)의 바닥면(135B)으로부터 하부 범프(210)의 제2 부분(212)의 상면(즉, 제1 면(210_1))까지의 높이(HA)의 0.7배 보다 작은 경우, 하부 범프(210)의 제2 부분(212)의 부피를 충분히 확보하여, 상부 범프(220)가 무너지는 현상을 방지할 수 있다. 하부 범프(210)의 제1 부분(211)의 상면이 가운데가 오목해진 형상을 갖기 때문에, 상부 범프(220)의 부피는, 하부 범프(210)의 부피보다 클 수 있다. 이 때, 하부 범프(210)의 제2 부분(212)의 부피가 감소되는 경우, 상부 범프(220)가 무너질 가능성이 있을 수 있다.
도 4 내지 도 6은 도 2에서, 도전 패턴(140), 하부 범프(210) 및 상부 범프(220)의 도시를 생략한 경우의 평면도이다.
도 3 및 도 4를 참조하면, 패드(110)의 형상, 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상은 실질적으로 동일할 수 있다. 즉, 패드(110)의 측벽(110S)의 형상은, 패드(110)의 일부를 노출시키는 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상과 유사할 수 있다. 여기서 패드(110)의 측벽(110S)은, 패드(110)와 패시베이션 막(120)이 제2 방향(Y)으로 접하는 경계일 수 있다.
몇몇 실시예에서, 패드(110)의 형상, 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상은 모두, 원형일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 패드(110)의 형상 및 트렌치(135t)의 바닥면의 형상이 원형인 경우, 보호막(130)의 제1 부분(131)의 형상은 8각형일 수도 있다.
트렌치(135t)의 바닥면의 폭(HC)은, 도 3의 높이(HA)의 0.5배 보다 클 수 있다. 여기서 트렌치(135t)의 바닥면의 폭(HC)은, 트렌치(135t)의 바닥면의 폭을 측정했을 때, 제1 방향(X)으로 가장 큰 폭일 수 있다.
트렌치(135t)의 바닥면의 폭(HC)이 높이(HA)의 0.5배 보다 큰 경우, 상부 범프(220)의 제1 부분(221)의 부피를 충분히 확보할 수 있다. 상부 범프(220)의 제1 부분(221)의 부피를 충분히 확보하지 못하는 경우, 하부 범프(210)의 부피와 비교하여 상부 범프(220)의 부피가 감소하게 된다. 이 경우, 하부 범프(210)는 상부 범프(220)에 비해 강도가 더 큰 물질을 포함하기 때문에, 상부 범프(220)와 하부 범프(210)가 기판(100)에 가하는 스트레스는 증가될 수 있다. 상부 범프(220)의 제1 부분(221)의 부피를 충분히 확보함으로써 기판(100)에 가해지는 스트레스가 감소하게 되면, 기판(100)에 크랙(crack)이 발생될 가능성이 감소될 수 있다.
도 5를 참조하면, 몇몇 실시예에서, 패드(110)의 형상, 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상은 모두, 8각형일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 패드(110)의 형상 및 트렌치(135t)의 바닥면의 형상이 8각형인 경우, 보호막(130)의 제1 부분(131)의 형상은 원형일 수도 있다.
도 6을 참조하면, 몇몇 실시예에서, 패드(110)의 형상, 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상은 모두 직사각형일 수 있다. 그러나 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 패드(110)의 형상, 트렌치(135t)의 바닥면의 형상 및 보호막(130)의 제1 부분(131)의 형상은, 앞서 도 4 내지 도 6을 참조하여 설명한 원형, 8각형 및 직사각형과 다른 형상일 수도 있음은 물론이다.
다시 도 1을 참조하면, 트렌치(135t)의 측벽(135S1)과 보호막(130)의 제1 부분(131)의 외측벽(131S1)은, 기판(100)의 상면(100U)을 기준으로 경사질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치(20)를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참조하면, 트렌치(135t)의 측벽(135S2)과 보호막(130)의 제1 부분(131)의 외측벽(131S2)은, 기판(100)의 상면(100U)을 기준으로 수직인 기울기를 가질 수있다.
이하에서 도 8 내지 도 11을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 것은 생략한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치(30)를 설명하기 위한 단면도이다. 도 9는 도 8의 m 영역의 확대도이다. 도 10은 도 9의 n 영역의 확대도이다.
도 8 및 도 9를 참조하면, 패드(310)의 두께(THK3)는, 도 2의 패드(110)의 두께(THK2)보다 클 수 있다.
패드(310)는 제1 부분(311) 및 제1 부분(311)을 기준으로 양 측에 배치되는 제2 부분(312)을 포함할 수 있다. 패드(310)의 제1 부분(311)은, 도 1의 패드(110)의 제1 부분(111)과 대응될 수 있다. 또한, 패드(310)의 제2 부분(312)은, 도 1의 패드(110)의 제2 부분(112)과 대응될 수 있다.
트렌치(135t)는, 패드(310)의 내부까지 연장될 수 있다. 다시 말해서, 도전 패턴(140)의 적어도 일부는, 패드(310) 내에 배치될 수 있다. 또한, 하부 범프(210)의 제1 부분(211)의 나머지 일부는, 패드(310)의 제2 부분(312) 보다 높게 배치될 수 있다.
패드(310)의 제1 부분(311)의 두께는, 패드(310)의 제2 부분(312)의 두께보다 작을 수 있다. 여기서 두께는, 기판(100)의 상면(100U)을 기준으로 제2 방향(Y)을 따라 측정된 값일 수 있다.
도 10을 참조하면, 트렌치(135t)의 바닥면(135B)으로부터 패드(310)의 제2 부분(312)의 상면까지의 높이(HF)는, 높이(HB)의 0.5배보다 작을 수 있다.
트렌치(135t)의 바닥면(135B)으로부터 패드의 제2 부분(312)의 상면까지의 높이(HF)가 높이(HB)의 0.5배보다 작은 경우, 보호막(130)의 제1 부분(131)의 두께를 충분히 확보할 수 있다. 보호막(130)의 제1 부분(131)의 두께를 충분히 확보하는 경우, 보호막(130)의 제1 부분(131)과 보호막(130)의 제2 부분(132) 간의 단차에서 단차 피복(step coverage) 현상을 감소시킬 수 있다.
다시 도 8을 참조하면, 트렌치(135t)의 측벽(135S1)과 보호막(130)의 제1 부분(131)의 외측벽(131S1)은, 기판(100)의 상면(100U)을 기준으로 경사질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치(40)를 설명하기 위한 단면도이다. 설명의 편의상, 도 8 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참조하면, 트렌치(135t)의 측벽(135S2)과 보호막(130)의 제1 부분(131)의 외측벽(131S2)은, 기판(100)의 상면(100U)을 기준으로 수직인 기울기를 가질 수있다.
이하에서 도 12 및 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 설명의 명확성을 위해, 도 1 내지 도 7을 참조하여 설명한 것과 중복되는 것은 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치(50)를 설명하기 위한 단면도이다.
도 12를 참조하면, 보호막(330)은 단차를 갖지 않을 수 있다. 보호막(330)의 제1 부분(331)의 상면과, 보호막(330)의 제2 부분(332)의 상면은, 실질적으로 동일 평면 상에 위치할 수 있다. 보호막(330)의 제1 부분(331)은, 패드(110)의 제1 부분(111) 및 하부 범프(210)의 제2 부분(212)과 중첩되는 부분일 수 있다.
도 1과 비교하여, 보호막(330)의 제2 부분(332)의 두께는, 도 1의 보호막(130)의 제2 부분(132)의 두께 보다 클 수 있다. 도 1과 비교하여, 보호막(330)의 제1 부분(331)의 두께는, 도 1의 보호막(130)의 제1 부분(131)의 두께와 실질적으로 동일할 수 있다.
트렌치(135t)의 측벽(135S1)과 보호막(130)의 제1 부분(131)의 외측벽(131S1)은, 기판(100)의 상면(100U)을 기준으로 경사질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치(60)를 설명하기 위한 단면도인 도 13을 참조하면, 트렌치(135t)의 측벽(135S2)과 보호막(130)의 제1 부분(131)의 외측벽(131S2)은, 기판(100)의 상면(100U)을 기준으로 수직인 기울기를 가질 수도 있음은 물론이다.
이하에서 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지에 대해 설명한다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 패키지를 설명하기 위한 도면이다.
도 1의 반도체 장치(도 1의 10)는, 플립 칩(flip chip) 형태로 패키지 기판(1000) 상에 실장될 수 있다. 상부 범프(220) 및 하부 범프(210)는, 패드(110)와 패키지 기판(100)의 도선(1100)을 연결시킬 수 있다. 도 14에서, 도 1의 반도체 장치(도 1의 10)를 예로 들어 설명하였으나, 패키지 기판(1000) 상에 다른 실시예의 반도체 장치(도 7의 20, 도 8의 30, 도 11의 40, 도 12의 50 및 도 13의 60)가 실장될 수 있음은 물론이다.
이하에서 도 7 및 도 15 내지 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 것은 생략한다.
도 15 내지 도 18은, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15를 참조하면, 상면(100U)에 패드(110), 패시베이션 막(120), 프리 보호막(130p)이 형성된 기판(100)이 제공될 수 있다.
프리 보호막(130p) 상에는, 감광막(400)이 형성될 수 있다. 감광막(400)은, 제1 영역(401), 제1 영역(401)을 중심으로 양 측에 배치되는 제2 영역(403) 및 제3 영역(405)을 포함할 수 있다.
감광막(400)의 제1 영역(401)은, 패드(110)의 제1 부분(111)과 대응될 수 있다. 감광막(400)의 제2 영역(403)은, 후속 공정에서 도 1의 보호막(130)의 제1 부분(131)이 형성될 프리 보호막(130p)의 일부분과 대응될 수 있다. 감광막(400)의 제3 영역(405)은, 후속 공정에서 도 1의 보호막(130)의 제2 부분(132)이 형성될 프리 보호막(130p)의 다른 부분과 대응될 수 있다.
감광막(400)은 예를 들어, 포지티브 포토리지스트(positive photoresist) 또는 네거티브(negative) 포토리지스트로 형성될 수 있다. 포토리소그래피(photolithography) 공정에 사용되는 광원의 종류와 형성하고자 하는 패턴의 모양에 따라 포토리지스트는 다양한 물질이 사용될 수 있다. 광원은 예를 들어, ArF (193 nm), KrF (248 nm), EUV (Extreme Ultra Violet), VUV (Vacuum Ultra Violet, 157 nm), E-빔(beam), X-선 또는 이온빔 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 감광막(400)은, 포지티브 포토리지스트 일 수 있다. 포토리소그래피(photolithography) 공정에서, 감광막(400)의 제1 영역(401)을 통과하는 빛의 양은, 제2 영역(403) 및 제3 영역(405)을 통과하는 빛의 양보다 많을 수 있다. 또한, 감광막(400)의 제3 영역(405)을 통과하는 빛의 양은, 제2 영역(403)을 통과하는 빛의 양보다 많을 수 있다.
도 16을 참조하면, 감광막(400)의 제1 영역(401)의 아래에 위치했던 프리 보호막(130p)의 부분은, 패시베이션 막(120)이 노출될 때까지 제거될 수 있다. 이로써, 트렌치(135t)가 형성될 수 있다.
감광막(400)의 제3 영역(405)의 아래에 위치했던 프리 보호막(130p)의 부분은, 일부만 제거되어, 외측벽(131S2)을 형성할 수 있다. 감광막(400)의 제2 영역(403)의 아래에 위치했던 프리 보호막(130p)의 부분은, 실질적으로 제거되지 않을 수 있다. 이로써, 보호막(130)의 제1 부분(131)과 보호막(130)의 제2 부분(132)이 형성될 수 있다.
도 17을 참조하면, 트렌치(135t)에 의해 노출된 패시베이션 막(120)의 부분은 제거될 수 있다.
도전막(140p)은, 보호막(130)의 상면, 트렌치(135t)의 측벽(135S2) 및 트렌치(135t)의 바닥면(135B) 상에 형성될 수 있다. 또한, 마스크 패턴(500)은, 보호막(130)의 제2 부분(132)을 완전히 덮고, 보호막(130)의 제1 부분(131)의 일부만을 덮도록 형성될 수 있다.
마스크 패턴(500)에 의해 노출된 영역에, 하부 범프(210)를 형성하기 위한 도금 공정이 수행될 수 있다. 구체적으로, 하부 범프(210)는 트렌치(135t)의 적어도 일부를 채우도록 형성될 수 있다. 또한, 하부 범프(210)는, 마스크 패턴(500)의 측벽의 일부 및 보호막(130)의 제1 부분(131)의 상면을 따라 형성될 수 있다. 하부 범프(210)는, 가운데가 오목하게 형성되기 때문에, 리세스(230r)가 형성될 수 있다.
도 18을 참조하면, 프리 상부 범프(210p)가 형성될 수 있다. 프리 상부 범프(210p)는, 프리 제1 부분(221p)과 프리 제2 부분(222p)을 포함할 수 있다. 프리 제1 부분(221p)은, 리세스(230r)를 채우도록 형성될 수 있다. 프리 제2 부분(222p)은, 프리 제1 부분(221p) 상과 하부 범프(210)의 제2 부분(212) 상에 형성될 수 있다.
프리 상부 범프(210p)가 형성된 후, 도 17의 마스크 패턴(500)은 제거될 수 있다.
도 7을 참조하면, 프리 상부 범프(210p)에 대해 리플로우(reflow) 공정을 진행하여, 프리 상부 범프(210p)의 겉면을 곡면으로 만들어줄 수 있다. 이로써, 상부 범프(220)가 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 130: 보호막
210: 하부 범프 220: 상부 범프

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 보호막으로, 상기 보호막을 관통하는 트렌치를 포함하는 보호막;
    상기 트렌치의 적어도 일부를 채우는 제1 부분과, 상기 보호막 상에 배치되는 제2 부분을 포함하는 하부 범프; 및
    상기 하부 범프 상에 배치되는 상부 범프를 포함하고,
    상기 보호막은, 상기 트렌치의 측벽을 포함하는 제1 부분 및 제2 부분을 포함하고,
    상기 기판의 상면으로부터 상기 보호막의 제1 부분의 상면까지의 제1 높이는, 상기 기판의 상면으로부터 상기 보호막의 제2 부분의 상면까지의 제2 높이보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 하부 범프는 상기 트렌치의 바닥면과 마주보는 제1 면을 포함하고,
    상기 하부 범프의 제1 면은 리세스를 포함하고,
    상기 상부 범프는,
    상기 리세스 내에 배치되는 제1 부분과, 상기 상부 범프의 제1 부분 상에 배치되는 제2 부분을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 하부 범프의 제1 부분의 상면은,
    상기 트렌치의 측벽의 제1 지점으로부터 상기 기판의 상면과 평행한 방향인 제1 방향으로 제1 거리만큼 이격되어 있는 제2 지점과, 상기 트렌치의 측벽의 제1 지점으로부터 상기 제1 방향으로 제2 거리만큼 이격되어 있는 제3 지점을 포함하고,
    상기 제2 거리는 상기 제1 거리보다 크고,
    상기 기판의 상면으로부터 상기 제2 지점까지의 높이는, 상기 기판의 상면으로부터 상기 제3 지점까지의 높이보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 트렌치의 바닥면으로부터 상기 보호막의 제1 부분의 상면까지의 높이는, 상기 트렌치의 바닥면으로부터 상기 하부 범프의 제2 부분의 상면까지의 높이의 0.3배 보다 크고, 0.7배 보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 보호막의 제1 부분의 두께는, 상기 제1 높이와 상기 제2 높이의 차이보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판은 패드를 포함하고,
    상기 하부 범프 및 상기 상부 범프는 상기 패드 상에 배치되고,
    상기 패드의 일부, 상기 보호막의 제1 부분 및 상기 하부 범프의 제2 부분은, 상기 기판의 상면을 기준으로 수직으로 중첩되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 기판은 패드를 포함하고,
    상기 트렌치는 상기 패드 내로 연장되는 반도체 장치.
  8. 패드를 포함하는 기판;
    상기 기판 상에 배치되는 보호막으로, 상기 보호막을 관통하여 상기 패드를 노출시키는 트렌치를 포함하는 보호막;
    상기 트렌치의 적어도 일부를 채우는 제1 부분과, 상기 보호막 상에 배치되는 제2 부분을 포함하는 하부 범프; 및
    상기 하부 범프 상에 배치되는 상부 범프를 포함하고,
    상기 트렌치의 바닥면으로부터 상기 보호막의 최상면까지의 높이는, 상기 트렌치의 바닥면으로부터 상기 하부 범프의 상기 제2 부분의 상면까지의 높이의 0.3배 보다 크고, 0.7배 보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 보호막은,
    상기 트렌치의 측벽을 포함하는 제1 부분과, 제2 부분을 포함하고,
    상기 기판의 상면으로부터 상기 보호막의 제1 부분의 상면까지의 제1 높이는, 상기 기판의 상면으로부터 상기 보호막의 제2 부분의 상면까지의 제2 높이보다 큰 반도체 장치.
  10. 제 8항에 있어서,
    상기 하부 범프는 상기 트렌치의 바닥면과 마주보는 제1 면을 포함하고,
    상기 하부 범프의 제1 면은 리세스를 포함하고,
    상기 상부 범프는,
    상기 리세스 내에 배치되는 제1 부분과, 상기 상부 범프의 제1 부분 상에 배치되는 제2 부분을 포함하는 반도체 장치.
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