KR19990036940A - 집적 회로 패키지 - Google Patents

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이 렝 로우
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Abstract

본 발명은 하부 지지 IC 칩 상의 단일 레벨 금속 상호 접속 패턴(interconnection pattern)과 상부 IC 칩(upper IC chip) 상의 또 다른 단일 레벨 상호 접속 패턴 간의 비아(via)로서 땜납 범프(solder bump) 칩간 접속에 의한 칩-온-칩 패키지(chip-on-chip package)의 상호 접속 레이아웃(layout)을 설명한다. 이 구조에 의해 양 쪽의 칩 상에서 피쳐가 공기에 의해 절연된 교차(air isolated crossover) 구조로 형성될 수 있다.

Description

집적 회로 패키지
본 발명은 칩-온-칩 어셈블리(chip-on-chip assembly)인 집적회로 패키지의 제조에 관한 것이다.
수년 동안 반도체 소자 및 패키지 설계(package design)에서는 고 레벨의 집적도를 지향하는 추세에 있어서, 메모리 기술이, 동일한 칩 상에 메모리와 논리(logic) 회로를 집적하게 되었다. 통상적으로, 전원 모듈(power module) 및 드라이버 회로는 DRAM(dynamic random access memory) 및 SRAM(static random access memory) 디바이스의 일부가 되었으며, 많은 메모리 소자(device) 설계들은 공유한 칩 상에 일체형의 메모리 구조(memory array)을 가지는 논리 회로에 특별하게 사용된다. 그러나, 논리 반도체와 메모리 반도체 요소가 많은 공통 특징들을 공유하는 반면에, 거기에는 상이함도 존재한다. 예들 들어, DRAM 메모리 소자의 중요한 특징은 축적 캐패시터(storage capacitor)이다. 이는 최적으로 적게 만들어져야 하며, 실질적으로 결함 또는 누설(leakage)이 없어야 한다. 논리 소자들은 이에 필적할 만한 소자를 가지고 있지 않으며, 다양한 소자 양태로 허용된다. 따라서, 메모리 소자가 최적화되도록 설계된 웨이퍼 제조 공정은 논리 소자에 대해서는 일반적으로 최적화 되지 않는다. 따라서, 동일한 반도체 칩 상에 상이한 소자류를 가지기 위하여 절충안이 만들어 졌다.
"집적 또는 일체화"로의 대안적인 발전은 "분산(disintegration)"의 개념인데, 여기서 메모리 소자는 주로 메모리 셀로 구성되며, 그들이 필요로 하는 지지 회로가 하나의 칩 상에 유지되는 반면에, "응용(application)" 논리 회로 및 다른 트랜지스터들은 또 다른 칩 상에 집적된다. 이들 칩은 그들 소자의 크기 및 성질(size and nature)에 대하여 최적으로 처리될 수 있다. 본 기술에서, "집적(integration)"은 패키지 레벨에서 수행되며, 이 기술이 성공하기 위해 중요한 것은 성능 및 비용 그리고, 최소한 대등한 크기의 집적 시스템보다 우수한 최종 제품을 생산해 내는 것이다.
이 패키지 기술에 사용될 유망한 대상으로는 플립 칩 접합(flip chip bonding) 및 어셈블리(assembly)가 있다. 플립 칩 접합은 잘 발달된 기술이며, 베어 실리콘(bare silicon) IC 다이(die)의 상부(upside)를 상호 접속 기판(interconnection pattern) 예를 들어, 인쇄 배선 기판(printed wiring board) 상의 하부에 접합하는 것이 특징이다. 몇몇 접합 기법들 예를 들어, 볼 접합(ball bonding), 볼 그리드 어레이(ball grid array, BGA - 볼 접합의 한 형태) 및 땜납 범프(solder bump) 접합이 개발되어 왔다. 이들 기법들은 더 작은 접합 표면을 통하여 완화된 I/O 피치(pitch)를 이루게 되었으며, 칩 상호 접속 영역에 대한 주변 구조(perimeter array)이라기 보다는 영역 구조(area array)을 이루게 된다. 또한, 도선 길이가 줄어들기 때문에 전기적인 성능은 향상된다. 전형적으로, 이 기법의 접합 방법은 땜납 접합이다.
이들 기술 개발의 초기 충족 조건은 그 내부에 두 개 또는 그 이상의 능동 소자 칩이 공통의 상호 접속 기판에 접합된 다중 칩 모듈(multi-chip-module)이라는 것이다. 상호 접속 기판은 표준적인 인쇄 배선 기판(printed wiring board)이거나, 또는, 더 세련된 패키지 설계 내의 실리콘 웨이퍼(silicon wafer)이다. "내부" 칩 상호 접속, 즉, 칩들 간의 연결을 제공하는 대부분의 회로는 상호 접속 기판 상에 형성된다. 이 칩들은 칩 내부에 회로(금속막(metalization))의 형태로 칩 간 상호 접속을 포함한다. 금속막은 I/O 접합 영역의 구조 내에서 끝나며, I/O 접합 부분은 내부 칩 상호 접속에 대한 상호 접속 부분이다. 상호 접속으로의 수십 수백 개의 I/O 영역을 가지는 현재의 기술 수준의 로직 및 메모리 칩으로는, 상호 접속 기판 상의 내부 칩 상호 접속은 매우 복잡하게 된다. 현 설계에서, 이 회로는 교차(crossover) 상호 접속을 필요로 한다. 내부 칩 상호 접속 내에 교차를 제공하기 위하여, 전형적으로 제 2 레벨의 인쇄 회로가 구비된다. 다중 레벨 인쇄 회로 기판(multi-level printed circuit board) 및 다중 레벨 실리콘 상호 접속 기판은 잘 알려져 있으며 널리 사용되고 있지만, 이는 단일 레벨 상호 접속 구조 보다 여전히 매우 비싸며 다양하지 못하다.
더 최근의 다중 칩 모듈 기술에서 발전된 방법은 칩-온-칩 방법인데, 여기서, 능동 칩은 상호 접속 기판 보다는 오히려 또 다른 능동 칩에 플립 칩 접합된다. 칩의 적절한 크기를 고려하면, 둘 또는 그 이상의 작은 칩이 보다 큰 소정의 칩에 접합될 수 있다. 논리 칩, 예를 들어, 디지털 신호 프로세서(digital signal processor)들은 적어도 두 개의 표준 메모리 칩을 장착하여도 충분한 점유 면적(area)을 가질 정도로 매우 크다. 논리 칩, 즉 지지 칩(support chip)은 리드 프레임 패키지(lead frame package) 내에 패킹됨으로써, 더 이상의 통상적인 MCM 패키지의 상호 접속 기판 또는 기판을 제거한다. 칩-온-칩 패키지 내에서의 내부 칩 상호 접속 회로는 전형적으로 지지 칩의 표면 상에 제조된다. 그러나, 상술한 바와 같은 교차 연결은 자주 필요하며, 지지 칩은 반드시 두 레벨의 상호 접속을 구비해야만 하는 동일한 제한이 발생한다.
다중 레벨 상호 접속 어셈블리는 잘 알려져 있으며, 널리 사용되지만, 단일 레벨 상호 접속 배열보다 여전히 비용이 비싸며, 다양하지 못하다.
우리는, 모든 내부 칩 상호 접속이 각 칩 상의 단일 레벨 상호 접속으로 되는 칩-온-칩 어셈블리를 개발하였다. 본 발명에 따르면, 이는 적어도 몇몇의 내부 칩 상호 접속 회로를 더 작은 칩 (표면(top))으로 변경함으로써 성취된다. 두 개 또는 그 이상의 상부 칩이 있는 경우, 이 내부 칩 회로는 두 개의 칩 상의 상호 접속 회로가 공통의 상호 접속 레벨을 포함하는 것 처럼, 즉, 상부 칩들 중 소정의 상부 칩으로의 상호 접속은 다른 상부 칩 상의 러너(runner)를 포함할 수 있도록 설계될 수 있다. 이 구조의 중요한 특징은 이미 칩-온-칩 접합에 존재하는 갭을 사용하여서 공기에 의해 분리된 교차 접속부(air isolated crossover connection)를 제공한는 점이다.
도 1은 전형적인 칩-온-칩 상호 접속 구조를 대표적으로 도시한 개략도,
도 2는 전형적인 칩-온-칩 상호 접속 구조를 도시한 평면도,
도 3은 전형적인 칩-온-칩 어셈블리에서 상호 접속부 중의 일부를 도시한 개략도,
도 4는 칩-온-칩 어셈블리에서 구현된 2 레벨의 상호 접속 구조를 도시한 개략도,
도 5는 도 3과 도 4를 비교하기 위하여 본 발명에 따른 단일 레벨의 상호 접속 회로를 도시한 개략도,
도 6은 도 5에 도시된 단일 레벨 상호 접속 구조의 일부를 도시한 평면도,
도 7은 본 발명에 따른, 단일 레벨 상호 접속 회로에서 구현된 다중 교차를 도시한 개략도,
도 8은 본 발명에 따른, 전형적인 레이아웃의 일 부분을 형성하는 "뒷면 통로(wrong way)"의 상호 접속의 개략도,
도 9는 상부 칩 중의 소정의 상부 칩을 통과하여 다른 상부 칩을 지지 칩의 뒷면 쪽 사이트에 연결하는 상호 접속 경로를 도시하는 한 개의 칩-온-칩 패키지 상의 두 개의 칩을 도시한 개략도.
도면의 주요 부분에 대한 부호의 설명
62, 87, 88, 91, 92, 106, 114, 115 : 접합 패드
63, 64, 65, 72, 73, 74, 93, 94, 95, 96, 97, 98, 101, 105, 116, 118,
121, 123 : 러너
67 : 상부 칩 68, 69, 104 : 땜납 범프
71 : 하부 범프 금속막 75 : 갭
81, 103, 111 : 지지 칩 82, 112, 113 : 상부 칩
83, 84, 85, 86 : 땜납 볼 접합
102 : 에지 패드 117, 119, 122 : 비아 범프
도 1을 참조하여 보면, 통상적인 칩-온-칩 구조는 칩(13, 14)을 지지하는 기판 칩으로서 작용하는 칩(11)으로서 도시된다. 전형적인 구조로부터 알 수 있듯이, 기판 칩(11)은 칩(12, 13)들 보다 크다. 특징적으로, 더 큰 칩은 마이크로 프로세서 칩 또는 주문형 집적 회로(Application Specific Integrated Circuit : ASIC)이며, 그리고 비교적 작은 칩은 메모리 칩이다. 도시된 이 구조에서, 칩-온-칩 구조 내에 있는 모든 패키지 크기는 실질적으로 칩 상의 모든 메모리를 가지는 커다란 마이크로 칩보다 더 작은 점유 면적을 가진다는 것을 알 수 있을 것이다.
땜납 범프의 칩 간 상호 접속, 즉, 칩(12, 13)들 및 기판 칩(11) 사이의 상호 접속이 도 1의 도면 참조 부호 (14)로 표시된다. 간략성을 도모하기 위하여, 오직 네 개의 땜납 범프의 상호 접속만이 도시되며, 실제의 경우에는 전형적으로 에지 구조(edge array)인 이와 같은 범프들의 비교적 큰 구조를 나타낸다.
이 기술 분야에서 칩-온-칩 구조는 상호 접속 경로 배정(routing)을 위하여 지지 칩의 표면 영역을 사용하는 장점을 제공한다. 이와 다른 칩 간 접합 영역으로 연장하는 기판 표면 상에서 상호 접속을 배선하는 능력은 상호 접속 회로 설계자의 많은 융통성(flexbility)을 포함한다. 따라서, 도 2에 도시된 바와 같이, 칩(11)에 의해 지지되는 칩(12, 13)들을 가지는 통상적인 칩-온-칩 어셈블리는 지지 칩(11) 상에 상호 접속 회로를 가진다. 도 3에 상호 접속 구조의 일부가 더 상세하게 도시된다. 도 3에서 기판(31)은 전형적으로 폴리이미드(polyimide)인 후막 절연층(thick insulting layer)(32)으로 덮여진 것으로 도시된 지지 칩이다. 절연층(32)은 IC의 캡(capping) 층일 수 있지만, 전형적으로 캡 층, 예를 들어, SINCAPS(도시되지 않음) 상에 부착된다. 층(32)은 바람직하게는 광 한정 가능한 폴리머(photodefinable polymer)로서, 이는 그중 하나를 도면 참조 부호 (33)으로 도시한 IC 접합 패드 상의 윈도우(window)의 형성을 쉽게한다. 바람직한 상호 접속 금속막은 층(32) 상에 형성되며, 러너(35, 36, 37)로써 표현된다. 러너(35)는 접합 패드(33)에 접합하고, 도시된 바와 같이 층(32)의 표면을 따라서 측면으로 뻗어 나가지만, 러너(36, 37)들은 관찰자에 대하여 y-축 방향으로 뻗어 나간다. 금속층이 부착되고 패턴닝된 이후에, 금속층을 절연층(38)으로 매립하여, 러너(35)의 일부 상의 절연층(38) 내에 형성된 윈도우를 가진다. IC 접합 패드(42)를 가진 상부 칩(41)이 도시되며, 이 접합 패드를 위해 형성된 윈도우를 가지는 절연층이 도시된다. 이 칩 간의 상호 접속은 땜납 범프(44)로 만들어 지며, 여기에서는 하부 범프 금속막(under bump metallization)(지지 칩 상의 45, 상부칩 상의 46)과 함께 도시된다.
칩-온-칩 구조 내의 지지 칩에 의하여 지탱되는 칩들보다 실질적으로 큰 지지 칩을 가지는 칩-온-칩 구조의 중요한 장점은 지지 칩 상의 금속 막 레벨이 상부 칩의 영역 너머까지 연장되는 지지 칩 상의 영역을 효과적으로 이용할 수 있다는 것이다. 직접적인 상호 접속 구조에서, 즉, 칩을 접합 패드에서 접합 패드로 상호 접속한 구조에서, 지지 기판 상의 접합 패드들은 지지 칩의 에지의 기판 내에 위치될 것이며, 여기에서, 접합 패드들은 상부 칩 상의 패드의 에지 구조와 직접적으로 접합될 것이다. 상부 칩 점유 영역 외부의 실질적인 배선에 영향을 끼치며, 지지 기판에 대한 I/O 접합 패드 영역의 소정의 넓은 면적을 사용하는 종래의 구조의 장점은 도 2로부터 알 수 있을 것이다.
칩-온-칩 어셈블리가 발전하는 동안, 교차 상호 접속에 대한 필요성이 인지되어 왔으며, 교차 구조는 도 4에 도시된 바와 같은 두 개의 레벨의 금속 구조 내에서 수행되어 왔다. 여기에서, 금속 러너(51, 52, 53, 54)는 제 1 레벨 금속을 포함하며, 그리고 러너(55, 56)은 제 2 레벨 금속을 포함한다. 금 속의 두 개의 레벨이 교차 능력을 제공하는 것을 알 수 있기 때문에, 예를 들어, 러너(55, 56)는 각각의 러너(51, 53)와 교차한다.
2 레벨 금속(level metal)에 의한 해결 방법이 유용하긴 하지만, 본 발명에 따른 향상된 설계가 도 5에 도시된다. 도 5의 상호 접속 구조(interconnection arrangement)에서, 한 레벨의 금속이 지지 칩(support chip) 상에 형성되며, 또 다른 레벨이 상부 칩(upper chip) 상에 형성된다. 도 5에서 접합 패드(contact pad)(62)를 가진 지지 칩 기판(61)이 도시되며, 그리고 단일 레벨 상호 접속 회로가 러너(runner)(63, 64, 65)에 의해 나타난다. 땜납 범프(solder bump)(68, 69)에 의하여 소정의 상부 칩(67)이 지지 칩(61)에 플립-칩 접합(flip chip bond)되어 도시된다. 하부 범프 금속막(under bump metallization)(71)은 땜납 범프와 칩 표면 사이에 위치한다. 단일 레벨의 금속 상호 접속은 상부 칩(67) 상에 형성되며, 러너(72, 73, 74)에 의해 표현된다. 도시된 상호 접속 구조에서, 상부 칩 표면 상의 러너(73)는 땜납 범프 상호 접속(68, 69)를 통하여 지지 칩 표면 상의 러너(64)와 교차(crossover)한다. 교차는 갭(75)에 의해 공기 절연(air isolated)된다. 본 발명에 따른 상호 접속 어셈블리(interconnection assembly)에서 공기 절연 교차는 배선 설계에서 실질적으로 전적인 융통성을 허락한다. "공기 절연(air isolation)"이라는 용어는 충진 재료(filler material), 예를 들어, 열 확장 효과(thermal expansion effect)를 관리하기 위해 에폭시(epoxy)로 채워지거나 또는 채워지지 않을 수도 있는 수동 갭(passive gap)을 의미하는 기술 용어로서 사용된다.
도 5에서의 하부 범프 금속막(71)은 다수의 알려진 금속들 중 하나일 수도 있다. 이들 금속들은 러너 재료, 또는 접합 패드 재료에 잘 부착되어야만 하고, 전형적인 주석(tin) 땜납의 계통적 서술(fomulation)에 의하여 가용적(wettable)이여야만 하며, 높은 전도성(conductivity)을 지녀야만 한다. 이들 요구를 만족시키는 소정의 구조는 크롬(chromium)과 구리(copper)의 혼합물(composite)이다. 크롬이 먼저 부착되어 접합 패드에 부착되고, 구리는 크롬 상에 부착되어 땜납 가용성 표면을 제공한다. 크롬은 다양한 금속, 즉, 무기물(organic) 뿐만 아니라 유기물(inorganic)에도 양호하게 부착하는 것으로 알려져 있다. 따라서, 크롬은 일반적으로 IC 공정에 사용되는 유전체 재료, 예를 들어, SiO2, SINCAPS, 폴리이미드(polyimide)등에 양호하게 부착하며, 또한, 구리 및 알루미늄(aluminum)의 금속에도 양호하게 부착한다. 그러나, 땜납 합금(solder alloy)은 구리를 용융시키며, 크롬으로부터 수분을 제거한다. 따라서, 크롬 바로 위의 박막 구리(thin layer of copper)는 녹은 땜납으로 용융되며, 그리고 나서, 땜납은 크롬층으로부터 수분을 제거할 것이다. 땜납과 UBM 사이의 인터페이스(interface) 완전성을 확실하게 하기 위하여, 크롬 및 구리의 합성물 또는 합금층은 전형적으로 크롬과 구리층 사이에 사용될 것이다.
통상적으로 전술한 층들을 스퍼터링(sputtering)함으로써, 이들 층을 부착하는 몇몇 선택 사항들을 쉽게 사용할 수 있다. 이 층은 합금 타겟(arroy target)으로부터 스퍼터링 될 수 있다. 이 층은 크롬 타겟으로 스퍼터링 될 수 있으며, 다음으로 구리 타겟으로 변화될 수 있다. 또는, 이 층을 개별적인 크롬과 구리 타겟, 그리고, 이 둘 사이에서 옮겨가며 사용하여 스퍼터링 할 수 있다. 후자의 선택 사항은 점진적으로 변화된 조성(graded composition)을 가지는 소정의 층을 생산해낸다.
본 발명의 바람직한 실시예에서, 하부 범프 금속막은 500-5000Å의 두께, 바람직하게는 1000-3000Å의 두께를 가진 제 1 크롬층을 포함한다. 크롬은 알루미늄 러너에 양호하게 접합되고, 타타늄-팔라듐-금(Ti-Pd-Au) 접합 패드 표면에도 잘 부착하며, 또한, 이 구조에 나타난 유전층(dielectric layer)에도 양호하게 부착한다. 크롬은 또한 내화성(refractory)을 가지며, 알루미늄 접합으로 충돌 저항 인터페이스(crossion resistant interface)를 형성한다. Cr/Cu층의 제 2 층은 전이층으로서, 크롬층과 연속적으로 형성된 구리층 사이에 땜납이 가용적으로 되도록 하며, 금속적으로 온전한 인터페이스를 제공한다. 전이층(transition layer)은 바람직하게는 크롬과 구리 타겟을 모두 구비하는 장치 내에서 스퍼터링에 의하여 형성되며, 이 타겟들 사이에서 전이에 의하여 형성된다. 이는 동시 스퍼터링 층(co-spatter layer)을 만들어 내되, 순수 크롬과 순동 사이에 조성이 변하도록 한다. 전이층의 두께는 1000-5000Å이며, 바람직하게는 2000-3000Å이다.
다음으로, 구리층은 1000-10000Å의 두께를 가지며, 바람직하게는 2000-6000Å의 두께가 전이층 상에 부착된다. 구리층(46)은 일반적으로 땜납 범프에 사용되는 땜납 재료에 가용적이다. 박막 땜납을 가지는 대부분의 구리 공융(eutectic)의 용융점(melting point)은 비교적 낮으며, 땜납 온도에서 구리 층의 표면은 땜납 범프 내로 용융되어 물리적으로 그리고 전기적으로 완전한 접합점을 형성한다. 심지어 모든 구리가 땜납 층으로 용융되더라도 땜납은 여전히 부착되어 Cr/Cu 층을 적실(wet) 것이다. 구리층의 표면에 부착될 수도 있는 선택적인 골드층(gold layer)은 구리 표면의 산화(oxidation)를 방지할 것이다. 선택적인 골드층의 두께는 500-3000Å이며, 바람직하게는 1000-2000Å이다.
이 다중 레벨의 하부 범프 금속막 시스템을 처리하는 추가적인 상세 설명, 공동 계류중인 미국 특허 출원 번호 제 ______호(1997년 4월 2일의 출원)로부터 알수 있으며, 이를 참조하여 본 명세서가 구체화된다. 이 금속막 시스템은 특히 기술된 상호 접속 공정에 효과적이며, 이 기술 분야에서 알려진 다른 대안들도 사용될 수 있다.
도 5의 상호 접속 어셈블리를 도 6의 평면도에 도시하되 지지 칩 상에 금속막은 덜 어두운 그늘을 가지는 것으로 도시되며, 상부 칩의 일부 상의 금속막은 더 어두운 그늘을 가지는 것으로 도시된다. 러너(64) 위의 러너(73) 및 러너(74) 밑의 러너(65)의 교차는 도 6에서 보다 쉽게 알 수 있다. 이 설명에서 도시된 대략적인 도면에서, 러너들은 x축 및 y축 방향으로 배선된다. 그러나, 이 기술 분야의 당업자라면 이해할 수 있는 바와 같이, 이들은 직각 이외의 각도, 예를 들어, 45°의 각도를 따라 배선될 수 있다.
상호 접속을 통하여 땜납 범프에 의한 교차 상호 접속의 조합은 도 7의 개략도에 도시된다. 지지 칩은 도면 참조 부호 (81)로 도시되고 이 지지 칩의 상부의 "플립-칩 접합"된 칩은 도면 참조 부호 (82)로 도시된다. 이 칩은 땜납 볼 접합(83, 84, 85, 86)으로 접합된다. 이 목적은 지지 칩(81) 상에 있는 접합 패드(87, 88)를 도시된 바와 같은 상부 칩(82) 상의 접합 패드(91, 92)와 상호 접속하는 것이다. 금속 러너(93, 94, 95)는 기판 칩(81) 상에 위치하며, 러너(96, 97, 98)들은 상부 칩(82) 상에 위치한다. 러너들은 도시된 바와 같은 땜납 볼 상호 접속을 통하여 접합 패드들을 상호 접속하며, 그래서, 러너(96)는 러너(94)와 교차하고, 러너(97)은 러너(95)과 교차한다.
본 발명의 상호 접속 구조에서, 적어도 몇몇의 땜납 볼 접합은 소위 비아(via)인데, 이는 즉, 칩 기판 상의 접합 패드들을 상호 접속하는 전형적으로 이전 기술의 땜납 볼 접합과 대비되는 것으로서 금속 레벨들 간을 상호 접속하는 것이다. 이들 비아 땜납 볼 상호 접속의 배치는 제멋대로 일 수 있다. 즉, 상부 칩들의 점유 면적(area) 내의 어떤 영역에도 배치할 수 있다. 비아 상호 접속으로서의 땜납 볼 접합의 사용은 전형적으로 땜납 볼 접합의 수가 통상적인 칩-온-칩 어셈블리 내에서 보다 더 많다는 것을 의미한다. 땜납 볼 접합의 증가된 수는 어떤 방법으로라도 어셈블리의 기계적인 완전성에 더하여지며, 또한, 보다 양호한 열 분포(thermal distribution)와 방열(heat sinking) 선택 사항들을 제공한다.
다수의 땜납 범프의 상호 접속 영역은 칩 에지(chip edge)의 "기판 내(in-board)"에 배치되며, 종단(termination)은 전형적으로 칩 에지에 또는 부근에 있기 때문에, 몇몇 상호 접속들은 "반대쪽 통로(worng way)"에 의한 상호 접속일 수도 있다. 예가 도 8에 도시된다. 러너(101)는 비아 땜납 범프 상호 접속점(104)와 지지 칩(103) 상의 에지 패드(102)를 상호 접속한다. 상부 칩(100) 상의 러너(105)는 땜납 범프(104)와 접합 패드(106)를 상호 접속한다. 이 경로는 직선(direct)이 아니기 때문에, 몇몇 자동 배선 프로그램은 이 배선을 방해하고, 상호 접속에 과도한 불리함을 줄 것이다. 그러나, 땜납 범프 비아를 사용하여 발생한 효율적인 교차 레이아웃(layout)으로 인하여 실질적으로 다수의 잘못된 배선 방법을 가질 지라도, 모든 상호 접속 레이아웃은 효율적으로 될 수 있다.
러너들이 지지 칩 영역과 소정의 상부 칩 상의 소정 영역을 상호 접속하는 본 발명의 또 다른 특징은 또 다른 상부 칩을 가로질러 배선되어 상호 접속 레이아웃에 가용성을 부가할 수 있다는 것이다. 이 대안은 도 9에 도시되며, 여기서, 지지 칩(111)는 두 개의 상부 칩(112, 113)을 지지한다. 지지 칩(111) 상의 접합 패드(114)를 접합 패드(115)와 연결시키기 위하여, 도 9에 도시된 바와 같은 배선이 본 발명에 따른 비아 범프에 의하여 사용된다. 배선은 패드(114)로부터 지지 칩 러너(116)를 따라 비아 범프(117)로, 상부 칩 금속막 및 상부 칩 상의 러너(118)로, 비아 범프(119)로, 지지 칩 금속막의 후면 및 러너(121)로 다음으로 비어 범프(122)로, 상부 칩 금속막 러너(123)로 및 마지막으로 상부 칩 패드(115)로에 까지 존재한다. 러너(118)와 러너(123)의 두 개의 교차, 그리고 러너(121)의 하나의 "하부 교차(undercross)"가 이 배선에 포함된다.
상술한 상호 접속 기법은 실행되고 시험되어 상호 접속 금속막 레벨들과 IC 칩들 간의 용량성 상호 작용(capative interaction) 정도를 조사한다. 상술한 구조 내에서 이와 같이 능동 소자에 근접하여 위치한 상호 접속 회로들 간의 용량성의 접합이 배치된 소자의 기능을 지나치게 방해한다는 것이 예상 가능하다. 그래서, 소자 성능은 손상 받지 않도록 만들어 졌다.
비아 상호 접속에 사용되는 땜납 범프들은 통상적인 기법, 예를 들어, 증발(evaporation) 또는 스크린 인쇄(screen printing) 기법을 사용하여 접합될 수 있다. 이 발명에 사용되는 구조에 있어서, 모든 칩 영역은 잠재적으로 땜납 범프 상호 접속에 대하여 유용하다. 따라서, 레이아웃은 땜납 범프 상호 접속들 간의 일반적인 공간 보다 더 크게 제조될 수 있다. 작은 피치(pitch) 칩은 상대적으로 큰 땜납 범프에 상호 접속될 수 있다. 그러므로, 전형적으로 상대적으로 큰 피치 패드 구조에 사용되도록 제한된 땜납 접착 기법(solder paste technique)은 도 8에 예시적으로 도시되는 바와 같이 종단을 칩의 점유 영역 내부 일부의 땜납 범프 영역으로 배선함으로써 양호한 피치 패드 구조들을 상호 접속하는 데에 사용될 수 있다.
이 설명에서 그리고 다음의 특허청구범위에서 집적회로 칩과 관련하여 사용되는 "능동(active)"이라는 용어는 다수의 트랜지스터(transistor) 및/또는 다이오드(diode) 소자를 포함하는 반도체 칩을 의미한다. 칩-온-칩 상호 접속 구조에서, 능동이라는 이 용어가 이 기술 분야에서 알려진 바와 같이, 지지 칩 및 지지 칩에 의해 지지되는 두 칩 모두 능동 칩이다. 능동 칩은 구조와는 대비(contrast)되며, 이 점에서 (실리콘일 수도 있는) 상호 접속 기판은 다른 능동 칩, 또는 수동 소자 예를 들어, 인덕터 캐패시터에 대하여 완전한 지지 구조이다.
또한, 상술한 설명 및 다음의 특허청구범위에 사용된 땜납 "범프"라는 용어는 평면 구조를 함께 접합하며, 이들 구조들을 전기적으로 상호 접속 하는 데에 모두 적용되는 실질적인 크기의 땜납 구조를 포함하는 것을 의미한다. 또한, 이러한 땜납 범프들은 하부 부품(element) 상의 상부 평탄 표면과 상부 부품의 하부 평탄 표면 간의 공백 또는 공간을 남겨둔 채로, 전형적으로 이들 구조들을 오프셋 관계로 접합한다. 이 유형의 땜납 구조를 주형(piller-shaped) 또는 구형(ball shaped)으로 제조할 수 있다. 이들 땜납 범프들을 상부와 하부 칩 사이(칩 간 연결)에서 상호 접속 영역으로, 그리고, 상부 칩 상의 둘 또는 그 이상의 영역 및/또는 하부 칩 상에 위치한 둘 또는 그 이상의 영역을 상호 접속(내부 칩 간 연결)하는 두 경우 모두에 사용하는 것이 본 발명의 특징이다.
본 명세서에 사용된 "러너"라는 용어는 지지 칩 표면의 상부 표면 또는 상부 칩의 하부 (마주한) 표면 중의 하나 상에 있는 상호 접속 점들 사이에서 뻗어 나간 상호 접속 회로의 일부를 의미한다.
"교차"라는 용어는 전기적인 상호 접속 기법에서 잘 알려져 있으며 본 발명의 내용으로부터 알 수 있는 바와 같이, 소정의 위치를 뜻함을 의미하며, 여기에서, 소정의 칩 상의 상호 접속 회로의 회로 러너는 소정의 제 1 방향으로 뻗어 나가고, 마주한 칩 상의 상호 접속 회로 중 최소한의 하나의 러너는 제 2 방향으로 뻗어 나가며, 칩의 평면을 양호한 수직 지점에서 보는 경우, 상기 제 1, 제 2 방향은 교차한다. 교차 상호 접속은 하부 칩 또는 그 이상의 상부 층 중의 하나와 러너들이 교차되도록 제조될 수 있다. 후자의 경우로, 상호 접속은 "하부 교차"로 언급될 수도 있지만, 이는 일반적인 의미에서 교차라는 용어에 포함시킬 것이다.
본 발명의 원리를 사용하면, 즉, 상호 접속 회로에 대한 칩-온-칩 구조에서 마주보는 평탄 표면들 둘 다를 사용하는 경우, 상호 접속 회로에 대하여 유용한 영역을 실질적으로 연장한다. 마주하는 평탄 표면들을 사용하는 것은 공기 절연 교차된 칩들 사이에 이미 존재하는 공기 갭을 사용할 기회를 제공하고, 또한, 비교적 짧은 상호 접속 경로 길이를 산출하지만, 상부 칩의 평탄 표면에 의하여 상호 접속 영역을 더 연장하는 것이 가능하다. 예를 들어, 수동 소자, 예를 들어, 인덕터, 캐패시터는 칩-온-칩 어셈블리의 상부 표면 상에 배치될 수 있다. 또한, 회로의 캐퍼시티(capacity)는 지지 칩 또는 상부 칩 또는 둘 모두 상의 다중 레벨 금속 패턴에 의하여 유효하게 제조될 수 있다.
당업자라면, 본 발명의 다양한 추가적인 변형을 생각할 수 있을 것이다. 기본적으로 본 이론 및 본 기술이 발전해온 본 이론을 통해 동일물에 기초하는 본 명세서의 특별한 사상으로부터의 모든 차이는 설명되고 청구된 바와 같은 본 발명의 범주 내에서 적절하게 간주될 것이다.
이상 설명한 바와 같이, 본 발명은 이와 같이 배치하여 상호 접속 회로들 간의 용량성의 접합이 소자의 기능을 방해하지 않도록 만들어 졌으며, 모든 칩 영역은 땜납 범프 상호 접속에 대하여 유용하도록하여 레이아웃이 땜납 범프 상호 접속들 간의 일반적인 공간 보다 더 크게 제조될 수 있고, 작은 피치(pitch) 칩은 상대적으로 큰 땜납 범프에 상호 접속될 수 있는 효과가 있다.

Claims (20)

  1. 집적 회로 패키지(integrated circuit package)에 있어서,
    a. 다수의 능동 반도체 소자(active semiconductor device)를 포함하는 제 1 집적 회로 칩으로서, 길이(length) L1, 폭(width) W1을 가지고, L1x W1의 면적(area)과 동일한 면적 A1을 가진 상부 평탄 표면(upper planar surface) 및 면적 A1을 가진 하부 평탄 표면(lower planar surface)을 포함하는 상기 제 1 집적 회로 칩과,
    b. 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면 상에 있는 제 1 상호 접속 회로(interconncet circuit)와,
    c. 상기 제 1 칩에 의해 지지되는 제 2 집적 회로 칩으로서, 다수의 능동 반도체 소자를 포함하고, 길이 L2, 폭 W2, 상부 평탄 표면 L2x W2의 면적과 동일한 면적 A2를 가지는 상부 평탄 표면 및 A2을 가지는 하부 평탄 표면을 가지며, 그리고, 여기서 A2> A1,인 상기 제 2 집적 회로 칩과,
    d. 상기 제 2 집적 회로 칩의 하부 평탄 표면을 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면에 접합하되, 여기서, 상기 제 2 집적 회로 칩의 상기 하부 평탄 표면과 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면 사이에 공간(space)을 두는 다수의 접합 수단과,
    e. 상기 제 2 집적 회로 칩의 하부 평탄 표면 상에 있는 제 2 상호 접속 회로
    를 포함하는 집적 회로 패키지.
  2. 제 1 항에 있어서,
    상기 다수의 접합 수단은 상기 제 1 상호 접속 회로 상의 적어도 하나의 영역과 상기 제 2 상호 접속 회로 상의 적어도 하나의 영역을 전기적(electrically)으로 상호 접속하는 집적 회로 패키지.
  3. 제 2 항에 있어서,
    상기 각각의 제 1 및 제 2 상호 접속 회로 내에 다수의 러너(runner)들을 포함하되, 상기 회로 안에서, 상기 제 1 상호 접속 회로 내의 적어도 몇몇의 상기 러너들은 상기 다수의 접합 수단 중 두 개의 접합 수단을 전기적으로 접속하며, 상기 제 2 상호 접속 회로 내의 적어도 몇몇의 상기 러너들은 상기 다수의 접합 수단 중 두 개의 접합 수단을 전기적으로 접속하는 집적 회로 패키지.
  4. 제 2 항에 있어서,
    상기 다수의 접합 수단은 땜납 범프(solder bump)를 포함하는 집적 회로 패키지.
  5. 제 3 항에 있어서,
    상기 제 1 상호 접속 회로 내의 제 1 러너는 상기 제 1 땜납 범프와 전기적으로 접속하고, 상기 제 1 땜납 범프는 상기 제 2 상호 접속 회로 내의 제 1 러너에 전기적으로 접속되며, 상기 제 2 상호 접속 회로 상의 상기 제 1 러너는 제 2 땜납 범프에 전기적으로 접속되고, 상기 제 2 땜납 범프는 상기 제 1 상호 접속 회로 내의 제 2 러너에 전기적으로 접속되는 집적 회로 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 상호 접속 회로 내의 제 3 러너는 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면을 따라 제 1 방향으로 뻗어 나가고, 여기에서, 상기 제 2 상호 연결 회로 내의 상기 제 1 러너는 상기 제 2 집적 회로 칩의 상기 하부 평탄 표면을 따라 제 2 방향 내로 뻗어 나가며, 또한, 여기에서, 수직 방향에서 상기 평탄 표면을 보는 경우, 상기 제 1 방향과 제 2 방향은 교차하는 집적 회로 패키지.
  7. 제 3 항에 있어서,
    상기 제 2 상호 연결 회로 내의 제 1 러너는 제 1 땜납 범프와 전기적으로 접속하고, 상기 제 1 땜납 범프는 상기 제 1 상호 연결 회로 내의 제 1 러너와 전기적으로 접속하며, 상기 제 1 상호 연결 회로 내의 제 1 러너는 제 2 땜납 범프에 전기적으로 접속되고, 상기 제 2 땜납 범프는 상기 제 2 상호 연결 회로 내의 제 2 러너에 전기적으로 접속되는 집적 회로 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 상호 접속 회로 내의 제 3 러너는 상기 제 2 집적 회로 칩의 상기 하부 평탄 표면을 따라 제 1 방향으로 뻗어 나가고, 여기에서, 상기 제 1 상호 연결 회로 내의 상기 제 1 러너는 상기 제 1 집적 회로 칩의 상부 평탄 표면을 따라 제 2 방향 내로 뻗어 나가며, 또한, 여기에서, 수직 방향에서 상기 평탄 표면을 보는 경우, 상기 제 1 방향과 제 2 방향은 교차하는 집적 회로 패키지.
  9. 제 4 항에 있어서,
    상기 땜납 범프와 상기 제 1 및 제 2 상호 연결 회로 사이에 하부 범프 금속막(under bump metallization)을 더 포함하는 집적 회로 패키지.
  10. 제 9 항에 있어서,
    상기 하부 범프 금속막은 크롬층(layer of chromium)과 구리층(layer of copper)을 포함하는 집적 회로 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 상호 연결 회로는 알루미늄(aluminum)을 포함하는 집적 회로 패키지.
  12. 제 3 항에 있어서,
    상기 제 1 집적 회로 칩은 적어도 두 개의 집적 회로 칩을 지지하는 집적 회로 패키지.
  13. 집적 회로 패키지에 있어서,
    a. 다수의 능동 반도체 소자를 포함하며, 길이 L1, 폭 W1을 가지며, L1x W1의 면적과 동일한 면적 A1를 가진 상부 평탄 표면 및 A1을 가진 하부 평탄 표면을 포함하는 상기 제 1 집적 회로 칩과,
    b. 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면 상에 있는 제 1 상호 접속 회로와,
    c. 상기 제 1 칩에 의해 지지되는 제 2 집적 회로 칩으로서, 다수의 능동 반도체 소자를 포함하고, 길이 L2, 폭 W2, 상부 평탄 표면 L2x W2의 면적과 동일한 면적 A2를 가지는 상부 평탄 표면 및 A2를 가지는 하부 평탄 표면을 가지며, 그리고, 여기서 A2> A1인 상기 제 2 집적 회로 칩과,
    d. 상기 제 1 칩에 의해 지지되는 제 3 집적 회로 칩으로서, 다수의 능동 반도체 소자를 포함하고, 길이 L3, 폭 W3, 상부 평탄 표면 L3x W3의 면적과 동일한 면적 A3를 가지는 상부 평탄 표면 및 A3를 가지는 하부 평탄 표면을 가지며, 그리고, 여기서 A3< A1이며, 또한, A2+ A3< A1, L2+ L3< L1이며, W2+ W3< W1인 상기 제 3 집적 회로 칩과,
    e. 상기 제 2 및 제 3 집적 회로 칩의 하부 평탄 표면을 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면에 접합하되, 여기서, 상기 제 2 및 제 3 집적 회로 칩의 상기 하부 평탄 표면과 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면 간에 공간을 두는 다수의 접합 수단과,
    f. 상기 제 2 집적 회로 칩의 하부 평탄 표면 상에 있는 제 2 상호 접속 회로와,
    g. 상기 제 2 집적 회로 칩의 하부 평탄 표면 상에 있는 제 3 상호 접속 회로
    를 포함하는 집적 회로 패키지.
  14. 제 13 항에 있어서,
    상기 다수의 접합 수단 중 적어도 하나는 상기 제 1 상호 접속 회로 상의 적어도 하나의 영역과 상기 제 2 상호 접속 회로 상의 적어도 하나의 영역을 전기적으로 상호 접속하는 집적 회로 패키지.
  15. 제 14 항에 있어서,
    상기 다수의 접합 수단 중 적어도 하나는 상기 제 1 상호 접속 회로 상의 적어도 하나의 영역과 상기 제 3 상호 접속 회로 상의 적어도 하나의 영역을 전기적으로 상호 접속하는 집적 회로 패키지.
  16. 제 15 항에 있어서,
    상기 각각의 제 1, 제 2 및 제 3 상호 접속 회로 내에 다수의 러너들을 포함하되, 상기 회로들 내에서, 상기 제 1, 제 2 및 제 3 상호 접속 회로 내의 적어도 몇몇의 상기 러너들은 상기 다수의 접합 수단 중 두 개의 접합 수단을 전기적으로 접속하는 집적 회로 패키지.
  17. 제 16 항에 있어서,
    상기 다수의 접합 수단은 땜납 범프들을 포함하는 집적 회로 패키지.
  18. 제 16 항에 있어서,
    상기 제 1 상호 접속 회로 내의 제 1 러너는 상기 제 1 땜납 범프와 전기적으로 접합하고, 상기 제 1 땜납 범프는 상기 제 2 상호 접속 회로 내의 제 1 러너에 전기적으로 접합되며, 상기 제 2 상호 접속 회로 내의 상기 제 1 러너는 제 2 땜납 범프에 전기적으로 접속되고, 상기 제 2 땜납 범프는 상기 제 1 상호 접속 회로 내의 제 2 러너에 전기적으로 접속되며, 상기 제 1 상호 접속 회로 내의 상기 제 2 러너는 제 3 땜납 범프에 전기적으로 접속되고, 상기 제 3 땜납 범프는 상기 제 3 상호 연결 회로 내의 제 1 러너에 전기적으로 접속되는 집적 회로 패키지.
  19. 제 18 항에 있어서,
    상기 제 1 상호 접속 회로 내의 제 3 러너는 상기 제 1 집적 회로 칩의 상기 상부 평탄 표면을 따라 제 1 방향으로 뻗어 나가고, 여기에서, 상기 제 2 상호 연결 회로 내의 상기 제 1 러너는 상기 제 2 집적 회로 칩의 상기 하부 평탄 표면을 따라 제 2 방향 내로 뻗어 나가며, 또한, 여기에서, 수직 방향에서 상기 평탄 표면을 보는 경우, 상기 제 1 방향과 제 2 방향은 교차하는 집적 회로 패키지.
  20. 제 16 항에 있어서,
    상기 제 2 상호 연결 회로 내의 제 1 러너는 제 1 땜납 범프와 전기적으로 연결하고, 상기 제 1 땜납 범프는 상기 제 1 상호 연결 회로 내의 제 1 러너와 전기적으로 접속하며, 상기 제 1 상호 연결 회로 내의 제 1 러너는 제 2 땜납 범프에 전기적으로 접속되고, 상기 제 2 땜납 범프는 상기 제 3 상호 연결 회로 내의 제 1 러너와 전기적으로 접속하는 집적 회로 패키지.
KR1019980042014A 1997-10-08 1998-10-08 집적회로패키지 KR100311356B1 (ko)

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US8/946,980 1997-10-08
US08/946,980 1997-10-08
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Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US6429112B1 (en) * 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
KR100563585B1 (ko) * 1997-03-10 2006-03-22 세이코 엡슨 가부시키가이샤 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기
US6114763A (en) 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US6285085B1 (en) * 1997-08-13 2001-09-04 Citizen Watch Co., Ltd. Semiconductor device, method of fabricating the same and structure for mounting the same
US6064114A (en) 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same
JP3715816B2 (ja) * 1999-02-18 2005-11-16 ローム株式会社 半導体チップ
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6329712B1 (en) * 1998-03-25 2001-12-11 Micron Technology, Inc. High density flip chip memory arrays
US6424034B1 (en) 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
KR100470386B1 (ko) * 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지
US6078100A (en) * 1999-01-13 2000-06-20 Micron Technology, Inc. Utilization of die repattern layers for die internal connections
KR100333385B1 (ko) * 1999-06-29 2002-04-18 박종섭 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
JP4005762B2 (ja) 1999-06-30 2007-11-14 株式会社東芝 集積回路装置及びその製造方法
US7129110B1 (en) * 1999-08-23 2006-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US6559531B1 (en) 1999-10-14 2003-05-06 Sun Microsystems, Inc. Face to face chips
US6362525B1 (en) 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
JP3503133B2 (ja) 1999-12-10 2004-03-02 日本電気株式会社 電子デバイス集合体と電子デバイスの接続方法
JP2001196529A (ja) 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
JP4616985B2 (ja) * 2000-11-29 2011-01-19 富士通セミコンダクター株式会社 半導体装置
US6727533B2 (en) * 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
US20020074633A1 (en) * 2000-12-18 2002-06-20 Larson Lary R. Interconnection of active and passive components in substrate
US6735387B1 (en) 2001-01-10 2004-05-11 Tim Schnell Motion detector camera
KR100388211B1 (ko) * 2001-06-29 2003-06-19 주식회사 하이닉스반도체 멀티 칩 패키지
JP4631223B2 (ja) * 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
US6674948B2 (en) 2001-08-13 2004-01-06 Optoic Technology, Inc. Optoelectronic IC module
US6692979B2 (en) 2001-08-13 2004-02-17 Optoic Technology, Inc. Methods of fabricating optoelectronic IC modules
US20030049925A1 (en) * 2001-09-10 2003-03-13 Layman Paul Arthur High-density inter-die interconnect structure
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
DE10147375B4 (de) * 2001-09-26 2006-06-08 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
TW523889B (en) * 2002-01-09 2003-03-11 Advanced Semiconductor Eng Semiconductor packaged device
JP4054200B2 (ja) * 2002-02-19 2008-02-27 松下電器産業株式会社 半導体記憶装置
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
DE10219353B4 (de) 2002-04-30 2007-06-21 Infineon Technologies Ag Halbleiterbauelement mit zwei Halbleiterchips
TW546794B (en) * 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
DE10223738B4 (de) * 2002-05-28 2007-09-27 Qimonda Ag Verfahren zur Verbindung integrierter Schaltungen
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法
US6661100B1 (en) * 2002-07-30 2003-12-09 International Business Machines Corporation Low impedance power distribution structure for a semiconductor chip package
JP3625815B2 (ja) * 2002-11-12 2005-03-02 沖電気工業株式会社 半導体装置とその製造方法
US6774482B2 (en) * 2002-12-27 2004-08-10 International Business Machines Corporation Chip cooling
US6906598B2 (en) * 2002-12-31 2005-06-14 Mcnc Three dimensional multimode and optical coupling devices
DE10313047B3 (de) * 2003-03-24 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung von Chipstapeln
JP2004342682A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
JP2005191508A (ja) * 2003-12-05 2005-07-14 Rohm Co Ltd 半導体装置およびその製造方法
JP4502204B2 (ja) * 2005-03-22 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置
US7386824B2 (en) * 2005-07-26 2008-06-10 Avago Technologies General Ip Pte Ltd Determining the placement of semiconductor components on an integrated circuit
US20070063302A1 (en) * 2005-09-20 2007-03-22 Intel Corporation Electronic assembly that includes pads having a bowl shaped upper section
JP4137929B2 (ja) * 2005-09-30 2008-08-20 シャープ株式会社 半導体装置
JP5060038B2 (ja) * 2005-10-07 2012-10-31 ルネサスエレクトロニクス株式会社 電子回路装置およびその製造方法
DE102007018914B4 (de) * 2007-04-19 2019-01-17 Infineon Technologies Ag Halbleiterbauelement mit einem Halbleiterchipstapel und Verfahren zur Herstellung desselben
US20090166843A1 (en) * 2007-12-27 2009-07-02 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
JP4889667B2 (ja) * 2008-02-27 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置
US8159052B2 (en) 2008-04-10 2012-04-17 Semtech Corporation Apparatus and method for a chip assembly including a frequency extending device
KR20100079183A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 패키지 장치와 그 제조 방법
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US20130075894A1 (en) * 2011-09-23 2013-03-28 Texas Instruments Incorporated Integrated circuit and method of making
JP2013080764A (ja) * 2011-10-03 2013-05-02 Murata Mfg Co Ltd 回路モジュール
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) * 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
KR20130054769A (ko) * 2011-11-17 2013-05-27 삼성전기주식회사 반도체 패키지 및 이를 포함하는 반도체 패키지 모듈
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9871012B2 (en) * 2012-08-31 2018-01-16 Qualcomm Incorporated Method and apparatus for routing die signals using external interconnects
US10273147B2 (en) 2013-07-08 2019-04-30 Motion Engine Inc. MEMS components and method of wafer-level manufacturing thereof
WO2015003264A1 (en) 2013-07-08 2015-01-15 Motion Engine Inc. Mems device and method of manufacturing
WO2015013828A1 (en) 2013-08-02 2015-02-05 Motion Engine Inc. Mems motion sensor and method of manufacturing
JP6590812B2 (ja) 2014-01-09 2019-10-16 モーション・エンジン・インコーポレーテッド 集積ｍｅｍｓシステム
US20170030788A1 (en) 2014-04-10 2017-02-02 Motion Engine Inc. Mems pressure sensor
US11674803B2 (en) 2014-06-02 2023-06-13 Motion Engine, Inc. Multi-mass MEMS motion sensor
WO2016090467A1 (en) 2014-12-09 2016-06-16 Motion Engine Inc. 3d mems magnetometer and associated methods
WO2016112463A1 (en) 2015-01-15 2016-07-21 Motion Engine Inc. 3d mems device with hermetic cavity
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof
JP2017038085A (ja) * 2016-11-08 2017-02-16 株式会社村田製作所 回路モジュール
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지
JP2022010482A (ja) * 2020-06-29 2022-01-17 キオクシア株式会社 メモリシステム
US20240038753A1 (en) * 2022-08-01 2024-02-01 Qualcomm Incorporated DEEP TRENCH CAPACITORS (DTCs) EMPLOYING BYPASS METAL TRACE SIGNAL ROUTING, AND RELATED INTEGRATED CIRCUIT (IC) PACKAGES AND FABRICATION METHODS

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5882230A (ja) * 1982-09-03 1983-05-17 Asahi Optical Co Ltd 一眼レフカメラにおけるプリセツト自動絞リバウンド防止装置
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
EP0304263A3 (en) * 1987-08-17 1990-09-12 Lsi Logic Corporation Semiconductor chip assembly
JP2653179B2 (ja) * 1989-08-21 1997-09-10 富士電機株式会社 集積回路装置用バンプ電極の製造方法
US5585282A (en) * 1991-06-04 1996-12-17 Micron Technology, Inc. Process for forming a raised portion on a projecting contact for electrical testing of a semiconductor
DE4222402A1 (de) * 1992-07-08 1994-01-13 Daimler Benz Ag Anordnung für die Mehrfachverdrahtung von Mulichipmodulen
US5480834A (en) * 1993-12-13 1996-01-02 Micron Communications, Inc. Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent
FR2718571B1 (fr) * 1994-04-08 1996-05-15 Thomson Csf Composant hybride semiconducteur.
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device

Also Published As

Publication number Publication date
JPH11195746A (ja) 1999-07-21
KR100311356B1 (ko) 2001-11-15
JP3521117B2 (ja) 2004-04-19
TW414982B (en) 2000-12-11
EP0908952A2 (en) 1999-04-14
EP0908952A3 (en) 1999-10-27
JP2003110087A (ja) 2003-04-11
US5898223A (en) 1999-04-27

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