ES2741876T3 - Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC - Google Patents

Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC Download PDF

Info

Publication number
ES2741876T3
ES2741876T3 ES11002133T ES11002133T ES2741876T3 ES 2741876 T3 ES2741876 T3 ES 2741876T3 ES 11002133 T ES11002133 T ES 11002133T ES 11002133 T ES11002133 T ES 11002133T ES 2741876 T3 ES2741876 T3 ES 2741876T3
Authority
ES
Spain
Prior art keywords
thick
dielectric
layers
interconnection
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
ES11002133T
Other languages
English (en)
Inventor
Mou-Shiung Lin
Jin-Yuan Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24776761&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=ES2741876(T3) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Application granted granted Critical
Publication of ES2741876T3 publication Critical patent/ES2741876T3/es
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Una estructura de interconexión posterior a la pasivación, que comprende: uno o más circuitos internos (42) que comprenden uno o más dispositivos activos formados en y sobre un sustrato semiconductor (40); uno o más circuitos ESD (44) formados en y sobre dicho sustrato semiconductor (40); una capa de interconexiones de línea fina (60) que comprende un sistema de metalización de línea fina, formado sobre dicho sustrato semiconductor (40) en una o más capas delgadas de dieléctrico; una capa de pasivación (62) sobre dicha capa de interconexiones de línea fina (60); un sistema de metalización grueso y ancho que es una red de interconexión de cables anchos y gruesos formada sobre dicha capa de pasivación, en una o más capas gruesas de dieléctrico (64), en el que dichas capas gruesas de dieléctrico (64) son más gruesas que dichas capas delgadas de dieléctrico, en el que dicho sistema de metalización grueso y ancho se usa como una red de distribución para un estímulo eléctrico, y en el que dicho sistema de metalización grueso y ancho está conectado a dicho uno o más circuitos ESD (44), dicho uno o más circuitos internos (42), y al menos a una placa de interconexión (26, 28), en el que la una o más capas gruesas de dieléctrico son capas dieléctricas de polímero gruesas, y una parte de la línea metálica ancha y gruesa superior del sistema de metalización grueso y ancho forma la al menos una placa de interconexión (26, 28) en una capa superior de las capas gruesas de dieléctrico, y se utiliza la al menos una placa de interconexión (26, 28) como parte de la distribución en el plano horizontal.

Description

DESCRIPCIÓN
Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC
Campo técnico de la invención
[0001] La invención se refiere a la fabricación de dispositivos de circuito integrado, y más particularmente, a un procedimiento de procesamiento posterior a la pasivación para la creación de interconexiones conductoras.
Antecedentes de la técnica
[0002] Las mejoras en el rendimiento de los dispositivos semiconductores se obtienen típicamente al reducir las dimensiones geométricas de los circuitos Integrados, lo que da como resultado una disminución del coste por matriz mientras que, al mismo tiempo, se mejoran algunos aspectos del rendimiento de los dispositivos semiconductores. Las conexiones metálicas que conectan el Circuito Integrado a otros circuitos o componentes del sistema cobran una importancia relativamente mayor y, con la miniaturización adicional del IC, tienen un impacto cada vez más negativo en el rendimiento del circuito. La capacidad parásita y la resistencia de las interconexiones metálicas aumentan, lo cual degrada significativamente el rendimiento del chip. Lo más preocupante a este respecto es la reducción de voltaje a lo largo de los buses de alimentación y tierra y el retardo RC de las rutas de señal críticas. Los intentos de reducir la resistencia utilizando líneas metálicas más anchas dan como resultado una mayor capacidad de estos cables.
[0003] Para resolver este problema, uno de los enfoques ha sido desarrollar un metal de baja resistencia (como el cobre) para los cables, mientras que los materiales de bajo dieléctrico se utilizan entre líneas de señal. La práctica actual es crear redes de interconexión de metal bajo una capa de pasivación; este enfoque, sin embargo, limita la red de interconexión a las interconexiones de línea fina y, por lo tanto, a la forma en que la capacidad parásita y la alta resistividad de la línea. Los últimos dos parámetros, debido a sus valores relativamente altos, degradan el rendimiento del dispositivo, un efecto que se vuelve aún más grave para aplicaciones de mayor frecuencia y para largas líneas de interconexión que, por ejemplo, se usan para líneas de distribución de reloj. Además, el metal de interconexión de línea fina no puede transportar valores altos de corriente que típicamente se necesitan para buses de tierra y buses de alimentación.
[0004] Anteriormente se ha dicho que es de interés para el arte de los semiconductores proporcionar un procedimiento para crear líneas de interconexión que elimine las limitaciones típicas que se imponen a los cables de interconexión, como las capacidades parásitas no deseadas y la alta resistividad de la línea de interconexión. La invención proporciona tal procedimiento. Se puede hacer una analogía a este respecto, según la cual los esquemas de interconexión de línea fina utilizados actualmente (técnica anterior), que se crean bajo una capa de pasivación, son las calles de una ciudad; en el esquema de interconexión posterior a la pasivación de la presente invención, las interconexiones que se crean por encima de una capa de pasivación pueden considerarse autopistas entre ciudades.
[0005] La Fig. 1 muestra una sección transversal de un sustrato de silicio en cuya superficie se ha creado una red de interconexión conductora. La estructura que se muestra en la sección transversal en la Fig. 1 aborda solo y se limita a las redes de distribución eléctrica y terrestre de la técnica anterior. Las diversas características que se han resaltado en la Fig. 1 son las siguientes:
- 40, un sustrato de silicio en cuya superficie se ha creado una red de interconexión
- 42, un número de muestra de circuitos semiconductores que se han creado en o sobre la superficie del sustrato 40
- 44, dos circuitos de descarga electrostática (ESD) creados en o sobre la superficie del sustrato 40, se proporciona un circuito ESD para cada conector que es accesible para conexiones externas (conector 52, ver más abajo)
- 46 es una capa de líneas de interconexión; estas líneas de interconexión están por encima de la superficie del sustrato 40 y por debajo de la capa 48 de pasivación y representan una aplicación típica de las interconexiones de línea fina de la técnica anterior; estas interconexiones de línea fina de la capa 46 suelen tener una alta resistividad y una alta capacidad parásita
- 48 es una capa de pasivación que se deposita sobre la superficie de la capa 46 de las líneas de interconexión
- 50 es un bus de tierra o alimentación que se conecta a los circuitos 42 a través de líneas de interconexión de línea fina provistas en la capa 46; este bus de alimentación o de tierra suele ser de metal más ancho, ya que este bus de alimentación o de tierra transporta la corriente acumulada o la conexión a tierra para los dispositivos 42
- 52 es un conector de alimentación o conexión a tierra que pasa a través de la capa 48 de pasivación y que se ha conectado al bus de alimentación o de conexión a tierra 50.
[0006] De lo anterior se puede resumir lo siguiente: los circuitos se crean en o sobre la superficie de un sustrato de silicio, las líneas de interconexión se crean para estos circuitos para una mayor interconexión con los circuitos externos, los circuitos se proporcionan, en una base de conector por E/S, con un circuito ESD, estos circuitos con su circuito ESD están conectados a un conector de alimentación o de tierra que penetra en una capa de pasivación. La capa de pasivación es la capa final que cubre la estructura de línea de interconexión creada, la línea de interconexión debajo de la capa de pasivación son interconexiones de línea fina y tienen todas las desventajas eléctricas de las interconexiones de línea fina, como la alta resistividad y la alta capacidad parásita.
[0007] En relación con la sección transversal que se muestra en la Fig. 1, se aplican los siguientes comentarios: Como se conoce en la técnica, se proporcionan circuitos ESD para la protección de circuitos semiconductores contra cargas eléctricas inesperadas. Por esta razón, cada conector que se conecta a un circuito semiconductor debe estar provisto de un circuito ESD.
[0008] La Fig. 2 muestra una sección transversal de una configuración de la técnica anterior que se asemeja a la sección transversal que se muestra en la Fig. 1. Sin embargo, la estructura que se muestra en la sección transversal en la Fig. 2 se refiere solo y está limitada a las redes de distribución de señal y reloj. La Fig. 2 muestra además (de los aspectos previamente resaltados de la Fig. 1):
- 45 son dos circuitos ESD que se proporcionan en o sobre la superficie del sustrato 40; los circuitos ESD siempre son necesarios para cualquier conexión externa a un conector de entrada/salida (E/S)
- 45' que son circuitos que pueden ser circuitos de receptor o controlador o E/S para entrada (receptor) o salida (controlador) o E/S respectivamente
- 54 es un bus de reloj
- 56 es un conector de señal o reloj que se ha extendido a través de la capa 48 de pasivación.
[0009] Los mismos comentarios se aplican a la sección transversal que se muestra en la Fig. 2 como se hizo anteriormente con respecto a la Fig. 1, con una declaración resumida de que la capa de pasivación es la capa final que cubre la estructura creada, las líneas de interconexión debajo de la capa de pasivación son interconexiones de línea fina y tienen todas las desventajas eléctricas de las interconexiones de línea fina, como la alta resistividad y la alta capacidad parásita.
[0010] Además, se aplica a la sección transversal que se muestra en la Fig. 2, donde los conectores 56 son conectores de señal o de reloj:
- los conectores 56 deben estar conectados a ESD y a los circuitos de controlador/receptor o E/S 45
- para los conectores 56 de señal o reloj, estos conectores deben conectarse no solo a los circuitos ESD sino también a los circuitos de controlador o receptor o E/S, resaltados como circuito 45' en la Fig. 2
- después de que los estímulos (reloj y señal) hayan pasado a través de la ESD y los circuitos del controlador/receptor o de E/S, estos estímulos se enrutan aún más utilizando, según los procedimientos de la técnica anterior, cables de interconexión de línea fina. Una capa de pasivación se deposita sobre la capa de dieléctrico en la que se ha creado la red de interconexión.
[0011] Por lo tanto, es de interés para la técnica de semiconductores proporcionar un procedimiento para crear líneas de interconexión que elimine las limitaciones típicas que se imponen en los cables de interconexión, como las capacidades parásitas no deseadas y la alta resistividad de la línea de interconexión.
[0012] Se debe prestar atención al documento JP 2000216264 A, que proporciona un dispositivo semiconductor, que se puede aumentar en la velocidad de operación y reducir el consumo de energía, incluso cuando el dispositivo se hace más fino y tiene características eléctricas superiores, un procedimiento para fabricar el dispositivo y una procedimiento para diseñar un circuito semiconductor utilizado en el procedimiento. Por lo tanto, se forma una región conductora en la superficie principal de un sustrato semiconductor. Una primera capa de cableado está conectada eléctricamente a la región conductora, tiene una longitud de cableado relativamente corta y contiene un material que tiene una resistencia eléctrica relativamente alta. Se forma un primer aislador para rodear la primera capa de cableado y tiene una constante dieléctrica relativamente baja. Una segunda capa de escurrimiento se forma en la superficie principal, contiene un material que tiene una resistencia eléctrica que es menor que la del material contenido en la primera capa de cableado, y tiene una longitud de cableado más corta que la de la capa. Los segundos aisladores están formados para rodear la segunda capa de cableado y tienen constantes dieléctricas más altas que la del primer aislante.
[0013] Se llama también la atención sobre un artículo de SONG W S ET AL: "Power distribution techniques for VLSI circuits [Técnicas de distribución de energía para circuitos VLSI]" PUBLICACIÓN DE IEEE SOBRE CIRCUITOS DE ESTADO SÓLIDO, CENTRO DE SERVICIO IEEE, PISCATAWAY, NJ, EE. UU., Vol. SC-21, n.° 1, 1 de febrero de 1986 (1986-02-01), páginas 150-156, XP002317942, ISSN: 0018-9200. El documento investiga el problema de la distribución de energía en chip para tecnologías de gran escala. También se investigan los problemas de migración de metal y resistencia de la línea, así como las formas de optimizar la tecnología de metal multicapa para baja resistencia, baja densidad de corriente y máxima capacidad de conexión. Se estudian los límites inferiores fundamentales y los factores limitantes de la densidad de corriente de la línea eléctrica y la reducción de voltaje. Se examinan las compensaciones entre la interconexión entre cables y el espacio de distribución de energía. Se examinan los esquemas de enrutamiento de energía, así como el número óptico de capas metálicas y el grosor óptimo de cada capa. Los resultados indican que se pueden lograr mejoras de orden de magnitud en la densidad de corriente y la reducción de voltaje resistiva utilizando muy pocas capas de metal grueso cuyos espesores aumentan rápidamente en las capas ascendentes. Además, el uso de las capas superiores para la distribución de energía y las capas inferiores para el enrutamiento de la señal da como resultado la mayor longitud de cable disponible para el enrutamiento de la señal.
Sumario de la invención
[0014] De acuerdo con la presente invención, se proporciona un chip, como se expone en la reivindicación 1. Los modos de realización preferentes de la invención se describen en las reivindicaciones dependientes.
[0015] Un objetivo principal de la invención es proporcionar un procedimiento para la creación de metal de interconexión que permita el uso de metal grueso y ancho.
[0016] Otro objetivo de la invención es proporcionar un procedimiento para la creación de un metal de interconexión que utilice la aplicación de una capa gruesa de dieléctrico tal como un polímero.
[0017] Otro objetivo más de la invención es proporcionar un procedimiento que permita la creación de largas líneas de interconexión, por lo que estas largas líneas de interconexión no tienen una alta resistencia ni introducen una alta capacidad parásita.
[0018] Un objetivo aún más de la invención es crear líneas de interconexión que puedan llevar altos valores de corriente para la creación de redes de distribución eléctrica y terrestre.
[0019] Un objetivo adicional más de la invención es crear un metal de interconexión que pueda crearse usando procedimientos de fabricación rentables creando el metal de interconexión en la superficie y después de que se haya depositado una capa de pasivación.
[0020] De acuerdo con los objetivos de la invención, se proporciona un nuevo procedimiento para la creación de líneas de interconexión. Las interconexiones de línea fina se proporcionan en una primera capa de circuitos semiconductores superpuestos dieléctricos que se han creado en o sobre la superficie de un sustrato. Una capa de pasivación se deposita sobre la capa de dieléctrico, se crea una segunda capa gruesa de dieléctrico sobre la superficie de la capa de pasivación. Las líneas de interconexión gruesas y anchas se crean en la segunda capa gruesa del dieléctrico.
Breve descripción de los dibujos
[0021]
La Fig. 1 es una sección transversal de un sustrato de silicio sobre el cual se crea una red de interconexión de línea fina de la técnica anterior sobre la cual se deposita una capa de pasivación, se proporcionan conectores de energía y/o tierra a través de la capa de pasivación para la conexión externa. La estructura que se muestra en la sección transversal en la Fig. 1 aborda solo y se limita a las redes de distribución eléctrica y terrestre de la técnica anterior.
La Fig. 2 es una sección transversal de un sustrato de silicio sobre el cual se crea una red de interconexión de línea fina de la técnica anterior sobre la cual se deposita una capa de pasivación, se proporcionan conectores de señal y/o reloj a través de la capa de pasivación para conexión externa. La estructura que se muestra en la sección transversal en la Fig. 2 se refiere solo a las redes de distribución de señal y reloj de la técnica anterior.
La Fig. 3a es una sección transversal de un sustrato de silicio sobre el que se crea una red de interconexión de acuerdo con la invención. Se proporcionan conectores de alimentación y/o tierra a través de la superficie de la capa de dieléctrico para la conexión externa. La estructura que se muestra en sección transversal en las Figs. 3a y 3b se ocupa solo y se limita a las redes de distribución eléctrica y terrestre de la invención.
La Fig. 3b diferencia las líneas de distribución eléctrica y terrestre que están debajo de una capa de pasivación y las líneas de distribución eléctrica y terrestre que están por encima de una capa de pasivación.
La Fig. 4a es una sección transversal de un sustrato de silicio sobre el que se crea una red de interconexión de acuerdo con la invención. Se proporciona un conector de acceso al circuito de ESD y/o controlador y/o receptor a través de la superficie de la capa de dieléctrico para conexión externa. La estructura que se muestra en sección transversal en las Fig. 4a y 4b solo se refiere a las direcciones y está limitada a las redes de distribución de señal y reloj de la invención.
La Fig. 4b diferencia entre líneas de distribución de reloj y señal que están debajo de una capa de pasivación y las líneas de distribución de reloj y señal que están por encima de una capa de pasivación.
La Fig. 5a es una sección transversal de un sustrato de silicio sobre el que se crea una red de interconexión de acuerdo con la invención. No se proporciona un conector de conexión de E/S a través de la superficie de la capa de dieléctrico para la conexión externa. La estructura que se muestra en sección transversal en las Fig. 4a y 4b solo se refiere a las direcciones y está limitada a las redes de distribución de señal y reloj de la invención.
La Fig. 5b diferencia entre las líneas de distribución de reloj y señal que están debajo de una capa de pasivación y las líneas de distribución de reloj y señal que están por encima de una capa de pasivación.
La Fig. 6 muestra una sección transversal del esquema de interconexión de la invención de aplicación de continuación en parte referenciada.
La Fig. 7a muestra una sección transversal de una versión simplificada del sustrato y las capas que se crean en la superficie del sustrato bajo los procesos de la aplicación de continuación en parte a la que se hace referencia.
La Fig. 7b muestra la sección transversal de la Fig. 7a donde se ha agregado un inductor por encima de la capa de pasivación.
Descripción de los modos de realización preferentes
[0022] Refiriéndonos ahora más específicamente a la Fig. 6, se muestra una sección transversal de una implementación. La superficie del sustrato de silicio 10 ha sido provista de transistores y otros dispositivos (no mostrados en la Fig. 6). La superficie del sustrato 10 está cubierta por una capa de dieléctrico 12, por lo que la capa de dieléctrico 12 se deposita sobre los dispositivos que se han proporcionado en la superficie del sustrato y sobre el sustrato 10. Se proporcionan líneas de interconexión conductivas 11 dentro de la capa 12 que se conectan a los dispositivos semiconductores que se han proporcionado en la superficie del sustrato 10.
[0023] Las capas 14 (se muestran dos ejemplos) representan todas las capas metálicas y las capas dieléctricas que se crean típicamente en la parte superior de la capa de dieléctrico 12, las capas 14 que se muestran en la Fig. 6 pueden por lo tanto contener múltiples capas de dieléctrico o aislamiento y similares, las líneas de interconexión conductivas 13 conforman la red de conexiones eléctricas que se crean a lo largo de las capas 14. Superponiéndose a y sobre la superficie de las capas 14 están los puntos 16 de contacto eléctrico. Estos puntos 16 de contacto eléctrico pueden ser, por ejemplo, placas de unión que establecen las interconexiones eléctricas a los transistores y otros dispositivos que se han proporcionado en la superficie del sustrato 10. Estos puntos de contacto 16 son puntos de interconexión dentro de la disposición de IC que necesitan conectarse además a los circuitos circundantes. Una capa de pasivación 18, formada por, por ejemplo, nitruro de silicio, se deposita sobre la superficie de la capa 14 para proteger las capas subyacentes de la humedad, la contaminación, etc.
[0024] Una capa gruesa de poliimida 20 se deposita sobre la superficie de la capa 18. Se debe proporcionar acceso a los puntos del contacto eléctrico 16, por esta razón, un patrón de las aberturas 22, 36 y 38 está grabado a través de la capa de poliimida 20 y la capa de pasivación 18, el patrón de las aberturas 22, 36 y 38 se alinea con el patrón de puntos de contacto eléctricos 16. Los puntos de contacto 16, por medio de las aberturas 22/36/38 que se crean en la capa de poliimida 20, se extienden eléctricamente a la superficie de la capa 20.
[0025] El material mencionado anteriormente que se usa para la deposición de la capa 20 es poliimida, el material que se puede usar para esta capa no se limita a poliimida sino que puede contener cualquiera de los polímeros conocidos (SiClxOy). La poliimida indicada es el material preferente que se utiliza para los procesos de la invención para la capa gruesa 20 de polímero. Ejemplos de polímeros que se pueden usar son siliconas, carbonos, fluoruros, cloruros, oxígenos, elastómeros de silicona, parileno o teflón, policarbonato (PC), poliestireno (PS), polióxido (PO), poliolóxido (PPO), benzociclobuteno (BCB).
[0026] El contacto eléctrico con los puntos de contacto 16 ahora se puede establecer rellenando las aberturas 22/36/38 con un material conductor. Las superficies superiores 24 de estos conductores metálicos que están contenidas en las aberturas 22/36/38 ahora se pueden usar para conectar el IC a su entorno y para una mayor integración en los circuitos eléctricos circundantes. Esta última afirmación es lo mismo que decir que los dispositivos semiconductores provistos en la superficie del sustrato 10 pueden, a través de las interconexiones conductoras contenidas en las aberturas 22/36/38, conectarse más a los componentes y circuitos circundantes. Las placas de interconexión 26 y 28 están formadas en la parte superior de las superficies 24 de las interconexiones metálicas contenidas en las aberturas 22, 36 y 38. Estas placas 26 y 28 pueden ser de cualquier diseño en anchura y grosor para adaptarse a los requisitos específicos de diseño de circuitos. Una placa puede, por ejemplo, usarse como una placa de chip flip. Se pueden usar otros parches para la distribución de energía o como un bus de tierra o de señal. Las siguientes conexiones se pueden hacer, por ejemplo, con las placas que se muestran en la Fig. 6: la placa 26 puede servir como una placa de chip, la placa 28 puede servir como una placa de chip o se puede conectar a la corriente eléctrica o a tierra eléctrica o a un bus de señales eléctricas. No hay conexión entre el tamaño de las placas que se muestran en la Fig. 6 y las posibles conexiones eléctricas sugeridas para las cuales se puede usar esta placa. El tamaño de la placa y las reglas y restricciones estándar del diseño del circuito eléctrico determinan las conexiones eléctricas a las que se presta una placa determinada.
[0027] Los siguientes comentarios se relacionan con el tamaño y el número de los puntos de contacto 16, Fig. 6. Debido a que estos puntos de contacto 16 están ubicados en la parte superior de un dieléctrico delgado (capa 14, Fig. 6), el tamaño de la placa no puede ser demasiado grande, ya que una gran placa trae consigo una gran capacidad. Además, un tamaño de placa grande interferirá con la capacidad de enrutamiento de esa capa de metal. Por lo tanto, se prefiere mantener el tamaño de la placa 16 relativamente pequeño. Sin embargo, el tamaño de la placa 16 también está directamente relacionado con la relación de aspecto de las vías 22/36/38. Una relación de aspecto de aproximadamente 5 es aceptable para la consideración de grabado y llenado. Basándose en estas consideraciones, el tamaño de la placa de contacto 16 puede ser del orden de 0,5 pm a 30 pm, dependiendo el tamaño exacto del grosor de las capas 18 y 20.
[0028] Para las vías de mayor relación de aspecto, las vías se rellenan a través de clavija antes de la deposición de las capas metálicas 26 y 28. Sin embargo, para vías que tienen relaciones de aspecto más bajas (por ejemplo, menos de 2), es posible que no se necesiten clavijas, en cuyo caso el metal de las capas 26 y 28 puede establecer un contacto directo con las placas 16.
[0029] No hay limitación en el número de placas de contacto que se pueden incluir en el diseño, este número no solo depende de los requisitos de diseño del paquete, sino que también depende principalmente de los requisitos de diseño del circuito interno del paquete. La capa 18 en la Fig. 6 puede ser una capa de pasivación IC típica.
[0030] La capa de pasivación utilizada con mayor frecuencia en el estado actual de la técnica es el óxido y nitruro de CVD (PECVD) mejorado con plasma. Al crear la capa de pasivación 18, una capa de aproximadamente 0,5 pm. El óxido de PECVD se puede depositar primero, seguido de una capa de aproximadamente 0,7 pm de nitruro. La capa de pasivación 18 es muy importante porque protege la oblea del dispositivo contra la humedad y la contaminación por iones extraños. El posicionamiento de esta capa entre el proceso de submicras (del circuito integrado) y el proceso de diez micras (de la estructura de metalización interconectada) es de importancia crítica, ya que permite un proceso más económico que posiblemente tenga requisitos de salas limpias menos estrictos para el proceso de creación de la estructura de metalización de interconexión.
[0031] La capa 20 es una capa de dieléctrico de polímero grueso (por ejemplo, poliimida) que tiene un espesor superior a 2 pm (después del curado). El rango del espesor del polímero puede variar de 2 pm a 150 pm, dependiendo de los requisitos de diseño eléctrico.
[0032] Para la deposición de la capa 20 se puede usar, por ejemplo, la poliimida HD 2732 o 2734 de Hitachi-Dupont. La poliimida puede recubrirse y curarse por centrifugación. Después del recubrimiento por centrifugación, la poliimida se curará a 400 grados C durante 1 hora en un vacío o nitrógeno ambiente. Para poliimida más gruesa, la película de poliimida se puede recubrir y curar en forma múltiple.
[0033] Otro material que se puede usar para crear la capa 20 es el polímero benzociclobuteno (BCB). Este polímero se produce comercialmente en este momento, por ejemplo, por Dow Chemical y recientemente ha ganado aceptación para ser utilizado en lugar de la aplicación típica de poliimida.
[0034] Las dimensiones de las aberturas 22, 36 y 38 han sido analizadas previamente. La dimensión de la abertura junto con el espesor dieléctrico determinan la relación de aspecto de la abertura. La relación de aspecto desafía el proceso de grabado y la capacidad de llenado de metal. Esto ocasiona un diámetro para las aberturas 22/36/38 en el rango de aproximadamente 0,5 pm a 30 pm; la altura para las aberturas 22/36/38 puede estar en el rango de aproximadamente 2 pm hasta 150 pm. La relación de aspecto de las aberturas 22/36/38 está diseñada de tal manera que se puede realizar el llenado de la vía con metal. La vía se puede rellenar con metal de CVD, como el tungsteno de CVD o el cobre de CVD, con níquel sin electro, con un proceso de llenado de metal de damasco, con cobre de galvanoplastia, etc. Como se indicó anteriormente, para vías de baja relación de aspecto, el llenado de las vías no se requiere como un paso de procesamiento adicional. Se puede establecer un contacto directo entre las capas metálicas 26 y 28 y las placas de contacto 16.
[0035] Se pueden aplicar múltiples capas de polímero (como la poliimida) y, por lo tanto, pueden adaptarse a una variedad más amplia de aplicaciones. La función de la estructura que se ha descrito en la Fig. 6 se puede ampliar aún más depositando una segunda capa de poliimida sobre la capa 20 depositada previamente y superponiendo las placas 26 y 28. El grabado selectivo y la deposición de metales o la galvanización del metal pueden crear puntos de contacto adicionales en la superficie de la segunda capa de poliimida que pueden interconectarse con las placas 26 y 28. Las capas adicionales de poliimida y las placas de contacto creadas en ellas pueden personalizarse para una aplicación particular; la extensión indicada de múltiples capas de poliimidas proporciona flexibilidad y utilidad.
[0036] La Fig. 6 muestra una ventaja de diseño básico que permite que el submicra o las línea fina, que se ejecutan en las inmediaciones de las capas metálicas 14 y los puntos de contacto 16, se extiendan en una dirección hacia arriba 30 a través de la interconexión de metal 36, esta extensión continúa en la dirección 32 en el plano horizontal de la interconexión metálica 28 y vuelve a descender en la dirección descendente 34 a través de la interconexión metálica 38. Las funciones y construcciones de la capa de pasivación 18 y la capa aislante 20 permanecen como se destacó anteriormente. Esta ventaja de diseño básico de la invención es "elevar" o "desplegar" las interconexiones de línea fina y eliminar estas interconexiones del nivel micro y sub-micro a un nivel de interconexión de metal que tiene dimensiones considerablemente mayores y que, por lo tanto, tiene menor resistencia y capacidad, y su fabricación es más fácil y más económica. Esto no incluye ningún aspecto de la redistribución de la placa y, por lo tanto, tiene una calidad inherente de simplicidad. Por lo tanto, hace que el cableado micro y sub-micro sea accesible a un nivel de metal ancho y grueso. Las interconexiones 22, 36 y 38 interconectan el metal de nivel fino subiendo a través de las capas de pasivación y las capas dieléctricas de polímero o poliimida, continuando una distancia en el nivel de metal ancho y grueso y continuando descendiendo desde el nivel de metal ancho y grueso hasta el nivel de metal fino pasando de nuevo a través de las capas de pasivación y las capas dieléctricas de polímero o poliimida. Las extensiones que se logran de esta manera no tienen por qué limitarse a la extensión de los puntos de interconexión de metal fino 16 de cualquier tipo en particular, como señal o energía o tierra, con líneas metálicas anchas y gruesas 26 y 28. Las leyes de la física y la electrónica impondrán limitaciones, si las hay, en cuanto a qué tipo de interconexión puede establecerse de esta manera; los factores limitantes serán los factores limitantes eléctricos convencionales de resistencia, retardo de propagación, constantes de RC y otros. Se proporciona una latitud mucho más amplia para poder aplicar estas leyes y, al hacerlo, proporciona un alcance considerablemente ampliado de la aplicación y el uso de Circuitos Integrados y la adaptación de estos circuitos a un entorno de metal ancho y grueso.
[0037] Esto completa el análisis del constructor que se muestra con fines de referencia en la Fig. 6. A continuación se analizarán las secciones transversales que se muestran en las Figs. 7a y 7b.
[0038] La Fig. 7a muestra, por razones de claridad, una sección transversal simplificada del sustrato y las capas que se crean en la superficie del sustrato bajo los procesos de la invención, las áreas resaltadas que se muestran se han identificado previamente como:
- 10 el sustrato de silicio
- 12 es una capa de dieléctrico que se ha depositado sobre la superficie del sustrato
- 14 es una capa de interconexión que contiene líneas de interconexión, vías y puntos de contacto
- 16 son los puntos de contacto en la superficie de la capa de interconexión 14
- 18 es una capa de pasivación en la que se han creado aberturas a través de las cuales se puede acceder a los puntos de contacto 16
- 20 es una capa gruesa de polímero, y
- 21 son las clavijas conductoras que se han proporcionado a través de la capa de poliimida 20.
La capa gruesa 20 de polímero se puede recubrir en forma líquida en la superficie de la capa de pasivación 18 o se puede laminar sobre la superficie de la capa de pasivación 18 mediante aplicación de película seca. Los valores necesarios para la creación de clavijas conductoras 21 pueden definirse mediante procesos convencionales de fotolitografía o pueden crearse utilizando tecnología láser (taladro).
[0039] De los análisis anteriores se desprende claramente que la secuencia de capas que se muestra en la sección transversal en la Fig. 7a se creó para que se puedan crear componentes eléctricos adicionales, como un inductor, un condensador y similares, en la superficie de la capa de poliimida 20, y en contacto eléctrico con clavijas conductoras 21. La capa de dieléctrico 12 puede, en la sección transversal que se muestra en la Fig. 7a, ser parte de la capa 14, ya que la capa 14 es una capa de Dieléctrico Intra Level (ILD) dentro de la cual la capa 12 se puede integrar fácilmente.
[0040] Con respecto a la sección transversal que se muestra en la Fig. 7b, las mismas capas que se han identificado para la Fig. 7a se proporcionan nuevamente en esta sección transversal. Además, se ha mostrado la capa superior 17 del sustrato de silicio 10 que contiene dispositivos semiconductores activos. También se muestra la sección transversal de un inductor 19 que se ha creado en la superficie de la capa de pasivación 18. Se debe enfatizar nuevamente que la resistividad óhmica del metal que se usa para el inductor 19 debe ser lo más baja posible. Por esta razón, se prefiere el uso de una capa gruesa de oro, por ejemplo, para la formación del inductor 19; se ha demostrado que una capa gruesa de oro incrementó el valor Q del inductor 19 de aproximadamente 5 a aproximadamente 20 para aplicaciones de 2,4 GHz, lo cual representa una mejora significativa en el valor Q del inductor 19.
[0041] Refiriéndose ahora específicamente a la Fig. 3a, esta figura se refiere solo a los conectores de alimentación y de tierra y no se ocupa de los conectores de señal o de reloj. En la Fig. 3a se muestra una sección transversal de un sustrato de silicio 40 sobre la cual se crea una red de interconexión de acuerdo con la invención, con una red de interconexión de alambre ancha y gruesa creada en una capa gruesa de dieléctrico que cubre una capa de pasivación. Se proporciona un conector de alimentación y/o conexión a tierra a través de la superficie de la capa gruesa de dieléctrico para la conexión externa. A continuación se muestran las diversas características que se muestran en la Fig. 3a:
- 40 es el sustrato de silicio en cuya superficie se crean líneas de interconexión de acuerdo con la invención - 42 son circuitos semiconductores que se crean en o sobre la superficie del sustrato 40
- 44 es un circuito ESD que se proporciona para la protección de circuitos 42
- 58 son placas de conexión a los dispositivos semiconductores 42 que se han creado en o sobre la superficie del sustrato 40
- 60 es una capa de interconexiones de línea fina que se ha creado sobre las placas de conexión 58 para los dispositivos semiconductores 42
- 61 es una de las vías que se han proporcionado en la capa 60, en la Fig. 3a se muestran más de estas vías, pero, por razones de simplicidad, no están resaltadas
- 62 es una capa de pasivación que se ha depositado sobre la capa 60 de interconexiones de línea fina
- 63 es una de las vías que pasan a través de la capa de pasivación 62; en la Fig. 3a se muestran más de estas vías, pero, por razones de simplicidad, no están resaltadas
- 64 es una capa de dieléctrico en la que, como un proceso de posterior a la pasivación, se han creado interconexiones
- 65 es un bus de tierra o alimentación que está conectado al circuito 44 ESD, que se origina en la capa 64 y pasa a través de las capas 62 y 60.
- 66 es la alimentación combinada (para múltiples conexiones en la capa 58) de energía o bus de tierra
- 67 es una vía que se crea sobre la capa de pasivación 62; en la Fig. 3a se muestran más vías de este tipo pero, por razones de simplicidad, no están resaltadas
- 68 es la energía del conector de tierra para los múltiples dispositivos semiconductores en la capa 58.
[0042] A partir de la sección transversal que se muestra en la Fig. 3a, queda claro que, lo que es más importante, la capacidad de crear interconexiones con dispositivos semiconductores que se han creado en o sobre la superficie de un sustrato se ha ampliado al crear estas interconexiones no solo en interconexiones de línea fina en la capa 60 sino también extendiendo la interconexión mediante la creación de una red de interconexión de alambre ancha y gruesa por encima de una capa de pasivación. Esto proporciona beneficios inmediatos y significativos porque estas líneas se eliminan aún más de la superficie del sustrato (lo cual reduce las influencias parásitas de las líneas de interconexión en los dispositivos semiconductores que se crean en o sobre la superficie del sustrato) mientras que la red de interconexión que se crea por encima de la capa de pasivación ahora puede contener líneas de interconexión más sólidas, es decir, más gruesas y más anchas. Las interconexiones metálicas gruesas y anchas se pueden usar para la distribución eléctrica y terrestre; esta distribución se realiza por encima de una capa de pasivación y reemplaza parcialmente y extiende el procedimiento convencional de tener para estos fines una red de interconexión de distribución de línea fina bajo la capa de pasivación.
[0043] Algunos puntos de interés pueden enumerarse en este momento, ya que se relacionan con los procedimientos de la técnica anterior y con la invención.
Técnica anterior:
[0044]
- proporciona un circuito ESD para cada conector que se utiliza para la interconexión de entrada/salida externa - proporciona, después de que los estímulos de ESD hayan pasado a través de los circuitos de ESD, una red de interconexión de línea fina para una mayor distribución de los estímulos de energía y tierra, y
- La red de distribución de energía y tierra de línea fina se crea debajo de una capa de pasivación.
[0045] Debe recordarse, a este respecto y en relación con los comentarios proporcionados anteriormente, que los conectores de alimentación y de tierra no requieren controladores ni circuitos del receptor.
[0046] La invención:
- no necesita crear un circuito ESD para cada conector que se usa para la interconexión de entrada/salida externa; esto en vista del cableado más resistente que impulsa el circuito ESD, lo cual reduce la pérdida de energía debido a una sobrecarga de energía inesperada en la línea de interconexión, lo cual genera una mayor entrega de energía al circuito ESD, y
- permite que las interconexiones de alimentación y tierra se conecten directamente a los circuitos internos de un dispositivo semiconductor, ya sea sin un circuito ESD o con un circuito ESD más pequeño que el normal (como se explicó anteriormente).
[0047] El procedimiento que se utiliza para crear la red de interconexión que se muestra en la sección transversal en la Fig. 3a aborda solo el uso de las conexiones de alimentación y tierra y no se aplica a las líneas de interconexión de señal y reloj. La Fig. 3a se puede resumir de la siguiente manera: se proporciona un sustrato de silicio en cuya superficie se han creado dispositivos semiconductores y al menos un circuito de descarga electrostática (ESD), se deposita una primera capa de dieléctrico sobre el sustrato, se crea una red de interconexión de línea fina en la primera capa de dieléctrico haciendo contacto con los circuitos activos y el circuito ESD. Se deposita una capa de pasivación sobre la superficie de la primera capa de dieléctrico, se crea un patrón de clavijas de metal (o, para las vías de baja relación de aspecto y como se señaló anteriormente, se crean interconexiones directas entre las capas de metal superpuestas) en la capa de pasivación que se alinea con los puntos de contacto creados en la superficie de la primera capa de dieléctrico. Una segunda capa de dieléctrico se deposita sobre la superficie de la capa de pasivación, se crea una amplia red de interconexión de línea gruesa en dicha capa de dieléctrico, en contacto con los circuitos de ESD. Un punto de contacto eléctrico que comprende un contacto de energía o tierra se proporciona en la superficie de dicha segunda capa de dieléctrico.
[0048] La Fig. 3b proporciona información adicional sobre la creación de las líneas de interconexión eléctrica y terrestre de la invención, por lo que estas líneas de interconexión se han mostrado como líneas de interconexión 66 y líneas de interconexión 66'. Las líneas de interconexión 66 se han creado por encima de la capa de pasivación 62 y actúan como líneas de interconexión de tierra y energía global. Las líneas de interconexión 66' se han creado debajo de la capa de pasivación 62 y actúan como líneas de interconexión de tierra y energía locales.
[0049] Refiriéndonos ahora a la Fig. 4a, la Fig. 4a aborda las interconexiones de la señal y la línea del reloj. En la Fig. 4a se muestra una sección transversal de un sustrato de silicio 40 sobre el cual se crea una red de interconexión de acuerdo con la invención. Un conector de acceso a un circuito ESD o circuitos de controlador o receptor o circuitos de E/S se proporciona a través de la superficie de la capa de dieléctrico para conexión externa. Si bien se requiere un circuito ESD para todos los circuitos con los que se establece una conexión de E/S e independientemente del tipo de circuito al que se establece la conexión de e/s , la interconexión de E/S también se puede proporcionar a un circuito receptor o Circuito conductor o un circuito de E/S.
[0050] Las características no resaltadas anteriormente que se muestran en la Fig. 4a son:
- la invención proporciona una red de interconexión que comprende líneas de interconexión anchas y gruesas para la distribución del reloj y los estímulos de señal
- la invención crea una red de interconexión de líneas de interconexión gruesas y anchas para el reloj y los estímulos de señal que recubren una capa de pasivación,
- 70 es una conexión externa (conector) que se proporciona para el circuito ESD 45 y para el controlador/receptor/circuito de E/S 45', el conector 70 proporciona acceso externo para estímulos de señal y reloj a los circuitos 45 y 45', y
- 72 es un reloj o bus de señal que se crea en la capa de interconexión 64 utilizando cables gruesos y anchos para líneas de interconexión; debe tenerse en cuenta que la distribución de la línea de interconexión de reloj y señal está completamente contenida dentro de la capa 64 sin proporcionar un punto externo de interconexión de E/S.
[0051] El procedimiento que se utiliza para crear la red de interconexión que se muestra en la sección transversal en la Fig. 4a se puede resumir de la siguiente manera. Se proporciona un sustrato de silicio, se han creado circuitos activos en la superficie del sustrato, incluidos un ESD, un receptor, un controlador y un circuito de E/S. Las primeras capas de material dieléctrico de material inorgánico se depositan sobre el sustrato, se crea una red de interconexión de línea fina en las capas de material dieléctrico, que hace contacto con los circuitos activos. Se deposita una capa de pasivación sobre las primeras capas delgadas de dieléctrico, se crea un patrón de clavijas de metal en la capa de pasivación (o, para aberturas de baja relación de aspecto, se establece un contacto directo entre las capas superiores de metal a través de una abertura en una interpuesta capa de dieléctrico), las interconexiones metálicas se alinean con puntos de contacto eléctrico en la superficie de las primeras capas de dieléctrico. Una o más capas más gruesas de dieléctrico se depositan sobre la superficie de la capa de pasivación, típicamente de un material orgánico, se crea una red de interconexión de línea ancha gruesa en la capa más gruesa de dieléctrico, haciendo contacto eléctrico con las clavijas de metal o las placas de metal en o debajo de la capa de pasivación, incluida la ESD, el receptor, el controlador o el circuito de E/S. Se proporciona un punto de contacto eléctrico en la superficie de la segunda capa de dieléctrico al ESD, el receptor, el controlador o el circuito de E/S.
[0052] La Fig. 4b proporciona información adicional sobre la creación de la señal y las líneas de interconexión de reloj de la invención, por lo que estas líneas de interconexión se han mostrado como líneas de interconexión 71 y líneas de interconexión 71'. Las líneas de interconexión 71 se han creado sobre la capa de pasivación 62 y actúan como líneas de interconexión de reloj y señal global. Las líneas de interconexión 71' se han creado debajo de la capa de pasivación 62 y actúan como líneas de señal local y de interconexión de reloj.
[0053] La Fig. 5a muestra una sección transversal de un sustrato de silicio 40 sobre el cual se crea una red de interconexión de acuerdo con la invención, con la red de interconexión creada en una capa gruesa de dieléctrico que cubre una capa de pasivación y permanece interna a la capa gruesa de dieléctrico. No se proporciona un e Sd , receptor, controlador ni conector de acceso a circuito de E/S a través de la superficie de la capa de dieléctrico para la conexión externa. En la Fig. 5a, y sin haberse resaltado previamente, se muestra el reloj o la línea de interconexión de señal 74, que proporciona un esquema de interconexión de líneas gruesas y anchas que recubren una capa de pasivación, por lo que no se proporcionan conexiones de E/S externas. Debido a las líneas gruesas y anchas de la red de interconexión que se crea por encima de una capa de pasivación, la distribución de reloj y señal puede tener lugar completamente dentro de la capa de interconexión 64; esto a diferencia de los procedimientos de la técnica anterior donde, para las líneas de distribución de reloj y señal, cada línea de interconexión ancha y gruesa (donde se usan tales líneas de interconexión ancha y gruesa) debe contar con al menos un punto de conexión de E/S para la conexión fuera del chip.
[0054] El procedimiento que se utiliza para crear las líneas de interconexión de líneas gruesas anchas que se muestran en la sección transversal en la Fig. 5a se puede resumir de la siguiente manera y es similar al descrito anteriormente para la Fig. 4a. Se proporciona un sustrato de silicio, se han proporcionado dispositivos activos en la superficie del sustrato. Las primeras capas finas de dieléctrico se depositan sobre la superficie del sustrato, se crea una red de interconexión de línea fina en las primeras capas de dieléctrico que comprenden líneas de interconexión de línea fina, que hacen contacto con puntos de contacto eléctrico en la superficie del sustrato. Una capa de pasivación se deposita sobre la superficie de las primeras capas de dieléctrico, se crea un patrón de interconexiones conductoras en la capa de pasivación que se alinea con los puntos de contacto eléctrico en la superficie de la primera capa de dieléctrico. Una o más segundas capas de dieléctrico se depositan sobre la superficie de la capa de pasivación, haciendo contacto eléctrico con las interconexiones conductoras en la capa de pasivación.
[0055] La Fig. 5b proporciona información adicional sobre la creación de la señal y las líneas de interconexión de reloj de la invención, por lo que estas líneas de interconexión se han mostrado como líneas de interconexión 74 y líneas de interconexión 74'. Las líneas de interconexión 74 se han creado por encima de la capa de pasivación 62 y pueden actuar como líneas de señal global y de interconexión de reloj. Las líneas de interconexión 74' se han creado debajo de la capa de pasivación 62 y actúan como líneas de señal local y de interconexión de reloj.
[0056] Debe destacarse además que, donde las Figs. 3-5 muestran una red de interconexión de línea fina 60 que subyace a la capa de pasivación 62, la invención también permite y puede ampliarse aún más con la eliminación completa de la red de interconexión de línea fina 60 y creando una red de interconexión 64 que usa solo, cables anchos. Para esta aplicación de la invención, la primera capa de dieléctrico 60 no se aplica, la capa de pasivación 62 se deposita directamente sobre la superficie de los dispositivos semiconductores 58 creados en o sobre la superficie del sustrato 40.
[0057] Además, es de gran valor analizar brevemente la distinción implementada y abordada anteriormente entre líneas de interconexión de línea fina y líneas de interconexión anchas y gruesas.
Los siguientes puntos se aplican a este respecto:
- las líneas de interconexión de línea fina de la técnica anterior se crean debajo de una capa de pasivación, las líneas de interconexión anchas y gruesas de la invención se crean por encima de una capa de pasivación
- las líneas de interconexión de línea fina se crean típicamente en una capa de dieléctrico inorgánico, las líneas de interconexión anchas y gruesas se crean típicamente en una capa de polímero que comprende dieléctrico. Esto debido a que un material inorgánico no se puede depositar como una capa gruesa de dieléctrico porque tal capa de dieléctrico desarrollaría fisuras y se agrietaría como resultado
- el metal de interconexión de línea fina se crea típicamente usando procedimientos de bombardeo iónico con resistencia al ataque químico o de procesos de damasceno usando ataque por óxido con galvanoplastia, después de lo cual se aplica CMP. Cualquiera de estos dos enfoques no puede crear metal grueso debido a consideraciones de coste o agrietamiento por óxido
- se pueden crear líneas de interconexión gruesas y anchas mediante la pulverización de una capa de base metálica delgada, recubriendo y modelando una capa gruesa de fotoprotectora, aplicando una capa gruesa de metal mediante galvanoplastia, eliminando la fotoprotección modelada y realizando el grabado de la base metálica (de la base de metal fino pulverizado). Este procedimiento permite la creación de un patrón de metal muy grueso, de esta manera se puede lograr un espesor de metal superior a 1 pm, mientras que el espesor de la capa de dieléctrico en el que se crean las líneas de interconexión de metal grueso puede ser superior a 2 pm.
[0058] Aunque la invención se ha descrito e ilustrado con referencia a modos de realización ilustrativos específicos de la misma, no se pretende que la invención se limite a esos modos de realización ilustrativos. Los expertos en la materia reconocerán que pueden realizarse variaciones y modificaciones sin apartarse de la invención como se reivindica. Por lo tanto, se pretende incluir dentro de la invención todas las variaciones y modificaciones que se encuentran dentro del alcance de las reivindicaciones adjuntas.

Claims (13)

  1. REIVINDICACIONES
    i . Una estructura de interconexión posterior a la pasivación, que comprende:
    uno o más circuitos internos (42) que comprenden uno o más dispositivos activos formados en y sobre un sustrato semiconductor (40);
    uno o más circuitos ESD (44) formados en y sobre dicho sustrato semiconductor (40);
    una capa de interconexiones de línea fina (60) que comprende un sistema de metalización de línea fina, formado sobre dicho sustrato semiconductor (40) en una o más capas delgadas de dieléctrico;
    una capa de pasivación (62) sobre dicha capa de interconexiones de línea fina (60);
    un sistema de metalización grueso y ancho que es una red de interconexión de cables anchos y gruesos formada sobre dicha capa de pasivación, en una o más capas gruesas de dieléctrico (64),
    en el que dichas capas gruesas de dieléctrico (64) son más gruesas que dichas capas delgadas de dieléctrico, en el que dicho sistema de metalización grueso y ancho se usa como una red de distribución para un estímulo eléctrico, y en el que dicho sistema de metalización grueso y ancho está conectado a dicho uno o más circuitos ESD (44), dicho uno o más circuitos internos (42), y al menos a una placa de interconexión (26, 28), en el que la una o más capas gruesas de dieléctrico son capas dieléctricas de polímero gruesas, y una parte de la línea metálica ancha y gruesa superior del sistema de metalización grueso y ancho forma la al menos una placa de interconexión (26, 28) en una capa superior de las capas gruesas de dieléctrico, y se utiliza la al menos una placa de interconexión (26, 28) como parte de la distribución en el plano horizontal.
  2. 2. La estructura de interconexión de la reivindicación 1, en la que dicha red de distribución está conectada a dicho circuito ESD y a dicho uno o más circuitos internos mediante vías, que se forman a través de dicha una o más capas gruesas de dieléctrico, a través de dicha capa de pasivación y a través de dicha una o más capas más delgadas de dieléctrico.
  3. 3. La estructura de interconexión de la reivindicación 1, en la que dicho estímulo eléctrico comprende una energía o voltaje de tierra.
  4. 4. La estructura de interconexión de la reivindicación 3, en la que dicho circuito ESD está conectado en paralelo con dicho uno o más circuitos internos, a través de dicha red de distribución.
  5. 5. La estructura de interconexión de la reivindicación 3, en la que dicha red de distribución actúa como una distribución global para dichas entradas de alimentación o tierra, y dichas vías están conectadas además a las redes de distribución de energía/tierra locales formadas en dicho sistema de metalización de línea fina.
  6. 6. La estructura de interconexión de la reivindicación 1, en la que el metal en dicho sistema de metalización grueso y ancho se forma a un espesor mayor que aproximadamente 1 micrómetro.
  7. 7. La estructura de interconexión de la reivindicación 1, en la que dichas una o más capas gruesas de dieléctrico se forman cada una con un espesor mayor que aproximadamente 2 micrómetros.
  8. 8. Un procedimiento de formación de una interconexión posterior a la pasivación, que comprende:
    formar uno o más circuitos internos (42) que comprenden uno o más dispositivos activos en y sobre un sustrato semiconductor;
    formar uno o más circuitos ESD (44) formados en y sobre dicho sustrato semiconductor;
    formar una capa de interconexiones de línea fina (60) que comprende un sistema de metalización de línea fina, sobre dicho sustrato semiconductor en una o más capas delgadas de dieléctrico;
    depositar una capa de pasivación (62) sobre dicho sistema de metalización de línea fina;
    formar un sistema de metalización grueso y ancho que es una red de interconexión de cables anchos y gruesos sobre dicha capa de pasivación, en una o más capas gruesas de dieléctrico (64),
    en el que dichas capas gruesas de dieléctrico son más gruesas que dichas capas delgadas de dieléctrico, en el que dicho sistema de metalización grueso y ancho se usa como una red de distribución para un estímulo eléctrico, y en el que dicho sistema de metalización grueso y ancho está conectado a dicho uno o más circuitos ESD (44), dicho uno o más circuitos internos, y al menos a una placa de interconexión (26, 28); y en el que la una o más capas gruesas de dieléctrico son capas de dieléctrico de polímero grueso, y una parte de la línea metálica ancha y gruesa superior del sistema de metalización grueso y ancho forma al menos una placa de interconexión (26, 28) en una capa superior de las capas gruesas de dieléctrico y la al menos una placa de interconexión (26, 28) se utilizan como parte de la distribución en el plano horizontal.
  9. 9. El procedimiento de la reivindicación 8, en el que dicha red de distribución está conectada a dichos circuitos ESD y a dicho uno o más circuitos internos mediante vías, que se forman a través de dichas una o más capas gruesas de dieléctrico, a través de dicha capa de pasivación (62), y a través de dicha una o más capas delgadas de dieléctrico.
  10. 10. El procedimiento de la reivindicación 9, en el que dicho estímulo eléctrico comprende una energía o voltaje de tierra.
  11. 11. El procedimiento de la reivindicación 10, en el que dicha red de distribución actúa como una distribución global para dichas entradas de alimentación o tierra, y dichas vías están conectadas además a las redes locales de distribución de energía/tierra formadas en dicho sistema de metalización de línea fina.
  12. 12. El procedimiento de la reivindicación 8, en el que el metal en dicho sistema de metalización grueso y ancho se forma a un espesor mayor que aproximadamente 1 micrómetro.
  13. 13. El procedimiento de la reivindicación 8, en el que cada una de dichas una o más capas gruesas de dieléctrico está formada con un espesor mayor que aproximadamente 2 micrómetros.
ES11002133T 2000-10-18 2001-08-27 Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC Expired - Lifetime ES2741876T3 (es)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/691,497 US6495442B1 (en) 2000-10-18 2000-10-18 Post passivation interconnection schemes on top of the IC chips

Publications (1)

Publication Number Publication Date
ES2741876T3 true ES2741876T3 (es) 2020-02-12

Family

ID=24776761

Family Applications (1)

Application Number Title Priority Date Filing Date
ES11002133T Expired - Lifetime ES2741876T3 (es) 2000-10-18 2001-08-27 Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC

Country Status (5)

Country Link
US (37) US6495442B1 (es)
EP (2) EP1199750B1 (es)
DE (1) DE60149714C5 (es)
ES (1) ES2741876T3 (es)
SG (4) SG184576A1 (es)

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6762115B2 (en) * 1998-12-21 2004-07-13 Megic Corporation Chip structure and process for forming the same
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US7230340B2 (en) * 2000-10-18 2007-06-12 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6869870B2 (en) 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US8178435B2 (en) * 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6756295B2 (en) * 1998-12-21 2004-06-29 Megic Corporation Chip structure and process for forming the same
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6979908B1 (en) * 2000-01-11 2005-12-27 Texas Instruments Incorporated Input/output architecture for integrated circuits with efficient positioning of integrated circuit elements
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
US6730540B2 (en) * 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits
US7288845B2 (en) * 2002-10-15 2007-10-30 Marvell Semiconductor, Inc. Fabrication of wire bond pads over underlying active devices, passive devices and/or dielectric layers in integrated circuits
DE10251530B4 (de) * 2002-11-04 2005-03-03 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US7799675B2 (en) * 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
US8368150B2 (en) * 2003-03-17 2013-02-05 Megica Corporation High performance IC chip having discrete decoupling capacitors attached to its IC surface
US6888248B2 (en) * 2003-03-26 2005-05-03 Taiwan Semiconductor Manufacturing Co., Ltd Extended length metal line for improved ESD performance
JP3858849B2 (ja) * 2003-04-16 2006-12-20 ソニー株式会社 半導体装置およびその製造方法
US7319277B2 (en) * 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US7026233B2 (en) * 2003-08-06 2006-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing defects in post passivation interconnect process
DE10337569B4 (de) * 2003-08-14 2008-12-11 Infineon Technologies Ag Integrierte Anschlussanordnung und Herstellungsverfahren
US20070178710A1 (en) * 2003-08-18 2007-08-02 3M Innovative Properties Company Method for sealing thin film transistors
US7459790B2 (en) 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP2005236107A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 上層メタル電源スタンダードセル、面積圧縮装置および回路最適化装置
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
TWI331370B (en) * 2004-06-18 2010-10-01 Megica Corp Connection between two circuitry components
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
TWI283443B (en) 2004-07-16 2007-07-01 Megica Corp Post-passivation process and process of forming a polymer layer on the chip
US7706324B2 (en) * 2004-07-19 2010-04-27 Qualcomm Incorporated On-demand reverse-link pilot transmission
NO321381B1 (no) * 2004-07-22 2006-05-02 Thin Film Electronics Asa Elektrisk viaforbindelse og tilknyttet kontaktanordning samt fremgangsmate til deres fremstilling
US8552559B2 (en) * 2004-07-29 2013-10-08 Megica Corporation Very thick metal interconnection scheme in IC chips
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7659628B2 (en) * 2004-08-13 2010-02-09 Imec Contact structure comprising semiconductor and metal islands
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
KR100594326B1 (ko) * 2005-03-22 2006-06-30 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI312169B (en) * 2005-05-25 2009-07-11 Megica Corporatio Chip structure and process for forming the same
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
TWI305951B (en) * 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
US7776739B2 (en) * 2005-09-09 2010-08-17 Analog Devices, Inc. Semiconductor device interconnection contact and fabrication method
US7473999B2 (en) 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US7990037B2 (en) * 2005-11-28 2011-08-02 Megica Corporation Carbon nanotube circuit component structure
US20070194451A1 (en) * 2006-02-22 2007-08-23 Chih-Hung Wu Apparatus for integrated input/output circuit and verification method thereof
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
US8421227B2 (en) 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
CN101479848B (zh) * 2006-06-30 2011-06-29 Nxp股份有限公司 供电网络
US7960825B2 (en) * 2006-09-06 2011-06-14 Megica Corporation Chip package and method for fabricating the same
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
EP2071619A1 (en) * 2006-10-05 2009-06-17 NEC Corporation Semiconductor package and method for producing semiconductor package
DE102006058010B9 (de) * 2006-12-08 2009-06-10 Infineon Technologies Ag Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US8304813B2 (en) * 2007-01-08 2012-11-06 SanDisk Technologies, Inc. Connection between an I/O region and the core region of an integrated circuit
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
KR100873019B1 (ko) * 2007-07-13 2008-12-10 주식회사 하이닉스반도체 필링 방지를 위한 본딩패드 및 그 형성 방법
US7843064B2 (en) * 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8440903B1 (en) 2008-02-21 2013-05-14 Stion Corporation Method and structure for forming module using a powder coating and thermal treatment process
EP2260430A2 (en) * 2008-02-22 2010-12-15 Uniloc Usa, Inc. License auditing for distributed applications
EP2311233A1 (en) * 2008-05-21 2011-04-20 Uniloc Usa, Inc. Device and method for secured communication
US7939454B1 (en) 2008-05-31 2011-05-10 Stion Corporation Module and lamination process for multijunction cells
US8080862B2 (en) 2008-09-09 2011-12-20 Qualcomm Incorporate Systems and methods for enabling ESD protection on 3-D stacked devices
JP2010135391A (ja) * 2008-12-02 2010-06-17 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US20100165585A1 (en) * 2008-12-26 2010-07-01 Megica Corporation Chip packages with power management integrated circuits and related techniques
CN102379037B (zh) 2009-03-30 2015-08-19 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
GB0906750D0 (en) * 2009-04-18 2009-06-03 Nokia Corp A voltage suppressor component
US20100325719A1 (en) * 2009-06-19 2010-12-23 Craig Stephen Etchegoyen System and Method for Redundancy in a Communication Network
US20100325149A1 (en) * 2009-06-22 2010-12-23 Craig Stephen Etchegoyen System and Method for Auditing Software Usage
US20100325150A1 (en) * 2009-06-22 2010-12-23 Joseph Martin Mordetsky System and Method for Tracking Application Usage
US20100325051A1 (en) * 2009-06-22 2010-12-23 Craig Stephen Etchegoyen System and Method for Piracy Reduction in Software Activation
US20100325703A1 (en) * 2009-06-23 2010-12-23 Craig Stephen Etchegoyen System and Method for Secured Communications by Embedded Platforms
US8525335B2 (en) * 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US20110021147A1 (en) * 2009-07-21 2011-01-27 Tout Walid R System and method for determining connectivity status of short range wireless devices
TWM383199U (en) * 2009-09-17 2010-06-21 Mao Bang Electronic Co Ltd Chip stacking assembly
WO2011033599A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 半導体装置
US8569887B2 (en) * 2009-11-05 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect with oxidation prevention layer
TWI512917B (zh) * 2011-01-03 2015-12-11 Chipbond Technology Corp 在載板上導接件之側面形成抗氧化金屬層之製程
US8642460B2 (en) * 2011-06-08 2014-02-04 International Business Machines Corporation Semiconductor switching device and method of making the same
US9117677B2 (en) * 2011-10-13 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit having a resistor and method of forming the same
US8618607B1 (en) * 2012-07-02 2013-12-31 Globalfoundries Inc. Semiconductor devices formed on a continuous active region with an isolating conductive structure positioned between such semiconductor devices, and methods of making same
US9646899B2 (en) 2012-09-13 2017-05-09 Micron Technology, Inc. Interconnect assemblies with probed bond pads
US8994173B2 (en) 2013-06-26 2015-03-31 International Business Machines Corporation Solder bump connection and method of making
US9006584B2 (en) 2013-08-06 2015-04-14 Texas Instruments Incorporated High voltage polymer dielectric capacitor isolation device
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US9373576B2 (en) * 2014-01-09 2016-06-21 Broadcom Corporation Flip chip pad geometry for an IC package substrate
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US10157867B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
CN111430329B (zh) * 2020-04-23 2021-07-27 合肥晶合集成电路股份有限公司 电容性半导体元件
KR20220022926A (ko) 2020-08-19 2022-03-02 삼성디스플레이 주식회사 표시 장치

Family Cites Families (217)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US608060A (en) * 1898-07-26 Edward j
US3030877A (en) 1957-07-18 1962-04-24 Sperry Rand Corp Hay balers
GB1244013A (en) 1967-10-13 1971-08-25 Gen Electric Fabrication of semiconductor devices
JPS5232234B2 (es) 1971-10-11 1977-08-19
US3953625A (en) * 1971-12-07 1976-04-27 Horizons Incorporated Process for making indicia bearing anodized article
JPS5851425B2 (ja) * 1975-08-22 1983-11-16 株式会社日立製作所 ハンドウタイソウチ
US4300184A (en) 1979-07-11 1981-11-10 Johnson Controls, Inc. Conformal coating for electrical circuit assemblies
US4423547A (en) * 1981-06-01 1984-01-03 International Business Machines Corporation Method for forming dense multilevel interconnection metallurgy for semiconductor devices
US4685998A (en) 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US4670091A (en) * 1984-08-23 1987-06-02 Fairchild Semiconductor Corporation Process for forming vias on integrated circuits
US5111276A (en) * 1985-03-19 1992-05-05 National Semiconductor Corp. Thick bus metallization interconnect structure to reduce bus area
NL8600021A (nl) 1986-01-08 1987-08-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht.
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4753896A (en) 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
JPH01214141A (ja) 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
US5061985A (en) 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
US4927505A (en) 1988-07-05 1990-05-22 Motorola Inc. Metallization scheme providing adhesion and barrier properties
US5055907A (en) 1989-01-25 1991-10-08 Mosaic, Inc. Extended integration semiconductor structure with wiring layers
US5719448A (en) 1989-03-07 1998-02-17 Seiko Epson Corporation Bonding pad structures for semiconductor integrated circuits
US5106461A (en) 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
DE68916784T2 (de) 1989-04-20 1995-01-05 Ibm Integrierte Schaltungspackung.
US5244833A (en) 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
FR2654366B1 (fr) * 1989-11-16 1992-02-14 Sorapec Procede et dispositif d'empatage d'une structure alveolaire en forme de plaque.
US5074947A (en) 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
EP0453785A1 (de) 1990-04-24 1991-10-30 Oerlikon Contraves AG Verfahren zur Herstellung von mehrlagigen Dünnschichtschaltungen mit integrierten Dünnschichtwiderständen
US5083187A (en) * 1990-05-16 1992-01-21 Texas Instruments Incorporated Integrated circuit device having bumped power supply buses over active surface areas and method of manufacture thereof
US5226232A (en) 1990-05-18 1993-07-13 Hewlett-Packard Company Method for forming a conductive pattern on an integrated circuit
US5130275A (en) 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US5145571A (en) * 1990-08-03 1992-09-08 Bipolar Integrated Technology, Inc. Gold interconnect with sidewall-spacers
US5118369A (en) * 1990-08-23 1992-06-02 Colorcode Unlimited Corporation Microlabelling system and process for making microlabels
FR2666190B1 (fr) 1990-08-24 1996-07-12 Thomson Csf Procede et dispositif d'encapsulation hermetique de composants electroniques.
JP3002512B2 (ja) 1990-09-10 2000-01-24 株式会社日立製作所 集積回路装置
US5223604A (en) * 1991-06-25 1993-06-29 S.P.I. Synthetic Peptides Incorporated Pseudomonas exoenzyme s peptide composition and method
KR940007290B1 (ko) 1991-12-14 1994-08-12 현대전자산업 주식회사 와이어 본딩 패드 형성방법
US5336921A (en) 1992-01-27 1994-08-09 Motorola, Inc. Vertical trench inductor
US5384488A (en) * 1992-06-15 1995-01-24 Texas Instruments Incorporated Configuration and method for positioning semiconductor device bond pads using additional process layers
KR940001341A (ko) 1992-06-29 1994-01-11 디. 아이. 캐플란 전자 장치로의 빠른 전기 접근을 위한 순간 접속법
US6274391B1 (en) 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
US5346738A (en) * 1992-11-04 1994-09-13 X-Cal Corporation Identification label with micro-encapsulated etchant
KR970000424Y1 (ko) * 1992-12-07 1997-01-20 김해운 자료분류 표시용 칼라코드 라벨
US5300461A (en) * 1993-01-25 1994-04-05 Intel Corporation Process for fabricating sealed semiconductor chip using silicon nitride passivation film
JPH06232379A (ja) 1993-02-01 1994-08-19 Sharp Corp 固体撮像素子
US5461333A (en) 1993-03-15 1995-10-24 At&T Ipm Corp. Multi-chip modules having chip-to-chip interconnections with reduced signal voltage level and swing
US5416356A (en) * 1993-09-03 1995-05-16 Motorola, Inc. Integrated circuit having passive circuit elements
US5641997A (en) 1993-09-14 1997-06-24 Kabushiki Kaisha Toshiba Plastic-encapsulated semiconductor device
US5501006A (en) 1993-09-22 1996-03-26 Motorola, Inc. Method for connection of signals to an integrated circuit
US6023103A (en) 1994-11-15 2000-02-08 Formfactor, Inc. Chip-scale carrier for semiconductor devices including mounted spring contacts
JPH07201864A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 突起電極形成方法
US5644102A (en) * 1994-03-01 1997-07-01 Lsi Logic Corporation Integrated circuit packages with distinctive coloration
US5576680A (en) 1994-03-01 1996-11-19 Amer-Soi Structure and fabrication process of inductors on semiconductor chip
US5478773A (en) 1994-04-28 1995-12-26 Motorola, Inc. Method of making an electronic device having an integrated inductor
US6577148B1 (en) 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer
DE69529040T2 (de) * 1994-09-22 2003-04-17 Nippon Telegraph & Telephone Monolitische integrierte Schaltung hoher Frequenz
US5532512A (en) 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
EP0706208B1 (en) 1994-10-03 2002-06-12 Kabushiki Kaisha Toshiba Method of manufacturing of a semiconductor package integral with semiconductor chip.
US5468984A (en) 1994-11-02 1995-11-21 Texas Instruments Incorporated ESD protection structure using LDMOS diodes with thick copper interconnect
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
US5629240A (en) * 1994-12-09 1997-05-13 Sun Microsystems, Inc. Method for direct attachment of an on-chip bypass capacitor in an integrated circuit
US5665996A (en) 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5665989A (en) 1995-01-03 1997-09-09 Lsi Logic Programmable microsystems in silicon
US5534465A (en) 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
US5807791A (en) 1995-02-22 1998-09-15 International Business Machines Corporation Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
ATE271718T1 (de) 1995-03-20 2004-08-15 Unitive Int Ltd Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
KR0177395B1 (ko) 1995-04-27 1999-05-15 문정환 반도체소자를 칩 상태로 장착시켜서 된 전자회로 보드 및 그 제조방법
US5541135A (en) 1995-05-30 1996-07-30 Motorola, Inc. Method of fabricating a flip chip semiconductor device having an inductor
US5635767A (en) 1995-06-02 1997-06-03 Motorola, Inc. Semiconductor device having built-in high frequency bypass capacitor
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100327442B1 (ko) 1995-07-14 2002-06-29 구본준, 론 위라하디락사 반도체소자의범프구조및형성방법
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5736792A (en) 1995-08-30 1998-04-07 Texas Instruments Incorporated Method of protecting bond wires during molding and handling
US5569956A (en) 1995-08-31 1996-10-29 National Semiconductor Corporation Interposer connecting leadframe and integrated circuit
US5656849A (en) * 1995-09-22 1997-08-12 International Business Machines Corporation Two-level spiral inductor structure having a high inductance to area ratio
JPH09115829A (ja) * 1995-10-17 1997-05-02 Nissan Motor Co Ltd アルミニウム配線部を有する半導体装置およびその製造方法
US5818748A (en) 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
JP2739853B2 (ja) * 1995-11-28 1998-04-15 日本電気株式会社 半導体装置の製造方法及びエッチング方法
JP2814972B2 (ja) * 1995-12-18 1998-10-27 日本電気株式会社 半導体装置の製造方法
US5869869A (en) 1996-01-31 1999-02-09 Lsi Logic Corporation Microelectronic device with thin film electrostatic discharge protection structure
TW357449B (en) 1996-02-02 1999-05-01 Taiwan Semiconductor Mfg Co Ltd Electro-Static Discharge (ESD) protective circuit
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
US6022792A (en) 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
US5686764A (en) 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
US5792594A (en) 1996-04-01 1998-08-11 Motorola, Inc. Metallization and termination process for an integrated circuit chip
KR0176202B1 (ko) 1996-04-09 1999-04-15 김광호 에스.오.아이형 트랜지스터 및 그 제조방법
US5953626A (en) * 1996-06-05 1999-09-14 Advanced Micro Devices, Inc. Dissolvable dielectric method
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
JP2000515323A (ja) 1996-07-18 2000-11-14 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド エッチングストップを用いて互い違いの配線を生成する集積回路
US5883435A (en) 1996-07-25 1999-03-16 International Business Machines Corporation Personalization structure for semiconductor devices
US5793272A (en) 1996-08-23 1998-08-11 International Business Machines Corporation Integrated circuit toroidal inductor
JP3305211B2 (ja) 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
US5805043A (en) * 1996-10-02 1998-09-08 Itt Industries, Inc. High Q compact inductors for monolithic integrated circuit applications
US5861647A (en) 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
US5952726A (en) 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US6020640A (en) * 1996-12-19 2000-02-01 Texas Instruments Incorporated Thick plated interconnect and associated auxillary interconnect
US6025275A (en) * 1996-12-19 2000-02-15 Texas Instruments Incorporated Method of forming improved thick plated copper interconnect and associated auxiliary metal interconnect
US5969424A (en) 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure
US5856217A (en) 1997-04-10 1999-01-05 Hughes Electronics Corporation Modulation-doped field-effect transistors and fabrication processes
US6144100A (en) * 1997-06-05 2000-11-07 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US6040604A (en) * 1997-07-21 2000-03-21 Motorola, Inc. Semiconductor component comprising an electrostatic-discharge protection device
TW396584B (en) 1997-08-14 2000-07-01 Taiwan Semiconductor Mfg The producing method of the electrostatic discharge protective circuit in IC
JP3660799B2 (ja) 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6030877A (en) 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
US6147857A (en) * 1997-10-07 2000-11-14 E. R. W. Optional on chip power supply bypass capacitor
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6236101B1 (en) * 1997-11-05 2001-05-22 Texas Instruments Incorporated Metallization outside protective overcoat for improved capacitors and inductors
US6075290A (en) 1998-02-26 2000-06-13 National Semiconductor Corporation Surface mount die: wafer level chip-scale package and process for making the same
US6008102A (en) 1998-04-09 1999-12-28 Motorola, Inc. Method of forming a three-dimensional integrated inductor
JP3955386B2 (ja) 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6008060A (en) 1998-04-14 1999-12-28 Etec Systems, Inc. Detecting registration marks with a low energy electron beam
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
AUPP344298A0 (en) * 1998-05-12 1998-06-04 Enviro-Mulch Pty Ltd Method and apparatus for mulching waste
US6100337A (en) * 1998-05-18 2000-08-08 Shell Oil Company Functionalized thermoplastic elastomer
US5929508A (en) * 1998-05-21 1999-07-27 Harris Corp Defect gettering by induced stress
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
US6077726A (en) 1998-07-30 2000-06-20 Motorola, Inc. Method and apparatus for stress relief in solder bump formation on a semiconductor device
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
AU5588099A (en) 1998-08-28 2000-03-21 Dendreon Corporation Selective apoptosis of neoplastic cells by an hla-dr specific monoclonal antibody
US5994766A (en) 1998-09-21 1999-11-30 Vlsi Technology, Inc. Flip chip circuit arrangement with redistribution layer that minimizes crosstalk
US6187680B1 (en) * 1998-10-07 2001-02-13 International Business Machines Corporation Method/structure for creating aluminum wirebound pad on copper BEOL
US6272736B1 (en) 1998-11-13 2001-08-14 United Microelectronics Corp. Method for forming a thin-film resistor
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
JP2000183104A (ja) 1998-12-15 2000-06-30 Texas Instr Inc <Ti> 集積回路上でボンディングするためのシステム及び方法
SE514839C2 (sv) 1998-12-18 2001-04-30 Volvo Ab Motorfordon
US6383916B1 (en) * 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
US6756295B2 (en) * 1998-12-21 2004-06-29 Megic Corporation Chip structure and process for forming the same
US7230340B2 (en) * 2000-10-18 2007-06-12 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6762115B2 (en) * 1998-12-21 2004-07-13 Megic Corporation Chip structure and process for forming the same
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6359328B1 (en) 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
JP3530761B2 (ja) * 1999-01-18 2004-05-24 新光電気工業株式会社 半導体装置
JP2000216264A (ja) 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
US6011314A (en) 1999-02-01 2000-01-04 Hewlett-Packard Company Redistribution layer and under bump material structure for converting periphery conductive pads to an array of solder bumps
US6121092A (en) * 1999-02-02 2000-09-19 Macronix International Co., Ltd. Silicide blocking process to form non-silicided regions on MOS devices
US6159773A (en) 1999-02-12 2000-12-12 Lin; Mou-Shiung Strain release contact system for integrated circuits
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
US6180426B1 (en) * 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
JP3519632B2 (ja) * 1999-03-11 2004-04-19 株式会社東芝 半導体装置の製造方法
US6140241A (en) * 1999-03-18 2000-10-31 Taiwan Semiconductor Manufacturing Company Multi-step electrochemical copper deposition process with improved filling capability
FR2791470B1 (fr) * 1999-03-23 2001-06-01 Memscap Circuit integre monolithique incorporant un composant inductif et procede de fabrication d'un tel circuit integre
JP4995364B2 (ja) 1999-03-25 2012-08-08 セイコーインスツル株式会社 半導体集積回路装置
US6117782A (en) * 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6031293A (en) * 1999-04-26 2000-02-29 United Microelectronics Corporation Package-free bonding pad structure
US6300242B1 (en) * 1999-04-28 2001-10-09 Matsuhita Electronics Corporation Semiconductor device and method of fabricating the same
US6539328B1 (en) * 1999-04-30 2003-03-25 Sigma Instruments, Inc. Device and process for measurement and treatment of spinal mobility
EP1050905B1 (en) * 1999-05-07 2017-06-21 Shinko Electric Industries Co. Ltd. Method of producing a semiconductor device with insulating layer
US6306749B1 (en) 1999-06-08 2001-10-23 Winbond Electronics Corp Bond pad with pad edge strengthening structure
US6271127B1 (en) * 1999-06-10 2001-08-07 Conexant Systems, Inc. Method for dual damascene process using electron beam and ion implantation cure methods for low dielectric constant materials
US6544880B1 (en) 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
US6214714B1 (en) * 1999-06-25 2001-04-10 Applied Materials, Inc. Method of titanium/titanium nitride integration
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
JP3194917B2 (ja) 1999-08-10 2001-08-06 トーワ株式会社 樹脂封止方法
JP3859403B2 (ja) 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6410435B1 (en) 1999-10-01 2002-06-25 Agere Systems Guardian Corp. Process for fabricating copper interconnect for ULSI integrated circuits
US6294425B1 (en) * 1999-10-14 2001-09-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers
US6465879B1 (en) * 1999-10-19 2002-10-15 Citizen Watch Co., Ltd. Structure for mounting semiconductor device, method of mounting same, semiconductor device, and method of fabricating same
US6511901B1 (en) * 1999-11-05 2003-01-28 Atmel Corporation Metal redistribution layer having solderable pads and wire bondable pads
US6803302B2 (en) 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6117747A (en) 1999-11-22 2000-09-12 Chartered Semiconductor Manufacturing Ltd. Integration of MOM capacitor into dual damascene process
JP3287346B2 (ja) * 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
JP2001161630A (ja) 1999-12-09 2001-06-19 Olympus Optical Co Ltd 内視鏡装置
US6380555B1 (en) * 1999-12-24 2002-04-30 Micron Technology, Inc. Bumped semiconductor component having test pads, and method and system for testing bumped semiconductor components
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
JP2001217242A (ja) 2000-02-03 2001-08-10 Seiko Epson Corp 半導体装置およびその製造方法
KR100350111B1 (ko) 2000-02-22 2002-08-23 삼성전자 주식회사 반도체 장치의 배선 및 이의 제조 방법
TW441020B (en) 2000-02-24 2001-06-16 United Microelectronics Corp Method for forming cap layer of self-aligned copper interconnect
EP1139413B1 (en) * 2000-03-24 2005-03-16 Texas Instruments Incorporated Wire bonding process
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
US6578754B1 (en) 2000-04-27 2003-06-17 Advanpack Solutions Pte. Ltd. Pillar connections for semiconductor chips and method of manufacture
US6362087B1 (en) 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
US6300234B1 (en) 2000-06-26 2001-10-09 Motorola, Inc. Process for forming an electrical device
US6683380B2 (en) * 2000-07-07 2004-01-27 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
JP3440070B2 (ja) 2000-07-13 2003-08-25 沖電気工業株式会社 ウェハー及びウェハーの製造方法
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
TW523792B (en) * 2000-09-07 2003-03-11 Toshiba Corp Semiconductor device and its manufacturing method
TW531867B (en) 2000-10-13 2003-05-11 Texas Instruments Inc Circuit structure integrating the power distribution functions of circuits and leadframes into the chip surface
JP2002198374A (ja) 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
US6867123B2 (en) 2001-02-08 2005-03-15 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US6653563B2 (en) 2001-03-30 2003-11-25 Intel Corporation Alternate bump metallurgy bars for power and ground routing
JP3939504B2 (ja) 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
US6894399B2 (en) * 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US6593649B1 (en) 2001-05-17 2003-07-15 Megic Corporation Methods of IC rerouting option for multiple package system applications
TW515054B (en) 2001-06-13 2002-12-21 Via Tech Inc Flip chip pad arrangement on chip for reduction of impedance
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6759275B1 (en) * 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6593222B2 (en) 2001-09-07 2003-07-15 Lattice Corporation Method to improve the reliability of thermosonic gold to aluminum wire bonds
US6636139B2 (en) * 2001-09-10 2003-10-21 Taiwan Semiconductor Manufacturing Company Structure to reduce the degradation of the Q value of an inductor caused by via resistance
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
US6515369B1 (en) * 2001-10-03 2003-02-04 Megic Corporation High performance system-on-chip using post passivation process
US6646347B2 (en) 2001-11-30 2003-11-11 Motorola, Inc. Semiconductor power device and method of formation
JP4068838B2 (ja) 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US6844631B2 (en) 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6614091B1 (en) 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
TW531052U (en) 2002-04-29 2003-05-01 Via Tech Inc Flip chip and flip chip packaging substrate
US20030218246A1 (en) 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
JP3580803B2 (ja) 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
US7082580B2 (en) * 2003-02-10 2006-07-25 Lsi Logic Corporation Energy recycling in clock distribution networks using on-chip inductors
US6979647B2 (en) 2003-09-02 2005-12-27 Texas Instruments Incorporated Method for chemical etch control of noble metals in the presence of less noble metals
US6977435B2 (en) 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
US7687886B2 (en) * 2004-08-19 2010-03-30 Microlink Devices, Inc. High on-state breakdown heterojunction bipolar transistor
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7899619B2 (en) * 2006-10-18 2011-03-01 Schweitzer Engineering Laboratories, Inc. Apparatus and method for transmitting information using an IRIG-B waveform generated by an intelligent electronic device

Also Published As

Publication number Publication date
US7446035B2 (en) 2008-11-04
SG177778A1 (en) 2012-02-28
US7466007B2 (en) 2008-12-16
US20080042293A1 (en) 2008-02-21
US8461686B2 (en) 2013-06-11
US7443033B2 (en) 2008-10-28
US20030057531A1 (en) 2003-03-27
US20080032496A1 (en) 2008-02-07
US20080045008A1 (en) 2008-02-21
US6649509B1 (en) 2003-11-18
US20060063374A1 (en) 2006-03-23
US6495442B1 (en) 2002-12-17
US7459791B2 (en) 2008-12-02
US7419900B2 (en) 2008-09-02
US7524759B2 (en) 2009-04-28
US7892965B2 (en) 2011-02-22
SG96209A1 (en) 2003-05-23
US20080085596A1 (en) 2008-04-10
EP1199750B1 (en) 2015-12-30
USRE43674E1 (en) 2012-09-18
US7443034B2 (en) 2008-10-28
US8482127B2 (en) 2013-07-09
US20080045004A1 (en) 2008-02-21
US20080003807A1 (en) 2008-01-03
US8004088B2 (en) 2011-08-23
US7449752B2 (en) 2008-11-11
US20080001294A1 (en) 2008-01-03
US20080003806A1 (en) 2008-01-03
US20080061444A1 (en) 2008-03-13
US20080029785A1 (en) 2008-02-07
US20080045001A1 (en) 2008-02-21
US20080067693A1 (en) 2008-03-20
US20080042296A1 (en) 2008-02-21
EP2365524B1 (en) 2019-06-26
US6734563B2 (en) 2004-05-11
US20080042295A1 (en) 2008-02-21
US20080001301A1 (en) 2008-01-03
EP2365524A2 (en) 2011-09-14
US8492900B2 (en) 2013-07-23
US20060038231A9 (en) 2006-02-23
US20080067686A1 (en) 2008-03-20
US20080001302A1 (en) 2008-01-03
US8435883B2 (en) 2013-05-07
US20080057703A1 (en) 2008-03-06
US20080042294A1 (en) 2008-02-21
US20080067694A1 (en) 2008-03-20
EP1199750A3 (en) 2007-08-22
US7265047B2 (en) 2007-09-04
US7534718B2 (en) 2009-05-19
US20080085597A1 (en) 2008-04-10
US7919865B2 (en) 2011-04-05
US20080001293A1 (en) 2008-01-03
US20080045002A1 (en) 2008-02-21
US7276422B2 (en) 2007-10-02
US20080001300A1 (en) 2008-01-03
US20060060973A1 (en) 2006-03-23
US7462938B2 (en) 2008-12-09
US6605528B1 (en) 2003-08-12
DE60149714C5 (de) 2021-04-08
US20080009131A1 (en) 2008-01-10
US20060068574A1 (en) 2006-03-30
SG184576A1 (en) 2012-10-30
US20040041211A1 (en) 2004-03-04
SG135967A1 (en) 2007-10-29
US7923366B2 (en) 2011-04-12
US7405150B2 (en) 2008-07-29
US20080042285A1 (en) 2008-02-21
EP1199750A2 (en) 2002-04-24
US7439627B2 (en) 2008-10-21
US7915161B2 (en) 2011-03-29
EP2365524A3 (en) 2011-12-21
US7902067B2 (en) 2011-03-08
US7479450B2 (en) 2009-01-20
US7382052B2 (en) 2008-06-03
US7351650B2 (en) 2008-04-01
US20080006946A1 (en) 2008-01-10
US7446031B2 (en) 2008-11-04
US7439626B2 (en) 2008-10-21
US20060076684A1 (en) 2006-04-13
US8188603B2 (en) 2012-05-29

Similar Documents

Publication Publication Date Title
ES2741876T3 (es) Esquemas de interconexión posterior a la pasivación en la parte superior de los chips IC