DE69935182T2 - Halbleiteranordnung - Google Patents
Halbleiteranordnung Download PDFInfo
- Publication number
- DE69935182T2 DE69935182T2 DE69935182T DE69935182T DE69935182T2 DE 69935182 T2 DE69935182 T2 DE 69935182T2 DE 69935182 T DE69935182 T DE 69935182T DE 69935182 T DE69935182 T DE 69935182T DE 69935182 T2 DE69935182 T2 DE 69935182T2
- Authority
- DE
- Germany
- Prior art keywords
- electrode
- semiconductor chip
- output
- input
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 174
- 239000000758 substrate Substances 0.000 claims description 93
- 230000003321 amplification Effects 0.000 claims description 28
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 16
- 230000006698 induction Effects 0.000 description 16
- 230000008878 coupling Effects 0.000 description 15
- 238000010168 coupling process Methods 0.000 description 15
- 238000005859 coupling reaction Methods 0.000 description 15
- 239000010410 layer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 230000003014 reinforcing effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 102100029136 Collagen alpha-1(II) chain Human genes 0.000 description 3
- 101000771163 Homo sapiens Collagen alpha-1(II) chain Proteins 0.000 description 3
- 208000036351 autosomal dominant otospondylomegaepiphyseal dysplasia Diseases 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 102100033825 Collagen alpha-1(XI) chain Human genes 0.000 description 2
- 101000710623 Homo sapiens Collagen alpha-1(XI) chain Proteins 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000282376 Panthera tigris Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- IHWJXGQYRBHUIF-UHFFFAOYSA-N [Ag].[Pt] Chemical compound [Ag].[Pt] IHWJXGQYRBHUIF-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
- H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/602—Combinations of several amplifiers
- H03F3/604—Combinations of several amplifiers using FET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6611—Wire connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6644—Packaging aspects of high-frequency amplifiers
- H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45139—Silver (Ag) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/4554—Coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/4554—Coating
- H01L2224/45599—Material
- H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/45669—Platinum (Pt) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4801—Structure
- H01L2224/48011—Length
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01021—Scandium [Sc]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01051—Antimony [Sb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1903—Structure including wave guides
- H01L2924/19032—Structure including wave guides being a microstrip line type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/12—A bias circuit for some stages being shown using transmission lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/168—Two amplifying stages are coupled by means of a filter circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/255—Amplifier input adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/318—A matching circuit being used as coupling element between two amplifying stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/408—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising three power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/423—Amplifier output adaptation especially for transmission line coupling purposes, e.g. impedance adaptation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/543—A transmission line being used as coupling element between two amplifying stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/38—Impedance-matching networks
- H03H7/383—Impedance-matching networks comprising distributed impedance elements together with lumped impedance elements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/0243—Printed circuits associated with mounted high frequency components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Amplifiers (AREA)
- Wire Bonding (AREA)
- Microwave Amplifiers (AREA)
Description
- HINTERGRUND DER ERFINDUNG
- Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung. Insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren, das effektiv für eine Halbleitervorrichtung geeignet ist, die in einer Konfiguration einer mehrstufigen Verstärkerschaltung gestaltet ist.
- Eine als Hochfrequenz-Leistungsverstärker (oder Hochfrequenz-Leistungsmodul) bekannte Halbleitervorrichtung ist in eine tragbare Kommunikationseinrichtung wie zum Beispiel ein tragbares Telefon oder ein Autotelefon des PDC-Systems (Personal Digital Cellular) oder ein tragbares Telefon des PHS-Systems (Personal Handyphone System) eingebaut. Dieser Hochfrequenz-Leistungsverstärker weist die Konfiguration einer mehrstufigen Verstärkerschaltung auf, in der mehrere Verstärkungseinrichtungen elektrisch miteinander verbunden sind, um eine mehrstufige Struktur zu bilden.
- Der Hochfrequenz-Leistungsverstärker wird durch Montieren eines Halbleiterchips auf der Hauptoberfläche eines Leitungssubstrats erhalten. Der Halbleiterchip weist eine Verstärkungseinrichtung auf, die auf seiner Hauptoberfläche ausgebildet ist. Auf der Hauptoberfläche des Halbleiterchips ausgebildete Elektroden sind mittels leitfähiger Drähte elektrisch mit Elektroden verbunden, die auf der Hauptoberfläche des Leitungssubstrats ausgebildet sind. Die Verstärkungseinrichtung weist eine Konfiguration auf, in der im Allgemeinen mehrere Feldeffekttransistoren elektrisch miteinander verbunden sind, um eine Parallelschaltung zu bilden. Ein Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung ist elektrisch mit einer chipseitigen Eingangselektrode verbunden, die auf der Hauptoberfläche des Halbleiterchips ausgebildet ist. Ande rerseits ist ein Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung elektrisch mit einer chipseitigen Ausgangselektrode verbunden, die auf der Hauptoberfläche des Halbleiterchips ausgebildet ist. Die chipseitige Eingangselektrode ist an einem Ort auf einer bestimmten Seite des Halbleiterchips angeordnet, während die chipseitige Ausgangselektrode an einem Ort auf der anderen Seite des Halbleiterchips angeordnet ist, die der betreffenden Seite gegenüberliegt. Ein Source-Anschluss der Verstärkungseinrichtung ist elektrisch mit einer rückseitigen Elektrode verbunden, die auf der Rückseite eines anderen Halbleiterchips ausgebildet ist, der der Hauptoberfläche gegenüberliegt. Die rückseitige Elektrode weist ein festes elektrisches Bezugspotenzial auf. Die chipseitige Eingangselektrode ist mittels einer Eingangsleitung elektrisch mit einer substratseitigen Eingangselektrode verbunden, die auf der Hauptoberfläche des Leitungssubstrats ausgebildet ist. Die substratseitige Eingangselektrode ist an einem der betreffenden Seite des vorstehend genannten Halbleiterchips zugewandten Ort angeordnet. Die chipseitige Ausgangselektrode ist mittels einer Ausgangsleitung elektrisch mit einer substratseitigen Ausgangselektrode verbunden, die auf der Hauptoberfläche des Leitungssubstrats ausgebildet ist. Die substratseitige Ausgangselektrode ist an einem der anderen Seite des vorstehend genannten Halbleiterchips zugewandten Ort angeordnet.
- Um die Größe und die Kosten des Hochfrequenz-Leistungsverstärkers zu verringern, ist im Übrigen versucht worden, mehrere Verstärkungseinrichtungen auf einem Halbleiterchip zu bilden. Im Falle von zwei Verstärkungseinrichtungen auf einem Halbleiterchip ist zum Beispiel die Verstärkungseinrichtung an der vorderen Stufe in einer Richtung angeordnet, die der Richtung entgegengesetzt ist, in der die Verstärkungseinrichtung an der hinteren Stufe angeordnet ist, so dass der Eingang und der Ausgang der Verstärkungseinrichtung an der vorderen Stufe an Orten nahe bei dem Aus gang bzw. dem Eingang der Verstärkungseinrichtung an der hinteren Stufe liegen. Als Folge liegen die Eingangs- und Ausgangsleitungen an der vorderen Stufe und die Ausgangs- und Eingangsleitungen an der hinteren Stufe nahe beieinander. Folglich entsteht ein Problem der Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen den Eingangs- und Ausgangsleitungen. Insbesondere der gegenseitige Induktionseffekt zwischen der Eingangsleitung der vorderen Stufe und der Ausgangsleitung der hinteren Stufe ist ein schwerwiegendes Problem, da der Unterschied zwischen der durch die Eingangsleitung fließenden Leistung und der durch die Ausgangsleitung fließenden Leistung groß ist.
- Ein Verfahren zur Verhinderung einer Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen Leitungen ist zum Beispiel in der
japanischen Patent-Offenlegungsschrift Hei 9-260412 - Darüber hinaus ist das Hochfrequenz-Leistungsverstärkermodul mit Transistoren ein wichtiges Bauteil eines tragbaren Telefons in einem mobilen Kommunikationssystem wie zum Beispiel dem PDC-System (Personal Digital Cellular) und dem GSM-System (Global System for Mobile communication). Die Nachfrage nach derartigen tragbaren Telefonen ist in den vergangenen Jahren enorm gewachsen. Die Spezifikationen für einen solchen Hochfrequenz-Leistungsverstärker umfassen kompakte Abmessungen und niedrige Kosten zusätzlich zu einer guten Hochfrequenzcharakteristik für Anwendungen in Mobilkommunikationssystemen.
- Ein Verfahren zur Reaktion auf diese Nachfrage ist in der
japanischen Patent-Offenlegungsschrift 2755250 2000 für die erste Stufe und einen Transistor3000 für die zweite Stufe, an nahe beieinander liegenden Orten auf einem Halbleiterchip1000 , wie in21 in einer Aufsicht und in22 in einer Seitenansicht gezeigt, können die Größe und die Kosten verringert werden. Eine Bond-Eingangselektrode2000b des Transistors2000 für die erste Stufe ist über einen Eingangs-Bonddraht9000d elektrisch mit einer Bond-Elektrode7000d eines Leitungssubstrats6000 verbunden. Ein Bond-Ausgangselektrode3000c des Transistors3000 für die zweite Stufe ist über einen Ausgangs-Bonddraht9000a elektrisch mit einer Bond-Elektrode7000a des Leitungssubstrats6000 verbunden. Eine Bond-Elektrode10000a auf dem Halbleiterchip1000 ist über einen Abschirm-Bonddraht13000a elektrisch mit einer Bond-Elektrode12000a des Leitungssubstrats6000 verbunden. Der Abschirm-Bonddraht13000a ist zwischen dem Eingangs-Bonddraht9000d und dem Ausgangs-Bonddraht9000a vorgesehen. Die Bond-Elektrode10000a und die Bond-Elektrode12000a an den Enden des Abschirm-Bonddrahts13000a sind über durch den Halbleiterchip1000 und das Leitungssubstrat gebohrte Löcher hochfrequenzmäßig mit Masse verbunden. Die Durchgangslöcher selbst sind in der Abbildung nicht gezeigt. Durch Vorsehen eines Abschirm-Bonddrahts13000a kann der Umfang der Kopplung durch gegenseitige Induktion zwischen dem Eingangs-Bonddraht9000d und dem Ausgangs-Bonddraht9000a verringert werden, wodurch das Ausmaß der Verschlechterung der Isolierung zwischen dem Hochfrequenzeingang und den Aus gangsanschlüssen verringert werden kann. Als Folge verbessert sich die Hochfrequenzcharakteristik. - Das Problem der Kopplung durch gegenseitige Induktion zwischen dem Eingangs-Bonddraht
9000d und dem Ausgangs-Bonddraht9000a entsteht durch die Anordnung des Eingangs des Transistors2000 für die erste Stufe in der Nähe des Ausgangs des Transistors3000 für die zweite Stufe und die Anordnung des Ausgangs des Transistors2000 für die erste Stufe in der Nähe des Eingangs des Transistors3000 für die zweite Stufe, was dadurch bedingt ist, dass der Transistor2000 für die erste Stufe und der Transistor3000 für die zweite Stufe in entgegengesetzten Richtungen zueinander angeordnet sind. Insbesondere der gegenseitige Induktionseffekt zwischen dem Eingangs-Bonddraht9000d des Transistors2000 für die erste Stufe und dem Ausgangs-Bonddraht9000a des Transistors3000 für die zweite Stufe ist ein schwerwiegendes Problem. Dies liegt daran, dass die von dem Transistor3000 für die zweite Stufe ausgegebene Hochfrequenzleistung um 20 bis 30 dB (bzw. das 100- bis 1.000fache) höher ist als die in den Transistor2000 für die erste Stufe eingegebene Hochfrequenzleistung, wodurch eine positive Rückkopplung vom Ausgang zum Eingang entsteht. Obwohl der Ausgangs-Bonddraht9000c des Transistors2000 für die erste Stufe und der Eingangs-Bonddraht9000b des Transistors3000 für die zweite Stufe ebenfalls nahe beieinander angeordnet sind, tritt das Problem der Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts nicht auf, weil das Verhältnis der durch den Eingangs-Bonddraht9000b fließenden Hochfrequenzleistung zu der durch den Ausgangs-Bonddraht9000c fließenden Hochfrequenzleistung nicht mehr als 0 dB (einfach) beträgt. - In
21 und22 bezeichnen die Bezugszeichen2000a und3000a die Hauptkörper des Transistors2000 für die erste Stufe bzw. des Transistors3000 für die zweite Stufe. Die Bezugszeichen2000d und3000d bezeichnen die Source-Elektroden des Transistors2000 für die erste Stufe bzw. des Transistors3000 für die zweite Stufe. Das Bezugszeichen2000c bezeichnet die Bond-Ausgangselektrode des Transistors2000 für die erste Stufe, und das Bezugszeichen3000b bezeichnet die Bond-Eingangselektrode des Transistors3000 für die zweite Stufe. Das Bezugszeichen4000 bezeichnet eine Masseelektrode, während die Bezugszeichen7000b und7000c jeweils eine Bond-Elektrode des Leitungssubstrats6000 bezeichnen. Die Bezugszeichen8000a bis8000d bezeichnen jeweils eine Anschlusselektrode, und das Bezugszeichen104 bezeichnet eine Ausnehmung. - ZUSAMMENFASSUNG DER ERFINDUNG
- Als Ergebnis einer Untersuchung des vorstehend beschriebenen Verfahrens haben die Erfinder der vorliegenden Erfindung die folgenden Probleme identifiziert.
- Die substratseitige Bond-Elektrode wird zwischen der substratseitigen Eingangselektrode und der substratseitigen Ausgangselektrode angeordnet. Das heißt, die substratseitige Eingangselektrode, die substratseitige Bond-Elektrode und die substratseitige Ausgangselektrode sind entlang einer geraden Linie neben einer Seite des Halbleiterchips angeordnet.
- Im Allgemeinen wird die substratseitige Elektrode durch Anwendung eines Siebdruckverfahrens gebildet. Daher ist die von der substratseitigen Elektrode belegte Fläche größer als die chipseitige Elektrode, die durch Anwendung eines fotolithographischen Verfahrens gebildet wird. Darüber hinaus wird ein Durchkontaktierdraht direkt unter der substratseitigen Elektrode gebildet, um den Ausbreitungsweg kurz zu machen. Weil die Fläche des Durchkontaktierdrahts in der ebenen Richtung (das heißt die externe Größe) um ein gewisses Maß vergrößert werden muss, um einen niedrigen Widerstand zu erhalten, wird die von der substratseitigen Elektrode belegte Fläche größer. Daher wird, wenn die substratseitige Eingangselektrode, die substratseitige Bond-Elektrode und die substratseitige Ausgangselektrode entlang einer geraden Linie neben einer Seite des Halbleiterchips angeordnet werden, die Anordnung dieser Elektroden lang. Als Ergebnis liegen sich die chipseitige Eingangselektrode und die substratseitige Eingangselektrode nicht mehr gegenüber, und gleichzeitig liegen sich auch die chipseitige Ausgangselektrode und die substratseitige Ausgangselektrode nicht mehr gegenüber. Aus diesem Grund werden die Eingangs- und Ausgangsleitungen länger. Wenn die Eingangs- und Ausgangsleitungen länger werden, nimmt die Induktivität zu, wodurch sich die Hochfrequenzcharakteristik verschlechtert. Als Folge muss die Lücke zwischen der Verstärkungseinrichtung an der vorderen Stufe und der Verstärkungseinrichtung an der hinteren Stufe vergrößert werden, um die Eingangs- und Ausgangsleitungen kürzer zu machen. In diesem Fall nimmt jedoch die von dem Halbleiterchip belegte Fläche zu, was ein Hindernis für die Miniaturisierung des Hochfrequenz-Leistungsverstärkers darstellt.
- Eine Wirkung des Abschirm-Bonddrahts
13000a nach dem vorstehend beschriebenen herkömmlichen Verfahren wird anhand von15 erläutert.15 zeigt die berechneten Werte für einen Kopplungskoeffizienten (oder die gegenseitige Induktion in nH) zwischen parallelen Eingangs- und Ausgangs-Bonddrähten eines Verstärkers. Die beiden Bonddrähte weisen eine Länge von jeweils 1 mm (was der Realität sehr nahekommt) und Bondbereiche auf, die um einen Abstand d voneinander getrennt sind. Eine gestrichelte Linie für einen Kopplungskoeffizienten von 0,12 zeigt, dass der Verstärker bei einem Kopplungskoeffizienten von 0,12 oder darunter in einem stabilen Zustand arbeitet. Der Wert 0,12 ist aus16 abzulesen, die eine Beziehung zwischen dem Kopplungskoeffizienten und dem Stabilitätskoeffizienten des Verstärkers zeigt. Bei einem Stabilitätskoeffizienten von mindestens 1 arbeitet der Verstärker in einem stabilen Zustand. Der vorstehend angegebene Bondabstand d ist definiert als der Abstand zwischen den Mittelpunkten der Bond bereiche der zwei Bonddrähte, die am nächsten beieinander liegen. -
15 zeigt, dass das herkömmliche Verfahren mit Ergreifung einer Gegenmaßnahme durch Vorsehen von Abschirm-Bonddrähten in niedrigen Kopplungskoeffizienten resultiert, im Vergleich zu einem Fall ohne Abschirm-Bonddrähte (in der Abbildung mit „keine Gegenmaßnahme" bezeichnet), und daher eine verbesserte Hochfrequenzcharakteristik aufweist. Bei Kopplungskoeffizienten nicht über 0,12 erlaubt die Gegenmaßnahme darüber hinaus einen größeren Bereich für den Abstand d zwischen den Bondbereichen, wodurch der Design-Freiheitsgrad erhöht wird. Außerdem kann der Abstand d zwischen den Bondbereichen auf 0,55 mm verringert werden, wodurch die Chipfläche verkleinert werden kann. Als Ergebnis kann das Modul mit kompakten Abmessungen ausgeführt werden, und die Kosten können gesenkt werden. - Weil die Induktivität eines Durchgangslochs in Reihe zu jedem Ende des Abschirm-Bonddrahts
13000a hinzuaddiert wird, kann jedoch in der Praxis mit dem herkömmlichen Verfahren keine ausreichende Verbesserung der Hochfrequenzcharakteristik erzielt werden. - Daher ist ein Ziel der vorliegenden Erfindung die Bereitstellung eines Verfahrens, das geeignet ist, eine Halbleitervorrichtung mit kleinen Abmessungen zu liefern. Dieses Ziel wird durch Halbleitervorrichtungen nach den Ansprüchen 1 und 4 erreicht. Die abhängigen Ansprüche beziehen sich auf bevorzugte Ausführungsformen der Erfindung.
- Ausführungsformen der vorliegenden Erfindung stellen ein Hochfrequenz-Leistungsverstärkermodul bereit, das in der Lage ist, die Hochfrequenzcharakteristik desselben weiter zu verbessern.
- Die vorliegende Erfindung sowie weitere Ziele und neuartige Merkmale derselben werden aus der vorliegenden Beschreibung und den zugehörigen Zeichnungen besser ersichtlich.
- Die Grundzüge einer repräsentativen Ausführungsform der in dieser Offenlegungsschrift beschriebenen Erfindung sind nachstehend kurz angegeben.
- Eine Halbleitervorrichtung nach einer Ausführungsform umfasst einen Halbleiterchip mit rechteckiger Oberfläche, ein Leitungssubstrat, dessen Hauptoberfläche zur Befestigung des Halbleiterchips verwendet wird, eine erste Elektrode, die auf einer ersten Fläche der Hauptoberfläche des Halbleiterchips ausgebildet ist und an einem Ort in der Nähe einer Seite des Halbleiterchips angeordnet ist, eine erste Verstärkungseinrichtung, die auf der ersten Fläche der Hauptoberfläche des Halbleiterchips ausgebildet und mit einer elektrisch mit der ersten Elektrode verbundenen Eingangseinheit versehen ist, eine zweite Elektrode, die auf einer zweiten Fläche der Hauptoberfläche des Halbleiterchips ausgebildet und an einem Ort in der Nähe der Seite des Halbleiterchips angeordnet ist, eine zweite Verstärkungseinrichtung, die auf der zweiten Fläche der Hauptoberfläche des Halbleiterchips ausgebildet und mit einer elektrisch mit der zweiten Elektrode verbundenen Ausgangseinheit versehen ist, eine dritte Elektrode, die auf einer dritten Fläche zwischen der ersten und der zweiten Fläche der Hauptoberfläche des Halbleiterchips ausgebildet ist, eine vierte Elektrode, die auf der Hauptoberfläche des Leitungssubstrats der Seite des Halbleiterchips zugewandt ausgebildet und mittels einer ersten Leitung elektrisch mit der ersten Elektrode verbunden ist, eine fünfte Elektrode, die auf der Hauptoberfläche des Leitungssubstrats der Seite des Halbleiterchips zugewandt ausgebildet und mittels einer zweiten Leitung elektrisch mit der zweiten Elektrode verbunden ist, und eine sechste Elektrode, die auf der Hauptoberfläche des Leitungssubstrats der Seite des Halbleiterchips zugewandt ausgebildet und mittels einer dritten Leitung, deren elektrisches Potenzial fest auf einen Bezugspegel eingestellt ist, elektrisch mit der dritten Elektrode verbunden ist,
wobei
die sechste Elektrode an einem Ort weiter von der Seite des Halbleiterchips entfernt als die fünfte Elektrode angeordnet ist und
die vierte Elektrode in einem Abstand von der Seite des Halbleiterchips, der etwa gleich dem Abstand der fünften Elektrode von der Seite des Halbleiterchips ist, oder an einem Ort weiter von der Seite des Halbleiterchips entfernt als die sechste Elektrode angeordnet ist. - Weil die Lücke zwischen der vierten und der fünften Elektrode in dem vorstehend beschriebenen Halbleiterchip um einen Betrag verkleinert werden kann, der der Größe einer von der sechsten Elektrode beanspruchten Fläche entspricht, kann auch die Lücke zwischen der ersten und der zweiten Fläche verkleinert werden. Als Ergebnis kann, weil die von dem Halbleiterchip beanspruchte Fläche verkleinert werden kann, auch der Halbleiterchip mit kleineren Abmessungen hergestellt werden.
- Darüber hinaus ist eine Ausführungsform ein Hochfrequenz-Leistungsverstärkermodul mit einem Halbleiterchip auf einem Leitungssubstrat, dessen Basis aus einem dielektrischen Material hergestellt ist. Das Hochfrequenz-Leistungsverstärkermodul weist eine Konfiguration auf, bei der Verstärkungstransistoren für zwei oder mehr Stufen, eine Bond-Eingangselektrode zur Eingabe einer Hochfrequenzleistung für die Verstärkungstransistoren und eine Bond-Ausgangselektrode zur Ausgabe einer Hochfrequenzleistung von den Verstärkungstransistoren auf dem Halbleiterchip vorgesehen sind, der Winkel, der von einer ersten Hilfslinie, die die Bondbereiche an den beiden Enden eines Eingangs-Bonddrahts, der die Bond-Eingangselektrode für einen bestimmten Verstärkungstransistor mit dem Leitungssubstrat verbindet, miteinander verbindet, und einer zweiten Hilfslinie gebildet wird, die die Bondbereiche (deren Mitten) an den beiden Enden eines Ausgangs-Bonddrahts, der die Bond-Ausgangselektrode für einen anderen Verstärkungstransistor an der dem bestimmten Verstärkungstransistor folgenden Stufe mit dem Leitungssubstrat verbindet, miteinander verbindet, im Bereich von 72 Grad bis 180 Grad liegt und die Lücke zwischen den Bondbereichen der Bond-Eingangselektrode und der Bond-Ausgangselektrode mindestens 0,3 mm, jedoch weniger als 0,8 mm beträgt.
- Trotz der Bedingung, dass die Lücke zwischen den Bondbereichen der Bond-Eingangselektrode und der Bond-Ausgangselektrode mindestens 0,3 mm, jedoch weniger als 0,8 mm beträgt, liefert das Hochfrequenz-Leistungsverstärkermodul einen Stabilitätskoeffizienten von mindestens 1 zwischen den zwei Verstärkungstransistoren.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 zeigt eine perspektivische Ansicht des äußeren Aufbaus eines Hochfrequenz-Leistungsverstärkers zum besseren Verständnis der vorliegenden Erfindung. -
2 zeigt ein Äquivalenzschaltbild des Hochfrequenz-Leistungsverstärkers. -
3 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats entsprechend dem mit der gestrichelten Linie in2 umschlossenen Abschnitt. -
4 zeigt eine perspektivische Ansicht der wichtigsten Teile in3 . -
5 zeigt eine vergrößerte perspektivische Ansicht der wichtigsten Teile in3 . -
6 zeigt einen Querschnitt der wichtigsten Teile in einem Transistorbildungsbereich eines Halbleiterchips in dem Hochfrequenz-Leistungsverstärker. -
7 zeigt einen Querschnitt der wichtigsten Teile in einer Isolationsfläche des Halbleiterchips. -
8 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines weiteren Hochfrequenz-Leistungsverstärkers zum besseren Verständnis der vorliegenden Erfindung. -
9 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines weiteren Hochfrequenz-Leistungsverstärkers zum besseren Verständnis der vorliegenden Erfindung. -
10 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines Hochfrequenz-Leistungsverstärkers nach einer ersten Ausführungsform der vorliegenden Erfindung. -
11 zeigt eine Aufsicht der wichtigsten Teile eines zweistufigen Leistungsverstärkermoduls nach einer zweiten Ausführungsform der vorliegenden Erfindung. -
12 zeigt ein Äquivalenzschaltbild des zweistufigen Leistungsverstärkermoduls nach der zweiten Ausführungsform der vorliegenden Erfindung. -
13 zeigt eine Aufsicht der externen Konfiguration des zweistufigen Leistungsverstärkermoduls nach der zweiten Ausführungsform der vorliegenden Erfindung. -
14 zeigt eine perspektivische Ansicht der wichtigsten Teile des zweistufigen Leistungsverstärkermoduls nach der zweiten Ausführungsform der vorliegenden Erfindung. -
15 zeigt ein Diagramm mit den Kurven für die Beziehung zwischen einem Kopplungskoeffizienten zwischen den Eingangs- und Ausgangsleitungen und der Lücke zwischen den Bondbereichen für die vorliegende Erfindung und das herkömmliche Verfahren. -
16 zeigt ein Diagramm mit der Kurve für die Beziehung zwischen dem Kopplungskoeffizienten zwischen den Eingangs- und Ausgangsleitungen und dem Stabilitätskoeffizienten, die als Ergebnis einer von den Erfindern der vorliegenden Erfindung durchgeführten Untersuchung erhalten wurde. -
17 zeigt ein Diagramm mit der Kurve für die Beziehung zwischen dem Kopplungskoeffizienten zwischen den Eingangs- und Ausgangsleitungen und dem Chip-Designwinkel, die als Ergebnis einer von den Erfindern der vorliegenden Erfindung durchgeführten Untersuchung erhalten wurde. -
18 zeigt eine Aufsicht der wichtigsten Teile eines dreistufigen Leistungsverstärkermoduls nach einer dritten Ausführungsform der vorliegenden Erfindung. -
19 zeigt eine Aufsicht der wichtigsten Teile eines dreistufigen Leistungsverstärkermoduls nach einer vierten Ausführungsform der vorliegenden Erfindung. -
20 zeigt eine Aufsicht der wichtigsten Teile eines zweistufigen Leistungsverstärkermoduls nach einer fünften Ausführungsform der vorliegenden Erfindung. -
21 zeigt eine Aufsicht des herkömmlichen zweistufigen Leistungsverstärkermoduls. -
22 zeigt eine perspektivische Ansicht des herkömmlichen zweistufigen Leistungsverstärkermoduls. - BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
- Die Konfiguration nach der vorliegenden Erfindung wird nachstehend anhand von Beispielen zum Verständnis der Erfindung und Ausführungsformen unter Anwendung der vorliegenden Erfindung auf einen Hochfrequenz-Leistungsverstärker (Hochfrequenz-Leistungsmodul) beschrieben, der in eine tragbare Kommunikationseinrichtung wie zum Beispiel ein Autotelefon oder ein tragbares Telefon eingebaut ist.
- Erstes Beispiel
-
1 zeigt eine perspektivische Ansicht des äußeren Aufbaus eines Hochfrequenz-Leistungsverstärkers nach einer ersten Ausführungsform zum besseren Verständnis der vorliegenden Erfindung.2 zeigt ein Äquivalenzschaltbild des Hochfrequenz-Leistungsverstärkers.3 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats entsprechend dem mit der gestrichelten Linie in2 umschlossenen Abschnitt.4 zeigt eine perspektivische Ansicht der wichtigsten Teile in3 .5 zeigt eine vergrößerte perspektivische Ansicht der wichtigsten Teile in3 .6 zeigt einen Querschnitt der wichtigsten Teile in einem Transistorbildungsbereich eines Halbleiterchips in dem Hochfrequenz-Leistungsverstärker.7 zeigt einen Querschnitt der wichtigsten Teile in einer Isolationsfläche des Halbleiterchips. - Wie in
1 gezeigt, ist bei dem Hochfrequenz-Leistungsverstärker nach dem Beispiel eine Kappe8 auf einer Hauptoberfläche eines ebenen Leitungssubstrats1 angeordnet, um von außen gesehen eine flache räumliche Struktur zu erhalten. Das Leitungssubstrat1 ist aus einem Keramiksubstrat mit einer mehrlagigen Verdrahtungsstruktur hergestellt, dessen Oberfläche in quadratischer Form (im Falle dieses Beispiels tatsächlich in rechteckiger Form) ausgebildet ist. Andererseits ist die Oberfläche der Kappe8 aus einem leitfähigen metallischen Material hergestellt, dessen Oberfläche in quadratischer Form (im Falle dieses Beispiels tatsächlich in rechteckiger Form) ausgebildet ist. Die Kappe8 weist ein festes elektrisches Bezugspotenzial von typischerweise 0 [V] auf, um einen Abschirmungseffekt zu erzielen. - Wie in
2 gezeigt, ist der Hochfrequenz-Leistungsverstärker in Form einer mehrstufigen Verstärkungsschaltung aufgebaut. Die mehrstufige Verstärkungsschaltung umfasst hauptsächlich kapazitive Elemente C1 bis C11, Widerstandselemente R1 bis R4, Mikrostreifenleitungen STL1 bis STL3 und Verstärkungsstufen PW1 bis PW3. - Die Verstärkungseinrichtungen PW1, PW2 und PW3 weisen jeweils mehrere Feldeffekttransistoren auf, die elektrisch miteinander verbunden sind, um eine Parallelschaltung zu bilden. Die Verstärkungseinrichtung PW1 ist mit einer Gesamtlänge ihres Gates von etwa 4.000 μm ausgebildet, und die Verstärkungseinrichtung PW2 ist mit einer Gesamtlänge ihres Gates von etwa 3.200 μm ausgebildet. Die Verstärkungseinrichtung PW3 ist mit einer Gesamtlänge ihres Gates von etwa 8.000 μm ausgebildet.
- Der Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW1 ist elektrisch mit einem externen Eingangsanschluss Pin verbunden, an den eine Hochfrequenzleistung von typischerweise 1 [mW] angelegt wird. Andererseits ist der Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW1 elektrisch mit dem Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW2, die an einer der Verstärkungseinrichtung PW1 folgenden Stufe vorgesehen ist, und einem Ende der Mikrostreifenleitung STL1 verbunden. Außerdem ist der Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW2 elektrisch mit dem Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW3, die an einer der Verstärkungseinrichtung PW2 folgenden Stufe vorgesehen ist, und einem Ende der Mikrostreifenleitung STL2 verbunden. Der Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW3 ist elektrisch mit einem externen Ausgangsanschluss Pout und einem Ende der Mikrostreifenleitung STL3 verbunden.
- Der Source-Anschluss jeder der Verstärkungseinrichtungen PW1, PW2 und PW3 ist elektrisch mit einem externen Anschluss mit Bezugspotenzial verbunden, der auf ein festes elektrisches Bezugspotenzial von typischerweise 0 [V] eingestellt ist. Das andere Ende jeder der Mikrostreifenleitungen STL1, STL2 und STL3 ist elektrisch mit einem externen Anschluss mit Stromversorgungspotenzial VDD verbunden, an den ein elektrisches Stromversorgungspotenzial von typischerweise 3,5 V angelegt wird. Es ist zu beachten, dass der Gate-Anschluss jeder der Verstärkungseinrichtungen PW1, PW2 und PW3 elektrisch mit einem externen Gate-Anschluss VG verbunden ist. Ein Spannungs- oder APC-Signal (automatische Leistungsregelung) zum Einstellen der Ausgangsleistung wird an den. externen Gate-Anschluss VG angelegt.
- Die Verstärkungseinrichtungen PW1 und PW2 sind auf dem in
3 gezeigten Halbleiterchip5 ausgebildet. Andererseits ist die Verstärkungseinrichtung PW3 auf einem anderen Halbleiterchip als dem Halbleiterchip5 ausgebildet. Es ist zu beachten, dass dieser andere Halbleiterchip in keiner der Abbildungen gezeigt ist. Der Halbleiterchip5 ist in einer Vertiefung1A auf der Hauptoberfläche des Leitungssubstrats1 angebracht, während der andere Halbleiterchip in einer anderen Vertiefung ebenfalls auf der Hauptoberfläche des Leitungssubstrats1 angebracht ist. Das heißt die zur Erzeugung der Verstärkungseinrichtungen PW1, PW2 und PW3 verwendeten Halbleiterchips sind auf der Hauptoberfläche des Leitungssubstrats1 befestigt. Der Halbleiterchip5 und der andere Halbleiterchip sind jeweils mit einer Oberfläche in quadratischer Form (im Falle dieses Beispiels tatsächlich in rechteckiger Form) ausgebildet. Es ist zu beachten, dass keine weitere Beschreibung des anderen zur Erzeugung der Verstärkungseinrichtung PW3 verwendeten Halbleiterchips gegeben wird. - Wie in
4 gezeigt, ist eine leitfähige Platte1B auf dem Boden der Vertiefung1A zur Aufnahme des Halbleiterchips5 ausgebildet. Die leitfähige Platte1B ist über einen Durchkontaktierdraht3 , der direkt unter der leitfähigen Platte1B gebildet ist, elektrisch mit einem externen Anschluss4 mit Bezugspotenzial verbunden, der auf einer anderen Hauptoberfläche (Rückseite) des Leitungssubstrats1 gebildet ist, die der vorstehend genannten Hauptoberfläche gegenüberliegt. Der externe Anschluss4 mit Bezugspotenzial ist auf ein festes elektrisches Potenzial von typischerweise 0 [V] eingestellt. Es ist zu beachten, dass der externe Eingangsanschluss Pin, der externe Ausgangsanschluss Pout, der externe Anschluss mit Stromversorgungspotenzial VDD und der externe Gate-Anschluss VG jeweils auf der Rückseite des Leitungssubstrats1 ausgebildet sind. - Wie in
5 gezeigt, ist die Verstärkungseinrichtung PW1 auf einer ersten Fläche5A der Hauptoberfläche des Halbleiterchips5 ausgebildet. Der Gate-Anschluss der Verstärkungseinrichtung PW1 ist auf der ersten Fläche5A der Hauptoberfläche des Halbleiterchips5 ausgebildet und elek trisch mit einer chipseitigen Eingangselektrode6A verbunden, die an einem Ort nahe einer Seite5X des Halbleiterchips5 (einer der langen Seiten im Falle dieses Beispiels) angeordnet ist. Andererseits ist der Drain-Anschluss der Verstärkungseinrichtung PW1 auf der ersten Fläche5A der Hauptoberfläche des Halbleiterchips5 ausgebildet und elektrisch mit einer chipseitige Ausgangselektrode6D verbunden, die an einem Ort nahe einer der Seite5X gegenüberliegenden Seite5Y des Halbleiterchips5 angeordnet ist (der anderen langen Seite im Falle dieses Beispiels). - Die Verstärkungseinrichtung PW2 ist auf einer zweiten Fläche
5B der Hauptoberfläche des Halbleiterchips5 ausgebildet. Der Drain-Anschluss der Verstärkungseinrichtung PW2 ist auf der zweiten Fläche55 der Hauptoberfläche des Halbleiterchips5 ausgebildet und elektrisch mit einer chipseitigen Ausgangselektrode65 verbunden, die an einem Ort nahe der Seite5X des Halbleiterchips5 angeordnet ist. Andererseits ist der Gate-Anschluss der Verstärkungseinrichtung PW2 auf der zweiten Fläche5B der Hauptoberfläche des Halbleiterchips5 ausgebildet und elektrisch mit einer chipseitigen Eingangselektrode6E verbunden, die an einem Ort nahe der Seite5Y des Halbleiterchips5 angeordnet ist. - Die Source-Anschlüsse der Verstärkungseinrichtungen PW1 und PW2 sind elektrisch mit einer rückseitigen Elektrode verbunden, die auf einer Hauptrückseite des Halbleiterchips
5 ausgebildet ist, die der vorstehend angegebenen Hauptoberfläche gegenüberliegt. Die Source-Anschlüsse der Verstärkungseinrichtungen PW1 und PW2 werden nachstehend ausführlich beschrieben. - Eine dritte Fläche
5C (die als Isolationsfläche dient) ist zwischen der ersten Fläche5A und der zweiten Fläche5B auf der Hauptoberfläche des Halbleiterchips5 ausgebildet, um die erste Fläche5A und die zweite Fläche5B elektrisch voneinander zu trennen. In der dritten Fläche5C ist eine chipseitige Bond-Elektrode6C an einem Ort nahe der Seite5X des Halbleiterchips5 ausgebildet, und eine chipseitige Bond-Elektrode6F ist an einem Ort nahe der Seite5Y des Halbleiterchips5 ausgebildet. - Die chipseitige Eingangselektrode
6A ist mittels einer Eingangsleitung7A elektrisch mit einer substratseitigen Eingangselektrode2A verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der Seite5X des Halbleiterchips5 zugewandt ausgebildet ist. Die substratseitige Eingangselektrode2A ist mit einem internen Draht und einem Durchkontaktierdraht3 , der an einem Ort direkt unter der substratseitigen Eingangselektrode2A gebohrt ist, elektrisch mit dem externen Eingangsanschluss Pin verbunden, der auf der Rückseite des Leitungssubstrats1 ausgebildet ist. - Die chipseitige Ausgangselektrode
6B ist mittels einer Ausgangsleitung7B elektrisch mit einer substratseitigen Ausgangselektrode2B verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der Seite5X des Halbleiterchips5 zugewandt ausgebildet ist. Die substratseitige Ausgangselektrode2B ist mit einem internen Draht und einem Durchkontaktierdraht3 , der an einem Ort direkt unter der substratseitigen Ausgangselektrode2B gebohrt ist, elektrisch mit einem Substrateingangsanschluss verbunden, der auf der Hauptoberfläche des Leitungssubstrats1 der Seite des anderen Halbleiterchips zugewandt ausgebildet ist, um die Verstärkungseinrichtung PW3 zu bilden. - Die chipseitige Bond-Elektrode
6C ist mittels einer Leitung7C elektrisch mit einer substratseitigem Bond-Elektrode2C verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der Seite5X des Halbleiterchips5 zugewandt ausgebildet ist. Die substratseitige Bond-Elektrode2C ist mit einem internen Draht und einem Durchkontaktierdraht3 , der an einem Ort direkt unter der substratseitigen Bond-Elektrode2C gebohrt ist, elektrisch mit dem externen Anschluss4 mit Bezugspotenzial verbunden, der auf der Rückseite des Leitungssubstrats1 ausgebildet ist. Bei dieser Anordnung ist die Leitung7C damit auf ein festes elektrisches Bezugspotenzial eingestellt. - Die chipseitige Ausgangselektrode
6D ist mittels einer Ausgangsleitung7D elektrisch mit einer substratseitigen Ausgangselektrode2D verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der anderen Seite5Y des Halbleiterchips5 zugewandt ausgebildet ist. Ein Durchkontaktierdraht3 ist an einem Ort direkt unter der substratseitigen Ausgangselektrode2D gebohrt. - Die chipseitige Eingangselektrode
6E ist mittels einer Eingangsleitung7E elektrisch mit einer substratseitigen Eingangselektrode2E verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der anderen Seite5Y des Halbleiterchips5 zugewandt ausgebildet ist. Die substratseitige Eingangselektrode2E ist mit einem internen Draht und einem Durchkontaktierdraht3 elektrisch mit der substratseitigen Ausgangselektrode2D verbunden. - Die chipseitige Bond-Elektrode
6F ist mittels einer Leitung7F elektrisch mit einer substratseitigen Bond-Elektrode2F verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der anderen Seite5Y des Halbleiterchips5 zugewandt ausgebildet ist. Die substratseitige Bond-Elektrode2F ist mit einem internen Draht und einem Durchkontaktierdraht3 , der direkt unter der substratseitigen Bond-Elektrode2F gebohrt ist, elektrisch mit dem externen Anschluss4 mit Bezugspotenzial verbunden, der auf der Rückseite des Leitungssubstrats1 ausgebildet ist. Bei einer solchen Anordnung ist die Leitung7F damit auf ein festes elektrisches Bezugspotenzial eingestellt. - Der Abstand zwischen der chipseitigen Ausgangselektrode
6D und der anderen Seite5Y des Halbleiterchips5 ist kürzer als der Abstand zwischen der chipseitigen Eingangselektrode6A und der Seite5X des Halbleiterchips5 . Darüber hinaus ist der Abstand zwischen der chipseitigen Ausgangselektrode6B und der Seite5X des Halbleiterchips5 kürzer als der Abstand zwischen der chipseitigen Eingangselektrode6E und der anderen Seite5Y des Halbleiterchips5 . Auf die se Weise sind die Ausgangsleitungen jeweils kurz, um einen niedrigen Ausgangswiderstand zu erhalten. - Eine Source-Elektrode
6S , die elektrisch mit dem Source-Anschluss der Verstärkungseinrichtung PW1 verbunden ist, ist auf der ersten Fläche5A der Hauptoberfläche des Halbleiterchips5 ausgebildet. Die Source-Elektrode6S ist an einem Ort näher an der Seite5X des Halbleiterchips5 als die chipseitige Eingangselektrode6A angeordnet. Eine Source-Elektrode6S , die elektrisch mit dem Source-Anschluss der Verstärkungseinrichtung PW2 verbunden ist, ist auf der zweiten Fläche5B der Hauptoberfläche des Halbleiterchips5 ausgebildet. Diese Source-Elektroden6S werden für Prüfungen mit einer Prüfsonde verwendet. - In dem Hochfrequenz-Leistungsverstärker nach diesem Beispiel sind die Eingangsleitung
7A und die Ausgangsleitung7B an Orten nahe beieinander angeordnet. Die Eingangsleitung7A ist elektrisch mit dem Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW1 verbunden, und die Ausgangsleitung7B ist elektrisch mit dem Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW2 verbunden. Daher ist der Unterschied zwischen der durch die Eingangsleitung7A fließenden Leistung und der durch die Ausgangsleitung7B fließenden Leistung groß. Da die Leitung7C mit einem festen elektrischen Bezugspotenzial zwischen der Eingangsleitung7A und der Ausgangsleitung73 angeordnet ist, ist es jedoch möglich, eine Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen der Eingangsleitung7A und der Ausgangsleitung7B zu verhindern. - Weiter sind die Ausgangsleitung
7D und die Eingangsleitung7E an Orten nahe beieinander angeordnet. Die Ausgangsleitung7D ist elektrisch mit dem Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW1 verbunden, und die Eingangsleitung7E ist elektrisch mit dem Gate-Anschluss (der als Eingangseinheit dient) der Verstär kungseinrichtung PW2 verbunden. Daher ist die Größenordnung der durch die Ausgangsleitung7D fließenden Leistung in etwa gleich der Größenordnung der durch die Eingangsleitung7E fließenden Leistung. Als Folge verschlechtert sich die Hochfrequenzcharakteristik aufgrund der gegenseitigen Induktion zwischen der Ausgangsleitung7D und der Eingangsleitung7E nur wenig. Da die Leitung7F mit einem festen elektrischen Bezugspotenzial zwischen der Ausgangsleitung7D und der Eingangsleitung7E angeordnet ist, ist es außerdem möglich, eine weitere Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen der Ausgangsleitung7D und der Eingangsleitung7E zu verhindern. - Die substratseitige Bond-Elektrode
2C ist an einem Ort weiter entfernt von der Seite5X des Halbleiterchips5 als die substratseitige Ausgangselektrode2B angeordnet. Die substratseitige Eingangselektrode2A ist in etwa demselben Abstand von der Seite5X des Halbleiterchips5 wie die substratseitige Ausgangselektrode23 angeordnet. Daher ist die substratseitige Bond-Elektrode2C nicht zwischen der substratseitigen Eingangselektrode2A und der substratseitigen Ausgangselektrode23 angeordnet, sondern an einem Ort weiter entfernt von der Seite5X des Halbleiterchips5 als die substratseitige Eingangselektrode2A und die substratseitige Ausgangselektrode23 . Als Folge kann die Lücke zwischen der substratseitigen Eingangselektrode2A und der substratseitigen Ausgangselektrode23 um einen Betrag kleiner gemacht werden, der der Größe der von der substratseitigen Bond-Elektrode2C belegten Fläche entspricht. Dementsprechend kann auch die Lücke zwischen der ersten Fläche5A und der zweiten Fläche53 des Halbleiterchips5 verkleinert werden, wodurch die von dem Halbleiterchip5 beanspruchte Fläche verringert werden kann. - Weiter ist die substratseitige Bond-Elektrode
2F an einem Ort weiter entfernt von der anderen Seite5Y des Halbleiterchips5 als die substratseitige Ausgangselektrode2D angeordnet. Die substratseitige Eingangselektrode2E ist in etwa demselben Abstand von der anderen Seite5Y des Halbleiterchips5 wie die substratseitige Ausgangselektrode2D angeordnet. Daher ist die substratseitige Bond-Elektrode2F nicht zwischen der substratseitigen Eingangselektrode2E und der substratseitigen Ausgangselektrode2D angeordnet, sondern an einem Ort weiter entfernt von der anderen Seite5Y des Halbleiterchips5 als die substratseitige Eingangselektrode2E und die substratseitige Ausgangselektrode2D . Als Folge kann die Lücke zwischen der substratseitigen Eingangselektrode2E und der substratseitigen Ausgangselektrode2D um einen Betrag kleiner gemacht werden, der der Größe der von der substratseitigen Bond-Elektrode2F belegten Fläche entspricht. Dementsprechend kann auch die Lücke zwischen der ersten Fläche5A und der zweiten Fläche5B des Halbleiterchips5 verkleinert werden, wodurch die von dem Halbleiterchip5 beanspruchte Fläche verringert werden kann. - Wie in
6 gezeigt, weist der Halbleiterchip5 eine Konfiguration mit einem Halbleitersubstrat10 als Hauptkomponente auf. Das Halbleitersubstrat10 umfasst ein „p+"-Halbleitersubstrat10A und eine „p-"-Epitaxialschicht10B , die auf der Hauptoberfläche des „p+"-Halbleitersubstrats10A ausgebildet ist, das typischerweise aus monokristallinem Silikon hergestellt ist. - Feldeffekttransistoren, die die Verstärkungseinrichtungen PW1 und PW2 bilden, sind in einem Transistorbildungsbereich auf der Hauptoberfläche des Halbleitersubstrats
10 ausgebildet. Die Feldeffekttransistoren weisen jeweils hauptsächlich einen p-Muldenbereich12 auf, der als Kanalbildungsbereich verwendet wird, einen Gate-Isolierfilm14 , eine Gate-Elektrode15 und ein aus einem „n-"-Halbleiterbereich16 und einem „n+"-Halbleiterbereich17 bestehendes Paar auf, das als Source-Fläche bzw. als Drain-Fläche dient. - Der „n+"-Halbleiterbereich
17 , der als Drain-Fläche dient, ist mittels eines durch einen Zwischenschicht-Isolierfilm18 gebohrten Verbindungslochs elektrisch mit einem Draht19A verbunden, der auf einer ersten Verdrahtungslage ausgebildet ist. Der „n+"-Halbleiterbereich17 , der als Source-Fläche dient, ist mittels eines durch den Zwischenschicht-Isolierfilm18 gebohrten Verbindungslochs elektrisch mit einem Draht19B verbunden, auf der der ersten Verdrahtungslage ausgebildet ist. Der Draht19B ist mittels eines durch den Zwischenschicht-Isolierfilm18 gebohrten Verbindungslochs elektrisch mit einem „p+"-Halbleiterbereich13 verbunden, der auf einer Epitaxialschicht13 vom p-Typ ausgebildet ist. Der „p+"-Halbleiterbereich13 ist elektrisch mit dem „p+"-Halbleitersubstrat10A verbunden. Die Gate-Elektrode15 ist mittels eines durch den Zwischenschicht-Isolierfilm18 gebohrten Verbindungslochs elektrisch mit einem Draht19C verbunden, der auf der ersten Verdrahtungslage ausgebildet ist. Es ist zu beachten, dass diese Verbindung in der Abbildung nicht im Detail gezeigt ist. - Der Draht
19A ist mittels eines durch den Zwischenschicht-Isolierfilm20 gebohrten Verbindungslochs elektrisch mit einem Draht21A verbunden, der auf einer zweiten Verdrahtungslage ausgebildet ist. Abschnitte des Drahts21A sind auf der chipseitigen Ausgangselektrode6D und der chipseitigen Ausgangselektrode6B ausgebildet. Der Draht19B ist mittels eines durch den Zwischenschicht-Isolierfilm20 gebohrten Verbindungslochs elektrisch mit einem Draht21B verbunden, der auf der zweiten Verdrahtungslage ausgebildet ist. Abschnitte des Drahts21B sind auf den für die Prüfung mittels Prüfsonden verwendeten Elektroden ausgebildet. Der Draht19C ist mittels eines durch den Zwischenschicht-Isolierfilm20 gebohrten Verbindungslochs elektrisch mit einem Draht verbunden, der auf der zweiten Verdrahtungslage ausgebildet ist. Es ist zu beachten, dass diese Verbindung in der Abbildung nicht gezeigt ist. Ab schnitte des Drahts sind auf der chipseitigen Eingangselektrode6A und der chipseitigen Eingangselektrode6E ausgebildet. - In der dritten Fläche
5C des Halbleiterchips5 ist ein Draht19D auf der ersten Verdrahtungslage auf einem Feldisolierfilm11 ausgebildet, wie in7 gezeigt. Der Draht19D ist in einer Richtung senkrecht zur Seite5X des Halbleiterchips5 gedehnt. Der Draht19D ist mittels eines durch den Zwischenschicht-Isolierfilm20 gebohrten Verbindungslochs elektrisch mit einem Draht21D verbunden, der auf der zweiten Verdrahtungslage ausgebildet ist. Ähnlich wie der Draht19D ist auch der Draht21D in einer Richtung senkrecht zur Seite5X des Halbleiterchips5 gedehnt. Abschnitte des Drahts21D sind auf der chipseitigen Bond-Elektrode6C und der chipseitigen Bond-Elektrode6F ausgebildet. - Eine rückseitige Elektrode
21 ist auf der anderen Hauptoberfläche (oder der Rückseite) ausgebildet, die der vorstehend genannten Hauptoberfläche des Halbleitersubstrats10 gegenüberliegt. Die rückseitige Elektrode21 ist elektrisch und mechanisch mit der leitfähigen Platte1B verbunden, die auf dem Boden der Vertiefung1A des Leitungssubstrats1 gebildet ist. In einer solchen Anordnung sind die Source-Anschlüsse der Verstärkungseinrichtungen PW1 und PW2 somit auf ein festes elektrisches Bezugspotenzial eingestellt. - Bei dem Hochfrequenz-Leistungsverstärker nach diesem Beispiel sind die auf ein festes elektrisches Bezugspotenzial eingestellten Drähte
19D und21D in einer Richtung senkrecht zur Seite5X des Halbleiterchips5 in der dritten Fläche50 (als Isolationsfläche verwendet) zwischen der ersten Fläche5A und der zweiten Fläche5B des Halbleiterchips5 gedehnt. Darüber hinaus ist auch der auf das feste elektrische Bezugspotenzial eingestellte „p+"-Halbleiterbereich13 in einer Richtung senkrecht zur Seite5X des Halbleiterchips5 in der dritten Fläche5C gedehnt. Außerdem ist auch das Halbleitersubstrat10 auf das feste elektrische Bezugspotenzial eingestellt. Folglich weist der Halbleiterchip5 eine Konfiguration auf, bei der Magnetfluss-Interferenzen unterdrückt werden, so dass sich die Hochfrequenzcharakteristik nicht verschlechtert. - Nach dem vorstehend beschriebenen Beispiel werden die folgenden Wirkungen erzielt.
- (1) Weil die substratseitige Bond-Elektrode
2C an einem Ort weiter entfernt von der Seite5X des Halbleiterchips5 als die substratseitige Eingangselektrode2A und die substratseitige Ausgangselektrode2B angeordnet wird und weil die substratseitige Bond-Elektrode2F an einem Ort weiter entfernt von anderen Seite5Y des Halbleiterchips5 als die substratseitige Eingangselektrode2E und die substratseitige Ausgangselektrode2D angeordnet wird, kann die Lücke zwischen der substratseitigen Eingangselektrode2A und der substratseitigen Ausgangselektrode2B um einen Betrag kleiner gemacht werden, der der Größe einer von der substratseitigen Bond-Elektrode2C belegten Fläche entspricht. Weiter kann die Lücke zwischen der substratseitigen Eingangselektrode2E und der substratseitigen Ausgangselektrode2D um einen Betrag kleiner gemacht werden, der der von der substratseitigen Bond-Elektrode2F belegten Fläche entspricht. Dementsprechend kann die Lücke zwischen der ersten Fläche5A und der zweiten Fläche5B des Halbleiterchips5 ebenfalls verkleinert werden. Weil die von dem Halbleiterchip5 beanspruchte Fläche verkleinert werden kann, kann folglich auch der Hochfrequenz-Leistungsverstärker kleiner ausgeführt werden. - (2) Weil die substratseitige Eingangselektrode
2A in etwa demselben Abstand von der Seite5X des Halbleiterchips5 angeordnet wie die substratseitige Ausgangselektrode2B , während die substratseitige Bond-Elektrode2C an einem Ort weiter entfernt von der Seite5X des Halbleiterchips5 angeordnet wird als die substratseitige Eingangselektrode2A und die substratseitige Ausgangselektrode2B , schneidet die auf das feste elektrische Bezugspotenzial eingestellte Leitung7C die Lücke zwischen der substratseitigen Eingangselektrode2A und der substratseitigen Ausgangselektrode2B . Als Ergebnis können Magnetfluss-Interferenzen im Vergleich zu einem Fall, bei dem die substratseitige Bond-Elektrode2C zwischen der substratseitigen Eingangselektrode2A und der substratseitigen Ausgangselektrode2B angeordnet ist, weiter unterdrückt werden. - Es ist zu beachten, dass in diesem Beispiel die Leitungen
7C und7F auf das feste elektrische Bezugspotenzial eingestellt sind, wie vorstehend beschrieben. Weil die Größenordnung der Leistung, die durch die mit dem Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW1 in der vorderen Stufe verbundene Ausgangsleitung7D fließt, in etwa gleich der Größenordnung der Leistung ist, die durch die mit dem Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW2 in der späteren Stufe verbundene Eingangsleitung7E fließt, ist es außerdem nicht erforderlich, speziell einen auf das feste elektrische Bezugspotenzial eingestellten Draht zwischen der Ausgangsleitung7D und der Eingangsleitung7E vorzusehen. In diesem Fall sind daher die chipseitige Bond-Elektrode6F und die substratseitige Bond-Elektrode2F nicht erforderlich. - Darüber hinaus ist bei diesem Beispiel, wie vorstehend beschrieben, die substratseitige Eingangselektrode
2A in etwa demselben Abstand von der Seite5X des Halbleiterchips5 angeordnet wie die substratseitige Ausgangselektrode2B . Es ist zu beachten, dass die substratseitige Eingangselektrode2A auch an einem Ort weiter entfernt von der Seite5X des Halbleiterchips5 angeordnet werden kann als die substratseitige Bond-Elektrode2C . Mit einer solchen Anordnung werden dieselben Wirkungen wie bei dem Beispiel erzielt. Weil die Eingangsleitung7A länger wird, verschlechtert sich in diesem Fall jedoch die Hochfrequenzcharakteristik in einem gewissen Maße. - Zweites Beispiel
-
8 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines Hochfrequenz-Leistungsverstärkers nach einem zweiten Beispiel zum besseren Verständnis der vorliegenden Erfindung. - Der nach dem zweiten Beispiel realisierte Hochfrequenz-Leistungsverstärker weist bis auf die folgenden Unterschiede im Wesentlichen dieselbe Konfiguration wie das erste Beispiel auf.
- Wie in
8 gezeigt, ist die substratseitige Bond-Elektrode2C elektrisch und mechanisch mit einem Ende einer Leitung7G verbunden, die über die dritte Fläche5C des Halbleiterchips5 gedehnt ist, und die substratseitige Bond-Elektrode2F ist elektrisch und mechanisch mit dem anderen Ende der Leitung7G verbunden. Weil die substratseitige Bond-Elektrode2C und die substratseitige Bond-Elektrode2F elektrisch mit dem externen Anschluss4 mit Bezugspotenzial verbunden sind, ist die Leitung7G auf das feste elektrische Bezugspotenzial eingestellt. - Weil die substratseitigen Bond-Elektroden
2C und2F elektrisch und mechanisch mit den Enden der Leitung7G verbunden sind, wie vorstehend beschrieben, ist es möglich, die Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen der Eingangsleitung7A und der Ausgangsleitung7B sowie des gegenseitigen Induktionseffekts zwischen der Ausgangsleitung7D und der Eingangsleitung7E zu verhindern. - Drittes Beispiel
-
9 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines Hochfrequenz-Leistungsverstärkers nach einem dritten Beispiel zum besseren Verständnis der vorliegenden Erfindung. - Der nach dem dritten Beispiel realisierte Hochfrequenz-Leistungsverstärker weist bis auf die folgenden Unterschie de im Wesentlichen dieselbe Konfiguration wie das erste Beispiel auf.
- Wie in
9 gezeigt, sind die Verstärkungseinrichtungen PW1, PW2 und PW3 auf einem einzelnen Halbleiterchip5 ausgebildet. Die Verstärkungseinrichtung PW3 ist in einer vierten Fläche5D der Hauptoberfläche des Halbleiterchips5 ausgebildet. - Der in der vierten Fläche
5D der Hauptoberfläche des Halbleiterchips5 ausgebildete Gate-Anschluss (der als Eingangseinheit dient) der Verstärkungseinrichtung PW3 ist elektrisch mit einer chipseitigen Eingangselektrode6H nahe bei der Seite5X (einer langen Seite im Falle dieses Beispiels) des Halbleiterchips5 verbunden. Der in der vierten Fläche5D der Hauptoberfläche des Halbleiterchips5 ausgebildete Drain-Anschluss (der als Ausgangseinheit dient) der Verstärkungseinrichtung PW3 ist elektrisch mit einer chipseitigen Ausgangselektrode6K nahe der anderen Seite5Y (der anderen langen Seite im Falle dieses Beispiels) des Halbleiterchips5 verbunden, die der Seite5X zugewandt ist. Wie bei der Verstärkungseinrichtung PW1 ist der Source-Anschluss der Verstärkungseinrichtung PW3 elektrisch mit einer rückseitigen Elektrode21 verbunden, die auf der Rückseite des Halbleiterchips5 ausgebildet ist. - Eine fünfte Fläche
5E (die als Isolationsfläche dient) ist zwischen der vierten Fläche5D und der zweiten Fläche5B auf der Hauptoberfläche des Halbleiterchips5 ausgebildet, um die vierte Fläche5D und die zweite Fläche5B elektrisch voneinander zu trennen. - Die chipseitige Eingangselektrode
6H ist mittels einer Leitung7H elektrisch mit einer substratseitigen Eingangselektrode2H verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der Seite5X des Halbleiterchips5 gegenüberliegend ausgebildet ist. Die substratseitige Eingangselektrode2H ist mittels eines internen Drahts und eines Durchkontaktierdrahts3 , der an einem Ort direkt unter der substratseitigen Eingangselektrode2H gebohrt ist, elektrisch mit der substratseitigen Ausgangselektrode2B verbunden. - Die chipseitige Ausgangselektrode
6K ist mittels einer Leitung7K elektrisch mit einer substratseitigen Ausgangselektrode2K verbunden, die auf der Hauptoberfläche des Leitungssubstrats1 der Seite5Y des Halbleiterchips5 gegenüberliegend ausgebildet ist. Die substratseitige Ausgangselektrode2K ist mittels eines internen Drahts und eines Durchkontaktierdrahts3 , der an einem Ort direkt unter der substratseitigen Bond-Elektrode2F gebohrt ist, elektrisch mit dem externen Ausgangsanschluss verbunden, der auf der Rückseite des Leitungssubstrats1 ausgebildet ist. - Eine substratseitige Bond-Elektrode
2J ist auf der Hauptoberfläche des Leitungssubstrats1 der Seite5X des Halbleiterchips5 gegenüberliegend ausgebildet. Andererseits ist eine substratseitige Bond-Elektrode2L auf der Hauptoberfläche des Leitungssubstrats1 der Seite5Y des Halbleiterchips5 gegenüberliegend ausgebildet. Wie die substratseitige Bond-Elektrode2C sind auch die substratseitigen Bond-Elektroden2J und2L elektrisch mit dem Anschluss4 mit Bezugspotenzial verbunden, der auf der Rückseite des Leitungssubstrats1 ausgebildet ist. - Die substratseitige Bond-Elektrode
2J ist in etwa demselben Abstand von der Seite5X des Halbleiterchips5 angeordnet wie die substratseitige Bond-Elektrode2C . Andererseits ist die substratseitige Bond-Elektrode2L in etwa demselben Abstand von der anderen Seite5Y des Halbleiterchips5 angeordnet wie die substratseitige Ausgangselektrode2F . - Die substratseitige Bond-Elektrode
2J ist elektrisch und mechanisch mit einem Ende einer Leitung7L verbunden, die über die fünfte Fläche5E des Halbleiterchips5 gedehnt ist, und die substratseitige Bond-Elektrode2L ist elektrisch und mechanisch mit dem anderen Ende der Leitung7L verbunden. - In dem Hochfrequenz-Leistungsverstärker nach diesem Beispiel sind zwei Leitungen
7L vorgesehen. Der Unterschied zwischen der durch die Eingangsleitung7E fließenden Leistung und der durch die Ausgangsleitung7K fließenden Leistung ist größer als der Unterschied zwischen der durch die Eingangsleitung7A fließenden Leistung und der durch die Ausgangsleitung7B fließenden Leistung. Durch Erhöhen der Anzahl der Leitungen, die auf das feste elektrische Bezugspotenzial gesetzt sind, entsprechend dem Unterschied in der Leistung, wie bei diesem Beispiel, ist es möglich, eine Verschlechterung der Hochfrequenzcharakteristik aufgrund des gegenseitigen Induktionseffekts zwischen der Eingangsleitung und der Ausgangsleitung in einem stabileren Zustand zu verhindern. - Erste Ausführungsform
-
10 zeigt eine Aufsicht der wichtigsten Teile eines Leitungssubstrats eines Hochfrequenz-Leistungsverstärkers nach einer ersten Ausführungsform der vorliegenden Erfindung. - Der nach der ersten Ausführungsform realisierte Hochfrequenz-Leistungsverstärker weist bis auf die folgenden Unterschiede im Wesentlichen dieselbe Konfiguration wie das erste Beispiel auf.
- Wie in
10 gezeigt, ist die substratseitige Ausgangselektrode2B an einem der Seite5X des Halbleiterchips5 zugewandten Ort angeordnet, während die substratseitige Eingangselektrode2A an einem der anderen Seite5P zugewandten Ort angeordnet ist, die die Seite5X des Halbleiterchips5 schneidet. - Weil die substratseitige Ausgangselektrode
2B an einem der Seite5X des Halbleiterchips5 zugewandten Ort angeordnet ist, während die substratseitige Eingangselektrode2A an einem der anderen Seite5P zugewandten Ort angeordnet ist, die die Seite5X des Halbleiterchips5 wie vorstehend beschrieben schneidet, kreuzen sich der Magnetfluss der Eingangsleitung7A und der Magnetfluss der Ausgangsleitung7B senkrecht zueinander. Als Folge wird der gegenseitige Induktionseffekt zwischen der Eingangsleitung7A und der Ausgangsleitung7B unterdrückt. - Weil es nicht nötig ist, eine substratseitige Bond-Elektrode vorzusehen, um einen auf das feste elektrische Bezugspotenzial eingestellten Draht anzuschließen, kann darüber hinaus die Lücke zwischen der ersten Fläche
5A und der zweiten Fläche5B des Halbleiterchips5 verkleinert werden. Daher kann die von dem Halbleiterchip5 belegte Fläche verkleinert werden. Als Ergebnis kann der Hochfrequenz-Leistungsverstärker kleiner ausgeführt werden. - Zweite Ausführungsform
- Wie in
15 gezeigt, ermöglicht die vorliegende Erfindung Kopplungskoeffizienten, die niedriger als bei dem herkömmlichen Verfahren sind, was die Hochfrequenzcharakteristik verbessert. Darüber hinaus wird für Kopplungskoeffizienten, die nicht größer als 0,12 sind (oder für Stabilitätskoeffizienten größer als 1) der Bereich des Abstands d zwischen den Bondbereichen größer, wodurch der Design-Freiheitsgrad erhöht wird. Außerdem kann der Abstand d zwischen den Bondbereichen auf 0,3 mm verringert werden, wodurch die Chipfläche verkleinert werden kann. Als Ergebnis kann das Hochfrequenz-Leistungsverstärkermodul mit kompakten Abmessungen ausgeführt werden und die Kosten können gesenkt werden. -
15 zeigt einen Fall, bei dem der durch einen Eingangs-Bonddraht und einen Ausgangs-Bonddraht gebildete Winkel ϕ auf 90 Grad eingestellt ist. Wie in17 gezeigt, kann der Winkel ϕ auf einen Wert im Bereich von 72 bis 180 Grad eingestellt werden. Bei einem Winkel ϕ von 140 Grad entspricht der Kopplungskoeffizient einem Minimum. Daher ist offensichtlich, dass es einen lokalen Minimumpunkt gibt. - Bei dem tatsächlichen Design eines Hochfrequenz-Leistungsverstärkermoduls nach der vorliegenden Erfindung werden der Abstand d zwischen den Bondbereichen und der Winkel ϕ auf der Grundlage der vorstehenden Überlegungen gewählt.
- Darüber hinaus ist, wie aus der vorstehenden Beschreibung ersichtlich, das Festlegen des Winkels ϕ auf einen anderen Wert als 0 Grad die Grundlage der vorliegenden Erfindung. Daher kann ein Hochfrequenz-Leistungsverstärkermodul konstruiert werden, das einen Stabilitätskoeffizienten von mindestens 1 für zwei mit Eingangs- und Ausgangs-Bonddrähten verbundene Verstärkungsstufentransistoren aufweist, indem der Winkel ϕ auf einen Wert im Bereich von 72 bis 180 Grad eingestellt wird.
- Ein zweistufiges Leistungsverstärkermodul nach der zweiten Ausführungsform der vorliegenden Erfindung wird nachstehend anhand von
11 bis14 beschrieben.11 zeigt eine Aufsicht der wichtigsten Teile des zweistufigen Leistungsverstärkermoduls, und12 zeigt ein Äquivalenzschaltbild des zweistufigen Leistungsverstärkermoduls.13 zeigt eine Aufsicht der externen Konfiguration des zweistufigen Leistungsverstärkermoduls, und14 zeigt eine perspektivische Ansicht der wichtigsten Teile des zweistufigen Leistungsverstärkermoduls. - Wie in
11 gezeigt, sind die jeweils durch einen MOSFET in der ersten bzw. der zweiten Stufe implementierten Transistoren102 und103 auf einem Silikonchip101 an Orten nahe beieinander ausgebildet. Die Transistoren102 und103 sind so angeordnet, dass die Richtung eines von der Gate-Elektrode102a der Transistoren102 für die erste Stufe zu deren Drain-Elektroden102b fließenden Hochfrequenzsignals der Richtung eines von den Gate-Elektroden103a der Transistoren103 für die zweite Stufe zu deren Drain-Elektroden103b fließenden Hochfrequenzsignals entgegengesetzt ist. - Die Gate-Elektrode
102a , die als Hochfrequenz-Eingangsanschluss dient, ist mittels eines Eingangs-Bonddrahts105 mit einem Anschluss121 einer Eingangsanpassungsschaltung125 auf dem Leitungssubstrat113 verbunden. Andererseits sind die Drain-Elektroden103b , die als Hochfrequenz-Ausgangsanschluss dienen, mittels vier Ausgangs-Bonddrähten108 mit einem Anschluss124 einer Ausgangsanpassungsschaltung127 auf dem Leitungssubstrat113 verbunden. Die Gate-Elektrode102a ist an einem Ort nahe der linken Seite des Silikonchips101 angeordnet, während die Drain-Elektroden103b an Orten nahe der Oberseite des Silikonchips101 angeordnet sind. Ein durch den Eingangs-Bonddraht105 und die Ausgangs-Bonddrähte108 gebildeter Winkel ist damit auf etwa 90 Grad eingestellt. Die Drain-Elektroden102b sind mittels Bonddrähten106 mit einem Anschluss122 einer Zwischenstufen-Anpassungsschaltung126 auf dem Leitungssubstrat113 verbunden. Andererseits sind die Gate-Elektroden103a mittels Bonddrähten107 mit einem Anschluss123 der Zwischenstufen-Anpassungsschaltung126 verbunden. Der Abstand d zwischen dem Bondbereich der Gate-Elektrode102a (oder der Bond-Eingangselektrode) der Transistoren102 für die erste Stufe und dem Bondbereich der Drain-Elektroden103b (oder der Bond-Ausgangselektroden) der Transistoren103 für die zweite Stufe beträgt etwa 0,6 mm. - Der Silikonchip
101 ist in einer auf dem Leitungssubstrat113 ausgebildeten Ausnehmung104 befestigt. Metallische Filme, die als die Source-Elektroden der Transistoren102 und103 für die erste bzw. die zweite Stufe dienen, sind an der Rückseite des Silikonchips101 angeordnet und durch Drähte in der Ausnehmung104 mit dem elektrischen Massepotenzial verbunden. Das Leitungssubstrat113 ist aus einem dielektrischen Material wie zum Beispiel Glaskeramik oder Aluminiumoxid hergestellt. Andererseits sind die Drähte in dem Leitungssubstrat113 aus Kupfer, Silber oder Silberplatin hergestellt. - In
12 und13 bezeichnen Pin, Pout Vgg und Vdd einen Hochfrequenzsignal-Eingangsanschluss, einen Hochfrequenz-Ausgangsanschluss, einen Gate-Spannungsanschluss bzw. einen Drain-Spannungsanschluss, bei denen es sich jeweils um externe Anschlüsse des Leistungsverstärkermoduls handelt. In13 bezeichnet eine gestrichelte Linie die Grenze zwischen der Eingangsanpassungsschaltung125 und der Zwischenstufen-Anpassungsschaltung126 bzw. die Grenze zwischen der Zwischenstufen-Anpassungsschaltung126 und der Ausgangsanpassungsschaltung127 .14 zeigt eine dreidimensionale Struktur der Teile in der Umgebung der Ausnehmung104 . - Bei dieser Ausführungsform ist der durch den Eingangs-Bonddraht
105 und die Ausgangs-Bonddrähte108 gebildete Winkel auf etwa 90 Grad eingestellt, wie vorstehend beschrieben. Es ist jedoch zu beachten, dass dieser Winkel auf jeden Wert im Bereich von 72 bis 180 Grad eingestellt werden kann. - Dritte Ausführungsform
- Ein dreistufiges Leistungsverstärkermodul nach einer dritten Ausführungsform der vorliegenden Erfindung wird anhand von
18 erläutert, die eine Aufsicht der wichtigsten Teile zeigt. Wie in der Abbildung gezeigt, sind die jeweils durch einen MOSFET in der Eingangs-, Zwischen- und Ausgangsstufe implementierten Transistoren102 ,103 und114 auf einem Silikonchip101 an Orten nahe beieinander ausgebildet. Die Transistoren102 und103 sind so angeordnet, dass die Richtung eines von der Gate-Elektrode102a der Transistoren102 für die Eingangsstufe zu deren Drain-Elektroden102b fließenden Hochfrequenzsignals der Richtung eines von den Gate-Elektroden103a der Transistoren103 für die Zwischenstufe zu deren Drain-Elektroden103b fließenden Hochfrequenzsignals entgegengesetzt ist. Weiter sind die Transistoren103 und114 so angeordnet, dass die Richtung eines von der Gate-Elektrode103a der Transistoren103 für die Zwischenstufe zu deren Drain-Elektroden103b fließenden Hochfrequenzsignals der Richtung eines von den Gate-Elektroden114a der Transistoren114 für die Ausgangsstufe zu deren Drain-Elektroden114b fließenden Hochfrequenzsignals entgegengesetzt ist. - Die dritte Ausführungsform unterscheidet sich von der zweiten Ausführungsform darin, dass im Falle der ersteren die vorliegende Erfindung wie folgt angewandt wird. Der durch den Eingangs-Bonddraht
105 der Transistoren102 für die Eingangsstufe und den Ausgangs-Bonddrähten108 der Transistoren103 für die Zwischenstufe gebildete Winkel ist auf etwa 140 Grad eingestellt, die Transistoren114 für die Ausgangsstufe sind auf demselben Chip vorgesehen, der durch die Ausgangs-Bonddrähte110 der Transistoren114 für die Ausgangsstufe und die Eingangs-Bonddrähte107 der Transistoren103 für die Zwischenstufe gebildete Winkel ist auf etwa 90 Grad eingestellt, und der Abstand d zwischen dem Bondbereich der Gate-Elektroden103a (oder der Bond-Eingangselektroden) der Transistoren103 für die Zwischenstufe und dem Bondbereich der Drain-Elektroden114b (oder der Bond-Ausgangselektroden) der Transistoren114 für die Ausgangsstufe beträgt etwa 0,7 mm. - Nach dieser Ausführungsform kann der Kopplungskoeffizient zwischen dem Eingangs-Bonddraht
105 der Transistoren102 für die Ausgangsstufe und den Ausgangs-Bonddrähten108 der Transistoren103 für die Zwischenstufe auf ein Minimum verringert werden, wie in17 gezeigt, wodurch die Isolierung zwischen dem Eingangs-Bonddraht105 und den Ausgangs-Bonddrähten108 weiter verbessert werden kann. Darüber hinaus kann, weil die vorliegende Erfindung angewendet wird, die Isolierung zwischen den Eingangs-Bonddrähten107 der Transistoren103 für die Zwischenstufe und den Ausgangs-Bonddrähten109 der Transistoren114 für die Ausgangsstufe ebenfalls sichergestellt werden. Als Ergebnis kann im Falle der dritten Ausführungsform, bei der die Transistoren für drei Stufen auf demselben Chip ausgebildet sind, um die Fläche des Halbleiterchips zu verkleinern, die Hochfrequenzcharakteristik verbessert werden, trotz der Tatsache, dass die Abstände zwischen den Transistoren kürzer sind. - Vierte Ausführungsform
- Ein dreistufiges Leistungsverstärkermodul nach einer vierten Ausführungsform der vorliegenden Erfindung wird anhand von
19 erläutert, die eine Aufsicht der wichtigsten Teile zeigt. Die vierte Ausführungsform unterscheidet sich von der dritten Ausführungsform darin, dass im Falle der ersteren unter Anwendung eines Abschirmverfahrens ein Abschirm-Bonddraht201 und ein Abschirmdraht204 zwischen einem Transistor103 für die Zwischenstufe und einem Transistor114 für die Ausgangsstufe vorgesehen werden, wobei ein Ende des Abschirm-Bonddrahts201 und ein Ende des Abschirmdrahts204 jeweils mittels einer Elektrode202 und über ein auf dem Leitungssubstrat gebildetes Loch203 mit dem elektrischen Massepotenzial verbunden sind. - Bei dieser Ausführungsform wird das herkömmliche Abschirmungsverfahren auf die Lücke zwischen der Eingangs- und der Zwischenstufe angewendet. Weil jedoch die Flächen der Transistoren in der Eingangs- und der Zwischenstufe von Anfang groß sind, kann die Hochfrequenzcharakteristik verbessert werden.
- Fünfte Ausführungsform
- Ein zweistufiges Leistungsverstärkermodul nach einer fünften Ausführungsform der vorliegenden Erfindung wird anhand von
20 erläutert, die eine Aufsicht der wichtigsten Teile zeigt. - Die fünfte Ausführungsform unterscheidet sich von der zweiten Ausführungsform darin, dass im Falle der ersteren die Ausrichtung der Transistoren
102 für die erste Stufe um 90 Grad gedreht ist. - Weil die Orte der Bondbereiche des Eingangs-Bonddrahts
105 in der ersten Stufe und der Ausgangs-Bonddrähte108 in der zweiten Stufe bei dieser Ausführungsform zur Mitte des Chips hin verschoben sind, kann der Abstand zwischen den Bondbereichen noch verlängert werden. (Im Falle des ersten Beispiels beträgt der Abstand 0,6 mm. Im Falle der fünften Ausführungsform beträgt der Abstand hingegen 0,75 mm.) Als Ergebnis kann die Isolierung zwischen dem Eingangs-Bonddraht105 in der ersten Stufe und den Ausgangs-Bonddrähten108 in der zweiten Stufe weiter verbessert werden. - Bisher sind bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden. Es ist jedoch zu beachten, dass der Umfang der vorliegenden Erfindung nicht auf diese Ausführungsformen beschränkt ist. Zum Beispiel können Parameter wie die Anzahl der Elektroden der Transistoren und die Anzahl der Bonddrähte je nach Anwendung auf verschiedene Werte geändert werden, ohne vom Gedanken der vorliegenden Erfindung abzuweichen. Darüber hinaus müssen die Transistoren nicht durch einen MOSFET realisiert werden, sondern können auch durch einen Feldeffekttransistor oder einen Heterojunction-Bipolartransistor (HBT) implementiert werden.
Claims (11)
- Halbleitervorrichtung, aufweisend: einen Halbleiterchip (
5 ) mit rechteckiger Hauptoberfläche, ein Leitungssubstrat (1 ), dessen Hauptoberfläche zur Befestigung des Halbleiterchips verwendet wird, eine erste Elektrode (6A ,102a ), die auf einer ersten Fläche (5A ) der Hauptoberfläche des Halbleiterchips (5 ) ausgebildet ist und an einem Ort in der Nähe einer Seite (5X ) des Halbleiterchips angeordnet ist; eine erste Verstärkungseinrichtung (PW1,102 ), die auf der ersten Fläche (5A ) der Hauptoberfläche des Halbleiterchips (5 ) ausgebildet und mit einer elektrisch mit der ersten Elektrode (6A ,102a ) verbundenen Eingangseinheit versehen ist, eine zweite Elektrode (6B ,103b ), die auf einer zweiten Fläche (5B ) auf der Hauptoberfläche des Halbleiterchips (5 ) ausgebildet und an einem Ort in der Nähe der genannten Seite (5X ) des Halbleiterchips (5 ) angeordnet ist, eine zweite Verstärkungseinrichtung (PW2,103 ), die auf der zweiten Fläche (5B ) der Hauptoberfläche des Halbleiterchips (5 ) ausgebildet und mit einer elektrisch mit der zweiten Elektrode (6B ,103b ) verbundenen Ausgangseinheit versehen ist, eine dritte Elektrode (2A ,121 ), die auf der Hauptoberfläche des Leitungssubstrats (1 ) ausgebildet und mittels einer ersten Leitung (7A ) elektrisch mit der ersten Elektrode (6A ,102a ) verbunden ist, und eine vierte Elektrode (2B ,124 ), die auf der Hauptoberfläche des Leitungssubstrats (1 ) ausgebildet und mittels einer zweiten Leitung (7B ) elektrisch mit der zweiten Elektrode (6B ,103b ) verbunden ist, wobei die vierte Elektrode (2B ,124 ) an einem einer Seite (5X ) des Halbleiterchips zugewandten Ort angeordnet ist, dadurch gekennzeichnet, dass die dritte Elektrode (2A ,121 ) an einem Ort angeordnet ist, der einer anderen Seite (5P ) des Halbleiterchips zugewandt ist, die diejenige Seite (5X ) des Halbleiterchips schneidet, die dem Ort zugewandt ist, an dem die vierte Elektrode (2B ,124 ) angeordnet ist. - Vorrichtung nach Anspruch 1, wobei eine Eingangseinheit der zweiten Verstärkungseinrichtung (PW2,
103 ) elektrisch mit einer Ausgangseinheit der ersten Verstärkungseinrichtung (PW1,102 ) verbunden ist. - Vorrichtung nach Anspruch 1, wobei die erste und die zweite Verstärkungseinrichtung (PW1, PW2) jeweils mehrere Feldeffekttransistoren (
102 ,103 ) aufweisen, die elektrisch zueinander parallel geschaltet sind. - Halbleitervorrichtung, die ein Leitungssubstrat (
1 ) mit einer aus dielektrischem Material hergestellten Basis und einen auf dem Leitungssubstrat angeordneten Halbleiterchip (5 ) aufweist, wobei auf dem Halbleiterchip (5 ) Verstärkungstransistoren (102 ,103 ,114 ) zweier oder mehr Stufen, eine Bond-Eingangselektrode (102a ) zur Eingabe eines Hochfrequenzsignals für die Verstärkungstransistoren und eine Bond-Ausgangselektrode (103b ) zur Ausgabe eines Hochfrequenzsignals von den Verstärkungselektroden ausgebildet sind, dadurch gekennzeichnet, dass der Winkel (Φ) zwischen der Richtung von einem Ende eines Eingangs-Bonddrahts (105 ), das mit der Bond-Eingangselektrode (102a ) für einen bestimmten der Verstärkungstransistoren verbunden ist, zu einem Ende des Eingangs-Bonddrahts, das mit dem Leitungssubstrat verbunden ist, und der Richtung von einem Ende eines Ausgangs-Bonddrahts (108 ), das mit der Bond-Ausgangselektrode (103b ) für einen anderen der Verstärkungstransistoren an der dem bestimmten Verstärkungstransistor anschließend folgenden Stufe verbunden ist, zu einem Ende des Ausgangs-Bonddrahts, das mit dem Leitungssubstrat (1 ) verbunden ist, im Bereich von 72° bis 180° liegt. - Vorrichtung nach Anspruch 4, wobei die Lücke (d) zwischen Bondbereichen der Bond-Eingangselektrode (
102a ) und der Bond-Ausgangselektrode (103b ) mindestens 0,3 mm, jedoch weniger als 0,8 mm beträgt. - Vorrichtung nach Anspruch 5, wobei der Winkel (Φ) etwa 90° beträgt.
- Vorrichtung nach Anspruch 5, wobei der Halbleiterchip (
5 ) eine rechteckige Form aufweist, eine Bond-Ausgangselektrode (103b ), die elektrisch mit mehreren Ausgangs-Bonddrähten für den anderen Verstärkungstransistor der folgenden Stufe verbunden ist, an einem Ort nahe bei einer ersten Seite (5X ) des Halbleiterchips (5 ) angeordnet ist, eine Bond-Eingangselektrode (103a ) für den anderen Verstärkungstransistor der folgenden Stufe und eine Bond-Ausgangselektrode (102b ) für den bestimmten Verstärkungstransistor an einem Ort nahe bei einer zweiten Seite (5Y ) des Halbleiterchips angeordnet sind, die der ersten Seite (5X ) gegenüberliegt, und eine Bond-Eingangselektrode (102a ), die elektrisch mit dem Eingangs-Bonddraht für den bestimmten Verstärkungstransistor verbunden ist, an einem Ort nahe bei einer dritten Seite (5P ) des Halbleiterchips (5 ) angeordnet ist, die sich von der ersten und der zweiten Seite (5X ,5Y ) unterscheidet. - Vorrichtung nach Anspruch 5, wobei die Verstärkungstransistoren unter Bildung von drei Stufen miteinander verbunden sind, einer (
102 ) der Verstärkungstransistoren an einer Eingangsstufe angeordnet ist, ein anderer (103 ) der Verstärkungstransistoren an einer der Eingangsstufe folgenden Mittelstufe angeordnet ist, der letzte Verstärkungstransistor (114 ) an einer der Mittelstufe folgenden Ausgangsstufe angeordnet ist, und zwischen der Richtung eines Eingangs-Bonddrahts (107 ) von einer Bond-Eingangselektrode (103a ) für den anderen Verstärkungstransistor (103 ) der Zwischenstufe zum Leitungssubstrat (1 ) und der Richtung eines Ausgangs-Bonddrahts (110 ) von einer Bond-Ausgangselektrode (114b ) für den letzten Verstärkungstransistor (114 ) der Ausgangsstufe zum Leitungssubstrat (1 ) ein Winkel definiert ist. - Vorrichtung nach Anspruch 8, wobei der von Anspruch 8 definierte Winkel im Bereich von 72° bis 180° liegt und vorzugsweise etwa 90° beträgt.
- Vorrichtung nach Anspruch 8, wobei der von Anspruch 8 definierte Winkel etwa 0° beträgt, zwischen dem Eingangs- und dem Ausgangs-Bonddraht (
107 ,103 ) ein Abschirm-Bonddraht (201 ) vorgesehen ist, und die beiden Enden des Abschirm-Bonddrahts (201 ) hochfrequenzmäßig mit Masse verbunden sind. - Vorrichtung nach Anspruch 5, wobei das Leitungssubstrat (
1 ) folgendes aufweist: eine vierseitige Ausnehmung mit einer ersten bis einer vierten Seite, eine erste Anpassungsschaltung (127 ), die an einem Ort nahe bei der ersten Seite ausgebildet ist, eine zweite Anpassungsschaltung (126 ), die an einem Ort nahe bei der zweiten Seite ausgebildet ist, die der ersten Seite gegenüberliegt, und eine dritte Anpassungsschaltung (125 ), die an einem Ort nahe bei der dritten Seite ausgebildet ist, die sich von der ersten und der zweiten Seite unterscheidet, wobei die erste Anpassungsschaltung (127 ) elektrisch mit dem Ausgangs-Bonddraht (108 ) des anderen Verstärkungstransistors (103 ) der folgenden Stufe verbunden ist, die zweite Anpassungsschaltung (126 ) elektrisch zwischen einen Ausgang des bestimmten Verstärkungstransistors (102 ) und einen Eingang des anderen Verstärkungstransistors (103 ) der folgenden Stufe geschaltet ist, und die dritte Anpassungsschaltung (125 ) elektrisch mit dem Eingangs-Bonddraht (105 ) des bestimmten Verstärkungstransistors (102 ) verbunden ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19080998 | 1998-07-06 | ||
JP19080998A JP3946874B2 (ja) | 1998-07-06 | 1998-07-06 | 半導体装置 |
JP4104599 | 1999-02-19 | ||
JP04104599A JP3667136B2 (ja) | 1999-02-19 | 1999-02-19 | 高周波電力増幅器モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69935182D1 DE69935182D1 (de) | 2007-04-05 |
DE69935182T2 true DE69935182T2 (de) | 2008-01-03 |
Family
ID=26380568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69935182T Expired - Lifetime DE69935182T2 (de) | 1998-07-06 | 1999-07-01 | Halbleiteranordnung |
Country Status (4)
Country | Link |
---|---|
US (5) | US6330165B1 (de) |
EP (2) | EP1770777A3 (de) |
DE (1) | DE69935182T2 (de) |
TW (1) | TW473882B (de) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1179872A4 (de) * | 1999-03-24 | 2007-06-06 | Rohm Co Ltd | Kreismodul zum schutz einer aufladbaren batterie und verfahren zu dessen herstellung |
US6463267B1 (en) * | 1999-04-21 | 2002-10-08 | Hitachi, Ltd. | High frequency power amplifying apparatus having amplifying stages with gain control signals of lower amplitudes applied to earlier preceding stages |
US6812794B1 (en) * | 2000-02-08 | 2004-11-02 | Mitsubishi Denki Kabushiki Kaisha | Multistage amplifier |
JP2001308265A (ja) * | 2000-04-21 | 2001-11-02 | Toyota Industries Corp | 半導体装置 |
TW483233B (en) * | 2000-05-30 | 2002-04-11 | Alps Electric Co Ltd | Electronic circuit unit |
US6856006B2 (en) * | 2002-03-28 | 2005-02-15 | Siliconix Taiwan Ltd | Encapsulation method and leadframe for leadless semiconductor packages |
JP4530494B2 (ja) * | 2000-06-30 | 2010-08-25 | 三菱電機株式会社 | 高周波用複合素子 |
JP2002111415A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 高周波電力増幅装置及び無線通信機 |
TW575949B (en) * | 2001-02-06 | 2004-02-11 | Hitachi Ltd | Mixed integrated circuit device, its manufacturing method and electronic apparatus |
TW546819B (en) * | 2001-05-30 | 2003-08-11 | Sharp Kk | Semiconductor device, manufacturing method thereof, and monolithic microwave integrated circuit |
KR100404904B1 (ko) * | 2001-06-09 | 2003-11-07 | 전자부품연구원 | 차동 용량형 압력센서 및 그 제조방법 |
TW594888B (en) * | 2001-09-05 | 2004-06-21 | Hitachi Ltd | Semiconductor device and manufacturing method thereof and wireless communication device |
JP4066644B2 (ja) * | 2001-11-26 | 2008-03-26 | 株式会社豊田自動織機 | 半導体装置、半導体装置の配線方法 |
CN100352317C (zh) * | 2002-06-07 | 2007-11-28 | 松下电器产业株式会社 | 电子元件安装板、电子元件模块、制造电子元件安装板的方法及通信设备 |
TW200518345A (en) * | 2003-08-08 | 2005-06-01 | Renesas Tech Corp | Semiconductor device |
US20050134410A1 (en) * | 2003-12-18 | 2005-06-23 | Intel Corporation | Power addition apparatus, systems, and methods |
US7433192B2 (en) * | 2004-12-29 | 2008-10-07 | Agere Systems Inc. | Packaging for electronic modules |
US7215204B2 (en) * | 2004-12-29 | 2007-05-08 | Agere Systems Inc. | Intelligent high-power amplifier module |
WO2006128416A2 (de) | 2005-05-30 | 2006-12-07 | Osram Opto Semiconductors Gmbh | Gehäusekörper und verfahren zu dessen herstellung |
US8471381B2 (en) * | 2005-07-01 | 2013-06-25 | Vishay-Siliconix | Complete power management system implemented in a single surface mount package |
EP1941546A2 (de) * | 2005-10-19 | 2008-07-09 | Nxp B.V. | Anordung mit einem element mit an verbindungen angekoppelten elektroden |
US7719112B2 (en) * | 2006-08-07 | 2010-05-18 | University Of Central Florida Research Foundation, Inc. | On-chip magnetic components |
JP4777295B2 (ja) * | 2007-04-27 | 2011-09-21 | 株式会社豊田中央研究所 | 半導体チップ実装基板 |
US9545009B2 (en) * | 2007-05-23 | 2017-01-10 | Spectra Logic, Corporation | Passive alterable electrical component |
US8035994B2 (en) * | 2008-05-12 | 2011-10-11 | Mitsubishi Electric Corporation | High frequency storing case and high frequency module |
US9123663B2 (en) * | 2008-06-10 | 2015-09-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming shielding layer grounded through metal pillars formed in peripheral region of the semiconductor |
EP2333828B1 (de) * | 2008-09-05 | 2019-11-20 | Mitsubishi Electric Corporation | Hochfrequenzschaltungsgehäuse und sensormodul |
JP5586866B2 (ja) | 2008-09-29 | 2014-09-10 | 株式会社日立産機システム | 電力変換装置 |
KR100935854B1 (ko) * | 2009-09-22 | 2010-01-08 | 테세라 리써치 엘엘씨 | 와이어 본딩 및 기준 와이어 본딩에 의해 제어되는 임피던스를 가진 마이크로전자 어셈블리 |
KR100950511B1 (ko) | 2009-09-22 | 2010-03-30 | 테세라 리써치 엘엘씨 | 와이어 본딩 및 도전성 기준 소자에 의해 제어되는 임피던스를 포함하는 마이크로전자 어셈블리 |
JP5631607B2 (ja) * | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
CN102666320B (zh) | 2009-12-16 | 2015-04-15 | 鲍勃斯脱梅克斯股份有限公司 | 定位在切割装置下游的用于将预切基片分离的装置 |
MY163694A (en) | 2010-06-02 | 2017-10-13 | Semiconductor Components Ind Llc | Semiconductor component and method of manufacture |
US9252767B1 (en) * | 2010-06-28 | 2016-02-02 | Hittite Microwave Corporation | Integrated switch module |
US9136197B2 (en) | 2010-09-16 | 2015-09-15 | Tessera, Inc. | Impedence controlled packages with metal sheet or 2-layer RDL |
US8853708B2 (en) | 2010-09-16 | 2014-10-07 | Tessera, Inc. | Stacked multi-die packages with impedance control |
US8581377B2 (en) | 2010-09-16 | 2013-11-12 | Tessera, Inc. | TSOP with impedance control |
US8786083B2 (en) | 2010-09-16 | 2014-07-22 | Tessera, Inc. | Impedance controlled packages with metal sheet or 2-layer RDL |
US9059191B2 (en) * | 2011-10-19 | 2015-06-16 | International Business Machines Corporation | Chamfered corner crackstop for an integrated circuit chip |
US9035702B2 (en) | 2012-03-08 | 2015-05-19 | Kabushiki Kaisha Toshiba | Microwave semiconductor amplifier |
US9419580B2 (en) * | 2014-10-31 | 2016-08-16 | Raytheon Company | Output matching network having a single combined series and shunt capacitor component |
USD773394S1 (en) * | 2015-05-07 | 2016-12-06 | General Electric Company | Enclosure for electronic device |
DE102015221688A1 (de) * | 2015-11-05 | 2017-05-11 | Osram Gmbh | Verfahren zur Reduzierung von Leiterbahnabständen bei elektronischen Leiterplatten und elektronische Leiterplatte mit reduzierten Abständen zwischen Leiterbahnen |
JP6273247B2 (ja) * | 2015-12-03 | 2018-01-31 | 株式会社東芝 | 高周波半導体増幅器 |
JP1563812S (de) * | 2016-04-11 | 2016-11-21 | ||
US20170338179A1 (en) * | 2016-05-20 | 2017-11-23 | Qualcomm Incorporated | Device package with wire bond assisted grounding and inductors |
JP1577511S (de) * | 2016-11-15 | 2017-05-29 | ||
JP1580899S (de) * | 2016-11-15 | 2017-07-10 | ||
JP1592769S (de) * | 2017-05-02 | 2017-12-11 | ||
WO2019138760A1 (ja) * | 2018-01-09 | 2019-07-18 | 株式会社村田製作所 | 高周波モジュール |
JP1660133S (de) * | 2019-09-26 | 2020-05-25 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4410874A (en) * | 1975-03-03 | 1983-10-18 | Hughes Aircraft Company | Large area hybrid microcircuit assembly |
US4193083A (en) * | 1977-01-07 | 1980-03-11 | Varian Associates, Inc. | Package for push-pull semiconductor devices |
US4193093A (en) * | 1978-08-03 | 1980-03-11 | The United States Of America As Represented By The Secretary Of The Navy | CCD camera interface circuit |
JPS5681962A (en) | 1979-12-06 | 1981-07-04 | Fujitsu Ltd | Preventing of crosstalk in semiconductor integrated circuit |
JPS59195856A (ja) * | 1983-04-20 | 1984-11-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPS6077436A (ja) * | 1983-10-04 | 1985-05-02 | Nec Corp | 半導体集積回路 |
JPS62109351A (ja) | 1985-11-07 | 1987-05-20 | Mitsubishi Electric Corp | 半導体装置 |
JPH01243441A (ja) | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
US5144535A (en) * | 1989-04-20 | 1992-09-01 | U.S. Philips Corporation | Method of mounting electrical and/or electronic components of a printed circuit board |
JP2901091B2 (ja) * | 1990-09-27 | 1999-06-02 | 株式会社日立製作所 | 半導体装置 |
JPH04221837A (ja) | 1990-12-21 | 1992-08-12 | Mitsubishi Electric Corp | 半導体装置 |
US5768109A (en) * | 1991-06-26 | 1998-06-16 | Hughes Electronics | Multi-layer circuit board and semiconductor flip chip connection |
JP3123616B2 (ja) * | 1991-10-09 | 2001-01-15 | キヤノン株式会社 | 液晶表示装置の実装方法 |
JPH0685154A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路装置 |
US5468999A (en) * | 1994-05-26 | 1995-11-21 | Motorola, Inc. | Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding |
KR0156334B1 (ko) | 1995-10-14 | 1998-10-15 | 김광호 | 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지 |
US6049126A (en) * | 1995-12-14 | 2000-04-11 | Nec Corporation | Semiconductor package and amplifier employing the same |
JP3476612B2 (ja) * | 1995-12-21 | 2003-12-10 | 三菱電機株式会社 | 半導体装置 |
JP2755250B2 (ja) * | 1996-03-22 | 1998-05-20 | 日本電気株式会社 | 半導体集積回路 |
JPH1032680A (ja) | 1996-07-15 | 1998-02-03 | Canon Inc | 画像読取装置及び蛍光ランプ |
JP3796016B2 (ja) | 1997-03-28 | 2006-07-12 | 三洋電機株式会社 | 半導体装置 |
US6166436A (en) * | 1997-04-16 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | High frequency semiconductor device |
JP3472455B2 (ja) * | 1997-09-12 | 2003-12-02 | 沖電気工業株式会社 | 半導体集積回路装置及びそのパッケージ構造 |
JPH11234053A (ja) * | 1998-02-12 | 1999-08-27 | Nec Corp | デバイス負荷変動保護回路 |
US6377464B1 (en) * | 1999-01-29 | 2002-04-23 | Conexant Systems, Inc. | Multiple chip module with integrated RF capabilities |
JP3932259B2 (ja) * | 2001-12-12 | 2007-06-20 | 株式会社ルネサステクノロジ | 高周波電力増幅回路および無線通信用電子部品 |
JP2004214249A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
-
1999
- 1999-06-25 TW TW088110698A patent/TW473882B/zh not_active IP Right Cessation
- 1999-07-01 US US09/345,505 patent/US6330165B1/en not_active Expired - Lifetime
- 1999-07-01 EP EP06027122A patent/EP1770777A3/de not_active Withdrawn
- 1999-07-01 EP EP99112588A patent/EP0971411B1/de not_active Expired - Lifetime
- 1999-07-01 DE DE69935182T patent/DE69935182T2/de not_active Expired - Lifetime
-
2001
- 2001-10-05 US US09/970,668 patent/US6489680B2/en not_active Expired - Lifetime
-
2002
- 2002-11-12 US US10/291,840 patent/US6943441B2/en not_active Expired - Lifetime
-
2005
- 2005-08-02 US US11/194,701 patent/US7068521B2/en not_active Expired - Lifetime
-
2006
- 2006-06-13 US US11/451,579 patent/US20070001300A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
EP0971411A2 (de) | 2000-01-12 |
TW473882B (en) | 2002-01-21 |
DE69935182D1 (de) | 2007-04-05 |
EP1770777A3 (de) | 2009-01-21 |
US20050269590A1 (en) | 2005-12-08 |
US6330165B1 (en) | 2001-12-11 |
US7068521B2 (en) | 2006-06-27 |
US6489680B2 (en) | 2002-12-03 |
EP1770777A2 (de) | 2007-04-04 |
US20070001300A1 (en) | 2007-01-04 |
US6943441B2 (en) | 2005-09-13 |
US20030102574A1 (en) | 2003-06-05 |
EP0971411A3 (de) | 2000-09-06 |
US20020015291A1 (en) | 2002-02-07 |
EP0971411B1 (de) | 2007-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69935182T2 (de) | Halbleiteranordnung | |
DE102013103119B4 (de) | PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage | |
DE10250832B4 (de) | MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung und Verfahren zur Herstellung eines solchen Transistors | |
DE102016105742A1 (de) | Multi-Hohlraum-Package mit einem einzigen Metallflansch | |
DE2352357A1 (de) | Halbleitergehaeuse | |
EP0750352A2 (de) | Halbleiter-Bauelement-Konfiguration | |
DE10122931A1 (de) | Halbleitermodul | |
DE60037297T2 (de) | Methode zur Verminderung der gegenseitigen Induktanz zwischen Verbindungsdrähten einer Hochfrequenzverstärkerschaltung | |
DE10351028B4 (de) | Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren | |
DE102014101591A1 (de) | Leistungstransistoranordnung und damit versehene Baugruppe | |
DE112021002909T5 (de) | Halbleiterbauteil | |
DE102004041904B4 (de) | Verfahren zur Einstellung eines Serienwiderstandes am Gate eines Leistungstransistors | |
DE2300116A1 (de) | Hochfrequenz-feldeffekttransistor mit isolierter gate-elektrode fuer breitbandbetrieb | |
DE102018201492B4 (de) | Eingebetteter Harmonische-Abschluss an einem Hochleistungs-HF-Transistor | |
DE102010026996B4 (de) | Halbleitervorrichtung | |
DE102017108172B4 (de) | SMD-Package und Verfahren zur Herstellung eines SMD-Packages | |
DE3309223A1 (de) | Halbleiterelement mit integrierter schaltung | |
DE1812942C3 (de) | Halbleiteranordnung und Schaltungsanordnung mit einer solchen Halbleiteranordnung | |
DE10103144A1 (de) | Halbbrückenschaltung | |
DE10103337A1 (de) | Leistungs-Halbleiterelement mit einer Diode zur Temperaturerfassung und einer Diode zum Absorbieren von statischer Elektrizität sowie damit ausgebildete Leistungs-Halbleitervorrichtung | |
DE2840278A1 (de) | Einstellbare daempfungsvorrichtung | |
DE102004047306A1 (de) | Leistungs-Halbleiterbauteil | |
DE60019021T2 (de) | Gegentaktverstärker mit dualer koplanarer Übertragungsleitung | |
DE112015004738T5 (de) | Halbleitermodul | |
DE10014455B4 (de) | Pegelschieber |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8327 | Change in the person/name/address of the patent owner |
Owner name: HITACHI, LTD., TOKYO, JP |
|
8327 | Change in the person/name/address of the patent owner |
Owner name: HITACHI, LTD., TOKYO, JP Owner name: RENESAS EASTERN JAPAN SEMICONDUCTOR, INC., TOK, JP |
|
8364 | No opposition during term of opposition | ||
R082 | Change of representative |
Ref document number: 971411 Country of ref document: EP Representative=s name: STREHL, SCHUEBEL-HOPF & PARTNER, 80538 MUENCHEN, D |
|
R081 | Change of applicant/patentee |
Ref document number: 971411 Country of ref document: EP Owner name: MURATA MANUFACTURING CO. LTD., JP Free format text: FORMER OWNER: HITACHI, LTD., RENESAS EASTERN JAPAN SEMICONDU, , JP Effective date: 20120116 |
|
R082 | Change of representative |
Ref document number: 971411 Country of ref document: EP Representative=s name: STREHL, SCHUEBEL-HOPF & PARTNER, 80538 MUENCHEN, D |
|
R082 | Change of representative |
Ref document number: 971411 Country of ref document: EP Representative=s name: STREHL, SCHUEBEL-HOPF & PARTNER, 80538 MUENCHEN, D |