DE102013103119B4 - PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage - Google Patents

PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage Download PDF

Info

Publication number
DE102013103119B4
DE102013103119B4 DE102013103119.6A DE102013103119A DE102013103119B4 DE 102013103119 B4 DE102013103119 B4 DE 102013103119B4 DE 102013103119 A DE102013103119 A DE 102013103119A DE 102013103119 B4 DE102013103119 B4 DE 102013103119B4
Authority
DE
Germany
Prior art keywords
insulating member
base plate
metallization
copper
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013103119.6A
Other languages
English (en)
Other versions
DE102013103119A1 (de
Inventor
Alexander Komposch
Soon Ing Chew
Brian Condie
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013103119A1 publication Critical patent/DE102013103119A1/de
Application granted granted Critical
Publication of DE102013103119B4 publication Critical patent/DE102013103119B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/345—Arrangements for heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/166—Material
    • H01L2924/16786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/16787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Abstract

Halbleiterpackage, umfassend:
eine kupferhaltige Grundplatte (100), die einen Chip-Befestigungsbereich (102; 103) und einen peripheren Bereich (101; 104) aufweist;
einen Transistorchip (110), der einen ersten Anschluss, der am Chip-Befestigungsbereich (102; 103) der Grundplatte (100) angebracht ist, und einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte (100) aufweist; und
einen Rahmen (120), der ein elektrisch isolierendes Glied (122) umfasst, das eine am peripheren Bereich (101; 104) der Grundplatte (100) angebrachte erste Seite (128), eine von der Grundplatte (100) abgewandte zweite Seite (126), eine erste kupferhaltige Metallisierung (138) an der ersten Seite (128) des isolierenden Glieds (122) und eine zweite kupferhaltige Metallisierung (130) an der zweiten Seite (126) des isolierenden Glieds (122) umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni (250) auf Kupfer und eine Schicht von Au (252) auf dem Ni (250) umfasst,
wobei das isolierende Glied (122) sich nach außen über eine laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, die erste Metallisierung (138) an dem Teil der ersten Seite (128) angebracht ist, der sich nach außen über die laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, und die erste und zweite Metallisierung bei einem Bereich des isolierten Glieds (122) elektrisch verbunden sind, der von der lateralen Seitenwand (106) der Grundplatte (100) beabstandet ist,
wobei das isolierende Glied (122) elektrisch leitfähige Durchkontaktierungen (160) umfasst, die sich zwischen den ersten und zweiten Seiten des isolierenden Glieds (122) erstrecken, wobei die leitfähigen Durchkontaktierungen (160) die erste und zweite Metallisierung bei einem von der lateralen Seitenwand (106) der Grundplatte (100) beabstandeten Bereich des isolierenden Glieds (122) elektrisch verbinden, und
wobei die Durchkontaktierungen (160) Öffnungen umfassen, die sich durch das isolierende Glied (122) erstrecken und Seitenwände aufweisen, die von einem kupferhaltigen Material bedeckt sind.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung bezieht sich auf HF-Leistungspackages, insbesondere Fensterrahmen für HF-Leistungspackages.
  • HINTERGRUND
  • Packages mit Lufthohlraum für HF-Leistungsanwendungen beinhalten einen HF-Leistungstransistorchip, bei dem der Source-Anschluss an einem Metallflansch und einem Fensterrahmen auf Keramik-Basis zur Isolierung der Gate- und Drain-Anschlussleitungen des Leistungstransistors vom Source-verbundenen Flansch angebracht ist. Solche Packages sind relativ kostenaufwändig und weisen eine schlechte Abstimmung des CTE (Wärmedehnungskoeffizienten) auf. Standardmäßige HF-Leistungspackages werden oft mit entweder CPC- (Kupfer-, Kupfermolybdän-, Kupferlaminat-Flansch), CuW- oder CuMo-Flanschen gebaut, die allesamt einen eng auf Keramik abgestimmten CTE aufweisen. Dennoch ist der CTE des Flansches tendenziell um einiges niedriger als die auf den Flansch aufgelöteten Systemkühlblöcke/Coins. Die mangelnde CTE-Abstimmung zwischen Flansch und Kühlblöcken/Coins führt zu Problemen mit Lotermüdung, Komponentenbruch und Verformung. Auch gibt es eine CTE-Abstimmung auf die Anschlussleitungen, so dass der Fensterrahmen und die entsprechenden Anschlussleitungen auf die Kundenleiterplatte (PCB) CTE-abgestimmt sind.
  • Zusätzlich weisen herkömmliche HF-Leistungspackages Gate- und Drain-Anschlussleitungen auf, die am keramischen Fensterrahmen angebracht sind und von diesem nach außen hin überstehen. Die Anschlussleitungen stellen Ein- und Ausgangsanschlüsse für das Package bereit. Die Anschlussleitungen umfassen jedoch typischerweise Alloy42, Kovar, Kupfer oder ähnliche Materialien und sind typischerweise 76,2-177,8 Mikrometer (bzw. 3-7 mil) dick. Solche Anschlussleitungen sind weich und weisen in dem nicht fensterrahmengestützten Bereich eine hohe Biegeneigung auf, was ein Problem mit dem Lötabstand verursacht. Zusätzlich übertragen herkömmliche Metall/Keramik-Package HF-Energie über die verlustreiche Ni/Pd/Au- oder Ni/Au-Plattierung aufgrund des Skin-Effektes in HF. Ein anderer Ansatz ist ein Kunststoff/Vergussmasse LCP (Flüssigkristallpolymer) Fensterrahmen an Stelle eines keramischen Fensterrahmens. Bei Packages mit LCP- Fensterrahmen gibt es jedoch ein inhärentes Grobleckage-Problem, was zu einer geringeren Zuverlässigkeit und einem erhöhten Ausbeuteverlust führt. Deshalb ist ein zuverlässigeres und kostengünstigeres Air-Cavity-HF-Leistungspackage wünschenswert.
  • Die Druckschrift JP 2003 179 181 A offenbart eine Harzverdrahtungsplatte mit Signalleiterdrähten für die Übertragung eines Hochfrequenzsignals. In der Harzverdrahtungsplatte ist ein Halbleiterchip angeordnet, der mit seiner Unterseite auf einer Wärmesenke montiert ist.
  • Die nachveröffentlichte Druckschrift EP 2 575 167 A2 offenbart eine elektronische Vorrichtung. Die Vorrichtung umfasst: eine erste Masseleiterschicht an einer Unterseite einer ersten Isolationsschicht; eine zweite Masseleiterschicht auf einer Oberseite der ersten Isolationsschicht; eine zweite Isolationsschicht an einer oberen Seite der zweiten Masseleiterschicht; ein erstes Verbindungsmuster ausgebildet in der Innenwand einer ersten Öffnung, welche die erste Isolationsschicht und die zweite Isolationsschicht durchdringt und die erste Masseleiterschicht und die zweite Masseleiterschicht verbindet; ein leitendes Element in der ersten Öffnung und mit der ersten Masseleiterschicht verbunden; und ein auf dem Element angebrachtes und geerdetes elektronisches Element.
  • Die Druckschrift JPH 10 242 377 A offenbart eine Harzschicht auf der Oberfläche eines mehrschichtigen dielektrischen Substrats. Ein erstes Loch ist im unteren Teil des dielektrischen Substrats ausgebildet. Eine Metallplatte ist in das Innere des ersten Lochs eingesetzt. Ein zweites Loch ist im oberen Teil des dielektrischen Substrats ausgebildet. Das zweite Loch ist kleiner als das erste Loch. Ein Halbleiterchip ist in das Innere des zweiten Loches eingeführt, und seine Rückseite ist mit der Metallplatte 16 verbunden.
  • Die Druckschrift US 3 986 196 A offenbart einen Feldeffekt-Transistor, bestehend aus einem Körper aus halbleitendem Material mit einer oberen und einer unteren Seite und wenigstens drei metallischen Elektroden im Abstand voneinander auf der oberen Seite des Körpers, von denen eine erste zwischen der zweiten und dritten der Elektroden angeordnet ist, wobei die erste Elektrode mit der Oberfläche einen gleichrichtenden Kontakt herstellt und die zweite und dritte Elektrode jeweils einen Ohm'schen Kontakt zu der Oberfläche herstellt, bei dem ein Kühlkörper an der unteren Seite des Körpers vorgesehen ist. Als Weg zum Kühlkörper ist ein durchplattierter Metallkontakt vorgesehen.
  • Die Druckschrift DE 10 2010 038 246 A1 offenbart ein HF-Halbleiterpackage mit einem Substrat mit allgemein planaren oberen und unteren Oberflächen. Das Substrat enthält ein metallisches Basisgebiet und ein oder mehrere metallische Signalanschlussgebiete, die sich von der oberen Oberfläche zu der unteren Oberfläche erstrecken, und ein isolierendes Material, das die metallischen Gebiete voneinander trennt. Die untere Oberfläche eines HF-Halbleiterdie ist an dem Basisgebiet auf der oberen Substratoberfläche oberflächenmontiert. Der HF-Halbleiterdie weist ein auf einer oberen Oberfläche des HF-Halbleiterdie angeordnetes Anschlusspad auf. Das Anschlusspad ist elektrisch mit einem der Signalanschlussgebiete auf der oberen Substratoberfläche verbunden. Ein Deckel ist auf der oberen Substratoberfläche angebracht, so dass der HF-Halbleiterdie von dem Deckel eingeschlossen ist, um um den HF-Halbleiterdie herum einen offenen Hohlraum auszubilden. Die Basis- und Signalanschlussgebiete sind zur Oberflächenmontage auf der unteren Substratoberfläche konfiguriert.
  • Die Druckschrift DE 102 23 035 A1 offenbart ein elektronisches Bauteil mit Hohlraumgehäuse, das aus drei Modulen aufgebaut ist, einem ersten Modul, das einen nach oben und unten offenen Gehäuserahmen aufweist mit horizontal angeordneten Flachleitern, einem zweiten Modul, das eine Chipinsel als Wärmesenke mit mindestens einem Halbleiterchip aufweist, wobei das zweite Modul den Boden des Hohlraumgehäuses bildet und einem dritten Modul, das den Gehäusedeckel aufweist.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform eines Halbleiterpackages umfasst das Package eine kupferhaltige Grundplatte, die einen Chip-Befestigungsbereich und einen peripheren Bereich aufweist, einen Transistorchip, der einen ersten Anschluss, der am Chip-Befestigungsbereich der Grundplatte angebracht ist, und einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte aufweist, und einen Rahmen, der ein elektrisch isolierendes Glied umfasst, das eine am peripheren Bereich der Grundplatte angebrachte erste Seite, eine von der Grundplatte abgewandte zweite Seite, eine erste kupferhaltige Metallisierung an der ersten Seite des isolierenden Glieds und eine zweite kupferhaltige Metallisierung an der zweiten Seite des isolierenden Glieds umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni auf Kupfer und eine Schicht von Au auf dem Ni umfasst, wobei das isolierende Glied sich nach außen über eine laterale Seitenwand der Grundplatte hinaus erstreckt, die erste Metallisierung an dem Teil der ersten Seite angebracht ist, der sich nach außen über die laterale Seitenwand der Grundplatte hinaus erstreckt, und die erste und zweite Metallisierung bei einem Bereich des isolierten Glieds elektrisch verbunden sind, der von der lateralen Seitenwand der Grundplatte beabstandet ist, wobei das isolierende Glied elektrisch leitfähige Durchkontaktierungen umfasst, die sich zwischen den ersten und zweiten Seiten des isolierenden Glieds erstrecken, wobei die leitfähigen Durchkontaktierungen die erste und zweite Metallisierung bei einem von der lateralen Seitenwand der Grundplatte beabstandeten Bereich des isolierenden Glieds elektrisch verbinden, und wobei die Durchkontaktierungen Öffnungen umfassen, die sich durch das isolierende Glied erstrecken und Seitenwände aufweisen, die von einem kupferhaltigen Material bedeckt sind.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterpackages umfasst das Verfahren: Bereitstellen einer kupferhaltigen Grundplatte, die einen Chip-Befestigungsbereich und einen peripheren Bereich aufweist; Anbringen eines ersten Anschlusses eines Transistorchips am Chip-Befestigungsbereich der Grundplatte, wobei der Transistorchip einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte aufweist; und Anbringen einer ersten Seite eines elektrisch isolierenden Glieds eines Rahmens am peripheren Bereich der Grundplatte, wobei das elektrisch isolierende Glied eine von der Grundplatte abgewandte zweite Seite, eine erste kupferhaltige Metallisierung an der ersten Seite des isolierenden Glieds und eine zweite kupferhaltige Metallisierung an der zweiten Seite des isolierenden Glieds umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni auf Kupfer und eine Schicht von Au auf dem Ni umfasst, wobei das isolierende Glied sich nach außen über eine laterale Seitenwand der Grundplatte hinaus erstreckt, die erste Metallisierung an dem Teil der ersten Seite angebracht ist, der sich nach außen über die laterale Seitenwand der Grundplatte hinaus erstreckt, und die erste und zweite Metallisierung bei einem Bereich des isolierten Glieds elektrisch verbunden sind, der von der lateralen Seitenwand der Grundplatte beabstandet ist, wobei das isolierende Glied elektrisch leitfähige Durchkontaktierungen umfasst, die sich zwischen den ersten und zweiten Seiten des isolierenden Glieds erstrecken, wobei die leitfähigen Durchkontaktierungen die erste und zweite Metallisierung bei einem von der lateralen Seitenwand der Grundplatte beabstandeten Bereich des isolierenden Glieds elektrisch verbinden, und wobei die Durchkontaktierungen Öffnungen umfassen, die sich durch das isolierende Glied erstrecken und Seitenwände aufweisen, die von einem kupferhaltigen Material bedeckt sind.
  • Für den Fachmann werden beim Lesen der nachstehenden detaillierten Beschreibung und Betrachten der Begleitzeichnungen weitere Merkmale und Vorteile ersichtlich.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht zwingend maßstabsgerecht zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen illustrierten Ausführungsformen können miteinander kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen werden in den Zeichnungen illustriert und in der anschließenden Beschreibung im Einzelnen dargelegt.
    • Die 1A und 1B illustrieren verschiedene Explosionsansichten einer Ausführungsform eines PCB-basierten Leistungshalbleiterpackages mit einer Straight-Lead-Konfiguration.
    • Die 2A und 2B illustrieren verschiedene Explosionsansichten einer Ausführungsform eines PCB-basierten Leistungshalbleiterpackages mit einer Surface-Mount-Konfiguration.
    • 3 illustriert eine Querschnittsansicht einer Ausführungsform eines PCB-basierten Leistungshalbleiterpackages.
    • 4 illustriert eine Querschnittsansicht einer anderen Ausführungsform eines PCB-basierten Leistungshalbleiterpackages.
    • 5A und 5B illustrieren unterschiedliche Querschnittsansichten einer weiteren Ausführungsform eines PCB-basierten Leistungshalbleiterpackages.
    • 6 illustriert eine Querschnittsansicht noch einer anderen Ausführungsform eines PCB-basierten Leistungshalbleiterpackages.
    • 7 illustriert eine Querschnittsansicht einer anderen Ausführungsform eines PCB-basierten Leistungshalbleiterpackages.
    • 8 illustriert eine Querschnittsteilansicht einer Ausführungsform eines PCB-basierten Leistungshalbleiterpackages mit hervorgehobenem HF-Signalpfad.
    • 9 illustriert eine Querschnittsteilansicht einer anderen Ausführungsform eines PCB-basierten Leistungshalbleiterpackages mit hervorgehobenem HF-Signalpfad.
  • DETAILLIERTE BESCHREIBUNG
  • Es folgt nun die Beschreibung von Ausführungsbeispielen eines Leistungshalbleiterpackages auf PCB-Basis. Das Package weist eine Grundplatte aus Metall und einen PCB-basierten Fensterrahmen auf. Die Source-Seite eines HF-Leistungstransistorchips ist mit der Grundplatte verbunden. Der PCB-basierte Fensterrahmen isoliert die Source von Gate und Drain, die an der entgegengesetzten Seite des Chips als die Source angeordnet sind. Das Package kann mit einem optionalen Keramik-, LCP- oder PCB-basierten Deckel umschlossen sein, so dass das Package ein Open-Cavity-Package ist. In jedem Fall ist der PCB-basierte Fensterrahmen kosteneffektiver, gewährleistet eine bessere CTE-Abstimmung mit der Grundplatte und ermöglicht bei den Anschlussleitungskonfigurationen eine hohe Flexibilität sowohl für Straight-Lead-Konfigurationen als auch für Surface-Mount-Konfigurationen. Beispielsweise haben eine Kupfergrundplatte und ein PCB-basierter Fensterrahmen mit Kupferspuren sehr eng abgestimmte CTE. Der PCB-basierte Fensterrahmen ist auch steif und deshalb stabiler und ohne Biegeneigung. Darüber hinaus weist das PCB-basierte Package gegenüber bestehenden Metall/Keramik-Packages verbesserte HF-Übertragungseigenschaften dahingehend auf, dass die HF-Signalenergie durch Routing / Mikrostreifen / Spuren von hochleitfähigem Kupfer auf dem PCB-Dielektrikum übertragen werden kann.
  • 1A ist eine von oben nach unten illustrierte Explosionsansicht des Halbleiterpackages mit Straight-Lead-Konfiguration und 1B ist eine von unten nach oben illustrierte Explosionsansicht des gleichen Packages. Das Package beinhaltet eine Grundplatte 100, einen oder mehr Transistorenchips 110 wie einen HF-Leistungstransistorchip z. B. einen Power-MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) wie einen LDMOS (lateralen diffundierten Metalloxid-Halbleiter), der mit der Sourceseite nach unten auf der Grundplatte 100 angebracht ist, einen PCB- Fensterrahmen 120 und einen optionalen Keramik-, LCP- oder PCB-basierten Deckel 200. Die Grundplatte 100 besteht aus einem elektrisch leitfähigen Material wie Cu, CPC (Kupfer-, Kupfermolybdän-, Kupferlaminatstruktur) oder CuW und weist einen CTE auf, der auf den CTE des PCB-basierten Fensterrahmen 120 eng abgestimmt ist. Die Sourceseite des Chips 110 ist an einem inneren Chip-Befestigungsbereich 102 der Grundplatte 100 angebracht, z. B. mit Weichlot, eutektischem Chip-Befestigungsmaterial wie AuSi oder AuSn oder mit einem organischen Kleber. In jedem Fall ist die Sourceseite des Transistorchips 110 mit der Grundplatte 100 elektrisch verbunden. Der PCB- Fensterrahmen 120 beinhaltet leitfähige Pfade, Bahnen oder Signalspuren, geätzt aus Kupferblechen, die bei einem elektrisch isolierenden Glied 122, das an einem äußeren peripheren Bereich 104 der Grundplatte 100 angebracht ist, auflaminiert, eingebettet oder anderweitig angebracht sind. Das isolierende Glied 122 des PCB- Fensterrahmen 120 hat eine Öffnung 124 zur Aufnahme des Transistorchips 110 und anderer am inneren Chip-Befestigungsbereich 102 der Grundplatte 100 angebrachter Komponenten 150 wie z. B. Eingangs- und Ausgangsabstimmkondensatoren, DC-Sperrkondensatoren, IPDs (integrierten passiven Bauteilen) usw. Das isolierende Glied 122 geht nach außen über eine laterale Seitenwand 106 der Grundplatte 100 hinaus und stützt damit obere und untere Metallisierungen, die in bzw. an gegenüberliegenden Seiten 126, 128 des isolierenden Glieds 122 eingebettet bzw. auflaminiert sind.
  • Detaillierter ist eine erste Metallisierung 130 bei einer von der Grundplatte 100 abgewandten Oberseite 126 des isolierenden Glieds 122 eingebettet oder auflaminiert und mit dem Transistorchip 110 an einer von der Grundplatte 100 abgewandten Oberseite 112 des Chips 110 elektrisch verbunden. Die Drain- und Gate-Anschlüsse des Transistors 110 sind an dieser Seite 112 des Chips 110 vorgesehen. In einer Ausführungsform bildet die erste Metallisierung 130 einen Ausgangsanschluss des Packages, der mit dem Drain-Anschluss des Transistorchips 110 elektrisch verbunden ist. Die Oberseite 126 des isolierenden Glieds 122 kann eine abständig zur ersten Metallisierung 130 angeordnete zweite Metallisierung 132 aufweisen, die Gleichstromvorspannung für den Drain-Anschluss des Transistorchips 110 bereitstellt. Die zweite Metallisierung 132 bildet gemäß dieser Ausführungsform eine Art Gleichstrombusschiene. Eine dritte Metallisierung 134, die ebenso auf der Oberseite 126 des isolierenden Glieds 122 positioniert ist, ist abständig zur ersten und zweiten Metallisierung 130, 132 angeordnet. Die dritte Metallisierung 134 bildet einen Eingangsanschluss des Packages, der mit dem Gate-Anschluss des Transistorchips 110 elektrisch verbunden ist. Zur besseren Illustration wird auf die Darstellung der elektrischen Verbindungen zum Chip 110 in den 1A und 1B verzichtet, aber diese lassen sich z. B. durch in der Technik bekannte Bonddrähte vorsehen.
  • Gemäß 1A kann der Eingangsanschluss an einer (Eingangs- oder Gate-) Seite des Packages und der DC-Busschiene vorgesehen werden und kann der Ausgangsanschluss an der entgegengesetzten (Ausgangs- oder Drain-) Seite des Packages vorgesehen werden. Es lassen sich andere Transistoren verwenden, wie z. B. IGBT (Bipolartransistoren mit isolierter Gateelektrode), die an Stelle eines Drains einen Kollektor und an Stelle einer Source einen Emitter aufweisen. Somit entspricht die oben beschriebene Source-Verbindung dem Emitter des IGBT und entsprechen die oben beschriebenen Drain-Verbindungen dem Kollektor des IGBT. Der IGBT besitzt auch einen Gate-Anschluss, der gemäß obiger Beschreibung angeschlossen ist. Es können auch SiC-, GaN- und GaAs-basierte Vorrichtungen verwendet werden.
  • Das isolierende Glied 122 des PCB- Fensterrahmens 120 hat eine Unterseite 128, die am peripheren Bereich 104 der Grundplatte 100 angebracht ist. Zusätzliche (untere) Metallisierungen sind an der Unterseite 128 des isolierenden Glieds 122 vorgesehen, wie in 1B dargestellt, wo eine von unten ausgehende Explosionsansicht des Halbleiterpackages zu sehen ist. Jede der unteren Metallisierungen entspricht einer Metallisierung auf der Oberseite 126 des isolierenden Glieds 122. Beispielsweise entspricht eine erste untere Metallisierung 136 der DC-Busschienenmetallisierung 132 auf der Oberseite 126, entspricht eine zweite untere Metallisierung 138 der Ausgangsanschlussmetallisierung 130 auf der Oberseite 126 und entspricht eine dritte untere Metallisierung 140 der Eingangsanschlussmetallisierung 134 auf der Oberseite 126. Jede der zusätzlichen (unteren) Metallisierungen 136, 138, 140 sind jeweils in einem nach außen über die laterale Seitenwand 106 der Grundplatte 100 hinausgehenden unterseitigen Teil des isolierenden Glieds 122 eingebettet, auflaminiert oder anderweitig angebracht. Die unteren Metallisierungen 136, 138, 140 als solche sind gegenüber der Grundplatte 100 isoliert. Im Falle eines elektrisch isolierenden Isolierglieds 122 ist jede Metallisierung 130, 132, 134, 136, 138, 140 in bzw. auf entweder der Oberseite 126 oder der Unterseite 128 des elektrisch isolierenden Glieds 122 eingebettet bzw. auflaminiert.
  • Die einander entsprechenden oberen und unteren Metallisierungen sind jeweils in einem abständig zur Grundplatte 100 angeordneten Bereich des isolierenden Glieds 122 miteinander elektrisch verbunden. Beispielsweise ist die erste untere Metallisierung 136 auf der Unterseite 128 des isolierenden Glieds 122 mit der DC-Busschienenmetallisierung 132 auf der Oberseite 126 des isolierenden Glieds 122 in einem entfernt zur Grundplatte 100 liegenden Randbereich des isolierenden Glieds 122 elektrisch verbunden. In der Ausführungsform nach 1A und 1B weist das isolierende Glied 122 elektrisch leitfähige Durchkontaktierungen 160, 162, 164 auf, die sich zwischen der Ober- und Unterseite 126, 128 des isolierenden Glieds 122 erstrecken, um die entsprechenden oberen und unteren Metallisierungen 130/138, 132/136, 134/140 in einem abständig zur lateralen Seitenwand 106 der Grundplatte 110 angeordneten Bereich des isolierenden Glieds 122 elektrisch zu verbinden. So stellt der PCB-basierte Fensterrahmen 120 sicher, dass der Gate-Anschluss und der Drain-Anschluss des Transistorchips 110 von der Sourceseite des an der Grundplatte 100 angebrachten Chips 110 isoliert sind. Die Durchkontaktierungen 160, 162, 164 umfassen Öffnungen, die sich durch das isolierende Glied 122 erstrecken und deren Seitenwände von einem kupferhaltigen Material bedeckt sind.
  • 2A ist eine von oben nach unten illustrierte Explosionsansicht des Halbleiterpackages mit Surface-Mount-Konfiguration und 2B ist eine von unten nach oben illustrierte Explosionsansicht des gleichen Packages. Die in den 2A und 2B dargestellte Ausführungsform ist der in den 1A und 1B dargestellten Ausführungsform ähnlich, außer dass das Package eine Surface-Mount-Konfiguration aufweist, was bedeutet, dass die Grundplatte 100 und der PCB-basierte Fensterrahmen 120 direkt auf die Oberfläche eines anderen PCB (in den 2A und 2B nicht dargestellt) montiert werden können und die externen Anschlüsse des Packages auf oder in der Nähe der gleichen Ebene wie die Unterseite der Grundplatte 100 sind. Entsprechend hat der Fensterrahmen 120 einen dünneren inneren Teil 202 für die Aufnahme der Grundplatte 100 und einen dickeren äußeren Teil 204, der die Grundplatte 100 an allen Seitenwänden 106 der Grundplatte 100 entlang umgibt.
  • 3 zeigt eine Querschnittsansicht des in den 2A und 2B dargestellten Halbleiterpackages nach Anbringung des Deckels. Der PCB- Fensterrahmen 120 wird am äußeren peripheren Bereich 101 der Grundplatte 100 z. B. mit einem organischen Kleber, Weichlot oder eutektischen Fensterrahmen-Befestigungsmaterial 105 befestigt. Falls ein Weichlot oder eutektisches Lot als Befestigungsmaterial 105 für den Fensterrahmen verwendet wird, kann auch ein optionaler Kupferring 107 an dem Teil des Fensterrahmen 120 vorgesehen werden, der an den peripheren Bereich 101 der Grundplatte 100 anbindet, wie in 3 gezeigt. Der optionale Kupferring 107 kann dazu verwendet werden, eine HF-Masse für HF-Anwendungen bereitzustellen, und weist das gleiche Potential wie die Grundplatte 100 und Sourceseite (Anschluss) des Transistorchips 110 auf. Die Sourceseite (Anschluss) des Transistorchips 110 kann an den inneren Chip-Befestigungsbereich 103 der Grundplatte 100 angebracht werden, bevor das isolierende Glied 122 am peripheren Bereich 101 der Grundplatte angebracht wird. Alternativ wird das isolierende Glied 122 am peripheren Bereich 101 der Grundplatte 100 angebracht, bevor die Sourceseite (Anschluss) des Transistorchips 110 am inneren Chip-Befestigungsbereich 103 der Grundplatte 100 angebracht wird.
  • In beiden Fällen besitzt das isolierende Glied 122 des PCB-basierten Fensterrahmens 120 eine Öffnung 124 für die Aufnahme des Transistorchips 110 und anderer an der Grundplatte 100 angebrachter Komponenten 150. Das isolierende Glied 122 erstreckt sich nach außen über die laterale Seitenwand 106 der Grundplatte 100 hinaus und bietet so die Auflage für die oberen und unteren Metallisierungen 130, 132, 134, 136, 138, 140, die an den gegenüberliegenden Seiten 126, 128 des isolierenden Glieds 122 vorgesehen sind. Im Falle eines elektrisch isolierenden Glieds 122 sind die Metallisierungen 130, 132, 134, 136, 138, 140 wiederum im bzw. auf dem elektrisch isolierenden Glied 122 eingebettet bzw. auflaminiert. An der Oberseite des PCB-basierten Rahmens 120 kann ein optionaler Keramik-, LCP- oder PCB-basierter Deckel 200 angebracht sein, wie in 3 dargestellt, und bildet eine Einfassung für den Transistorchip 100 und andere an die Grundplatte 100 angebrachte Schaltungskomponenten 150, so dass das Halbleiterpackage einen offenen Hohlraum aufweist, der hermetisch geschlossen ist und Chip 110, andere Komponenten 150 und elektrische Verbindungen schützt, die in der Einfassung eingefasst sind.
  • Das isolierende Glied 122 des in den 2A, 2B und 3 illustrierten PCB-basierten Fensterrahmens 120 hat einen dünneren Teil 202, der am peripheren Bereich 101 der Grundplatte 100 angebracht ist, und einen dickeren Teil 204, der an die laterale Seitenwand 106 der Grundplatte 100 anstößt und nach außen darüber hinaus geht. Die oberen Metallisierungen 130, 132, 134 erstrecken sich über beide Teile 202, 204 des isolierenden Glieds 122 und die unteren Metallisierungen 136, 138, 140 erstrecken sich nur über den dickeren Teil 204 des isolierenden Glieds 122, so dass die unteren Metallisierungen 136, 138, 140 abständig und elektrisch isoliert zur Grundplatte 100 angeordnet sind. Gemäß dieser Ausführungsform weist das Package eine Surface-Mount-Konfiguration auf, was bedeutet, dass die Grundplatte 100 und der PCB-basierte Fensterrahmen 120 direkt auf die Oberfläche eines anderen PCB (in der 3 nicht dargestellt) montiert werden können und die externen Anschlüsse des Packages auf oder in der Nähe der gleichen Ebene wie die Unterseite der Grundplatte 100 sind.
  • 4 zeigt eine Querschnittsansicht des Halbleiterpackages gemäß einer anderen Ausführungsform. Die in 4 dargestellte Ausführungsform ähnelt der in 3 illustrierten Ausführungsform, jedoch weist das isolierende Glied 122 des PCB-basierten Fensterrahmens 120 eine relativ gleichförmige Dicke über die gesamte Länge des isolierenden Glieds 122 auf. Gemäß dieser Ausführungsform hat das Package eine Straight-Lead-Konfiguration, d. h. eine nicht oberflächenmontierte Konfiguration, was bedeutet, dass die externen Anschlüsse des Packages sich auf einer anderen Ebene als der Unterseite der Grundplatte 100 befinden.
  • Die 5A und 5B zeigen zwei andere Querschnittsansichten des gleichen Halbleiterpackages gemäß einer weiteren Ausführungsform. Die in den 5A und 5B dargestellte Ausführungsform ist ähnlich der in 4 dargestellten Ausführungsform, jedoch ist der PCB-basierte Fensterrahmen 120 ein Multilevel- Fensterrahmen. Gemäß dieser Ausführungsform beinhaltet der Fensterrahmen 120 ein zusätzliches (oberes) elektrisch isolierendes Glied 210 wie ein elektrisch isolierendes Glied auf dem ersten (unteren) isolierenden Glied 212 auf der Ausgangsseite des Packages, so dass die auf der Oberseite 126 des unteren isolierenden Glieds 212 angeordnete Ausgangsanschlussmetallisierung zwischen dem oberen und unteren isolierenden Glied 210, 212 eingefügt ist. Die DC-Busschienenmetallisierung 132 ist auf der vom unteren isolierenden Glied 212 abgewandten Seite (Oberseite) des oberen isolierenden Glieds 210 angeordnet. Auf diese Weise erstrecken sich die elektrisch leitfähigen Durchkontaktierungen 160, die die Ausgangsanschlussmetallisierung 130 auf der Oberseite 126 des unteren isolierenden Glieds 212 mit der entsprechenden Metallisierung 138 auf der Unterseite 128 des unteren isolierenden Glieds 212 verbinden, nur durch ein isolierendes Glied 212, wie in 5B dargestellt. Hingegen erstrecken sich die elektrisch leitfähigen Durchkontaktierungen 162, die die DC-Busschienenmetallisierung 132 auf der Oberseite des oberen isolierenden Glieds 210 mit der entsprechenden Metallisierung 136 auf der Unterseite 128 des unteren isolierenden Glieds 212 verbinden, durch beide isolierende Glieder 210, 212, wie in 5A dargestellt. Die unterschiedlichen Sätze elektrisch leitfähiger Durchkontaktierungen 160, 162, 164 sind voneinander elektrisch isoliert. Eine solche PCB-basierte mehrstufige (Multilevel) Fensterrahmenanordnung verbessert das HF-Leistungsverhalten des Packages durch die Verkürzung der Drahtlänge des HF-Pfads vom Transistor-Drain.
  • Beispielsweise kann ein asymmetrischer Doherty-Verstärker einen Hauptverstärker im Mittelteil der Grundplatte 110 und einen ersten Spitzenverstärker auf einer Seite des Hauptverstärkers und einen zweiten Spitzenverstärker auf der anderen Seite des Hauptverstärkers aufweisen. Die obere Schicht 210 des Fensterrahmens 120 kann dazu verwendet werden, den DC-Versorgungsdraht zu bonden, und die untere Schicht 212 des Fensterrahmens 120 kann dazu verwendet werden, die Drain-Ausgangsdrähte zu bonden, wodurch die Länge des Drain-Ausgangsdrahtes minimiert werden kann, wie weiter oben erläutert. Die Verkürzung des Drain-Ausgangsdrahts ergibt eine bessere HF-Performance. Darüber hinaus wird das HF-Signal im Allgemeinen durch Kupferspuren auf dem PCB-basierten Fensterrahmen 120 geleitet, die eine erheblich bessere Leitfähigkeit haben als z. B. Ni, Ni/Pd/Au, wobei Pd und Au so dünn sind, dass der größte Anteil der HF in der Ni-Schicht auftritt, oder eine Ni/Au-Plattierung. Falls gewünscht, können zusätzliche gestapelte isolierende Glieder und entsprechende Metallisierungen als Teil des PCB-basierten Fensterrahmens 120 vorgesehen werden.
  • 6 zeigt eine Querschnittsansicht des Halbleiterpackages gemäß noch einer anderen Ausführungsform. Die in 6 dargestellte Ausführungsform ähnelt der in den 5A und 5B dargestellten Ausführungsform, jedoch ist der PCB-basierte Multilevel-Fensterrahmen 120 dahingehend oberflächenmontagekonform, dass der Multilevel-Rahmen 120 einen dünneren Teil 202, der am peripheren Bereich 101 der Grundplatte 100 angebracht ist, und einen dickeren Teil 204, der an die laterale Seitenwand 106 der Grundplatte 100 anstößt und nach außen darüber hinausgeht, aufweist. Die Metallisierungen 130, 132, 134 auf der Oberseite der beiden isolierenden Glieder 210, 212 erstrecken sich über beide Teile 202, 204 des Fensterrahmens 120 und die Metallisierungen 136, 138, 140 auf der Unterseite 128 des unteren isolierenden Glieds 210 erstrecken sich nur über den dickeren Teil 204 des Fensterrahmens 120, so dass diese Metallisierungen abständig und elektrisch isoliert zur Grundplatte 100 angeordnet sind.
  • So wie bei der Ausführungsform der 5A und 5B ist die DC-Busschienenmetallisierung 132 auf der vom unteren isolierenden Glied 212 abgewandten Oberseite des oberen isolierenden Glieds 210 angeordnet. Auf diese Weise erstrecken sich die elektrisch leitfähigen Durchkontaktierungen 160, die die Ausgangsanschlussmetallisierung 130 auf der Oberseite 126 des unteren isolierenden Glieds 212 mit der entsprechenden Metallisierung 138 auf der Unterseite 128 des unteren isolierenden Glieds 212 verbinden, nur durch ein isolierendes Glied 212. Dahingegen erstrecken sich die elektrisch leitfähigen Durchkontaktierungen 162, die die DC-Busschienenmetallisierung 132 auf der Oberseite des oberen isolierenden Glieds 210 mit der entsprechenden Metallisierung 136 auf der Unterseite 128 des unteren isolierenden Glieds 212 verbinden, durch beide isolierende Glieder 210, 212. Die unterseitige DC-Metallisierung und die entsprechenden leitfähigen Durchkontaktierungen sind in 6 nicht im Blickfeld, aber können beispielsweise eine ähnliche Konfiguration wie in der Darstellung von 5A aufweisen. Die unterschiedlichen Sätze elektrisch leitfähiger Durchkontaktierungen sind voneinander elektrisch isoliert. 6 zeigt auch verschiedene Bonddrahtverbindungen 220 zwischen den Eingangs-, Ausgangs- und DC-Metallisierungen 134, 130, 132 zu entsprechenden, am Innenbereich 103 der Grundplatte 100 angebrachten Kondensatoren und/oder IPDs 150 und HF-Leistungstransistorchip 110. Wieder können zusätzliche gestapelte isolierende Glieder und entsprechende Metallisierungen vorgesehen werden, wenn ein isolierender Fensterrahmen mit mehr als 2 Stufen gewünscht ist.
  • 7 zeigt eine Querschnittsansicht des Halbleiterpackages gemäß einer anderen Ausführungsform. Die in 7 dargestellte Ausführungsform ist ähnlich der in 4 dargestellten Ausführungsform, jedoch weist das isolierende Glied 122 an der Eingangs- und Ausgangs-Seite des Packages eine metallisierte laterale Seitenwand 230 auf, die abständig zu der lateralen Seitenwand 106 der Grundplatte 100 angeordnet ist. Auf diese Weise können die an der Ober- und Unterseite 126, 128 des isolierenden Glieds 122 angeordneten entsprechenden Metallisierungen 130, 132, 134, 136, 138, 140 ohne Verwendung elektrisch leitfähiger Durchkontaktierungen miteinander elektrisch verbunden werden.
  • 8 zeigt eine Querschnittsteilansicht des Halbleiterpackages gemäß einer anderen HF-optimierten Ausführungsform. 8 zeigt einen Teil eines HF-Leistungstransistorchips 110, der mit der Sourceseite (Emitterseite) nach unten an der Grundplatte 100 angebracht ist. Der innere Rand des Fensterrahmens 120 ist mit einem organischen Kleber 105 auf den peripheren Bereich 101 der Grundplatte 100 aufgeklebt und weist oberseitige und unterseitige Metallisierungen 130, 138 auf, wie zuvor hier beschrieben. Alternativ dazu kann Lot verwendet werden, um den inneren Rand des Fensterrahmens 120 am peripheren Bereich 101 der Grundplatte 100 anzubringen, wie weiter oben zum Beispiel unter Verweis auf 3 beschrieben. Eine der oberseitigen Metallisierungen 130 ist an den Drain (Kollektor) des Leistungstransistorchips 110 drahtgebondet. Die Außenkante des Fensterrahmens 120 ist an einer metallisierten Seite 242 eines anderen PCB 240 angebracht, z. B. mit Lot 244. Der HF-Signalpfad durch den Fensterrahmen 120 und das andere PCB 240 ist als gestrichelte Linie hervorgehoben.
  • Eine Ni-Schicht 250 ist auf der oberseitigen Metallisierung 130 des Fensterrahmens 120 ausgebildet und auf dem Ni 250 ist eine Au-Schicht 252 ausgebildet. Eine optionale Pd-Schicht 254 kann zwischen den Ni- und Au-Schichten 250, 252 vorgesehen sein. HF-Energie bevorzugt die größtmögliche Nähe zur Masse. Im Falle des in 8 abgebildeten PCB-basierten Fensterrahmens 120 wandert die HF-Energie durch die kaschierte Cu-Metallisierung 130, 138 und nicht durch die Ni/Au-Schicht 250, 252 oder Ni/Pd/Au-Schicht 250, 254, 252, die auf der Oberfläche der Metallisierung 130 aufplattiert ist. Beispielsweise beträgt die Eindringtiefe von Cu bei 1,88 GHz 1,5 Mikrometer. 5 Eindringtiefen sind deshalb 7,5 Mikrometer und durch 7,5 Mikrometer werden ca. 99 % der HF-Energie weitergeleitet. Bei 7,5 Mikrometer weist die oberseitige kupferkaschierte Fensterrahmenmetallisierung 130 eine effektive elektrische Oberflächenleitfähigkeit von ca. 89,07 Siemens im Quadrat auf. 8 zeigt keine Ni/Au-Plattierung innerhalb der elektrisch leitfähigen Durchkontaktierungen 160. Der HF-Pfad sollte auch extensiv durch die Cu-Schicht der Durchkontaktierungen 160 führen, wenn in den Durchkontaktierungen so eine Plattierung vorgesehen wird.
  • 9 zeigt eine Querschnittsteilansicht des Halbleiterpackages gemäß einer anderen Ausführungsform. Die in 9 dargestellte Ausführungsform ähnelt der in 8 dargestellten Ausführungsform, jedoch ist das Package nicht für eine Straight-Lead-Konfiguration, sondern für eine Surface-Mount-Konfiguration konfiguriert. Gemäß dieser Ausführungsform hat das isolierende Glied 122 des PCB-basierten Fensterrahmens 120 einen dünneren Teil 202, der am peripheren Bereich 101 der Grundplatte 100 angebracht ist, und einen dickeren Teil 204, der an die laterale Seitenwand 106 der Grundplatte 100 anstößt. Auf diese Weise erstrecken sich die oberseitigen Metallisierungen 130, 132, 134 über beide Teile 202, 204 des Fensterrahmens 120 und erstrecken sich die unterseitigen Metallisierungen 136, 138, 140 nur über den dickeren Teil 204 des Fensterrahmens 120, so dass die unterseitigen Metallisierungen 136, 138, 140 abständig und elektrisch isoliert zur Grundplatte 100 angeordnet sind. Die Grundplatte 100 ist über Lot 252 an einer Wärmesenke 250 angebracht, die in dem anderen PCB 240 enthalten ist, an dem die Außenkante des PCB-basierten Fensterrahmens 120 angebracht wird, wie unter Bezugnahme auf 8 weiter oben beschrieben. Erneut umfasst der HF-Pfad aus dem Drain des Leistungstransistors 110 hochleitfähiges Kupfer, d. h. die oberseitige und unterseitige Metallisierung 130, 138 und die entsprechenden elektrisch leitfähigen Durchkontaktierungen 160 können zur Verbesserung des HF-Leistungsverhaltens aus einem kupferhaltigen Material hergestellt werden.
  • Räumlich relative Begriffe wie „unter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen werden im Interesse einer besseren Beschreibung verwendet, um die relative Positionierung eines Elements in Bezug auf ein zweites Element darzulegen. Diese Begriffe sollen verschiedene Ausrichtungen des Bauelements neben den in den Figuren beschriebenen unterschiedlichen Ausrichtungen umfassen. Ferner werden auch Ausdrücke wie „erste“, „zweite“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Bereiche usw. zu beschreiben, und sind gleichfalls nicht einschränkend gedacht. In der gesamten Beschreibung beziehen sich gleiche Begriffe auf gleiche Elemente.
  • Im vorliegenden Sprachgebrauch sind die Begriffe „aufweisen“, „enthalten“, „beinhalten“, „umfassen“ und dergleichen offen gehaltene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein(e)“ und „der“, „die“, „das“ sollen sowohl den Plural als auch den Singular umfassen, sofern nicht im Kontext eindeutig anders angegeben.
  • Es sei darauf hingewiesen, dass die hier beschriebenen Merkmale der verschiedenen Ausführungsformen miteinander kombiniert werden können, sofern nicht speziell anders angemerkt.

Claims (12)

  1. Halbleiterpackage, umfassend: eine kupferhaltige Grundplatte (100), die einen Chip-Befestigungsbereich (102; 103) und einen peripheren Bereich (101; 104) aufweist; einen Transistorchip (110), der einen ersten Anschluss, der am Chip-Befestigungsbereich (102; 103) der Grundplatte (100) angebracht ist, und einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte (100) aufweist; und einen Rahmen (120), der ein elektrisch isolierendes Glied (122) umfasst, das eine am peripheren Bereich (101; 104) der Grundplatte (100) angebrachte erste Seite (128), eine von der Grundplatte (100) abgewandte zweite Seite (126), eine erste kupferhaltige Metallisierung (138) an der ersten Seite (128) des isolierenden Glieds (122) und eine zweite kupferhaltige Metallisierung (130) an der zweiten Seite (126) des isolierenden Glieds (122) umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni (250) auf Kupfer und eine Schicht von Au (252) auf dem Ni (250) umfasst, wobei das isolierende Glied (122) sich nach außen über eine laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, die erste Metallisierung (138) an dem Teil der ersten Seite (128) angebracht ist, der sich nach außen über die laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, und die erste und zweite Metallisierung bei einem Bereich des isolierten Glieds (122) elektrisch verbunden sind, der von der lateralen Seitenwand (106) der Grundplatte (100) beabstandet ist, wobei das isolierende Glied (122) elektrisch leitfähige Durchkontaktierungen (160) umfasst, die sich zwischen den ersten und zweiten Seiten des isolierenden Glieds (122) erstrecken, wobei die leitfähigen Durchkontaktierungen (160) die erste und zweite Metallisierung bei einem von der lateralen Seitenwand (106) der Grundplatte (100) beabstandeten Bereich des isolierenden Glieds (122) elektrisch verbinden, und wobei die Durchkontaktierungen (160) Öffnungen umfassen, die sich durch das isolierende Glied (122) erstrecken und Seitenwände aufweisen, die von einem kupferhaltigen Material bedeckt sind.
  2. Halbleiterpackage nach Anspruch 1, wobei das isolierende Glied (122) einen dünneren Teil (202), der am peripheren Bereich der Grundplatte (100) angebracht ist, und einen dickeren Teil (204), der an der lateralen Seitenwand (106) der Grundplatte (100) anstößt, umfasst, so dass das Package eine Surface-Mount-Konfiguration aufweist.
  3. Halbleiterpackage nach Anspruch 1 oder 2, wobei die erste und zweite Metallisierung in das elektrisch isolierende Glied (122) eingebettet oder auf dieses laminiert sind.
  4. Halbleiterpackage nach einem der vorhergehenden Ansprüche, wobei das isolierende Glied (122) eine laterale Seitenwand (230) aufweist, die von der lateralen Seitenwand (106) der Grundplatte (100) beabstandet ist, und wobei die erste und zweite Metallisierung durch eine auf der lateralen Seitenwand (230) des isolierenden Glieds (122) angeordnete Metallisierung elektrisch verbunden sind.
  5. Halbleiterpackage nach einem der vorhergehenden Ansprüche, wobei der Rahmen (120) ferner umfasst: eine dritte kupferhaltige Metallisierung (132) bei der zweiten Seite (126) des isolierenden Glieds (122) und von der zweiten Metallisierung (130) beabstandet; und eine vierte kupferhaltige Metallisierung (136) bei der ersten Seite (128) des isolierenden Glieds (122) und von der ersten Metallisierung (138) beabstandet, wobei die dritte und vierte Metallisierung bei dem von der lateralen Seitenwand (106) der Grundplatte (100) beabstandeten Bereich des isolierenden Glieds (122) elektrisch verbunden sind, die dritte Metallisierung (132) den zweiten Anschluss des Transistorchips (110) mit DC elektrisch verbindet und die zweite Metallisierung (130) einen Ausgangsanschluss des Packages ausbildet, der mit dem zweiten Anschluss des Transistorchips (110) elektrisch verbunden ist.
  6. Halbleiterpackage nach Anspruch 5, wobei der Rahmen (120) ferner umfasst: eine fünfte kupferhaltige Metallisierung (134) bei der zweiten Seite (126) des isolierenden Glieds (122) und von der zweiten und dritten Metallisierung beabstandet; und eine sechste kupferhaltige Metallisierung (140) bei der ersten Seite (128) des isolierenden Glieds (122) und von der ersten und vierten Metallisierung beabstandet, wobei die fünfte und sechste Metallisierung bei dem von der lateralen Seitenwand (106) der Grundplatte (100) beabstandeten Bereich des isolierenden Glieds (122) elektrisch verbunden sind und die fünfte Metallisierung (134) einen Eingangsanschluss des Packages ausbildet, der mit dem dritten Anschluss des Transistorchips (110) elektrisch verbunden ist.
  7. Halbleiterpackage nach einem der vorhergehenden Ansprüche, wobei jede Rahmenmetallisierung ferner eine Schicht von Pd (254) zwischen den Schichten von Ni (250) und Au (252) umfasst.
  8. Halbleiterpackage nach einem der vorhergehenden Ansprüche, ferner umfassend einen Deckel (200), der an der zweiten Seite (126) des Rahmens (120) angebracht ist, um eine Einfassung für den Transistorchip (110) auszubilden, so dass das Halbleiterpackage ein Open-Cavity-Package ist.
  9. Halbleiterpackage nach einem der vorhergehenden Ansprüche, wobei die erste Seite (128) des elektrisch isolierenden Glieds (122) mit einem organischen Kleber (105) am peripheren Bereich (101; 104) der Grundplatte (100) angebracht ist.
  10. Halbleiterpackage nach einem der Ansprüche 1 bis 8, wobei die erste Seite (128) des elektrisch isolierenden Glieds (122) mittels Lot (105) am peripheren Bereich (101; 104) der Grundplatte (100) angebracht ist.
  11. Halbleiterpackage nach Anspruch 10, ferner umfassend eine kupferhaltige Schicht (107) bei der ersten Seite (128) des elektrisch isolierenden Glieds (122) und durch das Lot (105) am peripheren Bereich (101; 104) der Grundplatte (100) angebracht.
  12. Verfahren zum Herstellen eines Halbleiterpackages, umfassend: Bereitstellen einer kupferhaltigen Grundplatte (100), die einen Chip-Befestigungsbereich (102; 103) und einen peripheren Bereich (101; 104) aufweist; Anbringen eines ersten Anschlusses eines Transistorchips (110) am Chip-Befestigungsbereich (102; 103) der Grundplatte (100), wobei der Transistorchip (110) einen zweiten Anschluss und einen dritten Anschluss abgewandt von der Grundplatte (100) aufweist; und Anbringen einer ersten Seite (128) eines elektrisch isolierenden Glieds (122) eines Rahmens (120) am peripheren Bereich (101; 104) der Grundplatte (100), wobei das elektrisch isolierende Glied (122) eine von der Grundplatte (100) abgewandte zweite Seite (126), eine erste kupferhaltige Metallisierung (138) an der ersten Seite (128) des isolierenden Glieds (122) und eine zweite kupferhaltige Metallisierung (130) an der zweiten Seite (126) des isolierenden Glieds (122) umfasst, wobei jede Rahmenmetallisierung eine Schicht von Ni (250) auf Kupfer und eine Schicht von Au (252) auf dem Ni (250) umfasst, wobei das isolierende Glied (122) sich nach außen über eine laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, die erste Metallisierung (138) an dem Teil der ersten Seite angebracht ist, der sich nach außen über die laterale Seitenwand (106) der Grundplatte (100) hinaus erstreckt, und die erste und zweite Metallisierung bei einem Bereich des isolierten Glieds (122) elektrisch verbunden sind, der von der lateralen Seitenwand (106) der Grundplatte (100) beabstandet ist, wobei das isolierende Glied (122) elektrisch leitfähige Durchkontaktierungen (160) umfasst, die sich zwischen den ersten und zweiten Seiten des isolierenden Glieds (122) erstrecken, wobei die leitfähigen Durchkontaktierungen (160) die erste und zweite Metallisierung bei einem von der lateralen Seitenwand (106) der Grundplatte (100) beabstandeten Bereich des isolierenden Glieds (122) elektrisch verbinden, und wobei die Durchkontaktierungen (160) Öffnungen umfassen, die sich durch das isolierende Glied (122) erstrecken und Seitenwände aufweisen, die von einem kupferhaltigen Material bedeckt sind.
DE102013103119.6A 2012-03-28 2013-03-27 PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage Active DE102013103119B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/432,333 2012-03-28
US13/432,333 US8907467B2 (en) 2012-03-28 2012-03-28 PCB based RF-power package window frame

Publications (2)

Publication Number Publication Date
DE102013103119A1 DE102013103119A1 (de) 2013-10-10
DE102013103119B4 true DE102013103119B4 (de) 2019-04-18

Family

ID=49210038

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013103119.6A Active DE102013103119B4 (de) 2012-03-28 2013-03-27 PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage

Country Status (3)

Country Link
US (2) US8907467B2 (de)
CN (1) CN103367268B (de)
DE (1) DE102013103119B4 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907467B2 (en) * 2012-03-28 2014-12-09 Infineon Technologies Ag PCB based RF-power package window frame
JP6090680B2 (ja) * 2013-03-15 2017-03-08 パナソニックＩｐマネジメント株式会社 発光モジュール
US8912641B1 (en) * 2013-09-09 2014-12-16 Harris Corporation Low profile electronic package and associated methods
US9806051B2 (en) 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US9613843B2 (en) 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US10468399B2 (en) * 2015-03-31 2019-11-05 Cree, Inc. Multi-cavity package having single metal flange
US9629246B2 (en) * 2015-07-28 2017-04-18 Infineon Technologies Ag PCB based semiconductor package having integrated electrical functionality
US9997476B2 (en) 2015-10-30 2018-06-12 Infineon Technologies Ag Multi-die package having different types of semiconductor dies attached to the same thermally conductive flange
US10225922B2 (en) * 2016-02-18 2019-03-05 Cree, Inc. PCB based semiconductor package with impedance matching network elements integrated therein
US9974158B2 (en) 2016-08-31 2018-05-15 Qorvo Us, Inc. Air-cavity package with two heat dissipation interfaces
US9935026B2 (en) * 2016-08-31 2018-04-03 Qorvo Us, Inc. Air-cavity package with dual signal-transition sides
US9991181B2 (en) 2016-08-31 2018-06-05 Qorvo Us, Inc. Air-cavity package with enhanced package integration level and thermal performance
US10332847B2 (en) * 2017-06-01 2019-06-25 Infineon Technologies Ag Semiconductor package with integrated harmonic termination feature
US10141303B1 (en) 2017-09-20 2018-11-27 Cree, Inc. RF amplifier package with biasing strip
US10629575B1 (en) * 2018-12-13 2020-04-21 Infineon Techologies Ag Stacked die semiconductor package with electrical interposer
US10872837B2 (en) * 2019-05-08 2020-12-22 Qorvo Us, Inc. Air-cavity semiconductor package with low cost high thermal carrier
KR102298516B1 (ko) * 2020-02-28 2021-09-27 주식회사 웨이브피아 임피던스 매칭 기능이 내장된 허매틱 알에프 칩 패키지용 리드 프레임
US11715722B2 (en) 2020-04-30 2023-08-01 Wolfspeed, Inc. Wirebond-constructed inductors
US11742302B2 (en) 2020-10-23 2023-08-29 Wolfspeed, Inc. Electronic device packages with internal moisture barriers
US11612051B1 (en) * 2021-10-01 2023-03-21 Lockheed Martin Corporation Radio frequency (RF) system with RF isolation chambers and method of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
JPH10242377A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 高周波電力増幅器モジュール
JP2003179181A (ja) 2001-12-11 2003-06-27 Ngk Spark Plug Co Ltd 樹脂製配線基板
DE10223035A1 (de) 2002-05-22 2003-12-04 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraumgehäuse, insbesondere Hochfrequenz-Leistungsmodul
DE102010038246A1 (de) 2009-10-16 2011-08-25 Infineon Technologies AG, 85579 Oberflächenmontierbares drahtloses Package mit offenem Hohlraum für Hochleistungs-HF-Anwendungen
EP2575167A2 (de) 2011-09-30 2013-04-03 Fujitsu Limited Elektronische Vorrichtung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
US5622588A (en) * 1995-02-02 1997-04-22 Hestia Technologies, Inc. Methods of making multi-tier laminate substrates for electronic device packaging
US5597643A (en) * 1995-03-13 1997-01-28 Hestia Technologies, Inc. Multi-tier laminate substrate with internal heat spreader
US5609889A (en) * 1995-05-26 1997-03-11 Hestia Technologies, Inc. Apparatus for encapsulating electronic packages
US5843808A (en) * 1996-01-11 1998-12-01 Asat, Limited Structure and method for automated assembly of a tab grid array package
US5973389A (en) * 1997-04-22 1999-10-26 International Business Machines Corporation Semiconductor chip carrier assembly
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
US6261868B1 (en) 1999-04-02 2001-07-17 Motorola, Inc. Semiconductor component and method for manufacturing the semiconductor component
US6511866B1 (en) * 2001-07-12 2003-01-28 Rjr Polymers, Inc. Use of diverse materials in air-cavity packaging of electronic devices
JP3813098B2 (ja) * 2002-02-14 2006-08-23 三菱電機株式会社 電力用半導体モジュール
US7298046B2 (en) * 2003-01-10 2007-11-20 Kyocera America, Inc. Semiconductor package having non-ceramic based window frame
US7446411B2 (en) * 2005-10-24 2008-11-04 Freescale Semiconductor, Inc. Semiconductor structure and method of assembly
US8013429B2 (en) 2009-07-14 2011-09-06 Infineon Technologies Ag Air cavity package with copper heat sink and ceramic window frame
US8907467B2 (en) * 2012-03-28 2014-12-09 Infineon Technologies Ag PCB based RF-power package window frame

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
JPH10242377A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 高周波電力増幅器モジュール
JP2003179181A (ja) 2001-12-11 2003-06-27 Ngk Spark Plug Co Ltd 樹脂製配線基板
DE10223035A1 (de) 2002-05-22 2003-12-04 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraumgehäuse, insbesondere Hochfrequenz-Leistungsmodul
DE102010038246A1 (de) 2009-10-16 2011-08-25 Infineon Technologies AG, 85579 Oberflächenmontierbares drahtloses Package mit offenem Hohlraum für Hochleistungs-HF-Anwendungen
EP2575167A2 (de) 2011-09-30 2013-04-03 Fujitsu Limited Elektronische Vorrichtung

Also Published As

Publication number Publication date
DE102013103119A1 (de) 2013-10-10
US8907467B2 (en) 2014-12-09
US20130256858A1 (en) 2013-10-03
CN103367268A (zh) 2013-10-23
US9293407B2 (en) 2016-03-22
US20150048492A1 (en) 2015-02-19
CN103367268B (zh) 2016-04-13

Similar Documents

Publication Publication Date Title
DE102013103119B4 (de) PCB-BASIERTER FENSTERRAHMEN FÜR HF-LEISTUNGSPACKAGE, Halbleiterpackage und Verfahren zum Herstellen eines Halbleiterpackage
DE102012200329B4 (de) Halbleiteranordnung mit einem Heatspreader und Verfahren zur Herstellung einer Halbleiteranordnung
DE102013208818B4 (de) Leistungshalbleitermodul und Verfahren zur Fertigung eines Leistungshalbleitermoduls
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE69935628T2 (de) Hybridmodul
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
AT504250A2 (de) Halbleiterchip-packung und verfahren zur herstellung derselben
DE102012219791A1 (de) Niederinduktives leistungsmodul
DE102006034679A1 (de) Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
DE112007000994T5 (de) Halbleiterplättchengehäuse einschließlich mehrerer Plättchen und einer gemeinsamen Verbindungsstruktur
DE102015115805B4 (de) Elektronisches bauelement und verfahren zum herstellen eines elektronischen bauelements
DE102015122259B4 (de) Halbleitervorrichtungen mit einer porösen Isolationsschicht
DE102016105742A1 (de) Multi-Hohlraum-Package mit einem einzigen Metallflansch
DE102014102364A1 (de) Mehrchipbaugruppe mit getrennten zwischenverbindungen zwischen chips
DE102015116942A1 (de) Halbleiterpackungen und -module mit integriertem Ferritmaterial
DE102007032775B4 (de) Leistungsverstärker
DE112014000862T5 (de) Halbleitervorrichtung
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE112020003763T5 (de) Halbleiterbauteil
DE102015104996A1 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102021100717A1 (de) Package mit eingekapselter elektronischer Komponente zwischen einem Laminat und einem thermisch leitfähigen Träger
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102016214607B4 (de) Elektronisches Modul und Verfahren zu seiner Herstellung
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: CREE, INC., DURHAM, US

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

R020 Patent grant now final