DE102015116942A1 - Halbleiterpackungen und -module mit integriertem Ferritmaterial - Google Patents

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Chin Wern Daryl Quake
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Infineon Technologies AG
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Abstract

Eine Halbleiterpackung schließt einen Leadframe mit einer Chipgrundplatte und einer Mehrzahl von Anschlüssen ein, die einen von der Chipgrundplatte beabstandeten Gate-Anschluss einschließen. Die Halbleiterpackung schließt ferner einen Halbleiterchip, der an der Chipgrundplatte befestigt ist und eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen, eine Mehrzahl elektrischer Leiter, welche die Kontaktfelder mit den Anschlüssen verbinden, ein Kapselungsmittel, das den Halbleiterchip und einen Abschnitt der Anschlüsse so kapselt, dass ein Teil der Anschlüsse nicht durch das Kapselungsmittel bedeckt ist, und ein Ferritmaterial ein, das im Kapselungsmittel eingebettet ist und einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet. Ein Verfahren zum Herstellen der Halbleiterpackung und ein Halbleitermodul mit integriertem Ferritmaterial werden ebenfalls bereitgestellt.

Description

  • Technisches Gebiet
  • Die vorliegende Anmeldung betrifft Halbleiterpackungen und -module, insbesondere Halbleiterpackungen und -module mit hoher Schaltfrequenz.
  • Allgemeiner Stand der Technik
  • Leistungsvorrichtungen wie Leistungs-MOSFETS (metal oxide semiconductor field effect transistors – Metalloxidhalbleiter-Feldeffekttransistoren) und IGBTs (insulated gate bipolar transistors – Bipolartransistoren mit isolierter Gate-Elektrode), die bei hohen Schaltfrequenzen z.B. im Bereich von 50 MHz bis 1 GHz oder sogar höher und bei niedrigen Gate-Widerständen z.B. im Bereich von Milliohm bis Ohm arbeiten, erfahren starke Oszillationen des Ausgangsstroms der Vorrichtung, z.B. dem Drain-Strom eines Leistungs-MOSFET oder dem Kollektorstrom eines IGBT. Solche starken Oszillationen des Ausgangsstroms führen zu hohen Schaltverlusten und einer Zerstörung der Vorrichtung und der entsprechenden Freilaufdiode, falls sie unvermindert bleiben.
  • Zusammenfassung
  • Gemäß einer Ausführungsform einer Halbleiterpackung umfasst die Halbleiterpackung einen Leadframe (Leiterrahmen), der eine Chipgrundplatte (chip paddle) und eine Mehrzahl von Anschlüssen bzw. Leitungen (leads) umfasst, die einen von der Chipgrundplatte beabstandeten Gate-Anschluss einschließen. Die Halbleiterpackung umfasst ferner einen Halbleiterchip, der an der Chipgrundplatte befestigt ist und eine Mehrzahl von Kontaktfeldern (pads), die ein Gate-Kontaktfeld einschließen, eine Mehrzahl elektrischer Leiter, welche die Kontaktfelder mit den Anschlüssen verbinden, ein Kapselungsmittel, das den Halbleiter und einen Abschnitt der Anschlüsse so kapselt, dass ein Teil der Anschlüsse nicht durch das Kapselungsmittel bedeckt ist, und ein Ferritmaterial umfasst, das in das Kapselungsmittel eingebettet ist und einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleiterpackung umfasst das Verfahren: Bereitstellen eines Leadframe, der eine Chipgrundplatte und eine Mehrzahl von Anschlüssen umfasst, die einen von der Chipgrundplatte beabstandeten Gate-Anschluss einschließen; Befestigen eines Halbleiterchips an der Chipgrundplatte, wobei der Halbleiterchip eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen; Verbinden der Kontaktfelder mit den Anschlüssen über eine Mehrzahl elektrischer Leiter; Kapseln des Halbleiterchips und eines Abschnitts der Anschlüsse in einem Kapselungsmittel derart, dass ein Teil der Anschlüsse nicht durch das Kapselungsmittel bedeckt ist; und Einbetten eines Ferritmaterials in das Kapselungsmittel derart, dass das Ferritmaterial einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet.
  • Gemäß einer Ausführungsform eines Halbleitermoduls umfasst das Halbleitermodul einen Leistungshalbleiterchip, der an einem Substrat befestigt ist und eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen, und einen Logikhalbleiterchip, der am selben oder einem anderen Substrat als der Leistungshalbeiterchip befestigt ist und in der Lage ist, den Gate-Anschluss des Leistungshalbleiterchips zu betreiben. Das Halbleitermodul umfasst ferner einen elektrischen Leiter, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet, ein Gehäuse, das die Halbleiterchips und den elektrischen Leiter beinhaltet, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet, und ein Ferritmaterial, das im Gehäuse beinhaltet ist und einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld des Leitungshalbleiterchips mit dem Logikhalbleiterchip verbindet.
  • Der Fachmann wird beim Lesen der folgenden detaillierten Beschreibung und der Betrachtung der begleitenden Zeichnungen zusätzliche Merkmale und Vorteile erkennen.
  • Kurze Beschreibung der Zeichnungen
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugsziffern bezeichnen entsprechende gleiche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung detailliert erläutert.
  • 1, welche die 1A bis 1E einschließt, veranschaulicht eine Ausführungsform eines Verfahrens zum Herstellen einer geformten Halbleiterpackung mit integriertem Ferritmaterial.
  • 2 veranschaulicht eine Draufsicht von unten einer Ausführungsform einer geformten Halbleiterpackung mit integriertem Ferritmaterial vor der Kapselung.
  • 3 veranschaulicht eine Draufsicht von unten einer Ausführungsform einer geformten Halbleiterpackung mit integriertem Ferritmaterial vor der Kapselung.
  • 4 veranschaulicht eine Draufsicht von unten einer Ausführungsform einer geformten Halbleiterpackung mit integriertem Ferritmaterial vor der Kapselung.
  • 5, welche die 5A bis 5C einschließt, veranschaulicht eine Ausführungsform eines ferritbasierten elektrischen Gate-Leiters zur Integration in eine Halbleiterpackung oder ein Halbleitermodul.
  • 6, welche die 6A bis 6E einschließt, veranschaulicht eine Ausführungsform eines Verfahrens zum Herstellen einer geformten Halbleiterpackung mit integriertem Ferritmaterial.
  • 7, welche die 7A bis 7E einschließt, veranschaulicht eine Ausführungsform eines Verfahrens zum Herstellen einer geformten Halbleiterpackung mit integriertem Ferritmaterial.
  • 8 veranschaulicht eine Draufsicht von unten einer Ausführungsform einer geformten Halbleiterpackung mit integriertem Ferritmaterial vor der Kapselung.
  • 9 veranschaulicht eine perspektivische Ansicht einer Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial.
  • 10 veranschaulicht eine Draufsicht von unten einer Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial, bevor das Gehäuse bereitgestellt wird.
  • 11 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial.
  • 12 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial.
  • 13 veranschaulicht die Impedanzantwort von Ferritmaterial über der Frequenz.
  • 14 veranschaulicht die äquivalente Schaltung des Ferritmaterials mit der in 13 gezeigten Impedanzantwort.
  • Detaillierte Beschreibung
  • Hierin beschriebene Ausführungsformen integrieren Ferritmaterial in Halbleiterpackungen und -module, die bei hohen Schaltfrequenzen z.B. im Bereich von 50 Mhz bis 1 Ghz oder sogar höher und niedrigen Gate-Widerständen z.B. im Bereich von Milliohm bis Ohm arbeiten. Im Falle geformter Halbleiterpackungen ist das Ferritmaterial im Kapselungsmittel eingebettet, das die Komponenten der Packung kapselt. Der Begriff „kapseln“, wie er hierin verwendet wird, bedeutet bedecken oder einschließen in oder wie in einem Gehäuse. Im Falle von Halbleitermodulen ist das Ferritmaterial im Gehäuse beinhaltet, das die Komponenten des Moduls einschließt. Der Begriff „Gehäuse“, wie er hierein verwendet wird, bezieht sich auf etwas, das bedeckt oder schützt, wie z.B. ein Kasten oder eine Umhüllung oder ein Kapselungsmittel, wie eine Formmasse. In jedem Fall umgibt das Ferritmaterial mindestens einen Abschnitt des elektrischen Leiters, der mit dem Gate-Kontaktfeld jedes in der Packung oder dem Modul eingeschlossenen Leistungshalbleiterchips verbunden ist. Indem zumindest ein Abschnitt des Gate-Leiters durch Ferritmaterial umgeben ist, werden Oszillationen im Ausgangsstrom jeder Leistungsvorrichtung unterdrückt, und Schaltverluste verringert.
  • 1, welche die 1A bis 1E einschließt, veranschaulicht einen Halbleiterchip 100 während Stadien des Packens des Chips. Der Halbleiterchip 100 schließt einen Leistungshalbleitertransistor, wie einen Leistungs-MOSFET oder einen IGBT, ein.
  • In 1A ist die Unterseite des Chips 100 z.B. über Lot oder ein anderes Chipbefestigungsmaterial an einer Chipgrundplatte 102 eines Leadframe befestigt. Ein Leadframe ist ein gestanzter, geätzter oder anderweitig strukturierter Metallrahmen, der üblicherweise durch Drahtbonden mit Bondingkontaktfeldern eines Chips verbunden ist und externe elektrische Anschlüsse für eine gepackte elektrische Vorrichtung bereitstellt. Die Chipgrundplatte 102 stellt denjenigen Teil des Leadframe dar, an dem der Halbleiterchip 100 befestigt ist. Abhängig vom Typ des Halbleiterchips 100 kann der Chip 100 an die Leadframe-Chipgrundplatte 102 geklebt oder gelötet sein. Zum Beispiel kann im Falle eines vertikalen Transistors die Unterseite des Chips 100 ein an die Chipgrundplatte 102 gelötetes Ausgangskontaktfeld einschließen. Das Ausgangskontaktfeld stellt einen externen Punkt eines elektrischen Kontakts für den Ausgangsanschluss des im Chip 100 eingeschlossenen Transistors bereit, z.B. mit dem Drain-Anschluss eines Leistungs-MOSFET oder dem Kollektoranschluss eines IGBT. Wenn keine elektrische Verbindung an der Chiprückseite benötigt wird, kann der Chip 100 an die Chipgrundplatte 102 geklebt sein, um eine thermische Verbindung mit der Rückseite des Chips 100 bereitzustellen.
  • Die Oberseite des Chips 100 schließt ein Gate-Kontaktfeld 104 und ein Referenzkontaktfeld 106 für den Chip 100 ein. Das Gate-Kontaktfeld 104 stellt einen externen Punkt eines elektrischen Kontakts für den Gate-Anschluss des im Chip 100 eingeschlossenen Transistors bereit, und das Referenzkontaktfeld 106 stellt einen externen Punkt eines elektrischen Kontakts für den Referenzanschluss des Transistors, z.B. den Source-Anschluss eines Leistungs-MOSFET oder den Emitteranschluss eines IGBT, bereit. Alternativ dazu kann das Referenzkontaktfeld 106 und/oder das Gate-Kontaktfeld 104 auf der Unterseite des Chips 100 angeordnet sein, und das Ausgangskontaktfeld (in 1 außer Sicht) kann auf der Oberseite des Chips 100 angeordnet sein. In noch weiteren Ausführungsformen können alle Kontaktfelder auf der Oberseite des Chips 100 angeordnet sein, z.B. im Falle eines seitlichen Transistorchips.
  • In 1B ist ein Ferritmaterial 108 in der Form eines Rings auf dem Gate-Kontaktfeld 104 des Halbleiterchips 100 angeordnet. In einer Ausführungsform handelt es sich bei dem Ferritmaterial 108 um einen Ferritkern mit einer hohlen (offenen) Mitte. Bei Ferritkernen handelt es sich um dichte homogene Keramikstrukturen, die durch Mischen von z.B. Eisenoxid (Fe2O3) mit Oxiden oder Karbonaten eines oder mehrerer Metalle wie Mangan, Zink, Nickel und/oder Magnesium hergestellt werden. Ferritkerne werden ausgebildet, indem das Ferrit gepresst und in einem Ofen z.B. auf 1300°C erhitzt wird, gefolgt von einer optionalen Bearbeitung. Ferrite besitzen im Vergleich mit anderen Typen magnetischer Materialien einen hohen spezifischen elektrischen Widerstand und geringe Wirbelstromverluste über einen breiten Frequenzbereich. Durch diese Charakteristika zusammen mit einer hohen Permeabilität sind Ferritmaterialien gut für die Verwendung in Anwendungen wie Hochfrequenztransformatoren, Breitbandtransformatoren, einstellbare Spulen und anderer Hochfrequenzschaltlogik im Bereich von 10 kHz bis 50 MHz oder höher geeignet. Die Stärke und andere Abmessungen des Ferritmaterials 108 hängen vom Umfang von Rauschen/Oszillationen/EMI (elektromagnetische Interferenz) ab, die zu dämpfen sind. Insofern hängen die optimale Stärke und anderen Abmessungen des Ferritmaterials 108 vom bestimmten Anwendungstyp ab, für den die Packung konzipiert ist. Der Umfang des durch das Ferritmaterial 108 bereitgestellten Dämpfens von Rauschen/Oszillationen/EMI hängt zudem von der Zusammensetzung des Ferritmaterials ab. Zum Beispiel besitzen MnZn-Ferritmaterialien eine hohe Permeabilität, und NiZn-Ferrite besitzen eine niedrige Permeabilität. Mangan-Zink-Ferrite werden typischerweise in Anwendungen verwendet, in denen die Betriebsfrequenz weniger als 5 MHz beträgt. Nickel-Zink-Ferrite besitzen einen höheren spezifischen Widerstand und werden typischerweise bei Frequenzen von 2 MHz bis hin zu mehreren hundert MHz verwendet. Für Gleichtaktspulen ist gemäß der Impedanz MnZn die bessere Wahl bis 70 MHz und NiZn die bessere Wahl von 70 MHz bis hin zu mehreren hundert Ghz.
  • Das Ferritmaterial 108 kann im Falle eines Ferritkerns z.B. über Epoxidharz an das Gate-Kontaktfeld 104 geklebt werden. Alternativ dazu kann das Ferritmaterial auf das Gate-Kontaktfeld 104 gesputtert oder galvanisiert werden.
  • In 1C sind elektrische Leiter 110, 112 an den Kontaktfeldern 104, 106 des Chips 100 befestigt, die auf der von der Leadframe-Chipgrundplatte 102 abgewandten Seite des Chips 100 angeordnet sind. Die elektrischen Leiter 110, 112 verbinden die Chipkontaktfelder 104, 106 mit Anschlüssen 114 des Leadframe.
  • Die Anschlüsse sind in 1C außer Sicht, sind jedoch in der Draufsicht von unten von 1D gezeigt. Bei den elektrischen Leiter 110, 112, welche die Kontaktfelder 104, 106 mit den Anschlüssen 114, 116 verbinden, kann es sich um Drahtbonds, Drahtbänder, Metallklammern usw. handeln. In jedem Fall ist der elektrische Leiter 110, der das Gate-Kontaktfeld 104 mit dem Gate-Anschluss 114 des Leadframe verbindet, an einem Teil des Gate-Kontaktfeldes 104 befestigt, der durch den Ring aus Ferritmaterial 108 umgeben ist, um Rauschen/Oszillationen/EMI zu dämpfen. Ein Anschluss 117 kann sich von der Chipgrundplatte 102 weg erstrecken. Bei diesem Anschluss 117 kann es sich um den Drain-Anschluss für einen MOSFET oder den Kollektoranschluss für einen IGBT handeln. Der Drain/Kollektoranschluss 117 kann auf dieselbe Länge zugeschnitten sein, wie die Gate- und Source/Emitter-Anschlüsse 114, 116, z.B. für TO(transistor outline)-Packungen. In manchen kleinen Packungen kann der Drain/Kollektor-Anschluss 117 kürzer zugeschnitten sein, wenn die Rückseitenoberfläche der Packung als der Drain/Kollektor-Anschluss verwendet wird. Die Chipgrundplatte 102 und der Drain/Kollektor-Anschluss 117 besitzen dasselbe elektrische Potenzial.
  • In 1E sind der Halbleiterchip 100, das Ferritmaterial 108 und ein Abschnitt der Anschlüsse 114, 116, 117 in einem Kapselungsmittel 118, wie beispielsweise einer Formmasse, so gekapselt, dass ein Teil der Anschlüsse 114, 116, 117 nicht durch das Kapselungsmittel 118 bedeckt ist. Zum Beispiel kann es sich bei der sich ergebenden Packung um eine Packung mit Anschlüssen (wie in 1E gezeigt) oder eine Packung ohne Anschlüsse handeln. In jedem Fall ist das Ferritmaterial 108 im Kapselungsmittel 118 eingebettet und umgibt einen Abschnitt des elektrischen Leiters 110, der das Gate-Kontaktfeld 104 mit dem Gate-Anschluss 114 verbindet. Das Ferritmaterial 108 kann zu jeder Zeit bis hin zu kurz vor dem Kapselungsprozess bereitgestellt werden, sodass das Ferritmaterial 108 innerhalb der sich ergebenden Packung integriert wird.
  • 2 zeigt eine Draufsicht von unten einer Packungsgestaltung ähnlich zu der in 1D gezeigten Gestaltung vor der Kapselung, allerdings enthält der Halbleiterchip 100 in 2 einen größeren Transistor, und daher werden mehr als ein elektrischer Leiter 112 für das Verbinden des Referenzkontaktfelds 106 des Chips 104 mit dem entsprechenden Anschluss 116 des Leadframe bereitgestellt. In beiden 1D und 2 kann das Ferritmaterial 108 mit dem Referenzkontaktfeld 106 des Halbleiterchips 100 in Kontakt stehen oder stattdessen vom Referenzkontaktfeld 106 beabstandet sein.
  • 3 zeigt eine Draufsicht von unten einer Packungsgestaltung ähnlich der in 1D gezeigten Gestaltung vor der Kapselung. Im Unterschied zur in 1D gezeigten Ausführungsform ist das Ferritmaterial 108 auf einem Bondingbereich 120 des Gate-Anschlusses 114 des Leadframe anstatt auf dem Gate-Kontaktfeld 104 des Halbleiterchips 100 angeordnet. Gemäß dieser Ausführungsform umgibt der Ring aus Ferritmaterial 108 den elektrischen Leiter 110, der das Gate-Kontaktfeld 104 mit dem Gate-Anschluss 114 verbindet, zumindest dort, wo der elektrische Leiter 110 am Bondingbereich 120 des Gate-Anschlusses 114 befestigt ist.
  • 4 zeigt eine Draufsicht von unten einer Packungsgestaltung ähnlich der in 3 gezeigten Gestaltung vor der Kapselung. Der Ring aus Ferritmaterial 108 ist in 4 im Vergleich zu 3 breiter, was weniger Fläche zum Befestigen des elektrischen (Gate-)Leiters 110 am Bondingbereich 120 des Leadframe-Gate-Anschlusses 114 lässt. Im Allgemeinen kann der Ring aus Ferritmaterial 108 so breit wie gewünscht sein, solange für den Bondingbereich 120 des Gate-Anschlusses 114 genügend Fläche bleibt, um den elektrischen (Gate-)Leiter 110 zu befestigen.
  • 5, welche die 5A bis 5C einschließt, zeigt eine Ausführungsform des Ferritmaterials 108 vor der Kapselung. Gemäß dieser Ausführungsform kapselt das Ferritmaterial 108 den elektrischen Leiter 110, der das Gate-Kontaktfeld 104 des Halbleiterchips 100 mit dem Gate-Anschluss 114 des Leadframe verbindet.
  • In 5B ist der elektrische Leiter 110, der das Gate-Kontaktfeld 104 mit dem Gate-Anschluss 114 verbindet, ein Teil einer Ferritperle 130 (bzw. eines Ferritbeads), die auch das Ferritmaterial 108 einschließt, das den elektrischen (Gate-)Leiter 110 kapselt. Die Ferritperle 130 kann mehrere Schichten von Metallleitern einschließen, die in Ferritplatten eingebettet sind und durch leitfähige Durchkontaktierungen oder Durchgangslöcher vertikal verbunden sind. Das Ferritmaterial 108 umgibt die Metallschichten und Durchkontaktierungen/Durchgangslöcher. Die Ferritperle 130 schließt ferner einen ersten Anschluss 132, der ein erstes Ende des elektrischen Leiters 110 mit dem Gate-Kontaktfeld 104 des Halbleiterchips 100 verbindet, und einen zweiten Anschluss 134 ein, der ein zweites Ende des elektrischen Leiters 110 mit dem Gate-Anschluss 114 des Leadframe verbindet. Jede standardisierte oder angepasst gestaltete Ferritperle kann verwendet werden.
  • In 5C handelt es sich bei dem elektrischen Leiter 110, der das Gate-Kontaktfeld 104 mit dem Gate-Anschluss 114 verbindet, um einen einzelnen Leiter, wie beispielsweise einen durch das Ferritmaterial 108 gekapselten Draht. Der einzelne Leiter 110 ist an einem ersten Ende 136 mit dem Gate-Kontaktfeld 104 des Halbleiterchips 100 verbunden und am gegenüberliegenden zweiten Ende 138 mit dem Gate-Anschluss 114 des Leadframe verbunden. Der einzelne Leiter 110 ist durch das Ferritmaterial 108 zwischen dem ersten und dem zweiten Ende 136, 138 des einzelnen Leiters 110 gekapselt.
  • 6, welche die 6A bis 6E einschließt, veranschaulicht gemäß noch einer weiteren Ausführungsform einen Halbleiterchip 200 während Stadien des Packens des Chips 200. Der Halbleiterchip 200 schließt einen Leistungshalbleitertransistor, wie einen Leistungs-MOSFET oder einen IGBT, ein.
  • In 6A wird die Unterseite des Chips 200 z.B. über Lot oder ein anderes Chipbefestigungsmaterial an einer Chipgrundplatte 202 eines Leadframe befestigt. Die Seite des Chips 200, die von der Chipgrundplatte 202 weg weist, schließt mindestens das Gate-Kontaktfeld 204 für den Chip 200 ein.
  • In 6B wird ein elektrischer Leiter 206 zwischen dem Gate-Kontaktfeld 204 des Chips 200 und dem entsprechenden Gate-Anschluss 208 des Leadframe verbunden. Bei dem elektrischen Leiter 110 kann es sich um einen oder mehrere Drahtbonds, ein oder mehrere Drahtbänder, eine Metallklammer usw. handeln.
  • In 6C wird ein unterer Teil 210 eines ringförmigen Ferritmaterials an der Unterseite des Gate-Anschlusses 208 z.B. durch ein Epoxidharz befestigt. Eine vergrößerte Querschnittsansicht des unteren Teils 210 des ringförmigen Ferritmaterials ist im unteren Teil von 6C gezeigt.
  • In 6D wird ein oberer Teil 212 des ringförmigen Ferritmaterials an der Oberseite des Gate-Anschlusses 208 z.B. durch ein Epoxidharz befestigt. Eine vergrößerte Querschnittsansicht des oberen Teils 212 des ringförmigen Ferritmaterials ist im oberen Teil von 6D gezeigt. Dementsprechend ist der elektrische Leiter 206, der das Gate-Kontaktfeld 204 des Halbleiterchips 200 mit dem Gate-Anschluss 208 des Leadframe verbindet, an einem Teil des Gate-Anschlusses 208 befestigt, der durch einen Ring aus Ferritmaterial 210, 212 umgeben ist, um Rauschen/Oszillationen/EMI zu dämpfen.
  • In 6E werden der Halbleiterchip 200, der Ring aus Ferritmaterial 210, 212 und ein Abschnitt der Anschlüsse 208 in einem Kapselungsmittel 214, wie beispielsweise einer Formmasse, so gekapselt, dass ein Teil der Anschlüsse 208 nicht durch das Kapselungsmittel 214 bedeckt ist. Das Ferritmaterial 210, 212 wird im Kapselungsmittel 214 eingebettet und umgibt einen Abschnitt des elektrischen Leiters 206, der das Gate-Kontaktfeld 204 mit dem Gate-Anschluss 208 verbindet.
  • 7, welche die 7A bis 7E einschließt, veranschaulicht gemäß noch einer weiteren Ausführungsform einen Halbleiterchip 300 während Stadien des Packens des Chips 300. Der Halbleiterchip 300 schließt einen Leistungshalbleitertransistor, wie einen Leistungs-MOSFET oder einen IGBT, ein.
  • In 7A wird die Unterseite des Chips 300 z.B. über Lot oder ein anderes Chipbefestigungsmaterial an einer Chipgrundplatte 302 eines Leadframe befestigt. Die Seite des Chips 300, die von der Chipgrundplatte 302 weg weist, schließt mindestens das Gate-Kontaktfeld 304 für den Chip 300 ein. Ebenfalls an derselben Seite der Chipgrundplatte 302 wie der Halbleiterchip 300 ist ein elektrisch isolierendes Substrat 306 befestigt, das Metallstreifen 308, 310 einschließt, die aus Metallplatten strukturiert sind, die an das Substrat 306 gebondet oder hartgelötet sind, wie z.B. bei einem direkt kupfergebondeten (direct copper bonded (DCB)) Substrat, einem direkt aluminiumgebondeten (direct aluminum bonded (DAB)) Substrat, einem aktiv metallhartgelöteten (active metal brazed (AMB)) Substrat usw.
  • In 7B wird eine Ferritperle 312 an dem elektrisch isolierenden Substrat 306 befestigt, das auf der Chipgrundplatte 302 angeordnet ist. Die Ferritperle 312 schließt Ferritmaterial ein, das einen elektrischen Leiter kapselt. Die Ferritperle 312 kann mehrere Schichten von Metallleitern einschließen, die vertikal durch leitfähige Durchkontaktierungen oder Durchgangslöcher, wie z.B. in 5B gezeigt, oder einen einzelnen elektrischen Leiter, der durch ein Ferritmaterial umgeben ist, wie z.B. in 5C gezeigt, verbunden sind. In jedem Fall besitzt die Ferritperle 312 einen ersten Anschluss, der mit einem der Metallstreifen 308 auf dem isolierenden Substrat 306 verbunden ist, und einen zweiten Anschluss, der mit dem anderen Metallstreifen 310 auf dem isolierenden Substrat 306 verbunden ist. Auf diese Weise ist die elektrische Brückenverbindung, die zwischen den zwei Metallstreifen 308, 310 des isolierenden Substrats 306 bereitgestellt wird, in einem Ferritmaterial gekapselt.
  • In 7C wird ein erster elektrischer Gate-Leiter (Zweig) 314 zwischen dem Gate-Kontaktfeld 304 des Halbleiterchips 300 und dem ersten Metallstreifen 308 auf dem isolierenden Substrat 306 verbunden. Bei dem elektrischen Gate-Leiter 314 kann es sich um einen oder mehrere Drahtbonds, ein oder mehrere Drahtbänder, eine Metallklammer usw. handeln.
  • In 7D wird ein zweiter elektrischer Gate-Leiter (Zweig) 316 zwischen dem zweiten Metallstreifen 310 auf dem isolierenden Substrat 306 und dem entsprechenden Gate-Anschluss 318 des Leadframe verbunden. Bei dem zweiten elektrischen Leiter 316 kann es sich um einen oder mehrere Drahtbonds, ein oder mehrere Drahtbänder, eine Metallklammer usw. handeln. Der elektrische Pfad zum Gate-Anschluss des im Halbleiterchip 300 eingeschlossenen Transistors wird durch den Gate-Anschluss 318 des Leadframe, den zweiten elektrischen Gate-Leiter (Zweig) 316, den zweiten Metallstreifen 310 auf dem isolierenden Substrat 306, den in der Ferritperle 312 eingeschlossenen leitfähigen Zweig, den ersten Metallstreifen 308 auf dem isolierenden Substrat 306, den ersten elektrischen Gate-Leiter (Zweig) 314, das Chip-Gate-Kontaktfeld 304 und die interne Verdrahtung innerhalb des Chips 300 ausgebildet, die das Gate-Kontaktfeld 304 mit dem Gate-Anschluss des Transistors verbindet.
  • In 7E werden der Halbleiterchip 300, die Ferritperle 312, die elektrischen Gate-Leiter 314, 316, das isolierende Substrat 306 und ein Abschnitt der Anschlüsse 318 in einem Kapselungsmittel 320, wie beispielsweise einer Formmasse, so gekapselt, dass ein Teil der Anschlüsse 318 nicht durch das Kapselungsmittel 320 bedeckt ist. Die Ferritperle 312 ist im Kapselungsmittel 320 eingebettet und umgibt einen Abschnitt des elektrischen Pfads zwischen dem Chip-Gate-Kontaktfeld 304 und dem Leadframe-Gate-Anschluss 318, um Rauschen/Oszillationen/EMI zu dämpfen.
  • 8 veranschaulicht eine Draufsicht von unten einer weiteren Ausführungsform einer Halbleiterpackung mit integriertem Ferritmaterial vor der Kapselung. Die in 8 gezeigte Ausführungsform ähnelt der in 7 gezeigten Ausführungsform. Unterschiedlich ist jedoch, dass anstelle einer auf einem isolierenden Substrat mit Metallstreifen angeordneten Ferritperle ein Ring aus Ferritmaterial 400 auf einem Bondingbereich 502 der Chipgrundplatte 302 angeordnet ist. Gemäß dieser Ausführungsform umfasst der elektrische Leiter, der das Gate-Kontaktfeld 304 des Halbleiterchips 300 mit dem Gate-Anschluss 318 des Leadframe verbindet, einen ersten elektrisch leitfähigen Zweig 504, der das Gate-Kontaktfeld 403 mit dem Bondingbereich 502 der Chipgrundplatte 302 mit dem Gate-Anschluss 318 verbindet. Der Ring aus Ferritmaterial 500 umgibt den ersten und den zweiten elektrisch leitfähigen Zweig 504, 506 zumindest dort, wo die Zweige 504, 506 am Bondingbereich 502 der Chipgrundplatte 302 befestigt sind.
  • 9 zeigt eine perspektivische Ansicht von zwei unterschiedlichen Halbleitermodulen (Ansichten a und b in 9), jeweils mit einem integrierten Ferritmaterial 600. In jedem Fall schließt das Modul eine Mehrzahl von Leistungshalbleiterchips 602 ein, die an einem Leadframe 604 befestigt sind, der als ein Substrat fungiert. Jeder der Leistungshalbleiterchips 602 besitzt eine Mehrzahl von Kontaktfeldern, die ein Gate-Kontaktfeld einschließen. Ein oder mehr Logikhalbleiterchips 606 sind an demselben oder einem anderen Substrat als die Leistungshalbleiterchips 602 befestigt und in der Lage, die Gate-Kontaktfelder des jeweiligen Leistungshalbleiterchips 602 zu betreiben. Zum Beispiel kann jedes Modul eine Halbbraut- oder Vollbrückenschaltung einschließen, und die Logikhalbleiterchips 604 steuern das Schalten der Leistungshalbleiterchips 602, welche die Schaltung ausbilden. Elektrische Leiter 608 verbinden die Chipkontaktfelder mit dem Leadframe 604 und/oder dem entsprechenden Logikhalbleiterchip 606. Bei den elektrischen Leitern kann es sich um Drahtbonds, Drahtbänder, Metallklammern usw. handeln.
  • Jedes Modul schließt zudem ein Gehäuse 610 zum Beinhalten der Halbleiterchips 602, 606 und der elektrischen Leiter 608 ein. Gemäß den in 9 gezeigten Ausführungsformen, handelt es sich bei dem Gehäuse 610 um ein Kapselungsmittel, wie eine Formmasse, welche die Halbleiterchips 602, 606 und die elektrischen Leiter 608 kapselt.
  • Ein im Gehäuse 610 enthaltenes Ferritmaterial 600 umgibt einen Abschnitt jedes elektrischen Leiters 608, der das Gate-Kontaktfeld eines der Leistungshalbleiterchips 602 mit dem Leadframe 604 oder dem entsprechenden Logikhalbleiterchip 606 verbindet. Das Ferritmaterial 600 liegt in der Form eines Rings vor, der in 9 auf dem Gate-Kontaktfeld jedes Leistungshalbleiterchips 602 angeordnet ist. Gemäß dieser Ausführungsform ist jeder elektrische Leiter 608, der das Gate-Kontaktfeld eines der Leistungshalbleiterchips 602 mit dem Leadframe 604 oder einem entsprechenden Logikhalbleiterchip 606 verbindet, an einem Teil des Gate-Kontaktfeldes befestigt, den der Ring aus Ferritmaterial 600 umgibt.
  • 10 zeigt eine perspektivische Ansicht einer weiteren Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial 700, bevor das Gehäuse bereitgestellt wird. Im Unterschied zur Ausführungsform von 9 sind Leistungshalbleiterchips 702 an einem isolierenden Substrat 704 mit einer metallisierten Oberfläche 706 befestigt. Die metallisierte Oberfläche 706 des isolierenden Substrats 704 kann aus Metallplatten strukturiert werden, die an das Substrat 704 gebondet oder hartgelötet sind, wie z.B. bei einem direkt kupfergebondeten (DCB) Substrat, einem direkt aluminiumgebondeten (DAB) Substrat, einem aktiv metallhartgelöteten (AMB) Substrat usw. Die Unterseite jedes Leistungshalbleiterchips 702 ist z.B. über Lot oder ein anderes Chipbefestigungsmaterial an der metallisierten Oberfläche 706 des isolierenden Substrats 704 befestigt. Die Seite jedes Leistungshalbleiterchips 702, die vom Substrat 704 weg weist, schließt mindestens das Gate-Kontaktfeld für den Leistungs-Chip ein. Das Gate-Kontaktfeld ist über elektrische Leiter 708, wie beispielsweise Drahtbonds, Drahtbänder, Metallklammern usw., elektrisch mit der metallisierten Oberfläche 706 des isolierenden Substrats 704 verbunden. Im Falle von IGBT-Halbleiterchips 702 kann eine separate Freilaufdiode 710 durch elektrische Leiter 712 elektrisch mit dem Emitter des entsprechenden IGBT-Chips 702 verbunden sein. Haupt- und Hilfsleiter 714, 716 können zudem für die Emitterverbindung bereitgestellt werden.
  • Ein Ferritmaterial 700 ist in der Form eines Rings auf dem Gate-Kontaktfeld jedes Leistungshalbleiterchips 702 und/oder auf einem Teil der metallisierten Oberfläche 706 des isolierenden Substrats 704 angeordnet, an dem die elektrischen Gate-Leiter 708 befestigt sind. In einer Ausführungsform handelt es sich bei dem Ferritmaterial 700 um einen Ferritkern mit einer hohlen (offenen) Mitte, der z.B. über Epoxidharz an jedes Gate-Kontaktfeld und/oder an die metallisierte Oberfläche 706 des isolierenden Substrats 704 geklebt werden kann. Alternativ dazu kann das Ferritmaterial 700 auf jedes Gate-Kontaktfeld und/oder auf einen Teil der metallisierten Oberfläche 706 des isolierenden Substrats 704, an dem die elektrischen Gate-Leiter 708 befestigt sind, gesputtert oder galvanisiert werden.
  • 11 zeigt eine Querschnittsansicht einer Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial 800 und mit dem Gehäuseplatz. Gemäß dieser Ausführungsform sind Leistungshalbleiterchips 802 auf einem isolierenden Substrat 804 mit einer metallisierten oberen und unteren Oberfläche 806, 808 angeordnet, wie z.B. einem direkt kupfergebondeten (DCB) Substrat, einem direkt aluminiumgebondeten (DAB) Substrat, einem aktiv metallhartgelötetem (AMB) Substrat usw., wie z.B. in 10 gezeigt. Ferner schließt das Gehäuse gemäß dieser Ausführungsform einen Deckel 810 und einen Rahmen 812 zum Beinhalten der Halbleiterchips 802 und elektrischer Leiter 814 ein. Der Deckel 810 und der Rahmen 812 können aus Kunststoff oder irgendeinem anderen geeigneten Material für ein Gehäuse eines Leistungshalbleiterchips hergestellt werden. Das Gehäuse kann luftgefüllt oder zumindest teilweise mit einem Material 816, wie beispielsweise Silikongel, gefüllt sein. Eine Basisplatte 818 kann auf der unteren metallisierten Oberfläche 808 des isolierenden Substrats 804 befestigt sein.
  • 12 zeigt eine Querschnittsansicht einer weiteren Ausführungsform eines Halbleitermoduls mit integriertem Ferritmaterial 900 und mit dem Gehäuseplatz. Gemäß dieser Ausführungsform ist jeder Leistungshalbleiterchip 902 und jede entsprechende Diode 903 an einem DCB-Substrat 904 befestigt, und jeder Logikhalbleiterchip 906, der den Betrieb eines oder mehrerer der Leistungschips 902 steuert, ist an einer Leiterplatte (printed circuit board (PCB)) 908 befestigt, die wiederum mit einem Leadframe 910 verbunden ist. Jeder Logikchip 906 betreibt das Gate-Kontaktfeld eines entsprechenden Leistungshalbleiterchips 902. Bei dem Gehäuse, das die Halbleiterchips 902, 903, 906 und entsprechende elektrische Leiter 912 beinhaltet, handelt es sich gemäß dieser Ausführungsform um ein Kapselungsmittel 914. Das im Gehäuse 914 beinhaltete Ferritmaterial 900 umgibt einen Abschnitt des elektrischen Leiters 912, der das Gate-Kontaktfeld jedes Leistungshalbleiterchips 902 mit dem entsprechenden Logikhalbleiterchip 906 verbindet, um Rauschen/Oszillationen/ EMI zu dämpfen.
  • Das Ferritmaterial 900 kann auf dem Gate-Kontaktfeld jedes Leistungshalbleiterchips 902 angeordnet sein, wie zuvor hierin beschrieben. Alternativ oder zusätzlich dazu kann das Ferritmaterial 900 auf einem Kontaktfeld des entsprechenden Logikhalbleiterchips 906, wie z.B. in 9 gezeigt, oder an einem Bondingbereich des Substrats 904, an dem der Leistungshalbleiterchip 902 befestigt ist, wie zum Beispiel in den 10 und 11 gezeigt, oder an einen Bondingbereich des Substrats 908, an dem der entsprechende Logikchip 906 befestigt ist, wie z.B. in 12 gezeigt, angeordnet sein. In noch einer weiteren Ausführungsform kann jeder elektrische Leiter 912, der das Gate-Kontaktfeld eines der Leistungshalbleiterchips 902 mit dem entsprechenden Logikhalbleiterchip 906 verbindet, als eine Ferritperle ausgebildet sein, die Ferritmaterial einschließt, das den elektrischen Gate-Leiter, wie z.B. in 5B und 5C gezeigt, kapselt.
  • 13 veranschaulicht die Impedanzantwort eines beispielhaften Ferritmaterials über der Frequenz. Das Ferritmaterial besitzt einen Spulenbereich, einen Widerstandsbereich und einen Kondensatorbereich über einen weiten Frequenzbereich. In jeder hierin beschriebenen Ausführungsform kann das Ferritmaterial so ausgewählt werden, dass das Ferritmaterial eine Widerstandsantwort über dem Frequenzbetriebsbereich des Halbeiterchips besitzt, für den das Ferritmaterial bereitgestellt wird, um Rauschen/Oszillationen/EMI zu dämpfen. Die Wahl des Ferritmaterials hängt vom Typ der Anwendung und Einschränkungen der Packung/des Moduls ab.
  • 14 veranschaulicht die äquivalente Schaltung des Ferritmaterials mit der in 13 gezeigten Impedanzantwort. In 14 ist Rbead der Widerstand des Ferritmaterials, und Lbead ist die Induktivität des Ferritmaterials. Cpar und Rpar sind Kapazitäts- bzw. Widerstandskomponenten.
  • Ausdrücke mit räumlichem Bezug wie „unter“, „unterhalb“, „unterer“, „über“, „oberer“ und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung von einem Element relativ zu einem zweiten Element zu beschreiben. Diese Ausdrücke sollen zusätzlich zu verschiedenen Ausrichtungen, die in den Figuren dargestellt sind, verschiedene Ausrichtungen der Packung umfassen. Ferner werden Ausdrücke wie „erster“, „zweiter“ und dergleichen auch verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sind zudem nicht als einschränkend aufzufassen. In der gesamten Beschreibung beziehen sich gleiche Ausdrücke auf gleiche Elemente.
  • Die Ausdrücke „aufweisen“, besitzen“, „enthalten“, „beinhalten“, „einschließen“, „umfassen“ und dergleichen sind offene Begriffe, die das Vorhandensein der genannten Elemente oder Merkmale angeben, aber keine zusätzlichen Elemente oder Merkmale ausschließen. Die Artikel „ein“, „eine“ und „der“, „die“, „das“ sowie deren Deklinationen sollen sowohl den Plural als auch den Singular einschließen, sofern der Kontext nicht klar etwas anderes vorgibt.
  • Mit dem vorstehenden Bereich von Variationen und Anwendungen vor Augen, sollte es sich verstehen, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung, noch durch die begleitenden Zeichnungen beschränkt ist. Stattdessen ist die vorliegende Erfindung nur durch die folgenden Ansprüche und deren rechtliche Äquivalente beschränkt.

Claims (20)

  1. Halbleiterpackung, umfassend: einen Leadframe, der eine Chipgrundplatte und eine Mehrzahl von Anschlüssen umfasst, die einen von der Chipgrundplatte beabstandeten Gate-Anschluss einschließen; einen Halbleiterchip, der an der Chipgrundplatte befestigt ist und eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen; eine Mehrzahl elektrischer Leiter, welche die Kontaktfelder mit den Anschlüssen verbinden; ein Kapselungsmittel, das den Halbleiterchip und einen Abschnitt der Anschlüsse so kapselt, dass ein Teil der Anschlüsse nicht durch das Kapselungsmittel bedeckt ist; und ein Ferritmaterial, das im Kapselungsmittel eingebettet ist und einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet.
  2. Halbleiterpackung nach Anspruch 1, wobei das Ferritmaterial eine Widerstandsantwort über einem Frequenzbetriebsbereich des Halbleiterchips besitzt.
  3. Halbleiterpackung nach Anspruch 1 oder 2, wobei das Ferritmaterial in der Form eines Rings vorliegt, der auf dem Gate-Kontaktfeld angeordnet ist, und wobei der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Gate-Kontaktfeldes befestigt ist, der durch den Ring aus Ferritmaterial umgeben ist.
  4. Halbleiterpackung nach einem der Ansprüche 1 bis 3, wobei das Ferritmaterial in der Form eines Rings vorliegt, der auf einem Bondingbereich des Gate-Anschlusses angeordnet ist, der durch das Kapselungsmittel gekapselt wird, und wobei der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Bondingbereichs des Gate-Anschlusses befestigt ist, der durch den Ring aus Ferritmaterial umgeben ist.
  5. Halbleiterpackung nach einem der Ansprüche 1 bis 4, wobei das Ferritmaterial in der Form eines Rings vorliegt, der auf einem Bondingbereich der Chipgrundplatte angeordnet ist, wobei der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, einen ersten elektrisch leitfähigen Zweig, der das Gate-Kontaktfeld mit dem Bondingbereich der Chipgrundplatte verbindet, und einen zweiten elektrisch leitfähigen Zweig, der den Bondingbereich der Chipgrundplatte mit dem Gate-Anschluss verbindet, umfasst, und wobei der Ring aus Ferritmaterial den ersten und den zweiten elektrisch leitfähigen Zweig zumindest dort umgibt, wo der erste und der zweite elektrisch leitfähige Zweig an dem Bondingbereich der Chipgrundplatte befestigt sind.
  6. Halbleiterpackung nach einem der Ansprüche 1 bis 5, wobei der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, ein Teil einer Ferritperle ist, die zudem das Ferritmaterial einschließt, das den elektrischen Leiter kapselt, wobei die Ferritperle ferner einen ersten Anschluss, der ein erstes Ende des elektrischen Leiters mit dem Gate-Kontaktfeld verbindet, und einen zweiten Anschluss, der ein zweites Ende des elektrischen Leiters mit dem Gate-Anschluss verbindet, einschließt.
  7. Halbleiterpackung nach einem der Ansprüche 1 bis 6, ferner umfassend: ein elektrisch isolierendes Substrat, das an derselben Seite der Chipgrundplatte befestigt ist wie der Halbleiterchip, wobei der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, einen ersten elektrisch leitfähigen Zweig, der das Gate-Kontaktfeld mit einem ersten Metallstreifen auf dem elektrisch isolierenden Substrat verbindet, einen zweiten elektrisch leitfähigen Zweig, der den ersten Metallstreifen mit einem zweiten Metallstreifen auf den elektrisch isolierenden Substrat verbindet, und einen dritten elektrisch leitfähigen Zweig, der den zweiten Metallstreifen mit dem Gate-Anschluss verbindet, umfasst, wobei der zweite elektrisch leitfähige Zweig ein Teil einer Ferritperle ist, die zudem das Ferritmaterial einschließt, das den zweiten elektrisch leitfähigen Zweig kapselt, wobei jeder Zweig des elektrischen Leiters, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, im Kapselungsmittel eingebettet ist.
  8. Verfahren zum Herstellen einer Halbleiterpackung, wobei das Verfahren umfasst: Bereitstellen eines Leadframe, der eine Chipgrundplatte und eine Mehrzahl von Anschlüssen umfasst, die einen von der Chipgrundplatte beabstandeten Gate-Anschluss einschließen; Befestigen eines Halbleiterchips an der Chipgrundplatte, wobei der Halbleiterchip eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen; Verbinden der Kontaktfelder mit den Anschlüssen über eine Mehrzahl elektrischer Leiter; Kapseln des Halbleiterchips und eines Abschnitts der Anschlüsse in einem Kapselungsmittel derart, dass ein Teil der Anschlüsse nicht durch das Kapselungsmittel bedeckt ist; und Einbetten eines Ferritmaterials in das Kapselungsmittel derart, dass das Ferritmaterial einen Abschnitt des elektrischen Leiters umgibt, der das Gate- Kontaktfeld mit dem Gate-Anschluss verbindet.
  9. Verfahren nach Anspruch 8, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Kleben eines Ferritrings auf das Gate-Kontaktfeld derart, dass der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Gate-Kontaktfeldes befestigt ist, der durch den Ferritring umgeben ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Sputtern oder Galvanisieren des Ferritmaterials auf das Gate-Kontaktfeld in der Form eines Rings derart, dass der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Gate-Kontaktfeldes befestigt ist, der durch den Ring aus Ferritmaterial umgeben ist.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Kleben eines Ferritrings auf einen Bondingbereich des Gate-Anschlusses derart, dass der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Bondingbereichs des Gate-Anschlusses befestigt ist, der durch den Ferritring umgeben ist.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Sputtern oder Galvanisieren des Ferritmaterials auf einen Bondingbereich des Gate-Anschlusses derart, dass der elektrische Leiter, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, an einem Teil des Bondingbereichs des Gate-Anschlusses befestigt ist, der durch den Ring aus Ferritmaterial umgeben ist.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei das Verbinden des Gate-Kontaktfeldes mit dem Gate-Anschluss über einen elektrischen Leiter umfasst: Verbinden des Gate-Kontaktfeldes mit einem Bondingbereich der Chipgrundplatte über einen ersten elektrisch leitfähigen Zweig; und Verbinden des Bondingbereichs der Chipgrundplatte mit dem Gate-Anschluss über einen zweiten elektrisch leitfähigen Zweig, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Kleben eines Ferritrings auf den Bondingbereich der Chipgrundplatte derart, dass der Ferritring den ersten und den zweiten elektrisch leitfähigen Zweig zumindest dort umgibt, wo der erste und der zweite elektrisch leitfähige Zweig am Bondingbereich der Chipgrundplatte befestigt sind.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Verbinden des Gate-Kontaktfeldes mit dem Gate-Anschluss über einen elektrischen Leiter umfasst: Verbinden des Gate-Kontaktfeldes mit einem Bondingbereich der Chipgrundplatte über einen ersten elektrisch leitfähigen Zweig; und Verbinden des Bondingbereichs der Chipgrundplatte mit dem Gate-Anschluss über einen zweiten elektrisch leitfähigen Zweig, wobei das Einbetten eines Ferritmaterials im Kapselungsmittel umfasst: Sputtern oder Galvanisieren des Ferritmaterials auf den Bondingbereich der Chipgrundplatte in der Form eines Rings derart, dass der Ring aus Ferritmaterial den ersten und den zweiten elektrisch leitfähigen Zweig zumindest dort umgibt, wo der erste und der zweite elektrisch leitfähige Zweig am Bondingbereich der Chipgrundplatte befestigt sind.
  15. Verfahren nach einem der Ansprüche 8 bis 14, ferner umfassend: Befestigen eines elektrisch isolierenden Substrats an derselben Seite der Chipgrundplatte wie der Halbleiterchip, wobei das Verbinden des Gate-Kontaktfeldes mit dem Gate-Anschluss über einen elektrischen Leiter umfasst: Verbinden des Gate-Kontaktfeldes mit einem ersten Metallstreifen auf dem elektrisch isolierenden Substrat über einen ersten elektrisch leitfähigen Zweig; Verbinden des ersten Metallstreifens mit einem zweiten Metallstreifen auf dem elektrisch isolierenden Substrat über einen zweiten elektrisch leitfähigen Zweig; und Verbinden des zweiten Metallstreifens mit dem Gate-Anschluss über einen dritten elektrisch leitfähigen Zweig, wobei der zweite elektrisch leitfähige Zweig ein Teil einer Ferritperle ist, die zudem das Ferritmaterial einschließt, das den zweiten elektrisch leitfähigen Zweig kapselt, wobei jeder Zweig des elektrischen Leiters, der das Gate-Kontaktfeld mit dem Gate-Anschluss verbindet, im Kapselungsmittel eingebettet ist.
  16. Halbleitermodul, umfassend: einen Leistungshalbleiterchip, der an einem Substrat befestigt ist und eine Mehrzahl von Kontaktfeldern besitzt, die ein Gate-Kontaktfeld einschließen; einen Logikhalbleiterchip, der an demselben oder einem anderen Substrat als der Leistungshalbleiterchip befestigt und betreibbar ist, das Gate-Kontaktfeld des Leistungshalbleiterchips zu treiben; einen elektrischen Leiter, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet; ein Gehäuse, das die Halbleiterchips und den elektrischen Leiter beinhaltet, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet; und ein Ferritmaterial, das im Gehäuse beinhaltet ist und einen Abschnitt des elektrischen Leiters umgibt, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet.
  17. Halbleitermodul nach Anspruch 16, wobei das Ferritmaterial in der Form eines Rings vorliegt, der auf dem Gate-Kontaktfeld des Leistungshalbleiterchips angeordnet ist, und wobei der elektrische Leiter, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet, an einem Teil des Gate-Kontaktfeldes befestigt ist, der durch den Ring aus Ferritmaterial umgeben ist.
  18. Halbleitermodul nach Anspruch 16 oder 17, wobei das Ferritmaterial in der Form eines Rings vorliegt, der auf einem Bondingbereich des Substrats angeordnet ist, an dem der Leistungshalbleiterchip befestigt ist, wobei der elektrische Leiter, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet, einen ersten elektrisch leitfähigen Zweig, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Bondingbereich des Substrats verbindet, und einen zweiten elektrisch leitfähigen Zweig, der den Bondingbereich des Substrats mit dem Logikhalbleiterchip verbindet, umfasst, und wobei der Ring aus Ferritmaterial den ersten und den zweiten elektrisch leitfähigen Zweig zumindest dort umgibt, wo der erste und der zweite elektrisch leitfähige Zweig an dem Bondingbereich des Substrats befestigt sind.
  19. Halbleitermodul nach einem der Ansprüche 16 bis 18, wobei der elektrische Leiter, der das Gate-Kontaktfeld des Leistungshalbleiterchips mit dem Logikhalbleiterchip verbindet, ein Teil einer Ferritperle ist, die zudem das Ferritmaterial einschließt, das den elektrischen Leiter kapselt, wobei die Ferritperle ferner einen ersten Anschluss, der ein erstes Ende des elektrischen Leiters mit dem Gate-Kontaktfeld des Leistungshalbleiterchips verbindet, und einen zweiten Anschluss einschließt, der ein zweites Ende des elektrischen Leiters mit einem Kontaktfeld des Logikhalbleiterchips oder mit einem Bondingbereich des Substrats verbindet, an dem jeder der Halbleiterchips befestigt ist.
  20. Halbleitermodul nach einem der Ansprüche 16 bis 19, wobei es sich bei dem Substrat, an dem der Leistungshalbleiterchip befestigt ist, um eine Leiterplatte oder ein Direct Copper Bonded Substrat handelt.
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