JP4777295B2 - 半導体チップ実装基板 - Google Patents

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Description

本発明は、高周波信号を処理する半導体チップを実装するマルチポートの半導体チップ実装基板に関する。
絶縁体基板の上面に凹空間を形成し、そこに半導体チップを埋め込んだマルチポートの半導体チップ実装基板としては、例えば下記の特許文献１、２に記載されているものなどが公知である。凹空間に半導体チップを埋め込む理由は、例えばボンディングワイヤー長を短くしたり、実装基板の小形化を図ったりするためである。これらの半導体チップ実装基板では、一連に接合された一体の導体が、半導体チップの裏面側のグランドと、ストリップ線路やコプレーナ線路の下方（裏側）に形成すべきグランドとを兼ねており（以下、共通グランドと言う。）、コプレーナ線路と半導体チップとは３重並列のボンディングワイヤーによって接続されている。そして、この３重並列のボンディングワイヤーの中央ラインは信号線路であり、他方、接地線路である両脇のボンディングワイヤーは、半導体チップの上部に形成された金属層（チップグランド層）にそれぞれ接続されている。また、上記の３重並列のボンディングワイヤーの直下には、半導体チップの周囲を一周する環状溝が形成されており、その底面には上記の共通グランドが露出している。
また、例えば特に、近年のＳｉＧｅミリ波ＩＣなどの実装基板等においては、高周波の電磁界が半導体基板内に侵入すると損失が大きくなることから、ミリ波ＩＣの半導体基板上にチップグランド層（金属層）を積層し、その上に絶縁層を積層し、更にその上に信号線路（ストリップ導体）を配置する多層構造が多用されつつある。この様な多層構造を導入すると、高周波信号は、ストリップ導体とチップグランド層との間を伝播し、半導体基板内への不要な電磁界の侵入が上記のチップグランド層によって効果的に防止される。
また、以上の様な半導体チップ実装基板において、コプレーナ線路や３重並列のボンディングワイヤーを用いるのは、インピーダンスマッチングを良好に図るためである。
特開２００１−９４０１２ 特開２００１−１０２８２０
しかしながら、上記の様な多層構造を導入すると、上記の高周波信号は、上記のストリップ導体とチップグランド層との間を伝播するだけでなく、その一部は、半導体チップの裏面側の共通グランドとチップグランド層との間をも伝播することになる。このため、チップグランド層と共通グランドとの間には、平行平板モードが励振され、その結果、マルチポート間のアイソレーションが劣化する。この平行平板モードが励振されるメカニズムは以下の通りである。
上記の信号線路からの電気力線は、その全てが両脇のボンディングワイヤー（接地線路）に至るわけではなく、その直下の共通グランドにも至る。即ち、共通グランドに信号線路からの高周波が僅かながら漏れ出る。そして、この電気力線の漏れによって、接地線路は共通グランドに対して電位を持つことになるので、それに直接接続されたチップグランド層も共通グランドに対して電位を持つことになる。その結果、チップグランド層にはコモンモードが生じ、上記の平行平板モードが励振される。また、その励振は、平行平板の縁に集中し易いので、これによって、その励振（共振電界）は、上記の環状溝に沿って半導体チップの周りを周回して伝播することになる。ここで、チップグランド層の縁に電界が集中し易くなる理由は、一般のストリップ導体（信号線路）の縁に電界が集中し易い理由と同じである。
このため、上記の励振に基づく高周波エネルギーが他ポートに漏れ出して、マルチポート間のアイソレーションを劣化させる。
本発明は、上記の課題を解決するために成されたものであり、その目的は、半導体チップを埋め込んだマルチポートの半導体チップ実装基板において、ポート間のアイソレーションを向上させることである。
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、高周波信号を処理する半導体チップに接続される入力用又は出力用のポートを複数（≧２）備えた絶縁体基板を有するマルチポートの半導体チップ実装基板において、上記の半導体チップの上部に金属層からなるチップグランド層を設け、上記の絶縁体基板に、上記のポートに接続される、上面に形成されたストリップ線路と、上記の半導体チップを埋め込むための上に開いた凹空間からなる空洞部と、その空洞部の底面に露出した金属からなる共通グランドと、上記のストリップ線路に接続されたコプレーナ線路と、上記の半導体チップの接続端子と上記のコプレーナ線路とを接続する３重並列のボンディングワイヤーと、上記の空洞部の内壁面と上記の半導体チップの側壁面との間の隙間から形成される環状溝の少なくとも一部に埋め込まれた埋め込み導体とを備え、埋め込み導体は、共通グランドの上に立脚して、頭頂部がチップグランド層と同程度の高さに位置する柱状導体からなり、環状溝の環方向に周期的に配設され、その配設周期は、目的の高周波が環方向に伝播する波長の０．３５倍以上、０．７０倍以下であることである。
ただし、その配設周期は、目的の高周波が上記の環方向に伝播する波長（管内波長）の半分にすることが最も望ましい。
また、上記の接続端子は１ポートにつきそれぞれ３つずつ有り、その内の両脇の２つは、上記のチップグランド層に繋がっている。また、３重並列のボンディングワイヤーの両脇の２本のボンディングワイヤー（接地線路）は、チップグランド層に接続された上記の両脇の接続端子にそれぞれ接続するものとする。また、上記の共通グランドは、例えば誘電体基板などに形成された無数のビアホールなどを介して一連に形成された複合導体などから構成してもよい。
また、上記のチップグランド層は、上記の半導体チップの上面に形成してもよいし、半導体チップの最上層以外の上層部に形成してもよい。したがって、上記のチップグランド層は、樹脂などでその上部をカバーしてもよい。
また、上記の半導体チップの具体的な構成や用途などは任意でよい。また、その立体形状も任意でよく、必ずしも略直方体である必要はない。
また、本発明の第２の手段は、高周波信号を処理する半導体チップに接続される入力用又は出力用のポートを複数（≧２）備えた絶縁体基板を有するマルチポートの半導体チップ実装基板において、上記の半導体チップの上部に金属層からなるチップグランド層を設け、上記の絶縁体基板に、上記のポートに接続される、上面に形成されたストリップ線路と、上記の半導体チップを埋め込むための上に開いた凹空間からなる空洞部と、その空洞部の底面に露出した金属からなる共通グランドと、上記のストリップ線路に接続されたコプレーナ線路と、上記の半導体チップの接続端子と上記のコプレーナ線路とを接続する３重並列のボンディングワイヤーと、上記の空洞部の内壁面と上記の半導体チップの側壁面との間の隙間から形成される環状溝の少なくとも一部に埋め込まれた埋め込み導体とを備え、半導体チップの平面形状は長方形であり、埋め込み導体は、共通グランドの上に立脚して、頭頂部が前記チップグランド層と同程度の高さに位置する柱状導体からなり、環状溝の少なくとも４隅または該４隅近傍に配置されていることである。
ただし、上記の半導体チップの平面形状を正方形の場合には、埋め込み導体を環状溝の少なくとも各４隅に配置することが望ましい。
また、本発明の第３の手段は、上記の第１又は第２の手段において、上記の埋め込み導体を上記のチップグランド層に対して非接触に形成することである。
また、本発明の第４の手段は、上記の第１の手段において、上記の半導体チップの平面形状を長方形とし、上記の共通グランドの上に立脚して頭頂部が上記のチップグランド層と同程度の高さに位置する柱状導体から上記の埋め込み導体を構成し、それを上記の環状溝の少なくとも４隅または該４隅近傍に配置することである。
ただし、上記の半導体チップの平面形状を正方形の場合には、埋め込み導体を環状溝の少なくとも各４隅に配置することが望ましい。
また、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、上記の半導体チップの平面形状を正方形とし、その正方形の１辺の長さを、目的の高周波が上記の環状溝内をその環方向に伝播する波長の半分の整数倍にすることである。
また、本発明の第６の手段は、上記の第１乃至第５の何れか１つの手段の絶縁体基板において、上記の空洞部の側壁１周に沿って連続的に、該側壁の内部に、導体からなる導波ガイドを備えることである。
また、本発明の第７の手段は、上記の第１乃至第６の何れか１つの手段において、上記のストリップ線路を、上記の絶縁体基板の上部を構成する誘電体基板の上面に形成された第１信号ストリップ導体から形成し、その誘電体基板の裏面上の、上記の第１信号ストリップ導体の下に、横方向に幅広の層状に積層されたグランド導体を備え、更に上記のコプレーナ線路を以下の各部（（１）〜（３））から構成することである。
（１）上記の誘電体基板の上面に形成され、上記の第１信号ストリップ導体に接続された、直下に上記のグランド導体を有しない第２信号ストリップ導体。
（２）上記の誘電体基板の裏面において、上記のグランド導体から延長されて、上記の第１信号ストリップ導体の延長端部の斜め下の両脇または上記の第２信号ストリップ導体の斜め下の両脇に、互いに平行に形成された一対の第１グランドストリップ導体。
（３）上記の誘電体基板の上面において上記の第２信号ストリップ導体の両脇に形成され、上記の誘電体基板に形成された各ビアホールを介して、一対の第１グランドストリップ導体にそれぞれ接続された一対の第２グランドストリップ導体。
ただし、以下では、上記の誘電体基板の上面に垂直な方向を鉛直方向または上下方向と言い、上記の第１信号ストリップ導体の長手方向を前後方向と言い、更にこの両者に対して共に垂直な方向を横方向と言う。
また、上記の延長端部とは、第１信号ストリップ導体のチップ側に向いた端部のことであるが、これは、上記の第１信号ストリップ導体と第２信号ストリップ導体とを繋ぐボンディングワイヤーなどから構成してもよい。そして、その下には、上記の横方向に幅広のグランド導体は形成しないことが望ましい。
また、本発明の第８の手段は、上記の第１乃至第７の何れか１つの手段において、上記の目的の高周波をミリ波とし、そのミリ波を処理する集積回路を上記の半導体チップに備えることである。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
コモンモード（平行平板モード）によって励振されるチップグランド層の電界分布は、上記の通り、その金属層の縁やその周辺に集中し易い。このため、半導体チップと基板との間の環状溝に、高周波の伝播を妨げる対策を施せば、このコモンモードを効果的に抑圧することができる。即ち、本発明の第１の手段によれば、上記のチップグランド層と共通グランドとの間に生じる平行平板モードの励振に基づいて発生する、上記の環状溝に沿って伝播する高周波の励振を効果的に抑制することができる。これは、上記の埋め込み導体が障壁となり、これによって、環方向への電磁界の伝播を妨げるフィルタが形成されるためであり、例えば、特許第３５８９１３７号などにも極めて単純な例が見られる様に、より一般にも、半波長の周期で電磁界の進行方向に対して垂直に金属などの伝播障壁を立てると、その周期構造体によって、電磁界の進行が妨げられてその電磁界が減衰することが知られている。
このため、本発明の第１の手段によれば、上記の環状溝の中のに蓄積される励振エネルギーが、上記の平行平板モードによって増大することが効果的に防止され、その結果、各ポート間のアイソレーションが効果的に向上する。
また、上記の平行平板モードの励振を抑圧するためには、両平板（上記のチップグランド層と共通グランド）を複数のボンディングワイヤー等で接続して、両平板を略同電位に維持する手法などを考えることができる。しかし、ボンディングワイヤーを用いる場合、その導体にはインダクタ成分が含まれてしまい、その値を５０ｐＨ程度以下にすることは困難である。したがって、両平板を略同電位に維持することは必ずしも容易ではない。
また、その様なボンディングワイヤーを配設するためには、半導体チップの周囲の共通グランド上にグランドパッドを設けなくてはならなくなる。しかし、その様な配設スペースを共通グランド上に持てば上記の空洞部が大形化されてしまい、所望の半導体チップ実装基板の小形化の阻害要因となる。
しかしながら、上記の本発明の効果は、環方向への電界の伝播に係わる上記のフィルタリング作用に基づいてもたらされるものであるから、上記の埋め込み導体は、上記のチップグランド層に接続する必要はない。
したがって、埋め込み導体をチップグランド層に対して非接触とする本発明の第３の手段によれば、例えば上記の様な半導体チップの具体的な構成（仕様）に係わらず、本発明の埋め込み導体を非常に簡単に配置することができる。したがって、本発明の第３の手段によれば、上記の様な半導体チップの詳細な構成に係わらず、目的の半導体チップ実装基板の製造コストを効果的に抑えることができる。
また、本発明の第１の手段によれば、目的の高周波の半波長（管内波長の半分）かまたはその長さに近い周期で上記埋め込み導体を配設することができるので、この周期的な配設構造によって、上記の環状溝内をその環方向に伝播する高周波に対する上記のフィルタリング作用を効果的に発現させることができる。
また、本発明の第２の手段を用いる場合には、埋め込み導体を半導体チップの各１辺の中央付近に配置する場合よりも、環方向に伝播する高周波の励振をより効果的に抑圧することができることが経験的に分っている。これは、チップグランド層の角、即ち、環状溝の四隅に電界が集中し易いためではないかと推察されるが、今のところその詳しいメカニズムは分っていない。
また、実装する半導体チップの平面形状を長方形に形成する場合、その４隅近傍には、接続端子や高周波回路などが配置されることは殆どない。このため、本発明の第２の手段によれば、幅広い一般的な仕様の半導体チップにおいて、上記の埋め込み導体が、その回路動作に対して不測の悪影響を与える恐れを払拭することができる。その様な悪影響の例としては、例えば、半導体チップの回路に対するインピーダンスマッチングの劣化や、信号線路や接続端子などに対する上記の埋め込み導体の不測の接触（短絡）などを想定することができる。
また、上記の環状溝の幅は、小形化のために通常は非常に狭く形成されるので、その中に上記の埋め込み導体を埋め込むことは必ずしも容易ではない。しかし、平面形状が長方形の凹空間や貫通孔などを平板に形成する場合、通常、その長方形の４つ角は、Ｒが付いて外側に若干はみ出た、中心角が約１８０°の円弧状に形成されるので、その長方形（環状溝）の各角周りには若干の空間的な余裕が水平方向（環状溝の幅方向外向き）に生まれる。このため、凹空間（環状溝）の４隅に形成される、内壁面の平面形状が円弧状のその余裕を利用すれば、埋め込み導体を各４隅に非常に簡単に配置することができる。その様な配置方法としては、例えば金属ペーストなどを各４隅に単に埋め込むなどすればよい。したがって、本発明の第２の手段によれば、所望の半導体チップ実装基板の製造コストの上昇を効果的に抑制することができる。
なお、凹空間（環状溝）の４つ角の外向きにこの様な若干はみ出た円弧状の余裕が生じるのは、通常の基板加工においては、例えばドリルなどの略円柱形状の細長い研削工具または研磨工具を使って、上記の長方形の各辺を高精度に形成するためであり、このはみ出し部分を形成しない限り、長方形の各頂点には工具半径のＲができてしまう。凹空間の長方形の４つ角の内側にこの様なＲ（角落としの丸み）が形成されてしまうことを嫌うのは、その凹空間の中に略同サイズの長方形の半導体チップが配置できなくなる（納まらなくなる）恐れが生じるためである。また、十分な耐久性が要求される工具の円柱半径には当然ながら下限値があるため、特殊または高価な基板加工を行わない限り、環状溝の４隅における上記の様な空間的余裕は、必然的に必ず形成されるものである。
また、本発明の第５の手段によれば、上記の本発明の第１の手段と第２の手段とを同時に実施することができるので、これにより、上記の埋め込み導体を最も効果的に配置することができる。
また、本発明の第６の手段によれば、上記の導波ガイドの配設によって、環状溝内を伝播する電界が、その周囲に漏れることが効果的に妨げられるため、上記の何れか１つの手段の効果との相乗効果によって、ポート間のアイソレーションが、更に効果的に向上する。また、上記の導波ガイドの配設は、入力ポートからの入力電力の反射量の更なる低減やアイソレーション効果の更なる広帯域化にも一定の効果を示す。
また、本発明の第７の手段によれば、第２信号ストリップ導体と第１グランドストリップ導体との間に誘電体基板を介在させ、上記の様にコプレーナ線路を２層化することによって、マイクロストリップ線路による伝送モードと従来のコプレーナ線路による伝送モードとの間の中間的な伝送モードを実現することができる。したがって、本発明の第７の手段によれば、上記の様な伝送モードの漸次段階的な変換によって、それらのモード変換に伴う電力損失を効果的に低減させることができる。
また、本発明の第７の手段によれば、信号線路とグランド線路とのギャップを、例えば１００μｍ程度に広くすることができるので、これによって、上記構成の製造工程においては、従来、セラミックス加工などに利用されてきた特段の微細加工などが必要とされない。このため、本発明の第７の手段によれば、上記の誘電体基板として有機基板を使用することができ、これにより、従来よりも安価に所望の絶縁体基板（半導体チップ実装基板）を形成することができる。
例えばミリ波レーダなどに有用なＲＦスイッチなど半導体チップ（集積回路）の実装基板においては、入出力ポートの数が３つ以上になることが多いが、これらの分野においては特に、マルチポート間の高周波アイソレーションを確保することが、従来より大きな課題となっている。これは、この分野では特に、高周波信号を入出力するポートと同じ面（辺）に他の隣接ポートがあったり、高周波信号を入出力するポートの隣の面（辺）に、他の隣接ポートがあったりすることが多いからである。
したがって、本発明の第８の手段は、ミリ波を処理する集積回路を基板実装する際に、特にその実装基板を小形化すると共にポート間のアイソレーションを確保するのに、非常に有用である。
なお、上記の第１グランドストリップ導体および第２グランドストリップ導体の各線路長は、所望の周波数において、上記の３重並列のボンディングワイヤーの内の両脇の接地線路とチップグランド層との接続点がショートとなるように設定することが望ましい。例えば、該接続点から共通グランドまでの短絡経路の長さを目的の高周波の波長（電気長または管内波長）の半分に設定することにより、該接続点におけるインピーダンスを共通グランドのインピーダンスと同じにすることができる。即ち、該接続点を略ショートにすることができる。
そして、例えばこのようにコプレーナ線路と半導体チップとを接続すれば、所望の周波数において半導体チップのチップグランド層を略接地することができるので、これによって、本発明の手段に基づく作用によって抑圧されるべきコモンモードの発生を予め最小限に留めておくことができる。
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
図１に、入出力ポートを４ポート具備する本実施例１の半導体チップ実装基板２００の斜視図を示す。この半導体チップ実装基板２００は、絶縁体基板４０の上面に上に開いた凹空間からなる、平面形状が正方形の略直方体の空洞部２２０を形成して、その中に半導体チップ１００を搭載したものである。この半導体チップ実装基板２００には、合計４つの入出力ポート２０１，２０２，２０３，２０４が設けられており、半導体チップ１００の合計４箇所に設けられた各接続端子１０５はそれぞれ、第２信号ストリップ導体２１を有するコプレーナ線路２０と、絶縁体基板４０を構成する複数の誘電体基板の内の最上層（図４の誘電体基板４１）の上面に形成された第１信号ストリップ導体１１と、３重並列のボンディングワイヤー２６などによって、上記の何れかの入出力ポート（２０１，２０２，２０３，２０４）に接続されている。
以下、第１信号ストリップ導体１１の長手方向を前後方向またはｘ軸方向と言い、絶縁体基板４０の上面に垂直な方向を鉛直方向またはｚ軸方向と言い、これらのｘ軸方向及びｚ軸方向にそれぞれ垂直な方向を横方向、左右方向またはｙ軸方向と言う。この半導体チップ実装基板２００は、半導体チップ１００をも含めて、前後及び左右に関してそれぞれ対称形に形成されている。
図２に、半導体チップ実装基板２００に搭載される半導体チップ１００の断面図を示す。この半導体チップ１００は、半導体チップ実装基板２００の動作（高周波伝搬特性）を試験（シミュレーションテスト）するためのダミーチップであり、シリコン基板１０１の上面には、金（Ａｕ）からなるチップグランド層１０２が積層されており、更にその上面には、ＳｉＯ2 層１０３が形成されている。更に、このＳｉＯ2 層１０３の上面には、金（Ａｕ）からなる２本の信号線路１０４が、前後方向（ｘ軸方向）に互いに平行に、それぞれストライプ状に形成されている。半導体チップ実装基板２００では、本来、この信号線路１０４の代わりに、例えばミリ波などを処理するスイッチや半導体集積回路などが、シリコン基板１０１の中に配置されるが、ここでは、半導体チップ実装基板２００におけるポート間アイソレーションなどの標準的な動作を検証するために、この様なダミーチップを配している。
なお、この半導体チップ１００は、図１に示す様に略直方体に形成されており、その前後方向（ｘ軸方向）及び横方向（ｙ軸方向）の各１辺の長さは、それぞれ約２．５ｍｍである。そして、この長さは、本実施例１における目的の高周波（７６．５ＧＨｚ）の環状溝２１０内における環方向の波長の半分余り（約６３％）に相当している。
図１に示す様に、この半導体チップ１００の周囲には、空洞部２２０に半導体チップ１００を搭載した後の残りの空間によって、平面視時の輪郭が略正方形のリング形状の環状溝２１０が形成されている。そして、この環状溝２１０の４隅にはそれぞれ、銀ペーストからなる柱状導体１が埋め込まれており、これが本発明の埋め込み導体に相当している。即ち、この柱状導体１は、上記の空洞部２２０の内壁面と上記の半導体チップ１００の側壁面との間の隙間から形成される環状溝２１０の４隅に配置されており、それぞれ、半導体チップ１００の裏面に配置される共通グランド３０（図４）の上に直接立脚している。また、この柱状導体１の頭頂部（上面）は、上記のチップグランド層１０２と略同程度の高さに位置している。
図３は、半導体チップ実装基板２００のコプレーナ線路２０とその周辺の斜視図である。上記のＳｉＯ2 層１０３は、本図３の接続端子１０５ｂの直下には形成されておらず、図３の２つの接続端子１０５ｂは、図４に示す様にＳｉＯ2 層１０３に形成された導通孔を介してチップグランド層１０２に直接接続されている。また、これらの間に配置されている接続端子１０５ａは、図３に示す様にＳｉＯ2 層１０３の上と信号線路１０４の一端上に形成されている。
即ち、図３の接続端子１０５ａは、図１の入力ポート２０１からの高周波（入力信号）を半導体チップ１００に入力するための入力端子であって、この入力ポート２０１と接続端子１０５ａとを接続する信号線路は、第１信号ストリップ導体１１、ボンディングワイヤー２４、第２信号ストリップ導体２１、及びボンディングワイヤー２６ａをこの順に直列に接続することによって形成されている。
ここで、ボンディングワイヤー２４で第１信号ストリップ導体１１と第２信号ストリップ導体２１とを接続しているのは、両線路間のインピーダンス整合を調整するためである。また、第２信号ストリップ導体２１は、第１信号ストリップ導体１１と同一の誘電体基板（図４の誘電体基板４１）の同一面上に形成されており、その左右両脇には、一対の第２グランドストリップ導体２３が、同一面状の前後方向（ｘ軸方向）に帯状に、約１００μｍの離間間隔を第２信号ストリップ導体２１に対してそれぞれ空けて配置されている。しかし、第２信号ストリップ導体２１の直下には、第１信号ストリップ導体１１に対するグランドを構成する金属層（図４のグランド導体１５）は配置されていない。即ち、第１信号ストリップ導体１１の下の上記の誘電体基板４１の裏面上には、横方向に幅広の層状に積層されたグランド導体１５がある。しかし、この金属層は、横方向には広範にわたって幅広く積層されているものの、第２信号ストリップ導体２１の直下には配置されていない。
図４に、図３のＥ−Ｅ′断面の断面図を示す。図３、図４から分かる様に、互いに平行な一対の第１グランドストリップ導体２２は、誘電体基板４１の裏面において、上記の第１信号ストリップ導体１１の延長端部１１ａの斜め下の両脇のグランド導体１５から、ｘ軸方向に延長されて帯状に突き出す様に形成されている。そして、この第１グランドストリップ導体２２は、誘電体基板４１に形成された各ビアホール２５を介して、上記の一対の第２グランドストリップ導体２３にそれぞれ接続されている。
以上の様に、本半導体チップ実装基板２００のコプレーナ線路２０は、第２信号ストリップ導体２１、一対の第１グランドストリップ導体２２、一対の第２グランドストリップ導体２３、ボンディングワイヤー２４、及び２つのビアホール２５の各部から構成されている。
図４の絶縁体基板４０は、３層の誘電体基板４１、４２、４３と各層間に部分的に積層された、金属層１５、１６と、多数のビアホールなどから構成されている。
チップグランド層１０２の電位をショートにするために、接続端子１０５ｂとチップグランド層１０２との接続点Ｐ1 と、ビアホール１２と共通グランド３０との接続点Ｐ0 との間における、ビアホール２５を経由する短絡経路Ｓの経路長は、この経路上を伝搬する目的の高周波の波長（電気長）の半分に設定されている。この様な設定によって、チップグランド層１０２の電位は、その周波数において共通グランド３０に対して略ショートになる。
また、図３、図４に示す様に、共に金属導体からなるガイド板２ａとこれを支える支柱２ｂから構成された導波ガイド２が、環状溝２１０の周囲を１周にわたって囲む様に形成されている。ガイド板２ａは、誘電体基板４１の裏面上において、環状溝２１０の周囲を１周連続に環状に形成されている。また、支柱２ｂは、金属層１６の上に立脚しており、環方向の各支柱２ｂの配設間隔は、環状溝２１０内を環方向に伝播する高周波の波長に対して十分に小さく設定されている。金属層１６は、グランド導体１５の電位を安定させるためのものであり、常時共通グランド３０と略同電位である。この導波ガイド２は、環状溝２１０内を環方向に伝播する高周波をその溝内に導き留めて、該高周波が絶縁体基板４０の内部に伝播するのを防ぐためのものである。
図５−Ａ〜Ｄに、図３、図４の前後方向（ｘ軸方向）に垂直な各断面（Ａ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面、Ｄ−Ｄ′断面、）の断面図をそれぞれ示す。図５−Ａは、第１信号ストリップ導体１１によるマイクロストリップ線路の伝送モードにおける電界の向きを示している。また、図５−Ｂは、第１信号ストリップ導体１１の拡張端部１１ａの断面を示しており、この断面における一対の第１グランドストリップ導体２２は、拡張端部１１ａに対して高さが若干低くずれたコプレーナ線路のグランドとみなすことができる。
また、図５−Ｃは、ボンディングワイヤー２４及びビアホール２５の断面を示しており、この断面におけるボンディングワイヤー２４は、第２グランドストリップ導体２３に対して高さが若干高くずれたコプレーナ線路の信号線路とみなすことができる。また、この断面においては、２つのビアホール２５による一対の第１グランドストリップ導体２２と一対の第２グランドストリップ導体２３との各結合によって、当該コプレーナ線路のグランドが若干鉛直方向に厚く分布していると考えることができる。
この様に、図５−Ｂ，−Ｃの各断面は、ストリップ線路による伝送モードとコプレーナ線路による伝送モードの中間的な伝送モードを漸次段階的に実現しており、これによってコプレーナ線路２０の各部における電界の向きも、前後（ｘ軸方向）に移動するに連れて徐々に少しずつ変化している。そして、この様な構成に従えば、伝送モードを無理なく徐々に連続的に切り換えることができるので、コプレーナ線路２０上及びその周辺における高周波の反射や漏れを効果的に抑制することができる。
図６に、本実施例１の半導体チップ実装基板２００のアイソレーション特性をシミュレーションテストによって測定した結果を示す。また、図７には、半導体チップ実装基板２００と、柱状導体１の有無以外については全く同じ構造の比較例１のアイソレーション特性を示す。このシミュレーションでは、入力ポート２０１に７６．５ＧＨｚの高周波を入力した際の各ポートに対する高周波の伝送、漏れまたは反射を測定している。
即ち、これらのグラフにおいて、Ｓ１１は上記の入力に対する入力ポート２０１への反射量を示しており、Ｓ２１は出力ポート２０２への高周波の伝送量を示しており、Ｓ３１、Ｓ４１は、入出力ポート２０３、２０４への高周波の漏れを示している。
これらのシミュレーション結果より、本発明に基づいて、埋め込み導体（柱状導体１）を導入した場合には、隣接ポート（入出力ポート２０３、２０４）への高周波の漏れを、７４．５ＧＨｚから９０．０ＧＨｚ超にわたる広帯域において、−４０．０ｄＢｍ以下に抑制できることが分かる。この様に広帯域にわたる高度なアイソレーション特性は、埋め込み導体（柱状導体１）を導入していない装置（図７の比較例１）においては、得ることが困難なものである。
この様な効果が得られたのは、環状溝２１０内において環方向に伝播する高周波の励振を柱状導体１の周期的な配置によって阻止しているためである。即ち、柱状導体１を環方向に約半波長周期に配設することによって、環状溝２１０内を環方向に伝播しようとする高周波（７４．５ＧＨｚから９０．０ＧＨｚ超）の伝播を阻止するフィルタリング作用が、効果的に発現したものと考えられる。
図８に本実施例２の半導体チップ実装基板２０１の斜視図を示す。この半導体チップ実装基板２０１は、先の実施例１の半導体チップ実装基板２００から、導波ガイド２を環状溝２１０の周囲１周にわたって排除したものであり、この変更に伴って、コプレーナ線路２０におけるインピーダンス整合も、取り直している。即ち、この導波ガイド２の除去に伴い、それぞれ帯状の第１信号ストリップ導体１１の拡張端部１１ａ′と、第２信号ストリップ導体２１′と、第１グランドストリップ導体２２′の各部は、半導体チップ実装基板２００における各部（１１ａ、２１、２２）よりも、長手方向（ｘ軸方向）にそれぞれより長く形成されている。これは、導波ガイド２の有無がコプレーナ線路２０のマッチングに影響を与えるためであり、その他の構造については、半導体チップ実装基板２００と半導体チップ実装基板２０１とは同一である。
図９にこの半導体チップ実装基板２０１のアイソレーション評価結果を示す。このグラフを図６のグラフと比較すると分かる様に、隣接ポート（入出力ポート２０３、２０４）への高周波漏れが−４０．０ｄＢｍ以下に抑制される周波数帯域については、導波ガイド２を具備した半導体チップ実装基板２００の方が、大幅に広帯域化できていることが分かる。
一方、図１０には、半導体チップ実装基板２０１と、柱状導体１の有無以外については全く同じ構造の比較例２のアイソレーション特性を示す。これらのシミュレーション結果より、本発明に基づいて、埋め込み導体（柱状導体１）を導入した場合には、隣接ポート（入出力ポート２０３、２０４）への高周波の漏れを、７３．５ＧＨｚから９０．０ＧＨｚ超にわたる広帯域において、−３７．０ｄＢｍ以下に抑制できることが分かる。この様に広帯域にわたる高度なアイソレーション特性は、埋め込み導体（柱状導体１）を導入していない装置（図１０の比較例２）においては、得ることが困難なものである。
また、以上のシミュレーション結果より、上記の導波ガイド２の導入効果については、図６と図９との対比、及び図７と図１０との対比により、入力ポート２０１における入力信号の反射量を低減する効果や、隣接ポート（入出力ポート２０３、２０４）への高周波の漏れの低減に関する広帯域化効果があるものと考えることができる。
図１１に、本実施例３における環状溝２１０のその他の輪郭形状２１１を例示する。上記の各実施例における環状溝２１０の平面輪郭形状は、シミュレーションにおけるものであり、実際に、平面形状が長方形の凹空間や貫通孔などを平板に形成する場合、通常、その長方形の４つ角２１１ａは、Ｒが付いて外側に若干はみ出た、中心角が約１８０°の円弧状に形成される。このため、その長方形２１１（環状溝２１０の輪郭）の各角周りには若干の空間的な余裕２１１ｂが水平方向（環状溝２１０の幅方向外向き）に生まれる。このため、凹空間（環状溝２１０）の４隅に形成される、内壁面の平面形状が円弧形状（２１１ａ）のその余裕２１１ｂを利用すれば、埋め込み導体（柱状導体１）を各４隅に非常に簡単に配置することができる。その様な配置方法としては、例えば金属ペーストなどを各４隅に単に埋め込むなどするだけでよい。
そして、この様な方法によれば、所望の半導体チップ実装基板（２００、２０１）の製造コストの上昇を効果的に抑制することができる。即ち、本発明の第４の手段によれば、この様な余裕２１１ｂを利用することによって、製造コストを効果的に削減することができる。
なお、凹空間（環状溝２１０）の４つ角の外向きにこの様な若干はみ出た円弧状の余裕２１１ｂが生じるのは、通常の基板加工においては、例えばドリルなどの略円柱形状の細長い研削工具または研磨工具を使って、上記の長方形２１１の各辺を高精度に形成するためであり、このはみ出し部分２１１ｂを形成しない限り、長方形２１１の各頂点には工具半径のＲが内側にできてしまうためである。ここで、凹空間の長方形２１１の４つ角の内側にこの様なＲ（角落としの丸み）が形成されてしまうことを嫌うのは、その凹空間の中に略同サイズの長方形の半導体チップ１００が配置できなくなる（納まらなくなる）恐れが生じるためである。また、十分な耐久性が要求される工具の円柱半径には当然ながら下限値があるため、特殊または高価な基板加工を行わない限り、環状溝２１０の４隅における上記の様な空間的余裕２１１ｂは、必然的に必ず形成される。
〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
（変形例１）
例えば、上記の実施例１では、ガイド板２ａの配向は水平の積層状にしたが、導波ガイド２のガイド板２ａは垂直に立ててもよい。
また、入出力ポート２０１〜２０４は、半導体チップ１００の前後に設けたが、本発明の半導体チップ実装基板の入出力ポートの数は任意でよく、これらの配設位置も、前後左右などの任意の位置に設けることができる。
本発明は、高周波半導体チップの搭載用の基板、特に、表面近傍にグランドがあるミリ波処理回路を有する半導体チップの実装基板などとして有用なものである。したがって、例えばミリ波レーダーなどに用いられるミリ波処理用の集積回路を有する半導体チップ（例：ＲＦスイッチ）の実装基板などとして、非常に好適または最適である。そして、これらの応用によれば、上記の本発明の作用・効果に基づいて、工業的な高い付加価値を得ることができる。ただし、本発明の適用範囲は、ＲＦスイッチに限定されるものでもミリ波に限定されるものでもなく、例えばミリ波以上の周波数を動作帯域とする高周波回路などを有する半導体チップ実装基板においても、勿論有効である。
実施例１の半導体チップ実装基板２００の斜視図。 半導体チップ実装基板２００に搭載される半導体チップ１００の断面図。 半導体チップ実装基板２００のコプレーナ線路２０とその周辺の斜視図。 図３のＥ−Ｅ′断面の断面図。 図３のＡ−Ａ′断面の断面図。 図３のＢ−Ｂ′断面の断面図。 図３のＣ−Ｃ′断面の断面図。 図３のＤ−Ｄ′断面の断面図。 半導体チップ実装基板２００のアイソレーション評価結果を示すグラフ。 実施例１に対する比較例１のアイソレーション評価結果を示すグラフ。 実施例２の半導体チップ実装基板２０１の斜視図。 半導体チップ実装基板２０１のアイソレーション評価結果を示すグラフ。 実施例２に対する比較例２のアイソレーション評価結果を示すグラフ。 実施例３における環状溝２１０の輪郭形状を例示する平面図。
１ ： 柱状導体（埋め込み導体）
２ ： 導波ガイド
１１ ： ストリップ線路（第１信号ストリップ導体）
２０ ： コプレーナ線路
２１ ： 第２信号ストリップ導体
２２ ： 第１グランドストリップ導体
２３ ： 第２グランドストリップ導体
２５ ： ビアホール
２６ ： ３重並列のボンディングワイヤー
３０ ： 共通グランド
４０ ： 誘電体基板
１００ ： 半導体チップ
１０２ ： チップグランド層
２００ ： 半導体チップ実装基板
２０１ ： ポート
２１０ ： 環状溝
２２０ ： 空洞部

Claims (8)

  1. 高周波信号を処理する半導体チップに接続される入力用又は出力用のポートを複数備えた絶縁体基板を有するマルチポートの半導体チップ実装基板において、
    前記半導体チップは、金属層からなるチップグランド層を上部に有し、
    前記絶縁体基板は、
    前記ポートに接続される、上面に形成されたストリップ線路と、
    前記半導体チップを埋め込むための上に開いた凹空間からなる空洞部と、
    前記空洞部の底面に露出した金属からなる共通グランドと、
    前記ストリップ線路に接続されたコプレーナ線路と、
    前記半導体チップの接続端子と前記コプレーナ線路とを接続する３重並列のボンディングワイヤーと、
    前記空洞部の内壁面と前記半導体チップの側壁面との間の隙間から形成される環状溝の少なくとも一部に埋め込まれた埋め込み導体と
    を有し、
    前記埋め込み導体は、前記共通グランドの上に立脚して、頭頂部が前記チップグランド層と同程度の高さに位置する柱状導体からなり、前記環状溝の環方向に周期的に配設され、その配設周期は、目的の高周波が前記環方向に伝播する波長の０．３５倍以上、０．７０倍以下である
    ことを特徴とする半導体チップ実装基板。
  2. 高周波信号を処理する半導体チップに接続される入力用又は出力用のポートを複数備えた絶縁体基板を有するマルチポートの半導体チップ実装基板において、
    前記半導体チップは、金属層からなるチップグランド層を上部に有し、
    前記絶縁体基板は、
    前記ポートに接続される、上面に形成されたストリップ線路と、
    前記半導体チップを埋め込むための上に開いた凹空間からなる空洞部と、
    前記空洞部の底面に露出した金属からなる共通グランドと、
    前記ストリップ線路に接続されたコプレーナ線路と、
    前記半導体チップの接続端子と前記コプレーナ線路とを接続する３重並列のボンディングワイヤーと、
    前記空洞部の内壁面と前記半導体チップの側壁面との間の隙間から形成される環状溝の少なくとも一部に埋め込まれた埋め込み導体と
    を有し、
    前記半導体チップの平面形状は長方形であり、
    前記埋め込み導体は、前記共通グランドの上に立脚して、頭頂部が前記チップグランド層と同程度の高さに位置する柱状導体からなり、前記環状溝の少なくとも４隅または該４隅近傍に配置されている
    ことを特徴とする半導体チップ実装基板。
  3. 前記埋め込み導体は、前記チップグランド層に対して非接触に形成されていることを特徴とする請求項１又は請求項２に記載の半導体チップ実装基板。
  4. 前記半導体チップの平面形状は長方形であり、
    前記埋め込み導体は、前記共通グランドの上に立脚して、頭頂部が前記チップグランド層と同程度の高さに位置する柱状導体からなり、前記環状溝の少なくとも４隅または該４隅近傍に配置されていることを特徴とする請求項１に記載の半導体チップ実装基板。
  5. 前記半導体チップの平面形状は正方形であり、
    前記正方形の１辺の長さは、目的の高周波が前記環状溝内をその環方向に伝播する波長の半分の整数倍であることを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体チップ実装基板。
  6. 前記絶縁体基板は、前記空洞部の側壁１周に沿って連続的に、該側壁の内部に、導体からなる導波ガイドを有することを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体チップ実装基板。
  7. 前記ストリップ線路は、前記絶縁体基板の上部を構成する誘電体基板の上面に形成された第１信号ストリップ導体からなり、
    前記誘電体基板は、その裏面上の、前記第１信号ストリップ導体の下に、横方向に幅広の層状に積層されたグランド導体を備え、
    前記コプレーナ線路は、
    前記誘電体基板の上面に形成され、前記第１信号ストリップ導体に接続された、直下に前記グランド導体を有しない第２信号ストリップ導体と、
    前記誘電体基板の裏面において、前記グランド導体から延長されて、前記第１信号ストリップ導体の延長端部の斜め下の両脇または前記第２信号ストリップ導体の斜め下の両脇に、互いに平行に形成された一対の第１グランドストリップ導体と、
    前記上面において前記第２信号ストリップ導体の両脇に形成され、前記誘電体基板に形成された各ビアホールを介して、一対の前記第１グランドストリップ導体にそれぞれ接続された一対の第２グランドストリップ導体と
    から構成されていることを特徴とする請求項１乃至請求項６の何れか１項に記載の半導体チップ実装基板。
  8. 前記目的の高周波は、ミリ波であり、
    前記半導体チップは、前記ミリ波を処理する集積回路を有することを特徴とする請求項１乃至請求項７の何れか１項に記載の半導体チップ実装基板。
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