DE69623832T2 - Halbleiterspeicheranordnung - Google Patents

Halbleiterspeicheranordnung

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Description

  • Diese Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung zum Speichern von Daten in einem Kondensator und insbesondere auf eine Halbleiterspeichervorrichtung, die gespeicherte Daten halten kann, auch wenn die Leistungsversorgung ausgeschaltet ist.
  • Gegenwärtig werden Halbleiterspeicher weit verbreitet in Computern, Kraftfahrzeugen, Audiosystemen, Videobandrecordern, Fernsehgeräten, etc. verwendet.
  • Insbesondere werden DRAMs (Dynamic Random Access Memories) häufiger als andere Speichertypen verwendet, da jede ihrer Speicherzellen eine einfache und klein dimensionierte Struktur aus einer Speicherzelle und einem Transistor aufweist, ohne weiteres hergestellt werden kann und eine hohe Zuverlässigkeit insbesondere hinsichtlich der Betriebsgeschwindigkeit aufweist. 4 Mbit DRAMs und 16 Mbit DRAMs sind nun verfügbar. Diese DRAMs werden jedoch die folgenden Probleme auf:
  • Wie es in Fig. 1A gezeigt ist, besteht jede Speicherzelle eines DRANs aus einem Transistor und einem Kondensator. Zellendaten "1", die beispielsweise in den Kondensator geschrieben sind, werden mit der Zeit in eine "0" verschoben, da ein Übergangsleckstrom von der Diffusionsschicht auf der Source-Seite des Transistors, die hauptsächlich mit einem Speicherknoten VN verbunden ist, zu einem Substrat oder einer Senke fließt, und sich das Potential der Zelle absenkt, wie es in Fig. 1B gezeigt ist.
  • Wie aus dem obigen verständlich ist, sind die DRAMs flüchtige Speicher, aus denen Daten mit der Zeit verschwinden. Somit ist es notwendig, einen Auffrischvorgang zum Lesen von einmal in dem DRAM nach den Anschalten der Leistungsversorgung geschriebenen Daten und zum Überschreiben der Daten innerhalb einer maximalen Datenhaltezeit durchzuführen. Wenn die Leistungsversorgung ausgeschaltet ist, ist außerdem der Übergang in Durchlassrichtung vorgespannt und der Zellentransistor angeschaltet. Folglich gehen Zellendaten verloren.
  • Fig. 2A und 2B zeigen Testergebnisse, die erhalten werden, wenn eine herkömmliche 64 Kbit DRAN-Testvorrichtung ausgeschaltet und dann angeschaltet wird, um Zellendaten zu lesen.
  • Insbesondere zeigt Fig. 2A Testergebnisse, die erhalten werden, wenn Daten in einer Speicherzelle geschrieben und nach einem Standby von 0,4 Sekunden gelesen werden (d. h. nachdem die Daten 0,4 Sekunden gehalten wurden), wobei die Leistungsversorgung angeschaltet blieb. Die Abszisse gibt das Plattenpotential (VPL) an, während die Ordinate die Bitleitungsvorladespannung (VBL) angibt. Wie aus Fig. 2A offensichtlich ist, werden die Zellendaten in dem herkömmlichen DRAM-Standby-System gehalten.
  • Fig. 2B zeigt die Testergebnisse, die erhalten werden, wenn in eine Speicherzelle der gleichen Vorrichtung geschriebene Daten gelesen werden, nachdem die Leistungsversorgung 0,4 Sekunden ausgeschaltet und erneut angeschaltet wird. In Fig. 2B gibt die Abszisse das Plattenpotential (VPL) und die Ordinate die Bitleitungsvorladespannung (VBL) an. Fig. 2B zeigt, dass die Zellendaten bei dem herkömmlichen DRAM-System verloren gehen, egal welche Werte die VPL und VBL aufweisen.
  • Fig. 2B zeigt Ergebnisse, die sich aus der Tatsache ergeben, dass sich ein Plattenpotential von Vcc/2 auf 0 V verringert, und ebenfalls aus der Tatsache, dass die interne Schaltung fehlerhaft arbeitet, wenn die Leistungsversorgung in den An- und AUS-Zuständen ist, was fehlerhafte Wortleitungsauswahl und demgemäss Wortleitungs-Floating verursachen kann, wenn die Leistungsversorgung in An- und AUS-Zuständen ist, was zu einem Speicherzellenladungsverlust führt, so dass Daten verloren gehen.
  • Wenn die Leistungsversorgung beispielsweise in einem Fall ausgeschaltet wird, wobei das herkömmliche Plattenpotential Vcc/2 ist und Daten "0" geschrieben sind (d. h. eine Spannung Vss ist geschrieben), dann wird das Plattenpotential Vss und das Speicherknotenpotential wird -Vcc/2. Dann wird der als NMOS-Transfergatter dienende Transistor angeschaltet und der pn-Übergang in Durchlassrichtung vorgespannt, mit dem Ergebnis, dass Daten "0" verloren gehen.
  • Fig. 3 zeigt verschiedene Arten von Halbleiterspeichern. Ein SRAM (Static RAM) ist ein flüchtiger Speicher, der mit einer so hohen Geschwindigkeit wie der DRAM arbeiten kann und der keinen Auffrischvorgang erfordert, und in dem die Zellendaten vollständig verloren gehen, nachdem die Leistungsversorgung ausgeschaltet wird.
  • Andererseits sind ein MROM (Masken-ROM), ein EPROM, ein EEPROM, ein FRAM (Ferroelektrischer RAM), etc. in einen nichtflüchtigen Speicher enthalten, in dem Daten nicht verloren gehen, wenn die Leistungsversorgung ausgeschaltet wird. Diese Speicher sind jedoch beim Lesen und Schreiben nicht schnell und die Anzahl ihrer Schreibzyklen ist außerdem begrenzt. Beispielsweise kann der MROM Daten nicht neu schreiben, während der EPROM, EEPROM, etc. maximal Daten 10&sup5;- mal neu schreiben kann. Dies liegt daran, dass bei diesen Speichern Daten durch Leiten von Elektronen durch den Gate- Oxidfilm durch Tunneln, etc. geschrieben oder gelöscht werden, mit anderen Worten im Prinzip durch Zerstören der Speicherzellen. Der EPROM, EEPROM, etc. sind beim Schreiben nicht schnell.
  • Der FRAM speichert die Daten mittels einer durch einen darin verwendeten ferrodielektrischen Film erzeugten Polarität. Die Filmzuverlässigkeit und die Schaltungsauffrischfähigkeiten des FRAM (er kann etwa 10&sup5; bis 10¹¹ Schreibzyklen durchführen) sind nicht ausgezeichnet.
  • Außerdem muss die Leistungsspannung niedrig eingestellt werden, um die Zuverlässigkeit der hochintegrierten Speichervorrichtung (DRAM, etc.) zu verbessern und bei ihrem Leistungsverbrauch zu sparen. Im Gegensatz dazu kann die Schwellenspannung der Speicherzelle nicht so niedrig eingestellt werden, dass ein Anstieg in dem durch den Transistor fließenden Sub-Schwellenwertstrom eingeschränkt wäre. Dem gemäß kann der DRAM nicht mit hoher Geschwindigkeit betrieben werden, wenn er hochintegriert ist.
  • Wenn sowohl die Leistungsspannung als auch die Schwellenspannung verringert werden, um die Geschwindigkeit der Speichervorrichtung mit der Geschwindigkeit einer CPU übereinstimmend zu machen, etc., wird sich der in dem angeschalteten Zustand auftretende Leckstrom mit einer exponentiellen Rate in Übereinstimmung mit den Entwicklungsstufen der DRAMs erhöhen, wie es in Fig. 4 gezeigt ist. Die Erfinder dieser Erfindung haben ein Verfahren zur Verringerung der Leckstrommenge während des Batterie-Backup-Modus (Schlafmodus) oder des Standby-Modus vorgeschlagen, um die Lebensdauer der Batterie zu verlängern (japanische Patentanmeldung KOKAI Nr. 6-208790). Es gibt jedoch kein Verfahren zum Eliminieren des Auftretens des Leckstroms.
  • Wie es oben erläutert ist, kann bei den herkömmlichen DRAMs ein Hochgeschwindigkeitsbetrieb durchgeführt werden, und die Anzahl von Schreibzyklen ist unbegrenzt. Tatsächlich sind sie jedoch dadurch unvorteilhaft, dass (i) ein Auffrischvorgang häufig durchgeführt werden muss, sogar wenn die Leistungsversorgung in dem AN-Zustand ist, dass (ii) Zellendaten verloren gehen, wenn die Leistungsversorgung einmal ausgeschaltet wird und keine mehr existieren, wenn die Leistungsversorgung erneut angeschaltet wird, und dass (iii) der Leistungsverbrauch auf Grund des Leckstroms sogar in einem Standby-Modus oder Schlafmodus groß ist. Andererseits sind die anderen nichtflüchtigen Speicher in der Anzahl von Schreibzyklen verglichen mit dem DRAM und SRAM begrenzt und können somit für verschiedene Zwecke nicht verwendet werden.
  • US 5 161 121 beschreibt einen DRAM mit einer Speicherzellen-Matrix, auf die über Bitleitungen und Wortleitungen zugegriffen wird. Während eines Speicherzugriffs oder eines Auffrischvorgangs wird eine ausgewählte Wortleitung vorübergehend von Masse getrennt, nicht ausgewählte Wortleitungen bleiben immer auf Masse gehalten. Die Oberbegriffe von Anspruch 1 und Anspruch 3 basieren auf dieser Offenbarung.
  • Es ist die Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung mit einer Struktur ähnlich derjenigen eines DRAMs bereitzustellen, die imstande ist, Daten ohne einen Auffrischvorgang zu halten, sogar wenn eine Leistungsversorgung erneut angeschaltet wird, nachdem sie ausgeschaltet wurde.
  • Erfindungsgemäß wird als ein erster Aspekt eine Halbleitervorrichtung nach Anspruch 1 bereitgestellt. Sie umfasst eine Mehrzahl von Wortleitungen; eine Mehrzahl von Bitleitungen, die die Wortleitungen schneiden; und Speicherzellen, die selektiv an Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet und die jeweils aus einem Transistor und einem Kondensator aufgebaut sind, wobei ein Gate des Transistors mit einer entsprechenden Wortleitung, ein Drain des Transistors mit einer entsprechenden Bitleitung und eine Source des Transistors mit einem Anschluss des Kondensators verbunden ist und als ein Speicherknoten dient, wobei der Kondensator mit seinem anderen Anschluss mit einer Plattenelektrode verbunden ist, wobei die Vorrichtung ferner Einstellmittel umfasst, um die Spannung der Wortleitung auf Massepegel einzustellen, wenn die Leistungsversorgung an- und ausgeschaltet wird, und wobei in einem aktiven Modus, der angenommen wird, wenn eine Leistungsversorgung in einem AN- Zustand ist, ein Transistor einer Speicherzelle, der mit einer ausgewählten Wortleitung verbunden ist, angeschaltet ist, und diejenigen Transistoren der anderen Speicherzelle, die mit nicht ausgewählten Wortleitungen verbunden sind, in einem AUS-Zustand sind; und wobei in einem Standby-Modus, der angenommen wird, wenn die Leistungsversorgung in dem AN- Zustand ist, die Transistoren aller Speicherzellen in einem AUS-Zustand sind, wenn die Leistungsversorgung in einem AUS- Zustand ist, die Transistoren aller Speicherzellen in einem AUS-Zustand sind, und wenn die Leistungsversorgung an- und ausgeschaltet wird, die Transistoren aller Speicherzellen in einem AUS-Zustand sind.
  • Bei der obigen Struktur werden die Bias-Zustände zwischen dem Gate, der Source und dem Drain jedes Transistors (der als ein Transfergatter dient) einer Speicherzelle und auch die Bias-Zustände in Sperrrichtung zwischen dem Substrat und der Source des Transistors so gesteuert, dass nur das Transfergatter der Speicherzelle mit einer in dem angeschalteten Zustand ausgewählten Wortleitung verbunden ist, die in einem aktiven Modus eingeschaltet werden kann, und die Transfergatter-Transistoren der anderen in dem aktiven Modus nicht ausgewählten Speicherzellen in dem AUS-Zustand gehalten werden können, und in dem Standby-Modus zum Zeitpunkt des An- und Ausschaltens der Leistungsversorgung und in dem AUS- Zustand der Leistungsversorgung die Speicherzellen in dem AUS-Zustand gehalten werden können. Somit wird, bis die Daten erneut durch Anschalten der Leistungsversorgung nach deren Ausschalten gelesen werden, es vermieden wird, dass die Zellladung von dem Kondensator des Speicherknotens zu einem anderen Knoten leckt, was bedeutet, dass die Zellendaten nicht Verlorengehen.
  • Bei einem zweiten Aspekt liefert die Erfindung eine Halbleiterspeichervorrichtung gemäß Anspruch 3. Sie umfasst eine Mehrzahl von Wortleitungen; eine Mehrzahl von Bitleitungen, die die Wortleitungen schneiden; und Speicherzellen, die selektiv an Schnittstellen der Wortleitungen und der Bitleitungen angeordnet und jeweils aus einem Transistor und einem Kondensator aufgebaut sind, wobei ein Gate des Transistors mit einer entsprechenden Wortleitung, ein Drain des Transistors mit einer entsprechenden Bitleitung und eine Source des Transistors mit einem Anschluss des Kondensators verbunden ist und als ein Speicherknoten dient, wobei der Kondensator mit seinem anderen Anschluss mit einer Plattenelektrode verbunden ist, wobei die Vorrichtung ferner Einstellmittel umfasst, um die Spannung der Bitleitung auf Massepegel zum Zeitpunkt des Anschaltens oder Ausschaltens der Leistungsversorgung einzustellen, und wobei in einem aktiven Modus, der angenommen wird, wenn eine Leitungsversorgung in einem AN-Zustand ist, ein Transistor einer mit einer ausgewählten Wortleitung verbundener Speicherzelle angeschaltet ist, und die Transistoren der anderen, nicht mit ausgewählten Wortleitungen verbunden Speicherzellen in einem AUS-Zustand sind, und wobei in einem Standby-Modus, der angenommen wird, wenn die Leistungsversorgung in dem AN- Zustand ist, die Transistoren aller Speicherzellen in einem AUS-Zustand sind, wenn die Leistungsversorgung in einem AUS- Zustand ist, die Transistoren aller Speicherzellen in einem AUS-Zustand sind, wenn die Leistungsversorgung an- und ausgeschaltet wird, die Transistoren aller Speicherzellen in einem AUS-Zustand sind.
  • Vorzugsweise umfasst die Halbleiterspeichervorrichtung gemäß den ersten und zweiten Aspekten der Erfindung ferner die folgenden Strukturen:
  • (1) Jeder der Transistoren ist ein PMOS-Transistor oder ein NMOS-Transistor, der auf einer Isolierungsschicht ausgebildet ist.
  • Indem jede Speicherzelle eine SOI-Struktur (Substrate On Insulator) aufweist, wird es möglich, dass ein mit dem Speicherknoten verbundener pn-Übergang nur durch den Kanalanteil des Transistors gebildet wird (es wird mit anderen Worten möglich, dass ein pn-Übergang zwischen der Source des Transistors und einem Substrat weggelassen wird), wodurch pn- Übergang-Stromverlust eliminiert und die Zeitspanne von dem Ausschalten der Leistungsversorgung bis zu deren Anschalten weiter verlängert wird. Dies liegt daran, dass ein kleiner Kanalleckstrom in dem AUS-Zustand des Transistors oder ein kleiner Leckstrom in einem Kondensator-Isolierungsfilm die Zellladungshaltezeitspanne bestimmt.
  • (2) Die Potentialdifferenz zwischen den Wortleitungen und der Plattenelektrode ist konstant, wenn die Transistoren in dem AUS-Zustand sind, ungeachtet dessen, ob die Leistungsversorgung im AN- oder im AUS-Zustand ist, wohingegen das Potential der Bitleitungen gleich oder höher als das Potential der Wortleitungen ist, wenn die Transistoren NMOS- Transistoren sind, und gleich oder niedriger als das Potential der Wortleitungen sind, wenn die Transistoren PMOS- Transistoren sind.
  • Diese Struktur kann Transistor-Bias-Bedingungen bereitstellen, um die Transistoren sogar dann AUS zu halten, wenn die Leistungsversorgung ausgeschaltet wird. Die Speicherzellendaten können sogar dann gehalten werden, wenn die Leistungsversorgung ausgeschaltet ist, wenn das Bitleitungspotential gleich oder höher als das Wortleitungspotential in dem Fall des Verwendens von PMOS- Transistoren oder gleich oder niedriger als dasjenige in dem Fall des Verwendens von NMOS-Transistoren gesetzt werden kann, während eine dazwischen angenommene Potentialdifferenz, wenn die Transistoren im AUS-Zustand sind, konstant gehalten wird.
  • (3) Die Plattenelektrode ist mit einem Potential Vss verbunden, wenn die Transistoren NMOS-Transistoren sind, ungeachtet dessen, ob die Leistungsversorgung im AN- oder AUS-Zustand ist, und ist mit einer Leistungsspannung Vcc verbunden, wenn die Transistoren PMOS-Transistoren sind, ungeachtet dessen, ob die Leistungsversorgung im AN- oder AUS-Zustand ist.
  • Im Fall des Verwendens der NMOS-Transistoren ermöglicht das Halten des Plattenpotentials auf Vss, dass das Speicherknotenpotential sogar dann konstant gehalten werden kann, wenn die Leistungsversorgung ausgeschaltet wird, und das Halten des Gate-Potentials auf Vss in dem AUS-Zustand des Transistors ermöglicht, dass das Potential zwischen dem Gate und der Source des Transistors auf 0 V gehalten wird, wodurch der Verlust von Zellendaten verhindert wird. Im Fall des Verwendens der PMOS-Transistoren ermöglicht das Einstellen des Plattenpotentials auf Vcc in dem AN-Zustand der Leistungsversorgung und das Einstellen des Gate-Potentials des Transistors auf Vcc in dem AUS-Zustand des Transistors es dem Transistor, sogar ausgeschaltet zu bleiben, wenn die Leistungsversorgung ausgeschaltet wird, und beide Knoten werden auf Vss eingestellt, wodurch verhindert wird, dass Daten verloren gehen.
  • (4) Unter der Annahme, dass die Schwellenspannung des Zellentransistors eine Spannung ist, die veranlassen wird, dass ein Strom von 1 uA hindurch fließt, wird die Schwellenspannung auf einen (S-Faktor) · 10 oder mehr und vorzugsweise auf (5-Faktor) · 18 oder mehr eingestellt.
  • Wenn ein derartiger SOI-Transistor in jeder Speicherzelle verwendet wird, wird kein Sperrschichtleckstrom fließen, und der Hauptleckstrom wird durch einen Zellentransistor fließen. Wenn die Cut-Off-Charakteristika bzw. Cut-Off-Charakteristika des Zellentransistors verbessert werden, kann die Leistungsversorgung für den DRAM für eine lange Zeit ausgeschaltet bleiben. Wenn die Schwellenspannung des Zellentransistors auf einen Wert des 10-fachen des S- Faktors oder mehr eingestellt wird, können Daten sogar dann gehalten werden, wenn die Leistungsversorgung etwa 1 Minuten ausgeschaltet bliebt. Wenn Daten etwa 1 Minute gehalten werden können, wird der Power-Off-Betrieb sehr effektive sein. Wenn die Schwellenspannung ferner auf einen Wert des 18-fachen des S-Faktors oder mehr eingestellt wird, können Daten für 10 Jahre gehalten werden. Somit kann die Speichervorrichtung der Erfindung als ein nichtflüchtiger Speicher verwendet werden, obgleich er die gleiche Struktur wie DRANs aufweist.
  • In einem Fall, bei dem der Power-On-Strom 20 mA ist, die Anschaltzeitspanne 200 us und der Standby-Strom 100 uA ist, ist der Power-Off-Betrieb wirksam, wenn die Vorrichtung Pausen-Charakteristika von 40 ms oder mehr aufweist. In dem Fall, bei dem die Pausenzeitspanne 1 Sekunde bzw. 1 Minute ist, kann der Standby-Strom auf 1/30 bzw. 1/1800 verringert werden.
  • (5) In dem AUS-Zustand der Leistungsversorgung wird ein Knoten der Wort-Leitung (Bit-Leitung) mit einem Erdpotential mittels PMOS- oder NMOS-Transistoren vom Verarmungstyp verbunden, so dass die Wort-Leitung (Bit-Leitung) auf das Erdpotential eingestellt wird.
  • Auf Grund dieser Struktur kann ein Zellentransistor in dem AUS-Zustand daran gehindert werden, auf Grund einer Potentialdifferenz zwischen der Wortleitung und der Platte auf Grund verschiedener Arten von Rauschen, die zum Zeitpunkt des Anschaltens oder Ausschaltens der Leistungsversorgung auftreten können, angeschaltet zu werden.
  • Sogar in dem AUS-Zustand der Leistungsversorgung, bei dem keine Leistungsspannung an alle Schaltungen in dem DRAM geliefert wird, werden die Wortleitungen mit der Platte kurzgeschlossen. Ferner werden Transistoren vom Verarmungstyp verwendet, um zu ermöglichen, dass die Bitleitung kurzgeschlossen wird. Da der Transistor vom Verarmungstyp in dem AN-Zustand ist, wenn sein Gate auf 0 V eingestellt ist, kann der Knoten sogar in dem AUS-Zustand der Leistungsversorgung kurzgeschlossen sein.
  • (6) In dem AN-Zustand der Leistungsversorgung wird das Plattenpotential niedriger als Vss in dem Fall des Verwendens der NNOS-Transistoren und niedriger als Vcc in dem Fall des Verwendens der PMOS-Transistoren eingestellt.
  • (7) Das Plattenpotential wird niedriger als Vss in dem Standby-Modus oder aktiven Modus in dem AN-Zustand der Leistungsversorgung eingestellt, mit anderen Worten, wenn die Leistungsversorgung nicht in dem AUS-Zustand ist und nicht AN- und AUS-geschaltet wird.
  • Wenn in dem Fall des Verwendens der NMOS-Transistoren beispielsweise das Plattenpotential in dem AN-Zustand der Leistungsversorgung auf einen negativen Wert eingestellt wird, der niedriger als Vss ist, wird der Speicherknoten in dem AUS-Zustand der Leistungsversorgung auf eine Spannung eingestellt, die höher als Vss ist. Folglich wird eine Potentialdifferenz zwischen der Wortleitung und dem Speicherknoten (eine Differenz zwischen der Gate-Spannung und der Source-Spannung) auf einen negativen Wert eingestellt, um Rauschen zum Zeitpunkt des An- und Ausschaltens der Leistungsversorgung und in dem AUS-Zustand der Leistungsversorgung zu verhindern, wodurch es schwierig wird, den Transistor anzuschalten. Außerdem kann in dem Fall, bei dem es ein Substrat gibt, ein pn-Übergang zwischen der Source und dem Substrat sogar in einem Rückwärts-Bias-Zustand gehalten werden, wenn Rauschen zum Zeitpunkt des Ausschaltens der Leistungsversorgung auftritt.
  • (8) Eine Si-Schicht, die mindestens einen Teil eines Kanalabschnitts jedes Transistors bildet, ist dünner als die Dicke einer Si-Schicht, die die Source oder den Drain des Transistors bildet.
  • Da in dem Fall der SOI-Transistoren ein Stromverlust hauptsächlich in einem Zellentransistor auftritt, kann der Betrag des Leckstroms zum Zeitpunkt des Ausschaltens des Zellentransistors, in dem die Si-Schicht, die mindestens einen Teil eines Kanalabschnitts jedes Transistors bildet, dünner als eine Si-Schicht gemacht wird, die die Source oder den Drain des Transistors bildet, verringert werden. Außerdem kann der Betrag des Leckstroms in dem AUS-Zustand des Transistors durch Einfügen eines Isolators zwischen der Source und dem Drain und dem Kanal weiter verringert werden.
  • (9) Ein Isolator wird zwischen der Source oder dem Drain und dem Kanal oder teilweise in den Kanalabschnitt eingefügt.
  • (10) Eine Wortleitungstreiberspannung ist gleich dem Erdpotential, wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist.
  • (11) Eine Wortleitungstreiberleistungsspannung wird von einem Tiefpegelzustand in einen Hochpegelzustand verschoben, nachdem die Leistungsversorgung angeschaltet ist, und von einem Hochpegelzustand in einem Tiefpegelzustand verschoben, bevor die Leistungsversorgung ausgeschaltet wird.
  • (12) Die Drains von NMOS-Transistoren vom Verarmungstyp oder von PMOS-Transistoren vom Verarmungstyp sind parallel mit den Wortleitungstreibertransistoren verbunden, die in der letzten Stufe des Zeilendecodierers angeordnet sind, und ihre Sources sind geerdet.
  • (13) Die Drains von NMOS-Transistoren vom Verarmungstyp oder PMOS-Transistoren vom Verarmungstyp sind mit dem Ausgangsanschluss einer Schaltung zum selektiven Liefern einer Wortleitungstreiberspannung an den Zeilendecodierer verbunden und ihre Sources sind geerdet.
  • (14) Das Potential der Plattenelektrode wird in dem AN- Zustand der Leistungsversorgung auf einen Wert höher als 0 und niedriger als eine Schwellenspannung VT des Transistors jeder Speicherzelle eingestellt.
  • Wenn das Plattenpotential bei der Spannung zwischen der Schwellenwertspannung der Speicherzelle VT und 0 V ist, wenn die Leistungsversorgung in einem AN-Zustand ist, kommt der Speicherzellentransistor nicht in den AN-Zustand, da die Differenz zwischen der Spannung des Speicherknotens und derjenigen des Gates (WL) niedriger als VT ist, sogar wenn das Plattenpotential auf 0 V abfällt, wenn die Leistungsversorgung in einem AUS-Zustand ist.
  • Bei einer Ausführungsform liefert die Erfindung eine Halbleitervorrichtung mit einem Halbleiterspeicherchip, wobei der Halbleiterspeicherchip eine Mehrzahl von Wortleitungen; eine Mehrzahl von Bitleitungen, die die Wortleitungen schneiden; und Speicherzellen aufweist, die selektiv an Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet und jeweils aus einem Transistor und einem Kondensator aufgebaut sind; und wobei der Halbleiterspeicherchip Einstellmittel umfasst, um die Spannung der Wortleitung auf Massepegel einzustellen, wenn die Leistungsversorgung an- und ausgeschaltet wird, Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Anschalten einer Leistungsversorgung oder zum Erfassen des Anschaltens der Leistungsversorgung, und Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Ausschalten einer Leistungsversorgung oder zum Erfassen des Ausschaltens der Leistungsversorgung, so dass in den Speicherzellen gespeicherte Daten vor dem Ausschalten der Leistungsversorgung sogar dann gehalten werden können, wenn die Leistungsversorgung erneut nach deren Ausschalten angeschaltet wird.
  • Bei einer weiteren Ausführungsform liefert die Erfindung eine Halbleitervorrichtung mit einem Halbleiterspeicherchip, wobei der Halbleiterspeicherchip eine Mehrzahl von Wortleitungen; eine Mehrzahl von Bitleitungen, die die Wortleitungen schneiden, und Speicherzellen aufweist, die selektiv an Schnittpunkten der Wortleitungen und der Bitleitungen angeordnet und jeweils aus einem Transistor und einem Kondensator aufgebaut sind; und wobei der Halbleiterspeicherchip Einstellmittel umfasst, um die Spannung der Bitleitung auf Massepegel einzustellen, wenn die Leistungsversorgung an- und ausgeschaltet wird, Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Anschalten einer Leistungsversorgung oder zum Erfassen des Anschaltens der Leistungsversorgung, und Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Ausschalten einer Leistungsversorgung oder zum Erfassen des Ausschaltens der Leistungsversorgung, so dass in den Speicherzellen gespeicherte Daten vor dem Ausschalten der Leistungsversorgung sogar dann gehalten werden können, wenn die Leistungsversorgung erneut nach deren Ausschalten angeschaltet wird.
  • Bei der Halbleiterspeichervorrichtung gemäß den dritten und vierten Aspekten der Erfindung wird ein externes Signal oder ein Befehl, das/der eine Zeitspanne angibt, die zum Stabilisieren der Leistungsversorgung, der internen Schaltungen, etc. erforderlich ist, von außerhalb des Speicherchips eingegeben, oder es wird eine Schaltung zum Angeben, dass eine vorbestimmte Zeitspanne nach dem Anschalten der Leistungsversorgung verstrichen ist, in dem Chip aufgenommen, um ein Anschalten des Speicherzellentransistors auf Grund von Rauschen zu verhindern, das zum Zeitpunkt des Anschaltens oder Ausschaltens der Leistungsversorgung auftritt. Auf Grund dieser Struktur werden die Potentiale der Wortleitungen, der Platten, der Bitleitungen, etc. festgelegt, bis der Betriebsmodus der Speichervorrichtung vollständig in den Standby-Modus verschoben ist, wodurch Datenverlust vermieden wird.
  • Außerdem können das obige Signal, der Befehl oder die Schaltung, die die Wortleitung, die Bitleitung, die Platte, etc. aktivieren, ungeachtet des zum Zeitpunkt des Ausschaltens der Leistungsversorgung auftretenden Rauschens auf vorbestimmte Potentiale festgelegt werden, wodurch die Speicherzellendaten gegen Zerstörung geschützt werden.
  • Wie es oben beschrieben ist, kann die Halbleiterspeichervorrichtung der Erfindung in eine Speicherzelle geschriebene Daten richtig lesen, nachdem die Leistungsversorgung einmal ausgeschaltet und erneut angeschaltet wird. Dies unterscheidet sie von dem herkömmlichen DRAM, bei dem die in einer Speicherzelle geschriebenen Daten verloren gehen, wenn die Leistungsversorgung ausgeschaltet wird. Da außerdem die Halbleiterspeichervorrichtung der Erfindung hohe Cut-Off-Charakteristika aufweist, kann die Leistungsversorgung für eine lange Zeit ausgeschaltet bleiben.
  • Die Erfindung kann vollständiger aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen zeigt/zeigen:
  • Fig. 1A bis 1C Ansichten, die bei der Erläuterung einer herkömmlichen Halbleiterspeichervorrichtung nützlich sind;
  • Fig. 2A und 2B Ansichten, die Pausen-Charakteristika eines herkömmlichen DRAMs zeigen, die erhalten werden, wenn eine Leistungsversorgung angeschaltet bleibt, und Pausen-Charakteristika des DRAMs, die erhalten werden, wenn die Leistungsversorgung einmal aus- und erneut angeschaltet wird;
  • Fig. 3 eine Tabelle, die Typen von herkömmlichen Halbleiterspeichern zeigen;
  • Fig. 4 eine graphische Darstellung, die die Beziehung zwischen DRAM-Entwicklungsstufen, dem Leckstrom und der Schwellenspannung zeigt;
  • Fig. 5A und 5B Schaltbilder, die eine Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigen;
  • Fig. 6 eine Ansicht, die bei der ersten Ausführungsform verwendete Treibersignale zeigt;
  • Fig. 7A und 7B Schnittansichten, die bei der ersten Ausführungsform benutzte Bauteilstrukturen zeigen;
  • Fig. 8 eine Ansicht, die die Bedingungen zum Verlängern der Pausen-Charakteristika des DRAMs bei der ersten Ausführungsform darstellt;
  • Fig. 9 eine graphische Darstellung, die die Wirkung der Erfindung zeigt, die erhalten wird, wenn sie auf ein 16-Mbit-DRAM angewendet wird;
  • Fig. 10 eine graphische Darstellung, die die Wirkung der Erfindung zeigt, wenn sie auf ein 1-Gbit-DRAM angewendet wird;
  • Fig. 11 eine Ansicht, die bei der zweiten Ausführungsform der Erfindung benutzte Treibersignale zeigt;
  • Fig. 12A und 12B Schaltbilder, die eine dritte Ausführungsform der Erfindung zeigen;
  • Fig. 13A bis 13D Blockdiagramme, die eine vierte Ausführungsform der Erfindung zeigen;
  • Fig. 14A und 14B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine fünfte Ausführungsform der Erfindung zeigen;
  • Fig. 15A und 15B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine sechste Ausführungsform der Erfindung zeigen;
  • Fig. 16A und 16B Ansichten, die eine Modifikation der sechsten Ausführungsform der Erfindung zeigen;
  • Fig. 17A und 17B Ansichten, die eine weitere Modifikation der sechsten Ausführungsform der Erfindung zeigen;
  • Fig. 18 eine Ansicht, die einen Zeilendecodierer gemäß einer siebten Ausführungsform der Erfindung zeigt;
  • Fig. 19 ein Schaltbild, das eine achte Ausführungsform der Erfindung zeigt;
  • Fig. 20 ein Schaltbild, das eine neunte Ausführungsform der Erfindung zeigt;
  • Fig. 21A bis 21C Schaltbilder bzw. eine Signalverlaufsansicht, die eine zehnte Ausführungsform der Erfindung zeigen;
  • Fig. 22A und 22B ein Schaltbild bzw. eine Ansicht von Treibersignalen, die eine elfte Ausführungsform der Erfindung zeigen;
  • Fig. 23A und 23B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine zwölfte Ausführungsform der Erfindung zeigen;
  • Fig. 24A und 24B ein Schaltbild bzw. eine Ansicht von Treibersignalen, die eine fünfte Ausführungsform der Erfindung zeigen;
  • Fig. 25 ein Schaltbild, das eine vierzehnte Ausführungsform der Erfindung zeigt;
  • Fig. 26A und 26B ein Schaltbild bzw. eine Ansicht von Treibersignalen, die eine fünfzehnte Ausführungsform der Erfindung zeigen;
  • Fig. 27A und 27B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine sechzehnte Ausführungsform der Erfindung zeigen;
  • Fig. 28A und 28B Schnittansichten, die Bauteilstrukturen gemäß einer siebzehnten Ausführungsform der Erfindung zeigen;
  • Fig. 29A und 29B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine achtzehnte Ausführungsform der Erfindung zeigen;
  • Fig. 30A und 30B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine neunzehnte Ausführungsform der Erfindung zeigen;
  • Fig. 31A bis 31C Schaltbilder bzw. eine Signalverlaufsansicht, die eine zwanzigste Ausführungsform der Erfindung zeigen;
  • Fig. 32A und 32B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine einundzwanzigste Ausführungsform der Erfindung zeigen;
  • Fig. 33A und 33B ein Schaltbild bzw. eine Signalverlaufsansicht, die eine zweiundzwanzigste Ausführungsform der Erfindung zeigen;
  • Fig. 34 eine Ansicht, die Ergebnisse von Experimenten zeigt, die die Abhängigkeit der Pausen-Charakteristika der Erfindung auf das Plattenpotential betreffen;
  • Fig. 35 eine Ansicht, die Ergebnisse von Experimenten zeigt, die die Beziehung zwischen den Pausen- Charakteristika der Erfindung und einer Zeitverzögerung zwischen dem An/Aus-Schalten einer Wortleitungsspannung und derjenigen einer Leistungsspannung Vcc zeigen;
  • Fig. 36 eine Ansicht, die Ergebnisse von vergleichenden Experimenten zeigt, die die Ausschaltzeitspannen bei der Erfindung und die Pausenzeitspannen betreffen, wobei die Leistung in dem herkömmlichen Fall angeschaltet bleibt; und
  • Fig. 37 eine Ansicht, die experimentelle Ergebnisse zeigt, die erhalten werden, wenn die Leistungsversorgung wiederholt bei der Erfindung an- und ausgeschaltet wird.
  • Die Ausführungsformen der Erfindung werden mit Bezug auf die beigefügten Zeichnungen erläutert.
    • (Erste Ausführungsform)
  • Fig. 5A und 5B sind Schaltbilder, die eine Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung zeigen. Wie es in Fig. 5A gezeigt ist, ist jede der Speicherzellen M0 bis M3 aus einem Transistor und einem Kondensator aufgebaut. Bitleitungen BL0, /BL0, BL1 und /BL1 lesen Zellendaten. Jede der Wortleitungen WL0 und WL1 zum Auswählen der Speicherzellen werden von einem Zeilendecodierer gesteuert. Leseverstärker SA0 und SA1 verstärken die feine Potentialdifferenz zwischen den Bitleitungen BL0 und /BL0 und zwischen den Bitleitungen BL1 und /BL1. Transistoren Q0 bis Q3 verbinden die Bitleitungen mit einem Potential Vss und werden von einem Signal VHH gesteuert.
  • Transistoren Q4 bis Q7 trennen das Zellenarray von den Leseverstärkern und werden durch ein Taktsignal ΦT gesteuert. Bei der ersten Ausführungsform wurden verschiedene Maßnahmen durchgeführt, um zu ermöglichen, dass in eine Speicherzelle des DRAMs geschriebene Daten ohne Zerstörung gelesen werden können, nachdem die Versorgung einer Leistungsspannung Vcc einmal angehalten und dann erneut gestartet wird.
  • Bei dem herkömmlichen Fall ist die Plattenelektrode zuerst auf das Potential Vcc/2 festgelegt. Bei der Ausführungsform der Erfindung ist sie andererseits auf das Potential Vss festgelegt.
  • Es sei ein Fall angenommen, bei dem die Wortleitung WL1 ausgewählt und Daten "0" in den Speicherknoten VSN0 der Speicherzelle MO geschrieben werden. Die Leistungsversorgung wird ausgeschaltet, nachdem die Daten geschrieben sind, und die Wortleitung WL1 wird auf das Potential Vss zurückgegeben. Bei dem herkömmlichen Fall, wobei die Plattenelektrode auf das Potential Vcc/2 eingestellt wird, senkt sich das Plattenpotential Vcc/2 mit dem Ablauf der Zeit ab, und erreicht schließlich Vss, da die Leistungsversorgung in dem AUS-Zustand ist. Somit senkt sich das Potential des Speicherknotens VSN0 auf Grund der Kopplung eines Zellenkondensators C0 mit einem großen Kapazitätswert auf -Vcc/2 ab. Zu dieser Zeit werden sowohl die Wortleitung WL1 als auch die Bitleitung BL0 das Potential Vss aufweisen.
  • Da zu dieser Zeit die Source (d. h. Speicherknoten) des Transistors der Speicherzelle M0 auf -Vcc/2 ist, ist dessen Gate (d. h. Wortleitung) auf dem Potential Vss und dessen Drain (d. h. Bitleitung) auf dem Potential Vss, wobei der Transistor in dem AN-Zustand ist und das Potential des Speicherknotens gleich Vss-VT ist (was um die Schwellenspannung der Speicherzelle niedriger als das Potential Vss ist). In diesem Zustand leckt der größte Teil der Speicherzelle in die Bitleitung, was bedeutet, dass die Speicherzellendaten verloren gehen.
  • Danach wird die Leistungsversorgung erneut angeschaltet, um das Plattenpotential auf Vcc/2 zurückzugeben. Da zu dieser Zeit das Potential des Speicherknotens Vcc/2 - VT > Vss ist, und das Potential der Daten niedrig ist, würde ohne Gegenmaßnahmen ein fehlerhafter Betrieb auftreten. In einem Fall, bei dem der DRAM Bulk-Si-Transistoren enthält, wird außerdem, wenn die Leistungsversorgung ausgeschaltet wird, die pn-Diode in Durchlassrichtung vorgespannt, und die Zellenladung leckt, da der Speicherknoten vom n-Typ bei -Vcc/2 ist und das p-Typ- Substrat an dem Potential Vss in dem Biaszustand des pn- Übergangs des Speicherknotens ist. Folglich wird das Potential des Speicherknotens Vss - VB (VB stellt die eingebaute Spannung des pn-Übergangs dar). Wenn die Leistungsversorgung erneut angeschaltet wird, wird das Potential des Speicherknotens gleich -VB + Vcc/2 > Vss, was eine bedeutende Verringerung im Signalbetrag bedeutet und einen fehlerhaften Betrieb zum Zeitpunkt des Lesens der Daten "0" verursachen wird.
  • Andererseits wird bei der Ausführungsform der Erfindung das Plattenpotential sogar dann auf Vss eingestellt, wenn die Leistungsversorgung in dem AN-Zustand ist. Somit werden sich sogar dann, wenn die gesamte Bitleitung /BL0, die Wortleitung WL1 und die Plattenelektrode gleich Vss werden, nachdem der Speicherknoten auf Vss eingestellt wird, um die Daten "0" zu schreiben, und dann, wenn die Leistungsversorgung ausgeschaltet wird, die Biaszustände des Transistors der Speicherzelle M0 nicht ändern, was bedeutet, dass die Source, der Drain und das Gate der Transistoren alle auf Vss sind. Dem gemäß wird der Transistor nicht angeschaltet, und somit wird der Speicherknoten sogar auf Vss gehalten, nachdem die Leistungsversorgung erneut ausgeschaltet wird, was ermöglicht, dass das gespeicherte Datensignal ohne Verringern des Signalbetrags gelesen wird.
  • In einem Fall, in dem es ein Substrat gibt, werden außerdem sowohl die Speicherknoten als auch das Substrat, das einen pn-Übergang bildet, auf Vss gehalten, und demgemäß ist der pn-Übergang nicht in Vorwärtsrichtung vorgespannt. Somit fließt kein großer Strom in dem pn-Übergang. Daher wird, sogar wenn die Leistungsversorgung erneut angeschaltet wird, der Speicherknoten auf Vss gehalten, was ermöglicht, dass das Datensignal ohne Verringern des Signalbetrags gelesen werden kann. Hinsichtlich der Bedingungen des Plattenpotentials zum Verhindern einer Verringerung in dem Betrag eines Signals, das Daten "0" angibt, ist es hinsichtlich des Speicherzellenlecks theoretisch wünschenswert, das Plattenpotential niedriger als die Zellentransistor-Schwellenspannung VT einzustellen, wenn die Leistungsversorgung in dem AN-Zustand ist. Andererseits ist es hinsichtlich des pn-Übergangslecks wünschenswert, das Plattenpotential niedriger als die eingebaute Spannung VB des pn-Übergangs einzustellen, wenn die Leistungsversorgung in dem AN-Zustand ist.
  • Zweitens kann ein Verlust der Speicherzellendaten mit einem Signal VHH zum Erfassen des Anschaltens und Ausschaltens der Leistungsversorgung verhindert werden. Während die Leistungsspannung niedriger als 2VT ist, was zwischen 0 V und Vcc fällt (VT stellt die Schwellenspannung des Transistors dar), wird nach dem Anschalten der Leistungsversorgung jeder Knoten der Peripherieschaltung, der Kernschaltung, etc. des DRAM nicht auf Vss oder Vcc festgelegt, und es ist nicht klar, wie er arbeitet. Das Potential der Wortleitung WL1 kann Vss überschreiten, und die Bitleitung /BL0 kann auf einen Wert niedriger als Vss durch Rauschen verringert werden.
  • Da außerdem das DRAM-Chip eine Mehrzahl von Schaltungen umfasst, nimmt, sogar wenn die Leistungsspannung 2VT überschreitet, der DRAM einen richtigen Standby-Zustand an, bis die Logik über alle Schaltungen verteilt ist, mit dem Ergebnis, dass es möglich ist, dass die Wortleitung, die Bitleitung, etc. nachteilig durch Rauschen beeinflusst werden. Es ist sehr bedeutsam, Maßnahmen gegen das Rauschen zu ergreifen, da der DRAM einen fehlerhaften Vorgang sogar dann durchführen wird, wenn nur eines der in den Zellen gespeicherten Signalen daraus leckt. Derartiges Rauschen kann ebenfalls auftreten, wenn die Leistungsversorgung ausgeschaltet wird. Es ist ebenfalls möglich, dass das DRAM Rauschen durch einen externen Pin empfangen wird und er einen fehlerhaften Vorgang durchführen wird, während die Leistungsversorgung in dem AUS-Zustand ist.
  • Die obige Ausführungsform und weitere Ausführungsformen, die später erläutert werden, ergreifen ebenfalls Maßnahmen gegen fehlerhafte Vorgänge, die auftreten können, wenn der DRAM-Chip von einem Sockel entfernt wird.
  • Gegen Bitleitungsrauschen werden PMOS-Transistoren vom Verarmungstyp Q0 bis Q3, die positive Schwellenspannungen aufweisen (d. h. die Transistoren werden angeschaltet, wenn ihre Gates bei 0 V sind), geschaltet und von dem Signal VHH gesteuert, wie es in den Fig. 5A und 5B gezeigt ist.
  • Fig. 6 zeigt den oben beschriebenen Vorgang. Nachdem die Leistungsspannung Vcc anliegt, wird das Signal VHH auf einem niedrigen Niveau gehalten. Da in diesem Zustand die Sources der Transistoren vom Verarmungstyp Q0 bis Q3 in dem AN- Zustand sind und die Bitleitungen auf Vss festlegen können, kann das Anschalten der Speicherzellentransistoren auf Grund von Rauschen, das erzeugt wird, wenn die Leistungsversorgung angeschaltet wird, verhindert werden. Demgemäß kann das Lecken zw. die Leckage von in einem Speicherzellentransistor geschriebenen Daten "1" an eine Bitleitung verhindert werden, was auftreten würde, wenn auf Grund von Rauschen das Potential der Bitleitung niedriger als Vss ist. Nachdem die Leistungsspannung auf Vcc festgelegt ist, wird das Signal VHH in einem Hochpegelzustand eingestellt und die Transistoren Q0 bis Q3 ausgeschaltet, wodurch ein gewöhnlicher DRAM-Betriebsmodus eingestellt wird. Ferner wird zum Zeitpunkt des Ausschaltens der Leistungsversorgung das Signal VHH auf einen Tiefpegelzustand in dem Standby-Modus eingestellt, um die Transistoren Q0 bis Q3 anzuschalten, und die Leistungsversorgung wird ein wenig später ausgeschaltet.
  • Auf ähnliche Weise wird, um den Verlust von Daten "1" und "0" aus Speicherzellen zu verhindern, was auftreten würde, wenn das Potential der Wortleitungen Vss überschreitet, das Signal VHH an den Zeilendecodierer angelegt, um dadurch einen Anstieg in dem Potential der Wortleitungen zum Zeitpunkt des An- und Ausschaltens der Leistungsversorgung zu verhindern, um eine Zerstörung von Zellendaten zu verhindern. Ausführliche Beispiele der Schaltungen sind in den Fig. 18 bis 20 und 29A bis 33B etc. gezeigt, die später erläutert werden.
  • Da der PMOS-Transistor vom Verarmungstyp im AN-Zustand ist, wenn die Leistungsversorgung im AUS-Zustand ist, werden die Bitleitungen, die Wortleitungen und die Plattenelektrode auf Vss in dem AUS-Zustand der Leistungsversorgung festgelegt. Dem gemäß werden alle Speicherzellentransistoren immer aus gehalten, und der Verlust von Zellendaten kann verhindert werden.
  • Wenn wie bei dem herkömmlichen Fall das Bitleitungsvorladepotential auf Vcc/2 gesetzt ist und die Bitleitungen mit Vss mittels der Transistoren vom Verarmungstyp während der Aktivierung des DRAM verbunden sind, werden die Leseverstärker von Vcc/2 am Kurzschließen mit Vss gehindert, indem das Bitleitungspotential auf Vcc/2 zum Zeitpunkt des Anschaltens der Leistungsversorgung gesetzt wird, nachdem das Signal VHH auf einen Hochpegelzustand gesetzt ist, und dann wird ΦT angeschaltet, und ebenfalls durch Setzen des Bitleitungspotentials auf Vss zum Zeitpunkt des Ausschaltens der Leistungsversorgung, nachdem ΦT ausgeschaltet ist, und dann wird das Signal VHH auf den Tiefpegelzustand gesetzt, wie es in dem Fall (B) von Fig. 6 gezeigt ist.
  • Der Fall (A) von Fig. 6 zeigt ein Bitleitungs-Vss- Vorladeverfahren. In diesem Fall wird das oben erwähnte Kurzschließen nicht stattfinden, sogar wenn ΦT auf einen Hochpegelzustand, wenn die Leistungsversorgung angeschaltet wird, und auf einen Tiefpegelzustand, wenn die Leistungsversorgung ausgeschaltet wird, eingestellt ist. Bei dem Bitleitungs-Vss- Vorladeverfahren ist eine Dummy-Zelle notwendig, in die Daten von außen geschrieben werden können, wie es in Fig. 5B gezeigt ist, um die Bitleitungspotentialdifferenz ordnungsgemäß zu verstärken. Um die Transistoren Q0 bis Q3 während des Anschaltens der Leistungsversorgung auszuschalten, muss das Signal VHH auf einen höheren Pegelzustand als Vcc eingestellt werden, da die maximale Amplitude der Bitleitungen Vcc ist.
  • Die Fig. 7A und 7B zeigen Speicherzellen vom SOI-Typ, die bei der Erfindung nützlich sind. Insbesondere zeigt Fig. 7A ein Stapelzelle, während Fig. 7B eine Grabenzelle zeigt. Die Fig. 7A und 7B zeigen NMOS-Transistoren. Wenn jedoch PMOS-Transistoren anstatt der NMOS-Transistoren verwendet werden, werden die jeweiligen Leitfähigkeitstypen der Regionen, die den NMOS-Transistor bilden, in die mit Klammern umgebenen geändert.
  • Sowohl BEI der Stapelzelle als auch der Grabenzelle wird ein Oxidfilm auf einem Si-Substrat bereitgestellt, und eine obere Si-Schicht wird auf der resultierenden Struktur gebildet. Die Source, der Drain und der Kanal der Speicherzellentransistoren sind in der oberen Si-Schicht ausgebildet. Außerdem ist der mit der Source verbundene Speicherknoten mit einem Isolator, wie beispielsweise einem Oxidfilm, etc., umgeben, und auch von der Plattenelektrode mittels eines aus einem Isolator hergestellten Kondensator, wie beispielsweise einem Film mit hoher Dielektrizität, etc., isoliert. Somit existiert kein pn-Übergang zwischen der Source (d. h. Speicherknoten) und dem Substrat, wie bei dem herkömmlichen Bulk-Transistor. Somit wird kein relativ großer Betrag eines pn-Übergangs-Rückwärtsleckstroms sondern nur ein kleiner Betrag eines Isolatorleckstroms auftreten. Mit anderen Worten werden die geschriebenen Daten nur durch den Kanal der Speicherzelle vom SOI-Typ lecken.
  • Dem gemäß können die Pausen-Charakteristika des DRAM durch Verringern nur des Leckstroms bemerkenswert verbessert werden, der zu der Zeit des Ausschaltens des SOI-Transistors auftritt. Fig. 8 zeigt die Bedingungen zum Verringern des Leckstroms.
  • Die graphische Darstellung von Fig. 8 veranschaulicht die Charakteristika oder Kennlinien des SOI-Zellentransistors. In Fig. 8 gibt die Abszisse eine zwischen dem Gate und der Source des Transistors anliegende Spannung Vgs an, während die Ordinate einen durch den Transistor fließenden Strom Ids angibt. Der Transistor wird ausgeschaltet, wenn der Strom Ids kleiner als etwa 1 uA ist. Wenn sich die Spannung Vgs auf einem Wert auf der negativen Seite verringert, verringert sich der Strom Ids in der Art eines logarithmischen Maßstabs. Demgemäß nähert sich die Umkehrzahl, S- Faktor = ΔVgs/10 g (Ids), der Neigung die Cut-Off-Charakteristika des SOI-Transistors an, was als ein Eigenschaft des Transistors betrachtet wird, den idealen Cut-Off-Charakteristika (60 mV/Dekade bei Zimmertemperatur) an, da die Kapazität zwischen dem Kanal und dem Substrat Null wird. Somit wird die Neigung der Cut-Off-Charakteristika steil, wenn sich die Spannung auf einem Wert auf der negativen Seite absenkt. In dem steilen Neigungsbereich können die Cut-Off- Charakteristika stark verbessert werden, in dem die Spannung Vgs nur geringfügig verändert wird.
  • Wenn der SOI-Transistor derart ausgestaltet ist, dass der S-Faktor = 70 mV/Dekade ist, und wenn die Schwellenwertspannung des Transistors auf etwa 1,1308 V oder mehr eingestellt wird, um zu veranlassen, dass der Strom Ids des Transistors gleich 1 uA oder weniger wird, kann der Leckstrom (I leak) verringert werden auf:
  • Ileak = 10(-1,1308/70 mV) · 10&supmin;&sup6; = 7 · 10&supmin;²³ A,
  • wenn die Wortleitungsspannung auf 0 V, die Bitleitungsspannung auf 0 V und der Speicherknoten auf 0 V oder Vcc eingestellt werden.
  • Wenn dies der Fall ist, wird 1,5 V an eine Speicherzelle angelegt, die eine Zellenkapazität Cs von 30 fF aufweist, wobei die darin akkumulierte Elektrizität ist:
  • (1,5 V - 1,5 V/2) · 30 fF = 22,5 fQ.
  • Dem gemäß ist die Zeit, die notwendig ist, um es der Elektrizität zu ermöglichen, aus der Speicherzelle auszulecken:
  • t = Q/i = 22,5 fQ/ (7 · 10&supmin;²³ A) = 3,2 · 10&sup8; sec = 10 Jahre
  • Somit kann die oben beschriebene Ausführungsform der Erfindung Daten für 10 Jahre oder länger speichern. Mit anderen Worten erfordert die Ausführungsform keinen Auffrischvorgang für 10 Jahre, wie bei dem Fall der nichtflüchtigen Speicher, wie beispielsweise EPROMs, etc. Wenn die Schaltung der Erfindung, die Daten sogar speichern kann, wenn die Leistungsversorgung ausgeschaltet ist, mit dem herkömmlichen DRAM kombiniert wird, kann dieser DRAM als ein vollständiger nichtflüchtiger Speicher verwendet werden. Außerdem erfordert bei einem Fall, bei dem der Transistor einen 5- Faktor von 100 mV/Dekade aufweist, der Speicher keinen Auffrischvorgang für 10 Jahre, wenn die Schwellenspannung VT des Transistors auf 1,61 V oder mehr eingestellt ist.
  • Die oben beschriebene Schwellenspannung VT muss im Fall eines 1 uA Lecks die folgenden Bedingungen erfüllen:
  • VT > S-Faktor · log (ein Leckstrom, um zu ermöglichen, dass Daten für 10 Jahre/10&supmin;&sup6; gespeichert werden können)
  • = S-Faktor · 10 g (7 · 10&supmin;²³ A/10&supmin;&sup6; A)
  • = S-Faktor · 16,15.
  • Sogar in einem Fall, bei dem Daten nicht für 10 Jahre gehalten werden können, kann, wenn der Auffrischvorgang nicht jede 1 Minute oder dergleichen notwendig ist, eine ausreichende Wirkung, nachdem die Leistungsversorgung ausgeschaltet ist, sogar unter der Bedingung erreicht werden, dass die Schwellenspannung VT das Folgende erfüllt:
  • VT > S-Faktor · log (3,75 · 10&supmin;&sup6; A/10&supmin;&sup6; A) = S-Faktor · 9,46.
  • Das obige zeigt, dass, desto höher die Pausen-Charakteristik eines Transistors ist (ungeachtet dessen, ob der Transistor vom SIO- oder Massentyp ist), desto wirksamer ist die Erfindung. Fig. 9 zeigt genauere Ergebnisse, die erhalten werden, wenn die Erfindung auf einen 16-Mb-DRAM angewendet wird.
  • In Fig. 9 gibt die Abszisse die Pausenzeit oder Ausschaltzeit an, und die Ordinate gibt den Standby-Strom an. Die gestrichelte Linie (a) gibt den Standby-Strom des herkömmlichen 16 Mb DRAM an, der ungefähr 100 uA unabhängig von der Pausenzeit ist.
  • Andererseits gibt die durchgezogene Linie (b) den Standby-Strom der Erfindung an, der sich verringert, wenn die Ausschaltzeit ansteigt. Dies liegt daran, dass bei der Erfindung ein Power-On-Strom fließt, wenn die Leistungsversorgung des DRAM angeschaltet wird. Da bei der DRAM- Spezifikation der Power-On-Strom (Ipower-on) = 20 mA ist und da die Anschaltzeit (Tpower-on) = 200 us ist, ist eine vorbestimmte Elektrizität von 20 mA · 200 us notwendig, um die Leistungsversorgung anzuschalten. Während die Leistungsversorgung in dem AUS-Zustand ist, fließt keine Elektrizität von der Leistungsspannung Vcc. Somit verringert sich, wie es in Fig. 9 gezeigt ist, der Standby-Strom, wenn sich die Ausschaltzeit erhöht. Diejenigen Abschnitte der durchgezogenen Linie (b) von Fig. 9, die mit 16M, 64M, 256M und 1 G bezeichnet sind, geben die Pausenzeitenspezifikationen eines 16 Mb DRAM, eines 64 Mb DRAM, eines 256 Mb DRAM bzw. 1 Gb DRAM an, Dies beweist, dass die Erfindung in den auch bei den üblichen Spezifikationsniveaus wirksam ist.
  • Fig. 10 zeigt die wirksamen Ergebnisse der Erfindung, die erhalten werden, wenn sie auf einen 1-Gb-DRAM angewendet wird.
  • Im herkömmlichen Fall ist der Betrag des Leckstroms der Transistoren bei Standby in einem 1-Gb-DRAM (120 uA - 8 mA) größer als in einem 16-Mb-DRAM. Dieser Wert wird mit Vcc = 1,5 V, der Schwellenwert = 0,2 Vcc und der Schwellenwertvariationsbereich ΔVt = ±0,1 V erhalten. Die Schwellenspannung verringert sich, wenn die Integration der Speicherzellen ansteigt. Wer Leckstrom verändert sich in Übereinstimmung mit einer Variation im Schwellenwert, und wird im schlimmsten Fall etwa 8 mA groß. Außerdem wird ein großer Betrag des Standby-Leckstroms aufgrund fehlerhaften Kurzschließens erzeugt, das ohne weiteres zwischen einer Wortleitung und einer Bitleitung in einem hochintegrierten Speicher auftreten kann. Ein Leckstrom beträgt je Ausfall in dem Speicher ungefähr 120 uA. Wenn es sechzig Ausfälle in einem Speicherchip gibt, wird die Summe der Leckströme der Ausfälle im Wesentlichen gleich dem Leckstrom der Transistoren des Chips.
  • Andererseits verringert sich der Auffrischstrom umgekehrt proportional zu der Pausenzeit. Wie es aus Fig. 10 offensichtlich ist, ist bei dem 1 Gb DRAM der Leckstrom größer als der Auffrischstrom. Der Leckstrom der Erfindung beträgt in dem Fall einer Pausenzeit von 10 Sekunden etwa das 4,5-fache des herkömmlichen Leckstroms. Wenn der Auffrischstrom eingeschlossen wird, beträgt der Standby-Strom der Erfindung ungefähr das 2,5-fache des herkömmlichen.
  • Es gibt außerdem experimentelle Ergebnisse, die beweisen, dass bei dem SOI-Transistor der Impact-Ionisationsfaktor des Kanals niedriger und die Cut-Off-Charakteristika im Fall des NMOS-Typs besser als in dem Fall des PMOS-Typs ist. Mit Blick darauf wird erwogen, den NMOS-Speicherzellentransistoren in PMOS zu ändern. Diese Änderung kann ohne weiteres verwirklicht werden, in dem der Source, der Kanal und der Drain des Transistors aus einem p-n-p-Übergang gebildet werden, wie es in Klammern in den Fig. 7A und 7B gezeigt ist. Die DRAM-Kernschaltung kann ebenfalls ohne Weiteres durch Umkehren der Leitfähigkeitstypen verwirklicht werden.
  • Ein derartiges umgekehrtes Beispiel ist in Fig. 22A, etc., gezeigt, auf das später Bezug genommen wird. Da außerdem der Speicherzellentransistor keine hohen Treiberfunktionen benötigt, werden verschiedene Arten in Betracht gezogen, um nur die Cut-Off-Charakteristika zu verbessern, wie es später mit Bezug auf die Fig. 28A und 28B, etc. erläutert wird.
  • Bei dem in Fig. 7B gezeigten Speicherzellentransistor ist es wünschenswert, ein p-Typ-Gate in dem NMOS-Transistor und ein n-Typ-Gate in dem PMOS-Transistor zu verwenden, um die Schwellenspannung hauptsächlich durch die Differenz in der Arbeitsfunktion zwischen dem Gate und dem Kanal zu erhöhen.
  • Außerdem können die in den Fig. 5A und 5B gezeigten Transistoren vom Verarmungstyp Substratkontakte aufweisen oder nicht. Wenn die SOI-Transistoren verwendet werden, gibt es einen Fall, bei dem ein Leckstrom auf Grund eines Tunnelstroms zwischen Bändern ansteigt, wenn die Spannung Vgs einen negativen Wert aufweist, wie es durch die in Fig. 8 gezeigten Stromleitungen B und D angegeben ist. In diesem Fall kann der Leckstrom sogar zu der Zeit eines Standby durch das Vss-Vorladeverfahren verringert werden, das im Fall (A) von Fig. 6 verwendet wurde.
    • (Zweite Ausführungsform)
  • Fig. 11 zeigt die Arbeitsweise der zweiten Ausführungsform. Die Struktur der zweiten Ausführungsform ist die gleiche wie diejenige der ersten Ausführungsform, und wird somit nicht gezeigt und erläutert. Bei der zweiten Ausführungsform wird das An- und Ausschalten der Leistungsversorgung von außerhalb des DRAM-Chips durch Eingeben eines Signals durch einen Pin mitgeteilt, um die Speicherzellendaten vor Rauschen zu schützen, das zum Zeitpunkt des An- und Ausschaltens der Leistungsversorgung auftritt.
  • Wie es in Fig. 6 gezeigt ist, wird, nachdem eine Einstellzeit von dem Start der Versorgung der Leistungsspannung Vcc verstrichen ist, ein Steuersignal VHH auf einen Hochpegelzustand und auf einen Tiefpegelzustand zum Zeitpunkt des Standbys eingestellt. Dann wird, nachdem eine Chiphaltezeit verstrichen ist, die Leistungsversorgung ausgeschaltet.
    • (Dritte Ausführungsform)
  • Die Fig. 12A und 12B zeigen die Schaltungsstruktur einer dritten Ausführungsform der Erfindung.
  • Es ist möglich, dass Rauschen in die Schaltung durch den bei der zweiten Ausführungsform benutzten Pin eintreten wird, der zum Benachrichtigen der Einstellung und des Haltezustands eines Chips benutzt wird, und dass somit aufgrund der Signalbeziehung zu der Platte Rauschen oder dergleichen in die Bitleitungen eintritt und sich die Bitleitungen und die Wortleitungen verändern, und demgemäß könnten Zellendaten aus der Schaltung abfließen. Ein derartiger Datenverlust muss vermieden werden. Außerdem muß zum Zeitpunkt des Entfernens des DRAM-Chips von einem Sockel die Schaltung gegen den Eintritt von Rauschen, wie beispielsweise statische Elektrizität, durch den Pin geschützt werden, um Zellendaten für 10 Jahre zu schützen.
  • Die Fig. 12A und 12B zeigen eine Schaltung zum Schützen eines DRAM-Chips gegen Rauschen.
  • Wie es in Fig. 12A gezeigt ist, sind ein Kondensator C0 und ein Widerstand R0 zusätzlich zu der gewöhnlichen Eingangsschutzschaltung zwischen den Anschlüssen verbunden, so dass ein von einem externen VHH-Stift eingegebener Rauschimpuls mit niedrigem Pegel auf das Potential Vss durch den Widerstand R0 verringert werden kann, wodurch das interne Signal VHH auf das Potential Vss festgelegt wird. Der Kondensator C0 wird bereitgestellt, um zu verhindern, dass sich der Signal VHH-Pegel ohne weiteres verändert, auch wenn ein Impuls mit hohem Pegel vorübergehend daran anliegt.
  • Fig. 12B zeigt eine Eingangsschaltung, die eine höhere Festigkeit gegen Rauschen aufweist. Es sei denn, dass ein langer Signalimpuls in den VHH-Anschluss eintritt und durch einen Widerstand R1 läuft, und das Potential eines Knotens A auf einen Hochpegelzustand zu einem Zeitpunkt verschoben wird, der durch die Zeitkonstanten des Widerstands R1 und eines Kondensators C1 bestimmt wird, wird das von dem VHH- Anschluss eingegebene Rauschen an den Vss-Anschluss durch einen Transistor vom Verarmungstyp Q29 geführt, der eine Schwellenspannung geringfügig höher als 0 aufweist. Zum Zeitpunkt des absichtlichten Einstellens des Signal VHHs auf einen Hochpegelzustand wird die Schwellenspannung des Transistors Q29 auf einen geringfügig negativen Wert als Ergebnis eines Substratbiaseffekts verringert, und somit wird der Transistor Q29 ausgeschaltet.
    • (Vierte Ausführungsform)
  • Die Fig. 13A bis 13D sind Blockdiagramme, die eine vierte Ausführungsform der Erfindung zeigen.
  • Das oben beschriebene Signal VHH kann von einem DRAM- Controllerchip oder einem CPU-Chip erzeugt werden, wie es in Fig. 13A gezeigt ist, oder durch einen Leistungsmanagement- Chip, wie es in Fig. 13B gezeigt ist. Alternativ kann das Signal durch eine Leistungsmanagementschaltung mit einer Leistungsversorgung erzeugt werden, wie es in Fig. 13C gezeigt ist.
  • Die Leistungsmanagementschaltung oder der Chip kann eine Schaltung zum Erfassen des Anschaltens der Leistungsversorgung sowie auch Schaltungen zum Erzeugen des Signal VHHs und zum Erfassen des Ausechaltens der Leistungsversorgung aufnehmen, um den VHH-Anschluss auf einen Tiefpegelzustand einzustellen. Außerdem kann, um das Signal VHH zu erzeugen, der Leistungsmanagement-Chip, etc. durch manuelles Bedienen eines Computers, etc. genauer gesagt durch Liefern eines Befehlssignals oder durch Bedienen eines Schalters an- und ausgeschaltet werden. Es ist eine Selbstverständlichkeit, dass das Signal VHH durch Abfühlen einer Verringerung in der Spannung der Batterie oder durch Abfühlen der Unterbrechung der externen Leistungsspannung erzeugt werden kann. Außerdem kann anstatt des Signals VHH ein Befehl oder dergleichen verwendet werden.
  • Zusätzlich zu dem oben beschriebenen Verfahren zum vollständigen Ausschalten der Systemleistungsversorgung oder der DRAM-Leistungsversorgung wird ein Verfahren zum Ausschalten der Leistungsversorgung in einem Schlafmodus betrachtet. Fig. 13D zeigt das Verfahren zum Ausschalten der Leistungsversorgung in dem Schlafmodus.
  • Bei dem herkömmlichen Schlafmodus wird die Leistungsversorgung der CPU von der Leistungsmanagementschaltung ausgeschaltet, während der DRAM-Controller und die DRAM-Leistungsversorgung AN bleiben. Bei einem ersten Verfahren der Erfindung werden die Leistungsversorgungen des DRAM- Controllers und des DRAM ausgeschaltet, wobei die Leistungsversorgung der CPU in einem AN-Zustand in dem Schlafmodus beibehalten wird. Dies ist so, da der Auffrischvorgang in dem Schlafmodus nicht notwendig ist, ist kein Auffrischsignal notwendig, das aus einem Auffrischsignal REF oder einer Signalkombination von /RAS und /CAS, wie beispielsweise /CAS vor /RAS, aufgebaut ist.
  • Außerdem ist in dem Fall eines DRAM mit eingebauter Auffrischschaltung nur die Leistungsversorgung der Auffrischschaltung in dem Schlafmodus ebenfalls ausgeschaltet.
  • Bei einem zweiten Verfahren der Erfindung werden sämtliche Leistungsversorgungen der CPU, des DRAM-Controllers und des DRAM in dem Schlafmodus auf AUS gehalten.
  • Als ein drittes Verfahren wird ein Verfahren zum Ausschalten der Leistung nur des DRAMs betrachtet, wobei die CPU und der DRAM-Controller in einem AN-Zustand gehalten wird.
    • (Fünfte Ausführungsform)
  • Die Fig. 14A und 14B zeigen eine fünfte Ausführungsform der Erfindung. Fig. 14A ist ein Schaltbild, während Fig. 14B eine Ansicht eines Signalverlaufs ist.
  • Praktischerweise ist vorzuziehen, dass das externe Signal VHH die gleiche Amplitude wie die Leistungsspannung Vcc aufweist. Da jedoch die Erfindung Transistoren vom Verarmungstyp Q0 bis Q3 verwendet, wie es in den Fig. 5A und 5B gezeigt ist, ist eine Spannung eines höheren Pegels als die Leistungsspannung Vcc notwendig, um die Transistoren auszuschalten. Zu diesem Zweck kann ein externes Signal, das einen höheren Pegel als die Leistungsspannung Vcc aufweist, als das externe Signal VHH verwendet werden, oder der Pegel des externen Signal VHH in dem Chip kann angehoben werden, wie es in den Fig. 14A und 14B gezeigt ist.
  • Bei der Schaltung wird, wie sie in den Fig. 14A und 14B gezeigt ist, der Pegel des externen Signal VHHs, das die gleiche Amplitude wie die Leistungsspannung Vcc aufweist, durch eine darin verwendete Pumpschaltung angehoben. Der Pegel des internen Signal VHHs steigt ein wenig an, nachdem die Zufuhr der Leistungsspannung Vcc beginnt, und verringert sich, bevor die Zufuhr der Leistungsspannung Vcc anhält. Dies bedeutet, dass der Pegel des Signal VHHs während der Zufuhr der Leistungsspannung Vcc "high" wird, und folglich kann Vcc oder Vss als die Leistungsspannung der Erzeugungsschaltung für das interne Signal VHH verwendet werden.
  • Bei der Schaltung von Fig. 14A wird, während das externe Signal VHH auf einem Tiefpegelzustand ist, der Pegel des internen Signal VHHs auf Vss mittels eines Transistors Q30 verringert, und ein darin benutzter Oszillator wird unwirksam gehalten, wodurch das interne Signal VHH auf Vss gehalten wird. Wenn das externe Signal VHH auf einem Hochpegelzustand gesetzt wird, wird der Oszillator betrieben, um eine Pumpschaltung (booster circuit) zu veranlassen, das interne Signal VHH anzuheben. Wenn das interne Signal VHH auf einen vorbestimmten Pegel angehoben wurde, wird ein Oszillatorhaltesignal auf einen Tiefpegelzustand verschoben, um den Betrieb des Oszillators anzuhalten.
    • (Sechste Ausführungsform)
  • Die Fig. 15A und 15B zeigen eine sechste Ausführungsform der Erfindung. Fig. 15A ist ein Schaltbild, während Fig. 15B eine Ansicht von Signalverläufen ist.
  • Nachdem die Leistungsversorgung angeschaltet ist, wird ein Signal PWRON von dem Tiefpegelzustand zu dem Hochpegelzustand verschoben. Wenn eine Anschalterfassungsschaltung in den DRAM-Chip zum Verschieben des internen Signal VHHs auf den Hochpegelzustand aufgenommen ist, ist das externe Signal VHH zum Zeitpunkt des Anschaltens der Leistungsversorgung nicht notwendig.
  • Ein von der Anschalterfassungsschaltung ausgegebenes Signal kann ebenfalls verwendet werden, um verschiedene Schaltungen zurückzusetzen. Um fehlerhafte Arbeitsweisen verschiedener Schaltungen zu minimieren, werden diese bei der sechsten Ausführungsform zum Zeitpunkt des Anschaltens der Leistungsversorgung mittels des Rücksetzsignals sowie auch des Signal VHHs zurückgesetzt. Ferner werden, um fehlerhafte Arbeitsweisen zu verhindern, interne Signale /RAS, /CAS, /WE der Hauptschaltungen in dem Chip durch das Signal VHH zurückgesetzt, so dass die Signale die gleiche Logikschaltung zum Zeitpunkt des An- und Ausschaltens der Leistungsversorgung wie zum Zeitpunkt des Standby bilden können.
  • Zum Zeitpunkt des Ausschaltens der Leistungsversorgung kann ein Haltesignal von außerhalb eingegeben werden, wie es in Fig. 15B oder wie es in den Fig. 16A und 17B gezeigt ist.
  • Die Fig. 16A und 17A sind Ansichten von Haltesignalerzeugungsschaltungen. Die Fig. 16B und 17B sind Zeitablaufdiagramme, die von den in den Fig. 16A bzw. 17A gezeigten Schaltungen erzeugt werden.
  • Bei dem Fall von Fig. 16B wird ein Haltesignal mit einem vorbestimmten Programm erzeugt, so dass Signale /CAS und /WE auf einen Tiefpegelzustand eingestellt werden können, bevor ein Signal /RAS auf einen Tiefpegelzustand eingestellt wird, und das Signal /WE kann dann von Hoch- zu Tiefpegelzuständen und umgekehrt viermal verschoben werden. In den Fällen von Fig. 17B wird ein Haltesignal in den Hochpegelzustand verschoben, wenn die Leistungsversorgung ausgeschaltet und die Leistung auf einen niedrigeren Wert als ein konstanter Wert von Vcc-min verringert wurde.
  • Bei der in den Fig. 15A und 15B gezeigten Logikschaltung kann das Signal VHH sogar ordnungsgemäß arbeiten, wenn das Haltesignal durch Rauschen zum Zeitpunkt des Anschaltens der Leistungsversorgung beeinflusst wird. Somit wird in beiden Fällen (A) und (B) von Fig. 17B, wo unterschiedliche Haltesignale erzeugt werden, ein gewünschtes Signal VHH erzeugt.
  • Wie es oben erläutert ist, kann ein das Anschalten oder Ausschalten angebendes Signal von außerhalb eingegeben werden. Alternativ können Signale, die sowohl Power-On als auch Power-Off angeben, in den DRAM-Chip eingegeben und von einer Schaltung detektiert werden, die darin eingesetzt wird, um diese zu erfassen. In dem letzteren Fall kann das An- und Ausschalten ohne weiteres wie bei anderen nichtflüchtigen Speichern durchgeführt werden.
    • (Siebte Ausführungsform)
  • Fig. 18 ist ein Schaltbild, das eine Zeilendecodiererschaltung gemäß einer siebten Ausführungsform der Erfindung zeigt.
  • Bei dieser Ausführungsform wird Rauschen, das die Wortleitungen nachteilig beeinflusst und auftritt, wenn die Leistungsversorgung an- und ausgeschaltet wird oder in dem AUS-Zustand ist, eingeschränkt, indem zu einer herkömmlichen Zeilendecodiererschaltung eine Schaltung hinzugefügt wird, die Transistoren vom Verarmungstyp aufweist.
  • Wenn im Allgemeinen der Modus von dem Standby-Modus in den aktiven Modus verschoben wird, wird ein Signal /PRCH von dem Tiefpegelzustand zu dem Hochpegelzustand verschoben, und nur der Zeilendecodierer wird durch Adresseneingaben XA0, XB0, XC0 und XD0 ausgewählt, wodurch der Knoten B auf einen Tiefpegelzustand verschoben wird. Dann wird der Knoten C in einen Tiefpegelzustand verschoben, wodurch diejenige der Wortleitungen WL0 bis WLm-1 auf einen Hochpegelzustand verschoben wird, die einem Hochpegelzustand einer der Wortleitungstreibersignale WDRV0 bis WDRVm-1 entspricht. Folglich wird eine entsprechende Speicherzelle ausgewählt.
  • Bei der obigen Schaltung muss in dem Standby-Modus der Knoten C auf einen Hochpegelzustand eingestellt werden, und die Wortleitungstreibersignale WDRV0 bis WDRVm-1 und die Wortleitungen WL0 bis WLm-1 müssen auf Vss gesetzt werden. Wenn ferner die Leistungsversorgung an- oder ausgeschaltet wird oder in dem AUS-Zustand ist, müssen die Wortleitungen WL0 bis WLm-1 auf Vss festgelegt werden.
  • Bei der siebten Ausführungsform werden PMOS-Transistoren vom Verarmungstyp Q14 bis Q16 hinzugefügt, um zu ermöglichen, dass das Signal VHH auf Vss gesetzt wird, wenn die Leistungsversorgung an- oder ausgeschaltet wird oder in dem AUS- Zustand ist, und um der Vss-Leitung und den Wortleitungen WL0 bis WLm-1 zu ermöglichen, leitend zu sein, um die fehlerhafte Arbeitsweise von Schaltungen in dem Zeilendecodierer auf Grund von Rauschen zu verhindern.
  • Andererseits wird in dem Standby-Modus und dem aktiven Modus das Signal VHH auf einen Hochpegelzustand gesetzt, wodurch die Transistoren Q14 bis Q16 in dem AUS-Zustand gehalten werden, um den aktiven Modus nicht nachteilig den aktiven Modus beeinflussen. Außerdem, um Stromverlust zu den Wortleitungen WL0 bis WLm-1 durch die Transistoren Q8 bis Q10 zu verhindern, muss das Potential des Knotens C0 höher als das der Signale VDRV0 bis VDRVm-1 gehalten werden. Zu diesem Zweck werden die Transistoren Q17 und Q18, ein Adressknoten D und eine NAND-Schaltung für das Signal VHH (durch Transistoren Q17 bis Q20 gebildet) in dem Zeilendecodierer aufgenommen, so dass ungeachtet des Potentials des Knotens D eine VSV-Leitung mit angehobenem Potential immer mit dem Knoten C kurzgeschlossen werden kann, wenn das Signal VHH auf einem Tiefpegelzustand ist, wodurch das Anschalten der Transistoren Q8 bis Q10 verhindert wird.
  • In dem Fall, in dem das Signal VHH auf einen Hochpegelzustand ist, wenn der Knoten D auf einem Tiefpegelzustand ist, wird der Knoten C auf einem Hochpegelzustand gehalten, während, wenn der Knoten D auf einem Hochpegelzustand ist, der Knoten C auf einem Tiefpegelzustand gehalten wird. Somit können normale DRAN-Operationen durchgeführt werden. Es sei bemerkt, dass der Hochpegelzustand des Signal VHHs höher als das angehobene Potential VSV sein muss.
    • (Achte Ausführungsform)
  • Fig. 19 zeigt eine achte Ausführungsform der Erfindung. Diese Ausführungsform ist ein Beispiel einer Treiberschaltung zum Treiben der Wortleitungstreibersignale NDRV0 bis WDRVm-1, die in die in Fig. 18 gezeigten Transistoren Q8 bis Q10 einzugeben werden.
  • Sogar wenn der Stromverlust auf Grund von Rauschen durch die Transistoren Q8 bis Q10 auftritt, ist es ausreichend, wenn die Wortleitungstreibersignale WDRV0 bis WDRVm-1 auf das Potential Vss eingestellt werden, wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist. Somit kann in der WDRV-Treiberschaltung die WDRV-Leitung ebenfalls auf das Potential Vss festliegen, wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist, indem eine NAND-Schaltung für das Signal VHH und ein Zellenarray, das ein Signal in einer Stufe vor der Treiberschaltung aktiviert, bereitgestellt werden.
    • (Neunte Ausführungsform)
  • Fig. 20 zeigt eine neunte Ausführungsform der Erfindung. Bei der neunten Ausführungsform werden keine Wortleitungstreibersignale WDRV0 bis WDRVm-1 angelegt, und nur das Booster-Potential VSV wird an den Wortleitungstreibertransistor Q103 angelegt. Bei dieser Ausführungsform wird das angehobene Potential VSV auf das Potential Vss mittels eines Transistors Q104 verringert, und eine NAND-Schaltung (durch Transistoren Q99 bis Q101 gebildet) wird verwendet, um einen Knoten E mit dem angehobenen Potential der VSV-Leitung zu verbinden, um zu verhindern, dass der Pegel der Wortleitung WL0 das Potential Vss überschreitet, wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist.
  • Wenn die Treiberfähigkeit der Wortleitung beeinträchtigt sein kann, kann diese Ausführungsform wie folgt modifiziert werden:
  • Eine Mehrzahl von NMOS-Transistoren wird zwischen den Transistoren Q8 bis Q10 und den Wortleitungen WL0 bis WLm-1 und zwischen dem Transistor Q103 und der Wortleitung WL0, die in den Fig. 18 bis 20 gezeigt sind, eingefügt, wodurch das Signal VHH an die Gates der Transistoren angelegt wird und die Transistoren in dem aktiven Modus und dem Standby-Modus angeschaltet werden. Das Signal VHH wird auf Vss verschoben, um die Transistoren auszuschalten, wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist. Nur die Transistoren Q14 bis Q16 und Q104 können auf Vss gesetzt und ausgeschaltet werde.
    • (Zehnte Ausführungsform)
  • Die Fig. 21A bis 21C zeigen eine zehnte Ausführungsform der Erfindung. Fig. 21A ist ein Schaltbild, Fig. 21B ist ein Blockdiagramm und Fig. 21C ist eine Ansicht von Signalverläufen. Die Schaltung der zehnten Ausführungsform ist notwendig, um das in dem Fall (B) von Fig. 6 gezeigte Signal ΦT zu erzeugen.
  • Bei der in Fig. 21A (und Fig. 21B) gezeigten Schaltung wird ein Signal VHH' erzeugt, das in den Hochpegelzustand verschoben wird, nachdem das Signal VHH auf den Hochpegelzustand verschoben ist, um den Pegel des Signals ΦT nach Entlasten des Kurzschlusszustands zwischen den Bitleitungen und dem Potential Vss mittels des internen Signal VHHs zu erhöhen, wodurch die Bitleitungen mit Vcc/2 vorgeladen werden.
  • Zum Zeitpunkt des Ausschaltens der Leistungsversorgung wird das Signal VHH auf einen Tiefpegelzustand eingestellt, nachdem das Signal VHH' auf den Tiefpegelzustand eingestellt wird, um ein Kurzschließen zwischen der Vcc/2-Vorladeschaltung und dem Potential Vss zu verhindern.
    • (Elfte Ausführungsform)
  • Die Fig. 22A und 22B zeigen eine elfte Ausführungsform der Erfindung. Fig. 22A ist ein Schaltbild, während Fig. 22B eine Ansicht eines Signalverlaufs ist. Diese Ausführungsform ist ein Beispiel einer Kernschaltung, die durch Ersetzen der in den Fig. 5A und 5B gezeigten NMOS-Transistoren mit PMOS- Transistoren erhalten wird.
  • Die bei dieser Ausführungsform verwendeten PMOS-Transistoren werden durch Invertieren der jeweiligen Leitfähigkeitstypen (p und n) der Regionen erhalten, die alle in den Fig. 5A und 5B gezeigten Transistoren bilden. Die Platte ist mit der Leistungsspannung Vcc verbunden, und die Wortleitungen schalten die Speicherzellentransistoren mit einer Spannung an, die niedriger als Vcc ist. Hinsichtlich der Bitleitungsvorladespannung werden Vcc und Vcc/2 ebenfalls als Vorladespannungen in den Fällen (A) bzw. (B) und umgekehrt zu den Fällen (A) und (B) von Fig. 6 verwendet. Wenn die Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist, wird kein Strom von den Speicherzellen abfließen, indem derart gesteuert wird, dass die Platte auf Vss eingestellt wird, die Wortleitungen nicht geringer als Vss sind, und die Bitleitungen auf nicht mehr als Vss eingestellt sind.
  • Wenn der Speicherzellentransistor der SOI-Struktur aus einem PMOS-Transistor wie bei der elften Ausführungsform gebildet ist, werden dessen Cut-Off-Charakteristika weiter verbessert. Ferner wird ein /VHH-Signal anstatt des Signals VHHs umgekehrt zu Fig. 1 verwendet. Der Pegel des /VHH- Signals wird auf Vcc für eine vorbestimmte Zeitspanne nach dem Einschalten gehalten, und auf einen Wert niedriger als Vss gesetzt, direkt bevor der Betriebsmodus in den Standby- Modus eintritt. Zum Zeitpunkt des Ausschaltens wird das Signal auf Vcc und dann Vss gesetzt.
    • (Zwölfte Ausführungsform)
  • Die Fig. 23A und 23B zeigen eine zwölfte Ausführungsform der Erfindung. Fig. 23A ist ein Schaltbild, während Fig. 23B eine Ansicht von Signalverläufen ist. Diese Ausführungsform ist eine Schaltung, die durch Entfernen der PMOS-Transistoren vom Verarmungstyp zum Kurzschließen der Bitleitungen mit dem Potential Vss aus der Schaltung gemäß den Fig. 5A und 5B erhalten wurde.
  • Da wie bei dem Fall (B) von Fig. 23B die Bitleitungen mit Vss/2 im Allgemeinen vorgeladen sind, ist es schwierig, den Pegel der Bitleitungen niedriger als Vss zum Zeitpunkt des Einschaltens und Ausschaltens zu machen. Da außerdem die Bitleitungen BL0, /BL0, BL1 und /BL1 große Kapazitäten aufweisen, ist es schwierig, deren Pegel zu verändern.
  • Somit ist es eher möglich, dass die Pegel der Wortleitungen zum Zeitpunkt des Anschaltens oder Ausschaltens schweben. Hinsichtlich dessen ist es ausreichend, wenn das Signal VHH in den Zeilendecodierer eingegeben wird. Wenn ferner richtige Maßnahmen gegen Rauschen in dem DRAM-Chip getroffen werden, kann durch Erhöhen der Schwellenspannung der Zellentransistoren verhindert werden, dass die Zellenladung nur von der Vss-Platte abfließt. Fig. 23A zeigt einen Fall, bei dem die Messungen nur für die Wortleitungen genommen werden.
  • Wie es im Fall (C) von Fig. 23B gezeigt ist, kann der Pegel des Signals ΦT zum Zeitpunkt des Einschaltens erhöht werden, da es keine Transistoren vom Verarmungstyp zum Verbinden der Bitleitungen mit dem Potential Vss gibt. In diesem Fall tritt, wenn die Bitleitungen zur gleichen Zeit wie das Einschalten vorgeladen werden, kein Ladungsabfluss auf. Andererseits wird zum Zeitpunkt des Ausschaltens keine Zellenladung in die Bitleitung durch die Transistoren abfließen, da sie große Kapazitäten aufweisen, und das Bitleitungspotential von Vss/2 auf Vss in einer langen Zeit verringert.
    • (Dreizehnte Ausführungsform)
  • Die Fig. 24A und 24B zeigen eine dreizehnte Ausführungsform der Erfindung. Fig. 24A ist ein Schaltbild, während Fig. 24B eine Ansicht von Signalverläufen ist. Diese Ausführungsform ist ein Beispiel, das durch Ersetzen der in Fig. 5A und 5B gezeigten PMOS-Transistoren vom Verarmungstyp durch NMOS- Transistoren vom Verarmungstyp erhalten wird. Diese Ausführungsform kann den gleichen Betrieb wie die in den Fig. 5A und 5B gezeigte Schaltung durchführen, wenn das Signal /VHH anstatt des Signals VHH verwendet wird.
    • (Vierzehnte Ausführungsform)
  • Fig. 25 zeigt einen Zeilendecodierer, der auf eine Schaltung angewendet wird, die der Schaltung von Fig. 22A mit der Ausnahme ähnlich ist, dass PMOS-Transistoren anstatt der NMOS-Transistoren verwendet werden. Dieser Decodierer kann ohne weiteres durch Modifizieren des Decodierers von Fig. 18 verwirklicht werden, so dass die NMOS-Transistoren mit PMOS- Transistoren und umgekehrt ausgetauscht werden, Vss in Vcc verschoben wird, und die Booster-Spannungen, wie beispielsweise VHH, VSV, WDRV0 bis WDRVm-2 jeweils in /VHH, /VSV, /WDRV0 bis /WDRVm-2 geändert werden.
    • (Fünfzehnte Ausführungsform)
  • Die Fig. 26A und 26B zeigen eine fünfzehnte Ausführungsform der Erfindung, Fig. 26A ist ein Schaltbild, während Fig. 26B eine Ansicht von Signalverläufen ist.
  • Bei dieser Ausführungsform wird, kurz nachdem die Leistungsversorgung angeschaltet wird, die Platte (siehe Fig. 23A) auf einen Tiefpegelzustand, der tiefer als Vss ist, verringert, um dadurch den DRAM zu betreiben, und wird auf Vss zurückgegeben, bevor die Leistungsversorgung ausgeschaltet wird.
  • Mit dieser Struktur wird das Potential des Speicherknotens auf die positive Seite als Ergebnis des Datenschreibens in die Speicherzelle zum Zeitpunkt des An- und Ausschaltens verschoben. Wenn somit ein niedriges Rauschen in die Wortleitungen eintritt, schwebt die Source des Speicherzellentransistors. Wenn der Drain des Speicherzellentransistors auf Vcc/2 in Übereinstimmung mit einem Anstieg in Vss ansteigt, fließen keine Zellendaten von dem Speicherzellentransistor ab, und der Transistor bleibt ausgeschaltet.
  • Im Fall (B) von Fig. 26B kann die gleiche Wirkung ohne Anlegen des Signal VHHs erhalten werden, wenn der Pegel der Platte langsam ansteigt, da die Platte eine große Kapazität aufweist. Zum Zeitpunkt des Ausschaltens ist es jedoch notwendig, den Plattenpegel schnell auf Vss zu verringern. Ferner ist im Fall (B) kein Signal VHH notwendig, sogar wenn es geringfügiges Wortleitungsrauschen gibt. Somit kann ein DRAM, der Daten sogar nach dem Ausschalten halten kann, mit einer einfachen Struktur verwirklicht werden.
  • Wie es oben erwähnt ist, ermöglicht das Einstellen der Schwellenspannung des Zellentransistors auf einen Wert, der höher als der in Fig. 8 eingestellte Wert ist, einen derartigeen DRAM zu verwirklichen, der Daten sogar nach dem Ausschalten halten kann, wobei der Plattenpegel auf Vss ohne das Signal VHH gehalten wird.
    • (Sechzehnte Ausführungsform)
  • Fig. 27A und 27B zeigen eine sechzehnte Ausführungsform der Erfindung. Fig. 27A ist ein Schaltbild, während Fig. 27B eine Ansicht von Signalverläufen ist.
  • Diese Ausführungsform zielt darauf ab, den Leistungsverbrauch in einem langen Schlafmodus in einem Zustand zu minimieren, in dem die Lieferung der externen Leistungsspannung Vcc nicht angehalten wird. Zu diesem Zweck wird eine interne Leistungsspannung Vint bereitgestellt. Wenn das externe Signal VHH eingegeben wird, wird ein Schalter zum Verbinden der internen Leistungsspannung Vint mit dem Potential Vss ausgeschaltet, wodurch das Potential der internen Schaltung im Schlafmodus vollständig auf Vss verringert wird. Somit wird der Leistungsverbrauch der internen Schaltung Null.
  • In diesem Fall wird ein internes Signal VHH, das eine Impulsbreite kleiner als diejenige der internen Leistungsspannung Vint aufweist (die anstatt der externen Leistungsspannung Vcc verwendet wird), durch eine in den Fig. 27A und 27B gezeigte Auswahlverzögerungsschaltung erzeugt, und die Vorspannungsbedingungen für den Speicherzellentransistor werden gesteuert, um ein Abfließen der Zellendaten zu verhindern, wenn die interne Leistungsversorgung an- und ausgeschaltet wird und in dem AUS-Zustand ist.
  • Die interne Leistungsspannung Vint kann gleich der externen Leistungsspannung Vcc oder niedriger als Vcc sein, um die Zuverlässigkeit zu erhöhen und den Leistungsverbrauch in dem aktiven Modus zu verringern.
    • (Siebzehnte Ausführungsform)
  • Die Fig. 28A und 28B sind Schnittansichten, die eine Bauteilstruktur gemäß einer siebzehnten Ausführungsform der Erfindung zeigen.
  • Wenn in dem Fall des Verwendens von Speicherzellen mit SOI-Transistoren, der Transistor eine ausgezeichnete Cut-Off- Charakteristika aufweist, kann die Zeit, für die die Leistungsversorgung in dem AUS-Zustand gehalten werden kann, erhöht werden, und der Leistungsverbrauch kann demgemäß verringert werden.
  • Fig. 28A zeigt ein Verfahren zum Verringern des Cut-Off- Leckstroms, in dem der Betrag des Leckstroms durch Verringern nur der Dicke des Kanals, durch den der Strom abfließt, minimiert wird.
  • Fig. 28B zeigt ein Verfahren zum Verringern des Cut-Off- Leckstroms durch Eineügen eines Isolators oder eines Halbisolators in einem Teil des Kanals. In diesem Fall kann der Power-On-Strom zusammen mit dem Cut-Off-Leckstrom verringert werden. Da es jedoch nicht notwendig ist, die Treiberfähigkeit jedes Speicherzellentransistors des DRANs zum Zeitpunkt des Einschaltens zu erhöhen, ist es bedeutsam, den Cut-Off-Leckstrom zu verringern, sogar wenn der Power-On- Strom mit verringert wird.
    • (Achtzehnte Ausführungsform)
  • Die Fig. 29A und 29B zeigen eine achtzehnte Ausführungsform der Erfindung. Fig. 29A ist ein Schaltbild, während Fig. 29B eine Ansicht von Signalverläufen ist.
  • Um die Wortleitungsleistungsspannung selber auf 0 V festzulegen, wenn die Leistungsversorgung an- oder ausgeschaltet wird oder in dem AUS-Zustand ist, gibt es ein weiteres Verfahren zum Verhindern, dass nicht ausgewählte Wortleitungen auf Grund eines dann fehlerhaften Betriebs schweben oder 0 V überschreiten.
  • Zu diesem Zweck wird das externe Signal VHH nach dem Einschalten in den Hochpegelzustand und nach dem Ausschalten in den Tiefpegelzustand verschoben. Folglich wird ein internes Signal VHH0 und ein internes Signal VHH1 erzeugt. Das interne Signal VHH0 wird in den Hochpegelzustand verschoben, kurz nachdem das Signal VHH in den Hochpegelzustand verschoben wurde, und wird in den Tiefpegelzustand verschoben, kurz nachdem das interne Signal VHH1 in den Tiefpegelzustand verschoben wurde.
  • Die Leistungsversorgung wird angeschaltet, bevor die Signale VHH0 und VHH1 in den Hochpegelzustand verschoben werden, und die Blockauswahladresse und die Zeilenadresse werden in dem Standby-Modus eingeschwungen, wodurch fehlerhafte Vorgänge verhindert werden. Wenn das Signal VHH0 in den Hochpegelzustand verschoben wird, arbeitet die interne Booster-Schaltung, um die Wortleitungstreiber-Leistungsspannung VSV anzuheben. Um einen Anstieg in den Pegel der nicht ausgewählten Wortleitungen auf Grund eines fehlerhaften Betriebs zum Zeitpunkt des Ausschaltens zu verhindern, wird das Potential VSV auf Vss durch das externe Signal VHH vor dem Ausschalten der Leistungsversorgung verringert, und dann wird die Leistungsversorgung ausgeschaltet. Es ist eine Selbstverständlichkeit, VSV auf Vss in dem AUS-Zustand der Leistungsversorgung zu halten. Folglich wird ein Anstieg in den Pegeln der nicht ausgewählten Wortleitungen vermieden und demgemäß wird der Verlust von Zellendaten vermieden.
  • Ein Transistor Q111 wird zum Einstellen von VSV auf Vss bereitgestellt, wenn die Leistungsversorgung in dem AN- Zustand und das Signal VHH0 auf dem Tiefpegelzustand ist. Somit kann VSV schnell auf Vss gesetzt werden, wenn das Signal VHH0 auf den Tiefpegelzustand vor dem Ausschalten der Leistungsversorgung gesetzt ist.
  • Der obige Vorgang kann das Potential VSV daran hindern, in die Wortleitungen WL auf Grund von fehlerhaften Vorgängen in der VSV-Potentialleitung von VSV, WDRV0 und WL0 abzufließen. Wenn jedoch auf Grund eines fehlerhaften Vorgangs ein Transistor Q108 angeschaltet und ein Transistor Q109 ausgeschaltet wird, oder wenn beide Transistoren Q108 und Q109 ausgeschaltet werden, können die Wortleitungen WL schweben. Zu dieser Zeit ist es möglich, dass die Pegel der Wortleitungen WL auf Grund des von dem Zellenarray, etc. zum Zeitpunkt des Anschaltens oder Ausschaltens erzeugten Rauschens höher als 0 V werden. Ein NMOS- oder PMOS- Transistor vom Verarmungstyp, wie sie in Fig. 18 verwendet werden, kann das obige verhindern.
    • (Neunzehnte Ausführungsform)
  • Die Fig. 30A und 30B zeigen eine neunzehnte Ausführungsform der Erfindung. Obgleich NMOS-Transistoren vom Verarmungstyp in Fig. 29A verwendet werden, werden PMOS-Transistoren vom Verarmungstyp bei der neunzehnten Ausführungsform verwendet. Fig. 30A ist ein Blockdiagramm, während Fig. 30B eine Ansicht von Signalverläufen ist.
  • Die Fig. 29A und 30A unterscheiden sich voneinander nur in den Gatesignalen /VHH1 und VHH1' und ihren Steuerschaltungen. Bei der Schaltung von Fig. 29A wird das Gatesignal /VHH1 auf das Potential Vss gesetzt, nur wenn die Leistungsversorgung an- oder ausgeschaltet wird oder in dem AUS-Zustand ist, und auf ein negatives Potential, das niedriger als Vss ist, gesetzt, wenn das interne Signal VHH1 auf einem Hochpegelzustand ist. Außerdem werden die NMOS-Transistoren vom Verarmungstyp ausgeschaltet. In diesem Zustand arbeitet das DRAM normal. Zu anderen Zeiten, als den obigen, wird das Gatesignal /VHH1 auf Vss oder Vcc gesetzt (im Fall von A oder B, die in Fig. 29B gezeigt sind), wodurch die Floating-Zustände der nicht ausgewählten Wortleitungen WL verhindert werden.
  • Die Schaltung von Fig. 29A verwendet eine Schaltung, die aus Transistoren Q110 bis Q114 aufgebaut ist, und einen Negativ-Spannungsgenerator zum sofortigen Zurückgeben des Signals /VHH1 von dem negativen Potential in das Potential Vss vor dem Ausschalten und wenn das interne VHH1 von dem Hochpegelzustand in den Tiefpegelzustand verschoben wird. Wenn die Leistungsversorgung in dem AN-Zustand ist, erzeugt eine Leitung /VB eine negative Spannung. Mit dieser negativen Spannung wird das Signal VHH1 in ein Potential mit einer Amplitude zwischen Vss und /VB umgewandelt, um dadurch den Transistor Q110 zu steuern. Als Ergebnis wird, wenn das Signal VHH1 in den Tiefpegelzustand verschoben wird, das Gate-Potential des Transistors Q110 auf das Potential /VB verringert, und das Signal /VHH1 wird auf Vss erhöht. Zum Zeitpunkt des Einschaltens wird das Signal /VHH1 ebenfalls auf Vss oder Vcc gehalten, es sei denn, dass das Signal VHH1 in den Hochpegelzustand verschoben wird.
  • Um das Signal /VHH1 zuverlässig auf Vss zu halten, wenn die Leistungsversorgung an- oder ausgeschaltet wird oder in dem AUS-Zustand ist, werden außerdem ein stabilisierender Kondensator C2 und ein Widerstand R2 bereitgestellt. Deshalb kann das Signal /VHH1 auf Vss zurückgegeben werden, sogar wenn Rauschen auftritt. Wenn der Widerstandswert des Widerstands R2 niedrig ist, kann das Signal /VHH ohne weiteres auf Vss gesetzt werden. In diesem Fall kann jedoch, da der Betrag des Leckstroms in dem Einschaltzustand ansteigt, kein wirksames Ergebnis erhalten werden. Angesichts dessen muss der Widerstandswert des Widerstands R2 auf einen geeigneten Wert eingestellt werden. Die Zeitverzögerung bei der Erzeugung des Signals VHH0 und des Signals VHH1 wird zum Eliminieren eines Durchgangsstroms bereitgestellt. Vorzugsweise wird das Ausmaß der Zeitverzögerung auf einen Minimalwert eingestellt, der keinen Durchgangsstrom verursacht.
  • Die Schaltung von Fig. 30A verwendet im Wesentlichen das gleiche Prinzip wie die Schaltung von Fig. 29A. Die vorhergehende unterscheidet sich von der letzteren nur dadurch, dass die vorhergehende das Signal VHH1' eines positiven Potentials und PMOS-Transistoren vom Verarmungstyp verwendet. Obgleich bei der Schaltung von Fig. 30A das Signal VERl" auf das Potential Vss verringert werden muss, wenn das Signal VHH in den Tiefpegelzustand verschoben wird, kann dieser Vorgang durch eine einfache Steuerung mit einem Transistor Q119 verwirklicht werden. Dies liegt daran, da keine Leistungsumwandlung in der Schaltung von Fig. 30A notwendig ist, die sich von der Schaltung von Fig. 29A unterscheidet. Außerdem erfordern die Schaltungen von Fig. 29A und 30A nicht alle Transistoren Q103, Q104, Q105, Q115, Q116 und Q117. Es ist ausreichend, wenn die auf Vss festzulegenden Leitungen auf Vss gesteuert werden.
  • Das interne Signal VHH1" und das interne Signal /VHH1, etc., die dem externen Signal VHH1 entsprechen, werden von einigen Schaltungen erzeugt und zeigen einen hohen Widerstandsfähigkeit gegen ein durch den externen VHH-Stift eingegebenes Rauschen. Wenn beispielsweise eine Ringschaltung oder die Pumpschaltung, wie beispielsweise die Booster-Schaltung, keine lange Zeit nach dem Einschalten arbeitet, werden die internen Signale VHH1" und /VHH1 nicht erzeugt. Es werden außerdem stabilisierende Kondensatoren C2 und C3, stabilisierende Widerstände R2 und R3 und stabilisierende Transistoren Q103, Q110, Q1lB und Q119 bereitgestellt.
  • Die Schaltungen der Fig. 29A und 30A sind dadurch nachteilhaft, dass das Signal VHH1, das einen negativen Wert aufweist, es erschwert, eine Umwandlungsschaltung, etc. zu handhaben. Andererseits sind sie dadurch vorteilhaft, dass das Signal /VHH1 eine Amplitude aufweisen kann, die kleiner als das Signal VHH1 ist. Dies ist liegt daran, da ein höheres Potential als das angehobenen Potential Vss notwendig ist, um die Transistoren Q103, Q104 und Q105 auszuschalten, wobei das verstärkte Potential VSV, das höher als das Potential Vss ist, angelegt wird. Andererseits ist die untere Grenze der Leitungen VSV, WPRV0, WL, etc., Vss und somit können diese Transistoren durch Setzen des /VHH1 auf einen niedrigeren Wert als Vss ausgeschaltet werden.
  • In den Fig. 29A und 22A können Adresseneingangssignalschaltungen für einen Arrayblockselektor und einen Zeilendecodierer aus einer allgemeinen Schaltung oder derjenigen NAND-Schaltung gebildet werden, die aus Transistoren vom Verarmungstyp aufgebaut sind, die ähnlich derjenigen sind, die in den vorderen Stufen der in den Fig. 18 bis 20 und 25 gezeigten Schaltungen angeordnet sind. Obgleich die in den Fig. 18 bis 20 gezeigten Schaltungen PMOS-Transistoren vom Verarmungstyp verwenden, können sie NMOS-Transistoren vom Verarmungstyp verwenden anstatt der PMOS-Transistoren benutzen, wobei das Signal /VHH1 als das Eingangssignal, wie bei der Schaltung von Fig. 29A, verwendet wird.
    • (Zwanzigste Ausführungsform)
  • Die Fig. 31A bis 31C zeigen eine zwanzigste Ausführungsform der Erfindung. Die Fig. 31A und 31B sind Schaltbilder, während Fig. 31C eine Ansicht von Signalverläufen ist. Bei dieser Ausführungsform werden keine Transistoren vom Verarmungstyp verwendet und die beiden aus unterschiedlichen Schaltungen erzeugten, angehobenen Potentiale VSV und VSV' werden verwendet. Das angehobene Potential VSV' wird zwischen Hoch- und Tiefpegelzuständen synchron mit dem An- und Ausschalten der Leistungsversorgung verschoben, und das andere angehobene Potential VSV wird in den Hochpegelzustand verschoben, nachdem die Spannung VSV' in den Hochpegelzustand verschoben ist, und '15 V wird in den Tiefpegelzustand verschoben, bevor VSV' in den Tiefpegelzustand verschoben wird.
  • Da VSV' in den Hochpegelzustand verschoben wird, bevor VSV in den Hochpegelzustand verschoben wird, werden die Knoten A und B auf VSV' gesetzt, bevor VSV in den Hochpegelzustand verschoben wird, und empfangen demgemäß kein Rauschen, das auftreten wird, wenn VSV in den Hochpegelzustand verschoben wird. Andererseits ist es in einem Fall möglich, bei dem VSV gleich VSV' ist, dass Schaltungen, die in vorderen Stufen angeordnet sind, fehlerhaft zum Zeitpunkt des Verschiebens von VSV in den Hochpegelzustand arbeiten. Da VSV' auf dem Hochpegelzustand zum Zeitpunkt des Verschiebens von VSV in den Tiefpegelzustand gehalten wird, werden die Schaltungen in den vorderen Stufen auf VSV' gesetzt, und kein fehlerhafter Vorgang wird zum Zeitpunkt des Verschiebens von VSV in den Tiefpegelzustand auftreten.
  • Wie es oben beschrieben ist, können fehlerhafte Vorgänge in Schaltungen, die in vorderen Stufen angeordnet sind, durch Verwenden zweier Arten von angehobenen Potentialen VSV und VSV' oder durch Bereitstellen von NMOS- oder PMOS-Transistoren vom Verarmungstyp in vorderen Stufen verhindert werden.
    • (Einundzwanzigste Ausführungsform)
  • Die Fig. 32A und 32B zeigen eine einundzwanzigste Ausführungsform der Erfindung. Fig. 32A ist ein Schaltbild, während Fig. 32B eine Ansicht von Signalverläufen ist.
  • Bei dieser Ausführungsform werden anstatt von zwei Arten von angehobenen Potentialen VSV und VSV' Transistoren vom Verarmungstyp und eine NAND-Schaltung verwendet, um die Größenordnung der in den vorderen Stufen angeordneten Schaltungen zu verringern. Die Zeitpunkte, zu denen die Signale VSV, /VHH1 und VHH1 zwischen Hoch- und Tiefpegelzuständen verschoben werden, sind umgekehrt zu denjenigen, die in dem Fall von Fig. 29A und 29B gezeigt sind.
  • Sogar wenn die Steuersignale zum Treiben der Leitungen WDRV0 und WL zu Zeiten des Verschiebens von VSV auf "high" und "low" fehlerhaft arbeiten, wodurch es dem Potential VSV ermöglicht wird, in die Wortleitungen WL abzufließen, wird der Pegel der Leitungen WL auf Vss durch die Transistoren vom Verarmungstyp gezwungen. Der Transistor Q103 wird jedoch zurückgelassen, um das Abfließen zu verhindern. Falls notwendig, können die Signale VHH1' und /VHH1, die zu unterschiedlichen Zeitpunkten geliefert werden, verwendet werden.
    • (Zweiundzwanzigste Ausführungsform)
  • Die Fig. 33A und 33B zeigen eine zweiundzwanzigste Ausführungsform der Erfindung. Fig. 33A ist ein Schaltbild, während Fig. 33B eine Ansicht von Signalverläufen ist.
  • Bei dieser Ausführungsform werden anstatt von zwei Arten von angehobenen Potentialen VSV und VSV' Transistoren vom Verarmungstyp und eine NAND-Schaltung verwendet, um die Größenordnung der in den vorderen Stufen angeordneten Schaltungen zu verringern. Zeitpunkte, zu denen die Signale VSV, /VHH1 und VHH1 zwischen Hoch- und Tiefpegelzuständen verschoben werden, sind umgekehrt zu denjenigen in dem in den Fig. 30A und 30B gezeigten Fall.
  • Sogar wenn die Steuersignale zum Treiben der Wortleitungstreibersignale VDRV0 und der Wortleitungen WL zu den Zeiten des Verschiebens von VSV auf "high" und "low" fehlerhaft arbeiten, wodurch es dem Potential VSV ermöglicht wird, in die Wortleitungen WL abzufließen, wird der Pegel der Leitungen WL auf Vss durch die Transistoren vom Verarmungstyp gezwungen. Der Transistor Q118 wird jedoch belassen, um das Abfließen zu verhindern. Falls es notwendig ist, können die zu unterschiedlichen Zeitpunkten gelieferten Signale VHH1' und /VHH1 verwendet werden.
  • Wie es oben mit Bezug auf Fig. 29A bis 32B erläutert ist, wird das externe Signal VHH verwendet, um vor dem Ausschalten die Wortleitungstreiberspannung VSV auf 0 V zu setzen, und die Spannung VSV wird angehoben, nachdem die Leistungsversorgung angeschaltet ist, und dann verstreicht eine lange Zeit, um nicht ausgewählte Wortleitungen daran zu hindern, in einen Pegel höher als 0 V zum Zeitpunkt des Anschaltens oder Ausschaltens auf Grund eines fehlerhaften Vorgangs verschoben zu werden, wodurch Zellendaten zerstört würden. Wie es außerdem in den Fig. 5A, 22A und 23A, etc. gezeigt ist, wird das Plattenpotential auf 0 V eingestellt, ungeachtet dessen, ob die Leistungsversorgung an- oder ausgeschaltet ist, um die Zerstörung von "0" Daten auf Grund der Verringerung des Plattenpotentials von Vce/2 auf 0 V nach dem Ausschalten zu verhindern.
  • Um das obige zu beweisen, wurden Experimente mit einer 64-Kb-DRAM-Testvorrichtung durchgeführt. Die Fig. 34 bis 37 zeigen die experimentellen Ergebnisse.
  • Fig. 34 zeigt ein Ergebnis, das, nachdem Zellendaten geschrieben sind, durch Ausschalten der Leitungsversorgung, Anschalten 0,4 Sekunden danach und dann Lesen der Daten erhalten wird. In diesem Fall wird in Übereinstimmung mit den Bedingungen der Erfindung die Wortleitungstreiberspannung Vss auf 0 V tDELAY (10 uS) vor dem Ausschalten eingestellt, und auf einen Hochpegelzustand tDELAY (10 uS) nach dem Anschalten erhöht. Das Platenpotential (VPL) und die Bitleitungsvorladespannung (VBL) werden als Parameter verwendet. Das Ergebnis beweist, dass Zellendaten sogar dann gehalten werden können, nachdem die Leistungsversorgung ausgeschaltet ist, in dem die Wortleitungstreiberspannung Vss vor dem Ausschalten auf 0 V eingestellt wird, die Spannung Vss auf einen Hochpegelzustand erhöht wird, nachdem die Leistungsversorgung angeschaltet und eine vorbestimmte Zeitspanne verstrichen ist, und die Plattenelektrode auf 0 oder einen Wert nahe 0 eingestellt wird.
  • Fig. 35 zeigt Ausschaltzeitspannen, die erhalten werden, wenn das Plattenpotential auf 0 V und tDELAY als ein Parameter verwendet wird. Wie es aus Fig. 35 ersichtlich ist, kann das Wortleitungs-Floating, das auf Grund der fehlerhaften Auswahl einer Wortleitung auftreten kann, wenn die Leistungsversorgung an- und ausgeschaltet wird, durch Halten der Wortleitungstreiberspannung VSV auf 0 V für eine Zeitspanne tDELAY von 800 ns oder mehr vermieden werden.
  • Fig. 36 zeigt die Anzahl von akkumulierten fehlerhaften Bits, die in aus dem 64 Kb Test-DRAM gelesenen Daten enthalten sind, die unter den Bedingungen von VPL = 0 V und tDELAY = 10 S basierend auf den Ergebnissen von Fig. 34 und 35 erhalten wurden, wobei als Parameter die Datenhaltezeitspanne in dem Standby-Modus in dem AN-Zustand der DRAM- Leistungsversorgung bei dem herkömmlichen Fall und die bei der Erfindung eingestellte Ausschaltzeitspanne verwendet werden. Wie es aus Fig. 36 offensichtlich ist, sind die bei dem herkömmlichen Fall und der Erfindung erhaltenen fehlerhaften Bitmengen im Wesentlichen miteinander gleich. Dies bedeutet, dass die vorliegende Erfindung Zellendaten zu dem gleichen Ausmaß wie die herkömmliche Vorrichtung erhalten kann, obgleich die Leistungsversorgung bei der Erfindung an- und ausgeschaltet wird.
  • Fig. 37 zeigt die Ergebnisse von härteren Experimenten als den obigen. In diesem Fall wird, nachdem Daten in den DRAM geschrieben sind, die Leistungsversorgung ausgeschaltet, die Leistungsversorgung dann angeschaltet, die Daten gelesen, die Leistungsversorgung aus- und dann angeschaltet und die Daten erneut gelesen. Diese Vorgänge wurden wiederholt, so dass die Leistungsversorgung 100-mal an- und ausgeschaltet wurde. Wie es aus Fig. 37 ersichtlich ist, kann während der 100-fachen Wiederholungen des An- und Ausschaltens der Leistungsversorgung, der DRAM auf eine zuverlässige Art und Weise frei von unbeabsichtigter Datenzerstörung oder Verkürzung der Ausschaltzeitspanne arbeiten. Somit werden bei der Erfindung Zellendaten nicht verloren gehen, sogar wenn die Leistungsversorgung an- und ausgeschaltet wird. Ferner kann die Ausschaltzeitspanne verlängert werden, wenn SOI-Transistoren in der Speichervorrichtung verwendet werden. Als Ergebnis kann die Erfindung eine Speichervorrichtung bereitstellen, die den herkömmlichen nichtflüchtigen Speichervorrichtungen dadurch überlegen ist, dass Daten darin mit hoher Geschwindigkeit unbegrenzt oft geschrieben werden können.

Claims (7)

1. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von Wortleitungen (WL);
einer Mehrzahl von Bitleitungen (BL), die die Wortleitungen schneiden; und
Speicherzellen (M), die selektiv an Schnittstellen der Wortleitungen (WL) und der Bitleitungen (BL) angeordnet sind, und die jeweils aus einem Transistor und einem Kondensator (C) aufgebaut sind, wobei ein Gate des Transistors mit einer entsprechenden Wortleitung (WL), ein Drain des Transistors mit einer entsprechenden Bitleitung (BL) und eine Source des Transistors mit einem Ende des Kondensators verbunden ist und als ein Speicherknoten dient, wobei der Kondensator (C) mit seinem anderen Ende mit einer Plattenelektrode verbunden ist,
wobei in einem aktiven Modus, der angenommen wird, wenn eine Leistungsversorgung in einem AN-Zustand ist, ein Transistor einer Speicherzelle (M), der mit einer ausgewählten Wortleitung (WL) verbunden ist, angeschaltet ist, und diejenigen Transistoren der anderen Speicherzelle (M), die mit nicht ausgewählten Wortleitungen (WL) verbunden sind, in einem AUS-Zustand sind; und
in einem Standby-Modus, der angenommen wird, wenn die Leistungsversorgung in dem AN-Zustand ist, die Transistoren aller Speicherzellen (M) in einem AUS-Zustand sind,
wenn die Leistungsversorgung in einem AUS-Zustand ist, die Transistoren aller Speicherzellen (M) in einem AUS- Zustand sind, und
wenn die Leistungsversorgung an- und ausgeschaltet wird, die Transistoren aller Speicherzellen in einem AUS-Zustand sind,
dadurch gekennzeichnet, dass die Vorrichtung ferner Einstellmittel (Q14, Q15) umfaßt, um die Spannung der Wortleitung (WL) auf Massepegel zur Zeit des Abschaltens oder Anschaltens der Leitungsversorgung einzustellen.
2. Halbleiterspeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß in dem AUS-Zustand der Leistungsversorgung ein Knoten der Wortleitung (WL) mit einem Massepotential mittels pMOS- oder nMOS-Verarmungstransistoren verbunden ist, so daß die Wortleitung (WL) auf das Massepotential eingestellt wird.
3. Halbleiterspeichervorrichtung mit:
einer Mehrzahl von Wortleitungen (WL);
einer Mehrzahl von Bitleitungen (BL), die die Wortleitungen schneiden; und
Speicherzellen (M), die selektiv an Schnittstellen der Wortleitungen (WL) und der Bitleitungen (BL) angeordnet sind, und die jeweils aus einem Transistor und einem Kondensator (C) aufgebaut sind, wobei ein Gate des Transistors mit einer entsprechenden Wortleitung (WL), ein Drain des Transistors mit einer entsprechenden Bitleitung (BL) und eine Source des Transistors mit einem Ende des Kondensators verbunden ist und als ein Speicherknoten dient, wobei der Kondensator (C) mit seinem anderen Ende mit einer Plattenelektrode verbunden ist,
wobei in einem aktiven Modus, der angenommen wird, wenn eine Leitungsversorgung in einem AN-Zustand ist, ein Transistor einer Speicherzelle (M), der mit einer ausgewählten der Wortleitung (WL) verbunden ist, angeschaltet ist, und diejenigen Transistoren der anderen Speicherzellen (M), die mit nicht ausgewählten Wortleitungen (WL) verbunden sind, in einem AUS-Zustand sind; und
in einem Standby-Modus, der angenommen wird, wenn die Leistungsversorgung in dem AN-Zustand ist, die Transistoren aller Speicherzellen (M) in einem AUS-Zustand sind,
wenn die Leistungsversorgung in einem AUS-Zustand ist, die Transistoren aller Speicherzellen (M) in einem AUS- Zustand sind, und
wenn die Leistungsversorgung an- und ausgeschaltet wird, die Transistoren aller Speicherzellen in einem AUS-Zustand sind,
dadurch gekennzeichnet, daß die Vorrichtung fern er Einstellmittel (Q0 bis Q4) umfaßt, um die Spannung der Bitleitung (BL) auf Massepegel zur Zeit des Anschaltens oder Ausschaltens der Leistungsversorgung einzustellen.
4. Halbleiterspeichervorrichtung gemäß Anspruch 3, dadurch gekennzeichnet, daß in dem AUS-Zustand der Leistungsversorgung ein Knoten der Bitleitung (BL) mit einem Massepotential mittels pMOS- oder nMOS-Verarmungstransistoren verbunden ist, so daß die Bitleitung (BL) auf das Massepotential eingestellt wird.
5. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 3, dadurch gekennzeichnet, daß jeder der Transistoren ein pMOS- Transistor oder ein nMOS-Transistor ist, der auf einer isolierenden Schicht gebildet ist.
6. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 3, dadurch gekennzeichnet, daß eine Si-Schicht, die mindestens einen Teil eines Kanalabschnitts jedes Transistors bildet, dünner als die Dicke einer Si-Schicht ist, die die Source oder den Drain des Transistors bildet.
7. Halbleiterspeichervorrichtung gemäß Anspruch 1 oder 3, gekennzeichnet durch Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Anschalten einer Leistungsversorgung oder zum Erfassen des Anschaltens der Leistungsversorgung, und Mittel zum Empfangen von außerhalb der Speichervorrichtung eines vorbestimmten Signals oder eines vorbestimmten Befehls vor dem Abschalten einer Leistungsversorgung oder zum Erfassen des Abschaltens der Leistungsversorgung, so daß in den Speicherzellen gespeicherte Daten vor dem Abschalten der Leistungsversorgung sogar dann gehalten werden können, wenn die Leistungsversorgung erneut nach deren Abschalten angeschaltet wird.
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