DE102017217177A1 - Verfahren zum Herstellen einer Halbleiterpackung - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleiterpackung beinhaltet einen Verbindungsschritt zum Verbinden mehrerer Halbleiterchips an mehreren Bereichen an einer Leiterplatte, die durch mehrere sich kreuzende Teilungslinien geteilt ist; einen Ausbildungsschritt für eine versiegelte Platte zum Zuführen einer Versiegelung zu einer vorderen Oberflächenseite der Leiterplatte, an welcher mehrere Halbleiterchips verbunden wurden, um die mehreren Halbleiterchips zusammen zu versiegeln, wodurch eine versiegelte Platte ausgebildet wird; einen Zerlegungsschritt zum Schneiden der versiegelten Platte entlang Bereichen entsprechend den Teilungslinien an der Leiterplatte, um eine Zerlegung in einer solchen Weise durchzuführen, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche, die größer als die obere Oberfläche ist, aufweisen, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist; und einen Ausbildungsschritt für eine Abschirmschicht zum Ausbilden der leitenden Abschirmschicht an den oberen Oberflächen und den Seitenwänden der mehreren versiegelten Halbleiterchips.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterpackung, die eine Abschirmungsfunktion aufweist.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen muss eine Halbleitervorrichtung, die in mobilen Kommunikationsausstattungen wie Mobiltelefonen verwendet wird, einen Austritt unnötiger elektromagnetischer Wellen nach außen unterdrücken, um einen schlechten Einfluss auf die Kommunikationscharakteristik zu verhindern. Darum sollte eine Halbleiterpackung eine Abschirmfunktion aufweisen. Als eine Halbleiterpackung, die eine Abschirmfunktion aufweist, ist eine bekannt, die einen Aufbau aufweist, in welchem eine Abschirmschicht entlang einer äußeren Oberfläche einer Kunststoffschichtversiegelung, bereitgestellt ist, die einen Halbleiterchip versiegelt, der an einem Zwischensubstrat montiert ist (siehe zum Beispiel die japanische Offenlegungsschrift Nr. 2012-039104 ). Die Abschirmung, die an einer äußeren Oberfläche der Versiegelungskunststoffschicht bereitgestellt ist, kann aus einem Metallblech ausgebildet sein, jedoch ist in dem Fall die Dicke der Abschirmung groß, was verhindert, dass die Ausstattung klein oder dünnen hergestellt ist. Deswegen, um die Dicke der Abschirmungsschicht zu reduzieren, wurden Technologien zum Ausbilden einer Abschirmschicht durch Siebdruck, Sprühbeschichten, einer Tintenstrahlmethode, Sputtern oder dergleichen entwickelt.
  • DARSTELLUNG DER ERFINDUNG
  • Jedoch, da die Seitenoberflächen (Seitenwände) eines Halbleiterchips, der mit einer Versiegelungskunststoffschicht abgedichtet ist, im Wesentlichen senkrecht sind, ist es schwierig, eine Abschirmschicht zum Abschirmen elektromagnetischer Wellen an der Oberfläche der Seitenoberfläche des Halbleiterchips in einer solchen Weise auszubilden, dass die Filmdicke der Abschirmschicht so gleichmäßig wie möglich an der oberen Oberfläche der Seitenoberflächen ist. Zusätzlich, da es schwierig ist, die Abschirmschicht an den Seitenoberflächen (Seitenwänden) des Halbleiterchips im Vergleich zu einem Ausbilden der Abschirmschicht an der oberen Oberfläche auszubilden, dauert es lange, um eine Abschirmschicht an den Seitenoberflächen in einer solchen Filmdicke auszubilden, dass ein ausreichender Abschirmeffekt erhalten wird.
  • Entsprechend ist es ein Ziel der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleiterpackung bereitzustellen, durch welche eine Abschirmschicht an Seitenoberflächen eines Halbleiterchips, der mit einer Versiegelungskunststoffschicht abgedichtet ist, effizient in einer vorbestimmten Filmdicke ausgebildet wird.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleiterpackung bereitgestellt, die mit einer Versiegelung versiegelt ist, wobei das Verfahren beinhaltet einen Verbindungsschritt zum Verbinden mehrerer Halbleiterchips an mehreren Bereichen einer Leiterplatte, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist; einen Ausbildungsschritt für eine versiegelte Platte zum Zuführen einer Versiegelung auf einer vorderen Oberflächenseite der Leiterplatte, an welcher die mehreren Halbleiterchips verbunden sind, um die mehreren Halbleiterchips zusammen zu versiegeln, wodurch eine versiegelte Platte ausgebildet wird; und einen Zerlegungsschritt zum Schneiden der versiegelten Platte entlang Bereichen, die den Teilungslinien an der Leiterplatte entsprechen, wodurch ein Zerlegen in einer solchen Weise durchgeführt wird, dass die versiegelten Halbleiterchips eine obere Oberfläche und eine untere Oberfläche aufweisen, die größer als die obere Oberfläche ist, wobei Seitenwände von der oberen Oberfläche zu der unteren Oberfläche geneigt sind; und einen Ausbildungsschritt für eine Abschirmschicht zum Ausbilden einer leitenden Abschirmschicht an der oberen Oberfläche und den Seitenwänden der mehreren versiegelten Halbleiterchips.
  • In Übereinstimmung mit einem anderen Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleiterpackung bereitgestellt, die mit einer Versiegelung versiegelt ist, wobei das Verfahren beinhaltet einen Anordnungsschritt für einen Chip zum Anordnen eines Halbleiterchips in jedem der Anordnungsbereiche für ein Bauelement an einen einer Trägerplatte, die durch mehrere sich kreuzender Teilungslinie aufgeteilt ist; einen Ausbildungsschritt für einen versiegelten Körper zum Versiegeln der Halbleiterchips mit einer Versiegelung, um einen versiegelten Körper an der Trägerplatte auszubilden, nachdem der Anordnungsschritt für einen Chip durchgeführt wurde; einen Verdrahtungsschritt zum Ausbilden einer Verdrahtungsschicht und Erhöhungen an der Halbleiterchip-Seite des versiegelten Körpers nach dem die Trägerplatte von dem versiegelten Körper entfernt wurde; einen Zerlegungsschritt zum Schneiden des versiegelten Körpers entlang Bereichen entsprechen den Teilungslinien in an der Trägerplatte, um ein Zerlegen in einer solchen Weise durchzuführen, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche aufweisen, die größer als die obere Oberfläche ist, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist; und einen Ausbildungsschritt für eine Abschirmschicht zum Ausbilden einer leitenden Abschirmschicht an den oberen Oberflächen der Seitenwände der mehreren versiegelten Halbleiterchips.
  • Entsprechend der obigen Konfiguration beinhaltet ein Verfahren zum Herstellen einer Halbleiterpackung den Zerlegungsschritt zum Durchführen einer Zerlegung in einer solchen Weise, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche aufweisen, die größer als die Oberfläche ist, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist. Darum kann die Abschirmschicht einfach an der geneigten Seitenwand ausgebildet werden und die Abschirmschicht an der Seitenwand des Halbleiterchips, die mit der Versiegelung Kunststoffschicht versiegelt ist, kann effizient mit einer vorbestimmten Filmdicke ausgebildet werden.
  • Vorzugsweise wird in dem Zerlegungsschritt eine Schneidklinge, die eine ringförmige Schneidkante aufweist, dazu gebracht, die versiegelte Platte oder den versiegelten Körper zu schneiden, während sie sich dreht, wodurch die Zerlegung durchgeführt wird.
  • Vorzugsweise in dem Zerlegungsschritt wird ein Laserstrahl auf der versiegelten Platte oder dem versiegelten Körper aufgebracht, während der Laserstrahl in einem vorbestimmten Winkel in einer Richtung orthogonal zu der Bearbeitungszufuhrrichtung relativ zu einer Richtung senkrecht zu einer Aufbringungsoberfläche für einen Laserstrahl der versiegelten Platte oder des versiegelten Körpers geneigt ist, wodurch eine Zerlegung durchgeführt wird.
  • Entsprechend der vorliegenden Erfindung beinhaltet das Verfahren zum Herstellen einer Halbleiterpackung den Zerlegungsschritt zum Durchführen einer Zerlegung in einer solchen Weise, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche aufweisen, die größer als die obere Oberfläche ist, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist. Darum kann die Abschirmschicht einfach an der geneigten Seitenwand ausgebildet werden und die Abschirmschicht an der Seitenwand des Halbleiterchips, der mit dem Versiegelung Kunststoffschicht versiegelt ist, kann effizient in einer vorbestimmten Filmdicke ausgebildet werden.
  • Das obige und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst am besten durch ein Studieren der folgenden Beschreibung und angehängten Ansprüche mit Bezug zu den beigefügten Figuren, die einige bevorzugte Ausführungsformen der Erfindung zeigen, verstanden.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 ist ein Flussdiagramm, das eine Prozedur eines Verfahrens zum Herstellen eine Halbleiterpackung entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ist eine Schnittansicht, die einen Zustand zeigt, in welchem Halbleiterchips mit einer Leiterplatte verbunden sind;
  • 3 ist eine Schnittansicht, die eine Konfiguration zum Zuführen eines flüssigen Kunststoffs zum Versiegeln auf einer Leiterplatte, an welcher Halbleiterchips montiert wurden, darstellt;
  • 4 ist eine Schnittansicht einer versiegelten Leiterplatte mit einem Kunststoff;
  • 5 ist eine Schnittansicht einer versiegelten Platte, an welcher Erhöhungen an einer hinteren Oberfläche einer Leiterplatte ausgebildet sind;
  • 6 ist eine Schnittansicht, die ein Beispiel einer Konfiguration zum Zerlegen einer versiegelten Platte durch Schneiden zeigt;
  • 7 ist eine Schnittansicht, die versiegelte Chips zeigt, die durch Schneiden zerlegt wurden;
  • 8 ist eine Schnittansicht, die ein anderes Beispiel der Konfiguration zum Zerlegen einer versiegelten Platte durch Schneiden zeigt;
  • 9 ist eine Schnittansicht, die ein weiteres Beispiel einer Konfiguration zum Zerlegen einer versiegelten Leiterplatte durch Schneiden zeigt;
  • 10 ist eine partielle Schnittansicht, die eine Modifikation des Schneidens einer versiegelten Platte zeigt;
  • 11 ist eine Schnittansicht, die versiegelte Chips darstellt, die mit einer leitenden Abschirmschicht ausgebildet sind;
  • 12 ist eine Schnittansicht, die eine Konfiguration einer Halbleiterpackung darstellt;
  • 13 ist eine Schnittansicht, die eine Modifikation der Halbleiterpackung darstellt;
  • 14 ist eine Schnittansicht, die eine andere Modifikation der Halbleiterpackung darstellt;
  • 15 ist ein Flussdiagramm, das eine Prozedur eines Verfahrens zum Herstellen einer Halbleiterpackung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
  • 16 ist eine Schnittansicht, die einen Zustand zeigt, in welchem Halbleiterchips an einer Trägerplatte angeordnet sind;
  • 17 ist eine Schnittansicht eines versiegelten Körpers, der mit einem Kunststoff versiegelt ist;
  • 18 ist eine Schnittansicht, die einen Zustand darstellt, in welchem eine Verdrahtungsschicht und Erhöhungen an einer Halbleiterchipseite eines versiegelten Körpers ausgebildet sind;
  • 19 ist eine Schnittansicht eines versiegelten Körpers, der mit einer Verdrahtungsschicht bereitgestellt ist;
  • 20 ist eine Schnittansicht, die ein Beispiel einer Konfiguration zum Zerlegen eines versiegelten Körpers durch Schneiden darstellt;
  • 21 ist eine Schnittansicht, die versiegelte Chips, die durch Schneiden zerlegt wurden, darstellt;
  • 22 eine Schnittansicht, die versiegelte Chips darstellt, die mit einer leitenden Abschirmschicht ausgebildet sind;
  • 23 ist eine Ansicht, die eine Filmdicke einer leitenden Abschirmschicht darstellt, die an einer Probe bereitgestellt ist; und
  • 24 eine Ansicht, die eine Beziehung zwischen einem Neigungswinkel einer Seitenoberfläche einer Probe und einer Filmdicke darstellt.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Ausführungsformen der vorliegenden Erfindung werden detailliert im Folgenden mit Bezug zu den Figuren beschrieben. Die vorliegende Erfindung ist nicht auf oder durch den Inhalt der folgenden Ausführungsformen beschränkt. Zusätzlich beinhalten die ausbildenden Elemente, die im Folgenden beschrieben sind, diese, die einfach durch einen Fachmann hinzugedacht werden können und wesentliche Äquivalente dieser. Ferner können die Konfigurationen, die im Folgenden beschrieben werden, geeignet kombiniert werden. Darüber hinaus können verschiedene Auslassungen, Ersetzungen und Modifikationen möglich sein, ohne von dem Umfang der Idee der vorliegenden Erfindung abzuweichen.
  • [Erste Ausführungsform]
  • 1 ist ein Flussdiagramm, das eine Prozedur eines Verfahrens zum Herstellen einer Halbleiterpackung entsprechend einer ersten Ausführungsform darstellt. Während Details später beschrieben werden, ist die Halbleiterpackung eine Halbleitervorrichtung eines Packungstyps (zum Beispiel eine Chip-Scale-Packung (CSP) oder einen Ball-Grid-Array (BGA)), die mit einer Kunststoffschicht zum Versiegeln eines Halbleiterchips bereitgestellt ist, und eine leitende Abschirmschicht, die eine äußeren Oberfläche der Kunststoffschicht abdeckt. In dieser Ausführungsform beinhaltet das Verfahren zum Herstellen einer Halbleiterpackung einen Verbindungsschritt S1, einen Ausbildungsschritt für eine versiegelte Platte S2, einen Zerlegungsschritt S3 und einen Ausbildungsschritt für eine Abschirmschicht S4, wie in 1 dargestellt. Es ist ausreichend, dass das Herstellungsverfahren in dieser Ausführungsform mindestens diese Schritte beinhaltet und andere Schritte können zwischen diesen Schritten bereitgestellt sein. Jeder der Schritte wird im Folgenden beschrieben.
  • [Verbindungsschritt S1]
  • 2 ist eine seitliche Schnittansicht, die einen Zustand darstellt, in welchem Halbleiterchips mit einer Leiterplatte verbunden sind. In dem Verbindungsschritt S1 werden die Halbleiterchips 11 durch Verbinden an einer vorderen Seite (einer Seite) 10a einer Leiterplatte 10 montiert. Die Leiterplatte 10 weist mehrere Befestigungsbereiche (Bereiche) A auf, die durch mehrere sich kreuzende Straßen (Teilungslinie) S aufgeteilt sind, wobei die Befestigungsbereiche A in einem Matrixmuster ausgebildet sind. Obwohl nicht dargestellt, sind Elektroden, die mit den Anschlüssen des Halbleiterchips 11 verbunden werden sollen, und Verdrahtung inklusive einer Masseleitung in jedem der Befestigungsbereiche A bereitgestellt. Die Halbleiterchips 11 sind sogenannte Dies, die durch ein Teilen eines Wafers ausgebildet werden, wobei die Halbleiterbauelemente an einem Substrat bereitgestellt sind, dass zum Beispiel aus Silizium, Saphir oder Gallium ausgebildet ist.
  • Diese Halbleiterchips 11 werden durch ein Verbinden in den Befestigungsbereichen A, die an der vorderen Oberfläche 10a der Leiterplatte 10 ausgebildet sind, befestigt. Insbesondere kann eine Befestigungsform eines Flip-Chip-Typs, wobei Anschlüsse, die an einer unteren Oberfläche des Halbleiterchips 11 ausgebildet sind, und Elektroden, die in dem Befestigungsbereich A ausgebildet sind, direkt miteinander verbunden sind, oder eine Befestigungsform eines Leitungsverlegung Typs angepasst werden, in dem Anschlüsse, die an einer Oberfläche des Halbleiterchips 11 ausgebildet sind, und Elektroden, die an den Befestigungsbereich A ausgebildet sind, durch Drähte verbunden sind.
  • In dem Verbindungsschritt S1 wird die Leiterplatte 10 an einer Einspannung (nicht dargestellt) platziert, wobei eine hintere Oberfläche (die andere Seite) 10b der Leiterplatte 10 nach unten gerichtet ist. Die Einspannung weist zum Beispiel einen Saugmechanismus auf und hält die Leiterplatte 10.
  • [Ausbildungsschritt für versiegelte Platte S2]
  • 3 stellt eine Konfiguration zum Zuführen eines flüssigen Kunststoffs zum Versiegeln auf der Leiterplatte dar, an welcher die Halbleiterchips montiert sind, und 4 ist eine seitliche Schnittansicht der versiegelten Leiterplatte, die mit dem Kunststoff versiegelt ist. In dem Ausbildungsschritt für eine versiegelte Platte S2 werden die Halbleiterchips 11 in den Befestigungsbereichen A, die an der Leiterplatte 10 ausgebildet sind, montiert sind, versiegelte. In dieser Ausführungsform, wie in 3 dargestellt, ist die Leiterplatte 10 mit den Halbleiterchips 11 daran montiert an einer Einspannung 20 zum Versiegeln gehalten und eine Form 12 ist an der oberen Seite der Leiterplatte 10 angeordnet. Die Form 12 ist mit einer Einlassöffnung 12A an einer oberen Oberfläche davon bereitgestellt und eine Kunststoffzufuhrdüse 15 ist an der oberen Seite der Einlassöffnung 12A angeordnet. Ein flüssiger Kunststoff (Gusskunststoff) 16, der von der Kunststoffzufuhrdüse 15 zugeführt wird, wird durch die Einlassöffnung 12A gegossen, um einen Spalt zwischen der Leiterplatte 10 und der Form 12 aufzufüllen. Als flüssiger Kunststoff (Gusskunststoff) 16 wird ein Aushärtender verwendet, der zum Beispiel aus Epoxidkunststoff, Silikonkunststoffen, Urethankunststoffen, ungesättigten Polyesterkunststoffen, Acrylurethankunststoffen und Polyamidkunststoffen ausgewählt sein kann. Indem der flüssige Kunststoff 16 in die Form 12 gefüllt wird, können mehrere der Halbleiterchips 11, die an der Leiterplatte 10 montiert sind, zusammen versiegelt werden.
  • Als nächstes wird der flüssige Kunststoff 16, der die Halbleiterchips 11 versiegelt, durch Heizen oder Trocknen ausgehärtet. Dies resultiert darin, dass der flüssige Kunststoff 16 ausgehärtet wird, um eine versiegelte Kunststoffschicht 17, wie in 4 dargestellt, auszubilden. Die Versiegelungskunststoffschicht 17 kommt in engen Kontakt mit der Leiterplatte 10 und den Halbleiterchips 11, die an der Leiterplatte 10 montiert sind, und wird mit der Leiterplatte 10 und den Halbleiterchips 11 verbunden, um eine versiegelte Platte 18 auszubilden.
  • Hier ist es bevorzugt, die vordere Oberfläche 18a der versiegelten Platte 18 (die Versiegelungskunststoffschicht 17) (Schritt zum Abflachen) durch Schleifen dünn auszugestalten. Da die Versiegelungskunststoffschicht 17 eine Schicht ist, die durch Zuführen des flüssigen Kunststoffs 16 an der vorderen Oberfläche 10a der Leiterplatte 10 und danach Aushärten des flüssigen Kunststoffs 16 wie vorher beschrieben ausgebildet ist, ist die vordere Oberfläche 18a der versiegelten Platte 18 (die Versiegelungskunststoffschicht 17) ungleichmäßig (ist mit Vorsprüngen und Vertiefungen ausgebildet). Darum ist es bevorzugt, die vordere Oberfläche 18a der versiegelten Platte 18 durch Schleifen der versiegelten Platte 18 durch eine Schleifeinheit, die nicht dargestellt ist, flach auszugestalten. In diesem Fall ist es möglich nicht nur die vordere Oberfläche 18a einfach flach auszugestalten, sondern auch die Versiegelungskunststoffschicht 17, welche die Oberfläche des Halbleiterchips 11 abdeckt, auf einer gewünschten Dicke auszugestalten.
  • Als nächstes werden Erhöhungen BP an der hinteren Seite 10b der Leiterplatte 10 (Schritt zum Ausbilden von Erhöhungen) ausgebildet. 5 ist eine seitliche Schnittansicht einer versiegelten Platte, wobei Erhöhungen an einer hinteren Oberfläche der Leiterplatte ausgebildet sind. In dem Fall des Ausbildens der Erhöhungen wird die versiegelte Platte 18 an einer Einspannung (nicht dargestellt) gehalten, wobei die vordere Oberfläche 18a der versiegelten Platte 18 eine untere Oberfläche ist. Dies resultiert darin, dass die hintere Oberfläche 10b der Leiterplatte 10 eine obere Oberfläche ausbildet und frei liegt, wie in 5 dargestellt. In diesem Zustand, werden die Erhöhungen BP an der hinteren Oberfläche 10b der Leiterplatte 10 ausgebildet. Die Erhöhungen BP sind Elemente, die Anschlüsse oder Elektroden werden, wenn eine Halbleiterpackung in ihrer fertigen Form an verschiedenen Substrat (nicht dargestellt) montiert ist, und sind in vorbestimmten Positionen entsprechend der Verdrahtungsmuster, die an der Leiterplatte 10 ausgebildet sind, ausgebildet. Beachte, dass während der Ausbildungsschritt für Erhöhungen nachdem Ausbildungsschritt für eine versiegelte Platte S2 in dieser Ausführungsform durchgeführt wird, können die Erhöhungen BP vorher an der hinteren Oberfläche 10b der Leiterplatte 10 in dem Fall ausgebildet werden, in dem die Positionen, an welchen die Erhöhungen BP ausgebildet werden sollen, vorher bekannt sind.
  • [Zerlegungsschritt S3]
  • 6 ist eine seitliche Schnittansicht, die ein Beispiel einer Konfiguration zum Zerlegen einer versiegelten Platte durch Schneiden darstellt, und 7 ist eine seitliche Schnittansicht, die versiegelte Chips, die durch ein Schneiden zerlegt wurden, darstellt. Wie in 6 dargestellt, ist die Leiterplatte 10 an der Einspannung 21 zum Zerlegen mit ihrer hinteren Oberfläche 10b, an der Erhöhungen BP ausgebildet sind, als eine untere Oberfläche gehalten. Die Einspannung 21 zum Zerlegen ist in ihrer oberen Oberfläche mit mehreren Löchern 21A in einem Matrixmuster ausgebildet und die Erhöhungen BP, die jedem Halbleiterchip 11 entsprechen, werden in den Löchern 21A aufgenommen. Zusätzlich ist jedes Loch 21A mit einem Saugdurchgang 21B, der mit einer Saugquelle verbunden ist (nicht dargestellt), verbunden und die Leiterplatte 10 wird durch Saugen gehalten. Außerdem ist die Einspannung 21 zum Zerlegen mit Schneidnuten 21C ausgebildet, die zwischen den Löchern 21A liegen. Die Schneidnuten 21C sind entsprechend den Straßen S der Leiterplatte 10 ausgebildet, wenn die Leiterplatte 10 an der Einspannung 21 zum Zerlegen gehalten ist.
  • Als nächstes wird die versiegelte Platte 18 entlang der Bereiche 18S entsprechend den oben genannten Straßen S geschnitten. In dieser Ausführungsform, wie in 6 dargestellt, wird das Schneiden der versiegelten Platte 18 unter Verwendung einer Schneideinheit 30 durchgeführt. Die Schneideinheit 30 beinhaltet eine Schneidklinge 32, die an einer drehbaren Spindel 31 montiert ist. Die Schneidklinge 32 ist in einer kreisförmigen Scheibenform ausgebildet und an ihrer umfänglichen Kante mit einer Schneidkante 33 bereitgestellt, die in einer ringförmigen Form ausgebildet ist. Wie in 6 dargestellt, ist die Schneidkante 33 eine V-förmige Schneidkante, die einen vorbestimmten Schneidkantenwinkel Θ relativ zu einer vertikalen Linie aufweist. Zusätzlich wird die Schneideinheit 30 in der Höhenrichtung bewegt, sodass die Schneidklinge 32 hervorgeschoben und zurückgezogen relativ zu der Leiterplatte 18 durch einen Hebemechanismus werden kann, der nicht dargestellt ist. Darum wird, wo die Schneidklinge 32 dazu gebracht wird, die versiegelte Platte 18 während einem Drehen zu schneiden, die versiegelte Platte 18 dadurch mit einem Neigungswinkel entsprechend dem Schneidkantenwinkel Θ geschnitten. Zusätzlich, da die Einspannung 21 für ein Zerlegen mit den Schneidnuten 21C entsprechend den Straßen S der Leiterplatte 10 ausgebildet ist, kommt die Spitze der Schneidkante 33, welche die versiegelte Platte 18 geschnitten hat, in die Schneidnut 21C, wodurch ein Kontakt zwischen der Einspannung 21 für ein Zerlegen und der Schneidklinge 32 (der Schneidkante 33) verhindert werden kann.
  • Außerdem wird die versiegelte Platte 18, die an der Einspannung 21 für ein Zerlegen gehalten ist, in einer horizontalen Richtung relativ zu der Schneideinheit 30 durch einen Bewegungsmechanismus, der nicht dargestellt ist, bewegt. Dadurch wird sichergestellt, dass die versiegelte Platte 18 entlang der Bereiche 18S, die alle den Straßen S entsprechen, geschnitten wird, wodurch die versiegelte Platte 18 in mehrere versiegelte Chips 40 zerlegt wird, wie in 7 dargestellt. Die versiegelten Chips 40 weisen jeweils eine obere Oberfläche 40a, eine untere Oberfläche 40b, die größer als die Oberfläche 40a ist, und Seitenoberflächen (Seitenwände) 40c auf, die von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind. Beachte, dass der oben beschriebene Hebemechanismus und Bewegungsmechanismus jede Konfiguration aufweisen kann, solange die Schneideinheit 30 und die Einspannung 21 für ein Zerlegen dadurch angehoben und relativ zu einander bewegt werden kann.
  • Zusätzlich kann die Zerlegung der versiegelten Platte 18 durch Schneiden durch andere Konfigurationen ausgeführt werden. 8 und 9 sind seitliche Schnittansichten, die andere Beispiele der Konfiguration zum Zerlegen der versiegelten Leiterplatte durch Schneiden zeigen. In dem Beispiel aus 8 ist eine Schneideinheit 30A mit einer Schneidklinge 32 um einen vorbestimmten Winkel Täter relativ zu einer vertikalen Linie geneigt angeordnet. Darum, sogar in einer Konfiguration, in der die Schneidklinge 32A verwendet wird, die für ein Ausbilden einfacher Schneid Nuten verwendet wird, ist es möglich, durch Schneiden entlang vorbestimmter Schneidlinien 42, die versiegelte Platte 18 mit geneigten Nuten 41, die in einem vorbestimmten Winkel Θ geneigt sind, auszubilden. Seitenoberflächen der geneigten Nuten 41 bilden die Seitenoberflächen 40c der versiegelten Chips 40, die oben beschrieben sind.
  • Darüber hinaus wird in dem Beispiel aus 9 ein Zerlegen durch eine Laserbearbeitung unter Verwendung einer Ausbildungsvorrichtung 34 für einen Laserstrahl durchgeführt. Die Ausbildungsvorrichtung 34 für einen Laserstrahl bringt einen Laserstrahl L auf den Bereichen 18S entsprechend den Straßen S der versiegelten Platte 18 auf, um ein Schneiden durch Ablation durchzuführen. Die Ausbildungsvorrichtung 34 für einen Laserstrahl beinhaltet einen Oszillator (nicht dargestellt) zum Oszillieren des Laserstrahls L und eine Fokuseinrichtung 35 zum Fokussieren des Laserstrahls L, der durch den Oszillator oszilliert wird. Die Fokuseinheit 35 beinhaltet einen vollständig reflektierenden Spiegel zum Ändern der Propagationsrichtung des Laserstrahls L, der durch den Oszillator oszilliert wird, eine Kondensorlinse zum Richten des Laserstrahls L und dergleichen. Die Fokuseinheit 35 ist in dem Zustand angeordnet, in dem diese um einen vorbestimmten Winkel Θ in einer Richtung orthogonal zu der Ausdehnungsrichtung der Straße S (Bearbeitungszufuhrrichtung) relativ zu einer Richtung senkrecht zu der vorderen Oberfläche (Aufbringungsoberfläche für einen Laserstrahl) 18a der versiegelten Leiterplatte 18 (vertikale Richtung) geneigt ist, und emittiert den Laserstrahl L, der in einem vorbestimmten Winkel Θ geneigt ist. Dadurch kann die versiegelten Leiterplatte 18 mit geneigten Nuten 43, die in einem vorbestimmten Winkel Θ geneigt sind, ausgebildet werden. Seitenoberflächen der geneigten Nuten 43 bilden die Seitenoberflächen 40c der versiegelten Chips 40, die oben beschrieben sind. Zusätzlich, obwohl in der Figur ausgelassen, kann eine Konfiguration angepasst werden, in welcher die versiegelten Leiterplatte 18 senkrecht (vertikal) entlang der Straßen S unter Verwendung der Schneideinheit oder der Ausdehnungsrichtung für einen Laserstrahl geschnitten (geteilt wird) und danach die Seitenoberflächen der versiegelten Chips, die so getrennt sind, einer Bearbeitung für eine geneigte Oberfläche unter Verwendung einer Fräse oder dergleichen ausgesetzt werden.
  • Während eine Konfiguration, in welcher die Seitenoberflächen 40c der versiegelten Chips 40 gleichmäßig von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind, in dem obigen Beispiel angepasst wurde, ist diese Konfiguration nicht beschränkend. 10 ist eine partielle seitliche Schnittansicht, die eine Modifikation beim Schneiden der versiegelten Platte darstellt. Eine Konfiguration kann angepasst werden, in welcher, wie in 10 dargestellt, die Seitenoberflächen 40c des versiegelten Chips 40 eine erste Seitenoberfläche 40c1, die sich geneigt von der oberen Oberfläche 40a zu der unteren Oberfläche 40b erstreckt, eine zweite Seitenoberfläche 40c2, die sich vertikal von der ersten Seitenoberfläche 40c1 zu der unteren Oberfläche 40b erstreckt, beinhaltet. In dieser Konfiguration, da die zweite Seitenoberfläche 40c2 bereitgestellt ist, kann die Größe der unteren Oberfläche 40b des versiegelten Chips 40 entsprechend reduziert werden und eine Größenreduktion des versiegelten Chips 40 kann entsprechend erreicht werden. In dem Fall dieser Konfiguration kann eine Zerlegung durch ein Verfahren durchgeführt werden, in dem zum Beispiel unter Verwendung der Schneidkante 33, die in einer V-Form ausgebildet ist, die Versiegelungskunststoffschicht 17 (siehe 6) der versiegelten Platte 18 von der oberen Oberfläche 40a geschnitten wird, um die ersten Seitenoberfläche 40c1 auszubilden, und danach die Leiterplatte 10 vertikal von der oberen Oberfläche 40a oder der unteren Oberfläche 40b geschnitten wird, um die zweite Seitenoberfläche 40c2 auszubilden. Außerdem kann eine Zerlegung durch ein Verfahren durchgeführt werden, in dem zum Beispiel beim Ausbilden der Erhöhungen BP an der hinteren Oberfläche 10b der Leiterplatte 10 in dem Ausbildungsschritt für eine Erhöhung die Leiterplatte 10 vertikal von der hinteren Oberfläche 10b der Leiterplatte 10 geschnitten wird, um die zweite Seitenoberfläche 40c2 vorläufig auszubilden und in dem Zerlegungsschritt zum Beispiel unter Verwendung der V-förmigen Schneidkante 33 oder dergleichen die Versiegelungskunststoffschicht 17 (siehe 6) der versiegelten Platte 18 von der oberen Oberfläche 40a geschnitten wird, um die erste Seitenoberfläche 40c1 auszubilden. In diesem Fall, wie in 10 dargestellt, wird die erste Seitenoberfläche 40c1 bereitgestellt, sodass die Masseleitung, die in der Leiterplatte 10 bereitgestellt ist, erreicht wird. Entsprechend dieser Konfiguration können elektromagnetische Wellen, die durch eine leitende Abschirmschicht (nicht dargestellt), die an der ersten Seitenoberfläche 40c1 bereitgestellt ist, abgeschirmt werden, sicher zu dem Äußeren durch die Masseleitung GL fließen.
  • [Ausbildungsschritt für Abschirmschicht S4]
  • 11 ist eine seitliche Schnittansicht, die einen versiegelten Chip darstellt, der mit einer leitenden Abschirmschicht ausgebildet ist. Zuerst werden vor einem Ausbilden einer leitenden Abschirmschicht 45 die zerlegten versiegelten Chips 40 von der Einspannung 21 zum Zerlegen, welche die versiegelten Chips 40 daran hält, aufgenommen und die versiegelten Chips 40, die so aufgenommen wurden, werden ausgerichtet an einer anderen Einspannung 22 für ein Abdecken angeordnet. Die Einspannung 22 für ein Abdecken ist an ihrer oberen Oberfläche mit mehreren Löchern 22A in einer Matrixform wie die Einspannung 21 für ein Zerlegen ausgebildet, und die Erhöhungen BP von jedem versiegelten Chip 40 werden in jedem der Löcher 22A aufgenommen. An der Einspannung 22 zum Abdecken sind versiegelte Chips 40 in vorbestimmten Abständen P zwischen den benachbarten versiegelten Chips 40 angeordnet. Der Abstand P weist eine ausreichende Größe auf, sodass die leitende Abschirmschicht 45, die ausgebildet werden soll, die unteren Enden der Seitenoberflächen 40c der versiegelten Chips 40 erreicht. Beachte, dass obwohl in 11 ausgelassen die Einspannung 22 für ein Abdecken mit einem Saugdurchgang bereitgestellt ist, der mit jedem der Löcher 22A zum Halten von jedem der versiegelten Chips 40 durch ein Saugen verbunden ist.
  • Als nächstes wird eine leitende Abschirmschicht 45 an der oberen Oberfläche 40a und den Seitenoberflächen 40c der versiegelten Chips 40 ausgebildet. Die leitende Abschirmschicht 45 ist ein mehrschichtiger Film, der aus mindestens einem Metall, das aus Kupfer, Titan, Nickel, Gold und dergleichen ausgebildet ist, in einer Dicke von ungefähr mehreren Mikrometern bis mehreren 100 μm zum Beispiel durch Sputtern, chemische Dampfabscheidung (CVD) oder Sprühbeschichten ausgebildet ist. Zusätzlich kann die leitende Abschirmschicht 45 durch eine Vakuumlaminierung ausgebildet werden, in welcher ein metallischer Film, der aus dem oben genannten Multischichtfilm ausgebildet ist, an der oberen Oberflächen 40a und den Seitenoberflächen 40c der versiegelten Chips 40 unter Verwendung eines leitenden Haftvermittlers in einer Vakuumatmosphäre angeklebt (laminiert) wird. In dieser Ausführungsform, da die Seitenoberflächen 40c der versiegelten Chips geneigte Oberflächen sind, die jeweils von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind, wird sichergestellt, dass in dem Fall des Ausbildens der leitenden Abschirmschicht 45 durch das Sputtern oder dergleichen von oberhalb der versiegelten Chips 40 der metallische Film einfach nicht nur an der oberen Oberflächen 40a sondern auch an den Seitenoberflächen 40c ausgebildet werden kann. Darum ist es möglich, die Dicke des Films der leitenden Abschirmschicht 45 gleichmäßig an den oberen Oberflächen 40a und den Seitenoberflächen 40c der versiegelten Chips 40 auszubilden.
  • Schließlich werden die versiegelten Chips 40, die so mit der leitenden Abschirmschicht 45 ausgebildet werden, oder Halbleiterpackungen 59 von der Einspannung 22 für ein Abdecken durch eine Aufnahmeeinheit aufgenommen und zu dem folgenden Schritt getragen.
  • 12 ist eine seitliche Schnittansicht, die eine Konfiguration einer Halbleiterpackung darstellt, 13 und 14 sind seitliche Schnittansichten, die Modifikationen der Halbleiterpackung darstellen. Wie in 12 dargestellt hält, beinhaltet die Halbleiterpackung 50 den versiegelten Chip 40, der den Halbleiterchip 11, der an der Leiterplatte 10 montiert ist, und die Versiegelungskunststoffschicht 17 beinhaltet, die durch Versiegeln der Halbleiterchips 11 mit einem Kunststoff ausgebildet wird, und die leitende Abschirmschicht 45, die an der oberen Oberfläche 40a und Seitenoberflächen 40c des versiegelten Chips 40 ausgebildet ist. In dieser Ausführungsform, da die Seitenoberflächen 40c des versiegelten Chips 40 geneigte Oberflächen sind, die jeweils von der Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind, kann der metallische Film einfach nicht nur an der oberen Oberfläche 40a sondern auch den Seitenoberflächen 40c des versiegelten Chips 40 ausgebildet werden, sodass es möglich ist, die Dicke der leitenden Abschirmschicht 45 an der oberen Oberfläche 40a und den Seitenoberflächen 40c des versiegelten Chips 40 gleichmäßig auszubilden.
  • Während eine Konfiguration, in welcher die Halbleiterpackung 40 einen versiegelten Chip 40 aufweist, der einen Halbleiterchip 11, der an einer Leiterplatte 10 montiert ist, aufweist, in dieser Ausführungsform beschrieben wurde, ist diese Konfiguration nicht beschränkend. Es ist möglich, wie in 13 dargestellt, eine Halbleiterpackung 51 herzustellen, die mit einem versiegelten Chip 40-1, der durch zum Beispiel Montieren von mehreren (drei) Halbleiterchips 11α, 11β und 11γ an einer Leiterplatte 10 und versiegeln der Halbleiterchips 11α, 11β und 11γ mit einer Versiegelungskunststoffschicht 17 ausgebildet ist. In dieser Konfiguration sind die Halbleiterchips 11α, 11β und 11γ Halbleiterchips, die unterschiedliche Funktionen aufweisen, und benachbart in dem Verbindungsschritt S1 montiert werden. Zusätzlich wird die Zerlegung in den versiegelten Chip 40-1 die Halbleiterchips 11α, 11β und 11γ beinhaltend in dem Zerlegungsschritt S3 durchgeführt. Sogar in Halbleiterpackung 51, die mit dieser Sorte Halbleiterchips 40-1 bereitgestellt ist, sind die Seitenoberflächen 40c des versiegelten Chips 40-1 geneigte Oberflächen, die jeweils von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind, sodass ein metallischer Film einfach nicht nur an der oberen Oberflächen 40a sondern auch an den Seitenoberflächen 40c des versiegelten Chips 40-1 ausgebildet werden kann und es ist möglich, die Dicke des Films der leitenden Abschirmschicht 45 an der oberen Oberfläche 40a und den Seitenoberflächen 40c des versiegelten Chips 40-1 gleichmäßig auszubilden.
  • Zusätzlich, wie in 14 dargestellt, ist es möglich, eine Halbleiterpackung (SIP) 52 herzustellen, die mit Halbleiterchips 40-2 und 40-3 bereitgestellt ist, die durch Montieren mehrerer (zwei) Halbleiterchips 11α und 11β an einer Leiterplatte und Versiegeln der Halbleiterchips 11α und 11β jeweils mit einer Versiegelungskunststoffschicht 17 erhalten werden. In dieser Konfiguration sind die Halbleiterchips 11α und 11β Halbleiterchips, die unterschiedliche Funktionen aufweisen und benachbart in dem Verbindungsschritt S1 montiert werden. Außerdem wird das Zerlegen in integrierte versiegelte Chips, die Halbleiterchips 11α und 11β beinhalten, in dem Zerlegungsschritt S3 durchgeführt. In dem Zerlegungsschritt S3 wird der versiegelte Chip zwischen den Halbleiterchips 11α und 11β in zwei versiegelte Chips 40-2 und 40-3 geteilt und ihre Seitenoberflächen 40c sind als geneigte Oberflächen jeweils von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt. Entsprechend dieser Konfiguration kann ein metallischer Film einfach nicht nur an der oberen Oberflächen 40a sondern auch den Seitenoberflächen 40c von jedem der versiegelten Chips 40-2 und 40-3 ausgebildet werden und es ist möglich die Dicke des Films der leitenden Abschirmschicht 45 an den oberen Oberflächen 40a und den Seitenoberflächen 40c der versiegelten Chips 40-2 und 40-3 auszubilden. Zusätzlich kann die leitenden Abschirmschicht 45 zum Abschirmen zwischen den versiegelten Chips 40-2 und 40-3 einfach ausgebildet werden.
  • Entsprechend diese Ausführungsform beinhaltet das Verfahren zum Herstellen einer Halbleiterpackung: den Verbindungsschritt S1 zum Verbinden der mehreren Halbleiterchips 11 an mehreren Befestigungsbereichen A an der Leiterplatte 10, die durch sich kreuzende Straßen S aufgeteilt ist; den Ausbildungsschritt S2 für eine versiegelte Platte zum Zuführen des flüssigen Kunststoffs 16 auf die vordere Oberflächenseite 10a der Leiterplatte 10, die mehrere Halbleiterchips 11 daran verbunden aufweist, um die Halbleiterchips 11 zusammen zu versiegeln, wodurch die versiegelte Leiterplatte 18 ausgebildet wird; den Zerlegungsschritt S3 zum Schneiden der versiegelten Platte 18 entlang der Bereiche 18S entsprechend den Straßen S an der versiegelten Platte 18, um eine Zerlegung durchzuführen, sodass die versiegelten Chips 40 jeweils die obere Oberfläche 40a und die untere Oberfläche 40b, die größer als die obere Oberfläche 40a ist, aufweisen, wobei die Seitenoberflächen 40c jeweils von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind, und den Ausbildungsschritt für eine Abschirmschicht S4 zum Ausbilden der leitenden Abschirmschicht 45 an der oberen Oberfläche 40a und den Seitenoberflächen 40c der mehreren versiegelten Chips 40. Darum in dem Fall des Ausbildens der leitenden Schicht 45 kann ein metallischer Film einfach ausgebildet werden, sodass er nicht nur an der oberen Oberfläche 40a ausgebildet ist, sondern auch an den Seitenoberflächen 40c. Folglich kann die leitende Abschirmschicht 45 an den Seitenoberflächen 40c der versiegelten Chips 40 effektiv mit einer vorbestimmten Filmdicke ausgebildet werden, welche einen ausreichend Abschirmeffekt ermöglicht, und es möglich macht, die Filmdicke der leitenden Abschirmschicht 45 gleichmäßig an den oberen Oberflächen 40a und den Seitenoberflächen 40c der versiegelten Chips 40 auszubilden.
  • Außerdem wird in dieser Ausführungsform in dem Zerlegungsschritt S3 eine Schneidklinge 32, die eine ringförmige Schneidkante 33 aufweist, dazu gebracht, in die versiegelten Platte 18 zu schneiden, während sie sich dreht, um eine Zerlegung durchzuführen, sodass die versiegelte Platte 18 einfach zerlegt werden kann. In diesem Fall durch Setzen der Schneidklinge 32, sodass sie eine V-förmige Schneidkante 33 mit einem Schneidkantenwinkel Θ aufweist, oder durch Anordnen der Schneidklinge 32 sodass sie in einem vorbestimmten Winkel Θ relativ zu einer vertikalen Linie geneigt ist, ist es möglich, eine Zerlegung durchzuführen, sodass einfach Seitenoberflächen 40c der versiegelten Chips 40 als geneigte Oberflächen ausgebildet werden, die jeweils von der oberen Oberfläche 40a zu der unteren Oberfläche 40b geneigt sind.
  • Zusätzlich in einem anderen Beispiel dieser Ausführungsform ist die Fokuseinheit 35 der Ausbildungsvorrichtung 34 für einen Laserstrahl angeordnet, sodass sie in einem vorbestimmten Winkel Θ in der Richtung orthogonal zu der Ausdehnungsrichtung der Straße S (Bearbeitungszufuhrrichtung) relativ zu der Richtung senkrecht zu der vorderen Oberfläche 18a der versiegelten Platte 18 geneigt ist. Darum ist es möglich, eine Zerlegung durch eine Laserbearbeitung durchzuführen, um einfach die Seitenoberflächen 40c der versiegelten Chips 40 als geneigte Oberflächen auszubilden, die jeweils von der oberen Oberfläche 40a zu der unteren Oberflächen 40b geneigt sind.
  • [Zweite Ausführungsform]
  • 15 ist ein Flussdiagramm, das eine Prozedur eines Verfahrens zum Herstellen einer Halbleiterpackung entsprechend einer zweiten Ausführungsform darstellt. Die Halbleiterpackung, die durch das Herstellungsverfahren der zweiten Ausführungsform ausgebildet wird, ist eine Halbleitervorrichtung eines Packungstyps (zum Beispiel einer Fan-Out-Wafer-Level-Packung (FU-WLP) oder dergleichen), die eine Kunststoffschicht zum Versiegeln eines Halbleiterchips und eine leitende Abschirmschicht zum Abdecken einer äußeren Oberfläche der Kunststoffschicht aufweist. In dieser Ausführungsform, wie in 15 dargestellt, beinhaltet das Verfahren zum Herstellen der Halbleiterpackung einen Anordnungsschritt S11 für einen Chip, einen Ausbildungsschritt S12 für einen versiegelten Körper, einen Verdrahtungsschritt S13, einen Zerlegungsschritt S14 und einen Ausbildungsschritt für eine Abschirmschicht S15. Es ist ausreichend, dass das Herstellungsverfahren in dieser Ausführungsform diese Schritte aufweist und andere Schritte können zwischen diesen Schritten bereitgestellt sein. Jeder dieser Schritte wird jetzt im Folgenden beschrieben.
  • [Anordnungsschritt für einen Chip S11]
  • 16 ist eine seitliche Schnittansicht, die einen Zustand darstellt, in welchem Halbleiterchips an einer Trägerplatte angeordnet sind. Die Trägerplatte 25 dient dem Halten mehrerer Halbleiterchips 11, die an der Trägerplatte 25 angeordnet sind, und ist aus einem festen Material (zum Beispiel Glas) ausgebildet, das eine bestimmte Festigkeit aufweist. An der Trägerplatte 25 sind mehrere Anordnungsbereiche für Bauelemente A1 durch mehrere sich kreuzende Straßen S in einer Matrixform gesetzt. Die Positionen und Größen der Straßen S und die Anordnungsbereiche A1 für ein Bauelement sind entsprechend der Halbleiterpackung, die ausgebildet werden soll, bestimmt.
  • Die Halbleiterchips 11 sind sogenannte Dies, die durch Teilen eines Wafers, der mit Halbleiterbauelementen an einem Substrat, das zum Beispiel aus Silizium, Saphir Gallium oder dergleichen ausgebildet ist, bereitgestellt sind. In dieser Ausführungsform werden verschiedene Anschlüsse an einer vorderen Oberfläche (eine Seite) 11a des Halbleiterchips 11 ausgebildet und der Halbleiterchip 11 ist in dem Anordnungsbereich A1 für ein Bauelement an der Trägerplatte 25 angeordnet, wobei die vordere Oberfläche (eine Seite) 11a an der unteren Seite ist. Der Halbleiterchip 11 ist an der Trägerplatte 24 durch ein Schutzband 26 fixiert, das eine druckempfindliche haftvermittelnde Kraft aufweist, die durch eine Bestrahlung mit ultravioletter Strahlung (UV) einer vorbestimmten Wellenlänge (300–400 nm) zum Beispiel abgesenkt wird.
  • [Ausbildungsschritt für versiegelten Körper S12]
  • 17 ist eine seitliche Schnittansicht eines versiegelten Körpers, der mit einem Kunststoff versiegelt ist. In dem Ausbildungsschritt S12 für einen versiegelten Körper werden die Halbleiterchips 11, die in dem Anordnungsbereichen A1 für ein Bauelement angeordnet sind, die an der Trägerplatte 25 gesetzt sind, versiegelt. Zum Beispiel ist eine Form (nicht dargestellt) an der oberen Seite der Trägerplatte 25 angeordnet, wobei die Halbleiterchips 11 daran angeordnet sind, und ein flüssiger Kunststoff 16 (siehe 3; Versiegelung) wird durch eine Einlassöffnung der Form zugeführt, um einen Spalt zwischen der Trägerplatte 25 (Schutzband 26) und der Form zu füllen.
  • Als nächstes wird der flüssige Kunststoff 16, der die Halbleiterchips 11 versiegelt, durch Heizen oder Trocknen ausgehärtet. Dies resultiert darin, dass der flüssige Kunststoff ausgehärtet wird und eine Versiegelungskunststoffschicht 17, wie in 17 dargestellt, ausbildet. Die Versiegelungskunststoffschicht 17 kommt in Kontakt mit den mehreren Halbleiterchips 11 an der Trägerplatte 25 (Schutzband 26) und wird mit den Halbleiterchips 11 verbunden, sodass ein versiegelter Körper 19 ausgebildet wird.
  • Hier ist es bevorzugt, dass eine vordere Oberfläche 19A des versiegelten Körpers 19 (Versiegelungskunststoffschicht 17) (eine vordere Oberfläche 17A, der Versiegelungskunststoffschicht 17) durch Schleifen flach ausgestaltet wird (Schritt zum flachen Ausgestalten). Durch Schleifen des versiegelten Körpers 19 wird die vordere Oberfläche 19A des versiegelten Körpers 19 flach ausgestaltet. In diesem Fall ist es nicht nur möglich einfach die vordere Oberfläche 19A flach auszugestalten, sondern auch die Versiegelungskunststoffschicht 17, welche die oberen Oberflächen der Halbleiterchips 11 abdeckt, auf eine gewünschte Dicke zu reduzieren.
  • [Verdrahtungsschritt S13]
  • 18 ist eine seitliche Schnittansicht, die einen Zustand darstellt, in welchem eine Verdrahtungsschicht und Erhöhungen an der Halbleiterchipseite des versiegelten Körpers ausgebildet werden. In dem Fall des Ausbildens der Verdrahtungsschicht 60 werden die Trägerplatte 25 an das Schutzband 26 von der vorderen Oberflächenseite 11a der Halbleiterchips 11, welche die hintere Oberfläche des versiegelten Körpers 19 bildet, abgelöst und der versiegelte Körper 19 wird an einer Einspannung (nicht dargestellt) montiert, wobei die vordere Oberfläche 19A nach unten gerichtet ist. Die Einspannung weist zum Beispiel einen Saugmechanismus auf und hält den versiegelten Körper 19. Dies resultiert darin, dass die Halbleiterchipseite 11 des versiegelten Körpers 19 an einer oberen Oberfläche frei liegt, wie in 18 dargestellt.
  • Die Verdrahtungsschicht 60 und die Erhöhungen BP werden an der Halbleiterchipseite 11 des versiegelten Körpers 19 ausgebildet. Die Verdrahtungsschicht 60 beinhaltet eine Verdrahtung 61, die aus Metall hergestellt ist, die aus einem Aluminium oder dergleichen ausgebildet ist und mit bestimmten Anschlüssen (nicht dargestellt) der Halbleiterchips 11 verbunden ist, und einen Isolationsfilm 62, der die vordere Oberflächen 11a der Halbleiterchips 11 in der Verdrahtung 61 abdeckt. Um die Verdrahtungsschicht 60 auszubilden, wird zuerst die Verdrahtung 61 durch ein Film ausbildendes Verfahren wie CVD oder Platzieren ausgebildet und als nächstes wird der isolierende Film 62 ausgebildet. Als ein Material für den isolierenden Film 62 können ein Isolationskunststoff wie Polyamid oder ein glasbasierter Oxid Film wie ein Aufschleuderglas (SVG) oder ein boronphosphorisches Silicatglas (BPSG) verwendet werden. In dem Fall des Isolationskunststoffs oder SOG wird der Isolationsfilm 62 durch die oben genannte Drehbeschichtungsmethode ausgebildet. In dem Fall von BPSG wird der Isolationsfilm 62 durch ein Film ausbildendes Verfahren wie CVD ausgebildet. Die Erhöhungen BP sind Elemente, die als Anschlüsse oder Elektroden dienen, wenn eine Halbleiterpackung als eine fertige Form an einem verschiedener Substrate (nicht dargestellt) verbunden wird und sind in vorbestimmten Position entsprechend dem Muster der Verdrahtung 61, das an der Verdrahtungsschicht 60 ausgebildet ist, ausgebildet.
  • [Zerlegungsschritt S14]
  • 19 ist eine seitliche Schnittansicht, die einen versiegelten Körper darstellt, der mit einer Verdrahtungsschicht versehen ist, 20 ist eine seitliche Schnittansicht, die ein Beispiel einer Konfiguration zum Zerlegen eines versiegelten Körpers durch Schneiden darstellt, und 21 ist eine seitliche Schnittansicht, die versiegelte Chips darstellt, die durch Schneiden zerlegt wurden. Die versiegelten Körper 19 werden an einer Einspannung 21 zum Zerlegen gehalten, wobei die Verdrahtungsschichten 60 untere Oberflächen sind. Die Einspannung 21 für ein Zerlegen ist in ihrer oberen Oberfläche mit mehreren Löchern 21A in einer Matrixform ausgebildet und Erhöhungen BP der Verdrahtungsschicht 60 und die Erhöhungen BP, die jedem Halbleiterchip 11 entsprechen, werden in jedem der Löcher 21A aufgenommen. Zusätzlich ist jedes der Löcher 21A mit einem Saugdurchgang 21B verbunden, die mit einer Saugquelle (nicht dargestellt) verbunden sind, und die Verdrahtungsschicht 60 und der versiegelte Körper 19 werden durch Saugen gehalten. Außerdem ist die Einspannung 21 zum Zerlegen mit Schneidnuten 21C zwischen Löchern 21A ausgebildet. Die Schneidnuten 21C sind entsprechend den oben genannten Straßen S ausgebildet, wenn die Verdrahtungsschicht 60 und der versiegelte Körper 19 durch die Einspannung 21 für ein Zerlegen gehalten sind.
  • Als nächstes werden der versiegelte Körper 19 und die Verdrahtungsschicht 60 entlang Bereichen 19S entsprechend den Straßen S geschnitten. In dieser Ausführungsform, wie in 20 dargestellt, wird das Schneiden des versiegelten Körpers 19 unter Verwendung einer Schneideinheit 30 durchgeführt. Die Schneideinheit 30 ist mit einer Schneidklinge 32, die an einer drehbaren Spindel 31 montiert ist, bereitgestellt. Die Schneidklinge 32 ist in einer kreisförmigen Scheibenform ausgebildet und an ihrem umfänglichen Kantenabschnitt mit einer Schneidklinge 33 bereitgestellt, die in einer ringförmigen Form ausgebildet ist. Wie in 20 dargestellt, ist die Schneidkante 33 eine V-förmige Schneidkante, die einen vorbestimmten Schneidkantenwinkel Θ relativ zu einer vertikalen Linie aufweist. Zusätzlich wird die Schneideinheit 30 in einer solchen Weise bewegt, dass die Schneidklinge 32 in der Höhenrichtung relativ zu dem versiegelten Körper 19 vorgeschoben und zurückgezogen werden kann, unter Verwendung eines Hebemechanismus, der nicht dargestellt ist. Darum, wenn die Schneidklinge 32 in Kontakt mit dem versiegelten Körper 19 und der Verdrahtungsschicht 60 gebracht wird, während sich diese gedreht, werden der versiegelte Körper 19 und die Verdrahtungsschicht 60 mit einem Neigungswinkel entsprechend dem Schneidkantenwinkel Θ geschnitten. Darüber hinaus, da die Einspannung 21 zum Zerlegen mit den Schneidnuten 21C entsprechend den Straßen S ausgebildet ist, kommt eine Schneidkantenspitze der Schneidkante 33, welche die Verdrahtungsschicht 60 geschnitten hat, in die Schneidnut 21c, wodurch ein Berühren zwischen der Einspannung 21 zum Zerlegen und der Schneidklinge 33 (Schneidkante 33) verhindert werden kann.
  • Zusätzlich wird die versiegelten Platte 18, die durch die Einspannung 21 zum Zerlegen gehalten ist, in einer horizontalen Richtung relativ zu der Schneideinheit 30 durch einen Bewegungsmechanismus bewegt, der nicht dargestellt ist. Dadurch werden der versiegelte Körper 19 und die Verdrahtungsschicht 60 entlang den Bereichen 19S entsprechend sämtlichen Straßen S geschnitten, wodurch diese in mehrere versiegelte Chips 70 aufgeteilt wird, wie in 21 dargestellt. Die versiegelten Chips 70 beinhalten jeweils eine obere Oberfläche 70a, eine untere Oberfläche 70b, die größer als die Oberfläche 70a ist, und Seitenoberflächen (Seitenwände) 70c, die jeweils von der oberen Oberfläche 70a zu der unteren Oberfläche 70b geneigt sind. Beachte, dass der oben genannte Hebemechanismus und Bewegungsmechanismus jede Konfiguration aufweisen kann, solange Schneideinheit 30 und die Einspannung 21 zum Zerlegen dadurch angehoben und relativ zu einander bewegt werden können.
  • Darüber hinaus, wie bereits beschrieben, kann die Zerlegung durch Schneiden des versiegelten Körpers 19 und der Verdrahtungsschicht 60 unter Verwendung einer Schneideinheit (siehe 8) durchgeführt werden, die eine Schneidklinge aufweist, die in einem vorbestimmten Winkel relativ zu einer vertikalen Linie geneigt ist, oder unter Verwendung einer Aufbringungseinheit für einen Laserstrahl (siehe 9), die geneigt in einem vorbestimmten Winkel in der Richtung orthogonal zu der Erstreckungsrichtung der Straßen (Bearbeitungszufuhrrichtung) in Relation zu einer Richtung senkrecht zu einem Oberfläche (Aufbringungsoberfläche für einen Laserstrahl) des versiegelten Körpers (vertikale Richtung) angeordnet ist und die einen Laserstrahl emittiert, der in einem vorbestimmten Winkel angeordnet ist. Ferner obwohl in der Fig. ausgelassen kann eine Konfiguration angepasst werden, in welcher der versiegelte Körper 19 und die Verdrahtungsschicht 60 senkrecht (vertikal) geschnitten (geteilt) entlang der Straßen unter Verwendung der Schneideinheit oder der Aufbringungsvorrichtung für einen Laserstrahl werden und danach können die Seitenoberflächen der versiegelten Chips, die so getrennt wurden, eine geneigte Oberfläche unter Verwendung einer Fräse oder dergleichen erhalten.
  • [Ausbildungsschritt für Abschirmschicht S15]
  • 22 ist eine seitliche Schnittansicht, die versiegelte Chips darstellt, die mit einer leitenden Abschirmschicht ausgebildet sind. Bevor die leitende Abschirmschicht 45 ausgebildet wird, werden die zerlegten versiegelten Chips 70 von der Einspannung 21 für ein Zerlegen, welche die versiegelten Chips 70 daran hält, aufgenommen und die versiegelten Chips 70 werden ausgerichtet an einer anderen Einspannung 22 zum Abdecken angeordnet. Die Einspannung 22 zum Abdecken ist in ihrer oberen Oberfläche mit mehreren Löchern 22A in einer Matrixform ausgebildet, ähnlich zu der Einspannung 21 zum Zerlegen, und die Erhöhungen BP von jedem der versiegelten Chips 70 werden in jedem der Löcher 22A aufgenommen. An der Einspannung 22 zum Abdecken sind die versiegelten Chips 70 in einem vorbestimmten Abstand P zwischen den benachbarten versiegelten Chips 70 angeordnet. Der Abstand P weist eine Länge auf, die ausreichend ist, damit die leitende Abschirmschicht 45 ausgebildet werden kann, sodass sie die unteren Enden der Seitenoberfläche 70c der versiegelten Chips 40 erreicht. Beachte, dass obwohl in der 22 ausgelassen, die Einspannung 22 zum Abdecken mit einem Saugdurchgang bereitgestellt sein kann, welcher mit jedem der Löcher 22a zum Halten der versiegelten Chips durch Saugen verbunden ist.
  • Als nächstes wird die leitende Abschirmschicht 45 an den oberen Oberflächen 70a und Seitenoberflächen 70c der versiegelten Chips 70 ausgebildet. Die leitende Abschirmschicht 45 ist ein mehrschichtiger Film, der aus mindestens einem Metall ausgebildet ist, das aus Kupfer, Titan, Nickel, Gold und dergleichen ausgewählt ist, der in einer Dicke von ungefähr mehreren Mikrometern bis mehreren 100 μm durch Sputtern, CVD oder Sprühbeschichten ausgebildet ist. Zusätzlich kann die leitende Abschirmschicht 45 durch eine Vakuumlaminierung ausgebildet werden, wobei ein metallischer Film, der in dem oben genannten Multischichtfilm beinhaltet ist, an den oberen Oberflächen 70a und Seitenoberflächen 70c der versiegelten Chips 70 unter Verwendung eines leitenden Haftvermittlers in einer Vakuumsatmosphäre angebracht wird. In dieser Ausführungsform, da die Seitenoberflächen 70c der versiegelten Chips 70 geneigte Oberflächen sind, die jeweils von der Oberfläche 70a zu der unteren Oberfläche 70b geneigt sind, ist sichergestellt, dass in dem Fall des Ausbildens der leitenden Abschirmschicht 45 durch das Sputtern oder dergleichen von oberhalb der versiegelten Chips 70 der metallische Film einfach nicht nur an den oberen Oberflächen 70a sondern auch den Seitenoberflächen 70c ausgebildet werden kann. Darum ist es möglich, die Filmdicke der leitenden Abschirmschicht 45 an den oberen Oberflächen 70a und den Seitenoberflächen 70c der versiegelten Chips 70 gleichmäßig auszubilden.
  • Schließlich werden die versiegelten Chips 70, die mit der leitenden Abschirmschicht 45 versehen sind, oder die Halbleiterpackungen 80 von der Einspannung 22 für ein Abdecken durch eine Aufnahmeeinheit aufgenommen und zu dem darauffolgenden Schritt getragen.
  • Entsprechend dieser Ausführungsform beinhaltet ein Verfahren zum Herstellen einer Halbleiterpackung: den Anordnungsschritt S11 für einen Chip zum Anordnen der Halbleiterchips 11 in den Anordnungsbereichen A1 für ein Bauelement einer Trägerplatte 25 die durch mehrere sich kreuzende Straßen S aufgeteilt ist, wobei die vorderen Oberflächen 11a der Halbleiterchips 11 an der unteren Seite sind; den Ausbildungsschritt S12 für einen versiegelten Körper zum Versiegeln der hinteren Oberflächenseite 11b der Halbleiterchips 11 mit einem flüssigen Kunststoff, um den versiegelten Körper 19 an der Trägerplatte 25 auszubilden, nach dem Durchführen des Anordnungsschritts S11 für einen Chip; den Verdrahtungsschritt S13 zum Ausbilden der Verdrahtungsschicht 60 und der Erhöhungen BP an der Halbleiterchipseite des versiegelten Körpers 19 nach einem Entfernen der Trägerplatte 25 von dem versiegelten Körper 19; den Zerlegungsschritt S14 zum Schneiden des versiegelten Körpers 19 entlang der Bereiche 19S entsprechend den Straßen an dem versiegelten Körper 19, um eine Zerlegung durchzuführen, sodass die versiegelten Chips 70 jeweils die obere Oberfläche 70a und die untere Oberfläche 70b, die größer als die obere Oberfläche 70a ist, aufweisen, wobei Seitenoberflächen 70c jeweils von der oberen Oberfläche 70a zu der unteren Oberfläche 70b geneigt sind; und den Ausbildungsschritt S15 für eine Abschirmschicht zum Ausbilden der leitenden Abschirmschicht 45 an den oberen Oberflächen 70a und den Seitenoberflächen 70c der mehreren versiegelten Chips 70. Darum in dem Fall des Ausbildens der leitenden Abschirmschicht 45 durch Sputtern oder dergleichen von oberhalb der versiegelten Chips 70 kann der metallische Film einfach nicht nur an den oberen Oberflächen 70a sondern auch den Seitenoberflächen 70c ausgebildet werden. Entsprechend ist es möglich, die Dicke des Films der leitenden Abschirmschicht 45 an den oberen Oberflächen 70a und den Seitenoberflächen 70c der versiegelten Chips 70 gleichmäßig auszubilden.
  • Zusätzlich in dieser Ausführungsform beinhaltet der Zerlegungsschritt S14 ein Zerlegen, wobei die Schneidklinge 32, die mit einer ringförmigen Schneidkante 33 bereitgestellt ist, dazu gebracht wird, in den versiegelten Körper 19, während sie sich dreht, zu schneiden, sodass der versiegelte Körper 19 einfach zerlegt werden kann. In diesem Fall durch Wählen der Schneidklinge 32, sodass sie eine Schneidkante 33 als eine V-förmige Schneidkante aufweist, die einen Schneidkantenwinkel Θ aufweist, oder durch Anordnen der Schneidklinge 32, sodass sie in einem vorbestimmten Winkel Θ relativ zu einer vertikalen Linie geneigt ist, ist es möglich, zu dem Zeitpunkt der Zerlegung einfach die Seitenoberflächen 70c der versiegelten Chips 70 als geneigte Seitenoberflächen auszubilden, die jeweils von der oberen Oberfläche 70a zu der unteren Oberfläche 70b geneigt sind.
  • Außerdem in einem anderen Beispiel dieser Ausführungsform ist die Fokuseinheit der Ausbildungsvorrichtung für einen Laserstrahl so angeordnet, dass sie in einem vorbestimmten Winkel Θ in einer Richtung orthogonal zu der Ausdehnungsrichtung der Straße S (Bearbeitungszufuhrrichtung) relativ zu einer Richtung senkrecht zu der vorderen Oberfläche 19a des versiegelten Körpers 19 geneigt ist, sodass zu einem Zeitpunkt der Zerlegung eine Laserbearbeitung die Seitenoberflächen 70c der versiegelten Chips 70 einfach als eine geneigte Oberfläche ausgebildet werden können, die jeweils von der oberen Oberfläche 70a zu der unteren Oberfläche 70b geneigt sind.
  • Zusätzlich, während die Halbleiterchips 11 an den Anordnungsbereichen A1 für ein Bauelement an der Trägerplatte 25 so angeordnet sind, sodass die vordere Oberfläche (eine Seite) 11a von jedem Halbleiterchip 11 (mit dem Bauelement bereitgestellt) an der unteren Seite in dem Anordnungsschritt S11 für einen Chip dieser Ausführungsform angeordnet wird, ist dieses nicht beschränkend. Die Halbleiterchips 11 können in dem Anordnungsbereichen A1 für ein Bauelement an der Trägerplatte 25 mit der hinteren Oberfläche (der anderen Seite) 11b von jedem Halbleiterchip 11 an der unteren Seite angeordnet sein. In diesem Fall, obwohl in den Figuren ausgelassen, liegt das Bauelement an der vorderen Oberfläche (eine Seite) 11a von jedem Halbleiterchip 11 an der Trägerplatte 25 frei, ist vorläufig mit einer Hilfs-Verdrahtungsschicht bereitgestellt, die Polyamid oder Siliziumdioxid beinhaltet und die Halbleiterchips 11, welche die Verdrahtungsschicht aufweisen, werden mit einem Kunststoff versiegelt. Danach wird die vordere Oberfläche des versiegelten Körpers (die Seite der vorderen Oberfläche 11a der Halbleiterchips 11) soweit geschliffen, dass die Bauelemente nicht freiliegen und eine Verdrahtungsschicht, die mit den Bauelementen verbunden ist, an der vorderen Oberfläche des versiegelten Körpers ausgebildet ist. Darauf folgend wird der versiegelte Körper, der mit der Verdrahtungsschicht ausgebildet ist, dem oben beschriebenen Zerlegungsschritt und Ausbildungsschritt für eine Abschirmschicht ausgesetzt, wodurch die versiegelten Chips ausgebildet werden können.
  • Jetzt wird die Beziehung zwischen dem Neigungswinkel der Seitenoberflächen der versiegelten Chips in der oben beschriebenen Ausführungsform und die Filmdicke der leitenden Abschirmschicht, die an den Seitenoberflächen ausgebildet ist, beschrieben. 23 ist eine Ansicht, die eine Filmdicke einer leitenden Abschirmschicht, die an einer Probe bereitgestellt ist, darstellt, und 24 ist ein Diagramm, dass die Beziehung zwischen dem Neigungswinkel der Seitenoberflächen der Probe und der Filmdicke zeigt. Die vorliegenden Erfinder haben auf diese Beziehung zwischen dem Neigungswinkel und den Seitenoberflächen 40c (70c) des versiegelten Chips 40 (70) und der Dicke des Films der leitenden Abschirmschicht 45, die an den Seitenoberflächen 40c (70c) ausgebildet sind, geachtet und die Dicken der Filme der jeweiligen leitenden Abschirmschicht 45 für verschiedene Neigungswinkel der Seitenoberflächen 40c (70c) gemessen.
  • Insbesondere wie in 23 dargestellt wurden mehrere Proben TE ausgebildet, die aus einem Silizium ausgebildet sind, jeweils eine obere Fläche TEa, eine untere Fläche TEb und Seitenoberflächen TEc aufweisen, die in ihrem Neigungswinkel Θ1 der Seitenoberflächen TEc geändert wurden, und eine leitende Abschirmschicht 44 wurde an der oberen Oberfläche TEa und den Seitenoberflächen TEc von jeder Probe aufgebracht. Die leitende Abschirmschicht 45 wurde durch ein Ionenplattierungsverfahren ausgebildet, unter Verwendung eines Titanmetalls bei den Bedingungen von 180°C und 8 × 10^(–4) Pa. Zusätzlich wurde der Neigungswinkel Θ1 auf 90°, 82°, 68°, 60° und 45° gesetzt. Hier weist der Neigungswinkel Θ1 die Beziehung der folgenden Formel (1) mit dem vorbestimmten Schneidkantenwinkel Θ relativ zu einer vertikalen Linie auf: Θ1 (Grad) = 90 – Θ (1)
  • Zusätzlich wurde die leitende Abschirmschicht 45 in eine obere Abschirmschicht 45A, die an der oberen Oberfläche TEa ausgebildet ist und eine seitliche Abschirmschicht 45C, die an der Seitenoberfläche TEc ausgebildet ist, aufgeteilt und die Dicke t1 der oberen Abschirmschicht 45A und die Dicke t2 der seitlichen Abschirmschicht 45B wurden basierend auf Bildern, die unter einem abtastenden Elektronenmikroskop (SEM) beobachtet wurden, gemessen. Aus der Dicke t1 der oberen Abschirmschicht 45A und der Dicke t2 der seitlichen Abschirmschicht 45B, die so gemessen wurden, wurde ein Wert einer Stufenabdeckung, die durch die folgende Formel (2) beschrieben wird, berechnet und die Beziehung zwischen dem so berechneten Wert und dem Neigungswinkel Θ1 wurde in 24 zusammengefasst. Stufenabdeckung = (t2/t1)·100 (%) (2)
  • Wie in 24 dargestellt, da der Wert des Neigungswinkels Θ1 sich von dem Zustand von 90° verringert (der Zustand der Seitenoberfläche, die vertikal ist), wird der Wert der Stufenabdeckung graduell erhöht bis 100% bei einem Neigungswinkel Θ1 von 45°. Mit anderen Worten in dem Fall einer solchen Situation, dass der Neigungswinkel Θ1 45° ist, fallen die Dicke t1 der oberen Abschirmschicht 45 und die Dicke t2 eines unteren Abschnitts der seitlichen Abschirmschicht 45B zusammen, sodass es möglich ist, einen gleichförmigen Film der leitenden Abschirmschicht 45 an der Oberfläche TEa und der seitlichen Oberfläche TEc auszubilden.
  • Entsprechend den Experimenten der Erfinder resultiert in dem Fall des Ausbildens der leitenden Abschirmschicht 45 durch das oben genannte Plattierungs-verfahren eine Stufenabdeckung von unterhalb 50% dadurch, dass es lange dauert die seitliche Abschirmschicht für 5B auszubilden, wodurch erhöhte Prozesskosten auftreten; darum ist es bevorzugt, dass die Abdeckung für eine Stufe mindestens 50% ist. Aus diesem Grund ist es bevorzugt, dass der Neigungswinkel Θ1 der Seitenoberflächen 40c (70c), der die Halbleiterpackung 50 (80) ausbildet, in einem Bereich von gleich oder nicht weniger als 45° und gleich und nicht mehr als 82° ist.
  • Obwohl ein exzellenter Stufenabdeckungswert in dem Fall dargestellt ist, in dem der Neigungswinkel Θ1 45° ist, wird der Neigungswinkel Θ1 von 45° durch ein Problem begleitet nämlich dahingehend, dass die Länge der unteren Oberfläche TEb relativ zu der Oberfläche oberen Oberfläche TEa sich erhöht, was zu einer Zunahme der Größe der Halbleiterpackung 50 (80) führt, oder dass ein beibehalten der Größe der unteren Oberfläche TEb bei einer konventionellen Größe zu einer Reduktion der Größe der oberen Oberfläche TEa (Bauelementbereich) führt. Darum von einem Standpunkt, dass die Halbleiterpackung 50 (80) kleiner gemacht werden soll, ist der Neigungswinkel Θ1 bevorzugt in dem Bereich gleich oder nicht weniger als 60° und gleich oder nicht mehr als 68° und es ist weiter bevorzugt, dass der Neigungswinkel Θ1 60° ist. Andererseits ist die Variation der Stufenabdeckung in einem Neigungswinkelbereich (Θ1) von gleich oder nicht weniger als 45° bis gleich oder nicht mehr als 60° kleiner als in einem Neigungswinkelbereich (Θ1) vom gleich oder nicht weniger als 60 bis gleich oder nicht mehr als 82°. Darum zum Beispiel sogar in dem Fall, in dem der Neigungswinkel der Schneidkante 33 während einer Verarbeitung variiert, kann eine Variation der Filmdicke der Abschirmschicht, die ausgebildet wird, unterdrückt werden. Aus diesem Grund in dem Fall, in dem ein robuster Effekt in dem Fall einer Massenproduktion oder dergleichen gewünscht ist, ist es bevorzugt, den Neigungswinkel Θ1 in einem Bereich von gleich oder in nicht weniger als 45° oder gleich oder nicht mehr als 60° zu setzen. Falls ein solcher Bereich einer kleinen Stufenabdeckungsvariation in einem Bereich eines größeren Winkels Θ1 verschoben wird, ist es möglich beides eine kleine Größe und eine höhere Produktivität bezüglich der Halbleiterpackung 50 (80) zu erreichen, was gewünscht ist.
  • Während einige Ausführungsformen der vorliegenden Erfindung im obigen beschrieben wurden, sind die obigen Ausführungsformen lediglich darstellende Beispiele und nicht dazu gedacht den Umfang der Erfindung zu beschränken. Während jeder der Schritte unter einem Halten der Leiterplatte 10 an jeder Einspannung in der ersten Ausführungsform, die oben beschrieben wurde, durchgeführt wurde, ist diese Konfiguration nicht beschränkend. Zum Beispiel kann ein Schutzband (nicht dargestellt) an der hinteren Oberfläche (der anderen Seite) 10b der Leiterplatte 10 angebracht werden und jeder der Schritte kann in einem Zustand durchgeführt werden, in welchem die Leiterplatte 10 an einer Basis (nicht dargestellt) durch das Schutzband platziert ist. Die Basis kann zum Beispiel einen Saugenmechanismus oder einen Bewegungsmechanismus oder einen Mechanismus zum Bewegen in einer horizontalen und der vertikalen Richtung aufweisen und die Verdrahtungsplatte kann dadurch in einer solchen Weise gehalten werden, dass sie beweglich ist. Zusätzlich, während ein Fall, in dem die Halbleiterpackung, die ausgebildet werden soll, eine BGA ist, wobei Erhöhungen an der hinteren Oberfläche der Leiterplatte ausgebildet sind, primär in der ersten Ausführungsform oben beschrieben wurde, ist dies nicht beschränkend. Zum Beispiel kann ein Land-Grid-Array (LGA) mit Bereichen, die an der hinteren Oberfläche einer Leiterplatte ausgebildet sind, oder ein Quad-Flat-No-Lead-Package (QFN) natürlich als die Halbleiterpackung in dem Herstellungsverfahren der vorliegenden Erfindung ausgebildet werden. Darüber hinaus, während ein Beispiel, in welchem die Halbleiterchips 11 in den Anordnungsbereichen A1 für ein Bauelement an der Trägerplatte 25 mit der vorderen Oberfläche (einen Seite) 11a von jedem Halbleiterchip 11 an der unteren Seite in der zweiten Ausführungsform oben beschrieben wurde, während eine sogenannte Flip-Chip-Befestigung des Halbleiterchips 11 angenommen wurde, sind die Halbleiterchips 11 in den Anordnungsbereichen A1 für ein Bauelement an der Trägerplatte 25 in einem Fall angeordnet, wenn die hintere Seite (die andere Seite) 11b von jedem Halbleiterchip 11 an der unteren Seite einer Drahtverbindung angeordnet sind, welche die Halbleiterchips 11 befestigt. Zusätzlich zum Beispiel in dem Fall, in dem die Halbleitervorrichtung ein CSP ist, kann die Teilung eines Wafers W (Siliziumssubstrat) in einer solchen Weise durchgeführt werden, dass geneigte Oberflächen entsprechend den Bauelementen, die an dem Wafer W ausgebildet sind, bereitgestellt sind und eine Abschirmschicht kann ausgebildet werden, welche eine Masse erreicht.
  • Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsform beschränkt. Der Umfang der Erfindung wird durch die beigefügten Ansprüche definiert und alle Änderungen und Modifikationen, die in das äquivalente des Umfangs der Ansprüche fallen, werden dadurch durch die Erfindung umfasst.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2012-039104 [0002]

Claims (6)

  1. Verfahren zum Herstellen einer Halbleiterpackung, die mit einer Versiegelung versiegelt ist, wobei das Verfahren umfasst: einen Verbindungsschritt zum Verbinden mehrerer Halbleiterchips an mehreren Bereichen an einer Leiterplatte, die durch mehrere sich kreuzende Teilungslinien geteilt ist; einen Ausbildungsschritt für eine versiegelte Platte zum Zuführen einer Versiegelung zu einer vorderen Oberflächenseite der Leiterplatte, an welcher mehrere Halbleiterchips verbunden wurden, um die mehreren Halbleiterchips zusammen zu versiegeln, wodurch eine versiegelte Platte ausgebildet wird; einen Zerlegungsschritt zum Schneiden der versiegelten Platte entlang Bereichen entsprechend den Teilungslinien an der Leiterplatte, um eine Zerlegung in einer solchen Weise durchzuführen, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche, die größer als die obere Oberfläche ist, aufweisen, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist; und einen Ausbildungsschritt für eine Abschirmschicht zum Ausbilden der leitenden Abschirmschicht an den oberen Oberflächen und den Seitenwänden der mehreren versiegelten Halbleiterchips.
  2. Verfahren zum Herstellen einer Halbleiterpackung, die mit einer Versiegelung versiegelt ist, wobei das Verfahren umfasst: einen Anordnungsschritt für einen Chip zum Anordnen eines Halbleiterchips in jedem der Anordnungsbereiche für ein Bauelement an einer Trägerplatte, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist; einen Ausbildungsschritt für einen versiegelten Körper zum Versiegeln der Halbleiterchips mit einer Versiegelung, um einen versiegelten Körper an der Leiterplatte auszubilden nach dem Durchführen des Anordnungsschritts für einen Chip; einen Verdrahtungsschritt zum Ausbilden einer Verdrahtungsschicht und Erhöhungen an der Halbleiterchipseite des versiegelten Körpers, nachdem die Trägerplatte von dem versiegelten Körper entfernt wurde; einen Zerlegungsschritt zum Schneiden des versiegelten Körpers entlang Bereichen entsprechend den Teilungslinien an der Leiterplatte, um eine Zerlegung in einer solchen Weise durchzuführen, dass die versiegelten Halbleiterchips jeweils eine obere Oberfläche und eine untere Oberfläche, die größer als die obere Oberfläche ist, aufweisen, wobei eine Seitenwand von der oberen Oberfläche zu der unteren Oberfläche geneigt ist; und einen Ausbildungsschritt für eine Abschirmschicht zum Ausbilden der leitenden Abschirmschicht an den oberen Oberflächen und den Seitenwänden der mehreren versiegelten Halbleiterchips.
  3. Verfahren zum Herstellen einer Halbleiterpackung nach Anspruch 1, wobei in dem Zerlegungsschritt eine Schneidklinge, die eine ringförmige Schneidkante aufweist, dazu gebracht wird, in die versiegelte Platte zu schneiden, während sie sich dreht, wodurch eine Zerlegung durchgeführt wird.
  4. Verfahren zum Herstellen einer Halbleiterpackung nach Anspruch 2, wobei in dem Zerlegungsschritt eine Schneidklinge, die eine ringförmige Schneidkante aufweist, dazu gebracht wird, in den versiegelten Körper zu schneiden, während sie sich dreht, wodurch eine Zerlegung durchgeführt wird.
  5. Verfahren zum Herstellen der Halbleiterpackung nach Anspruch 1, wobei in dem Zerlegungsschritt ein Laserstrahl auf der versiegelten Platte aufgebracht wird, während der Laserstrahl in einem vorbestimmten Winkel in einer Richtung orthogonal zu der Bearbeitungszufuhrrichtung relativ zu einer Richtung senkrecht zu einer Aufbringungsfläche für einen Laserstrahl der versiegelten Platte geneigt ist, wodurch eine Zerlegung durchgeführt wird.
  6. Verfahren zum Herstellen einer Halbleiterpackung nach Anspruch 2, wobei in dem Zerlegungsschritt ein Laserstrahl auf dem versiegelten Körper aufgebracht wird, während der Laserstrahl in einem vorbestimmten Winkel in einer Richtung orthogonal zu der Bearbeitungszufuhrrichtung relativ zu einer Richtung senkrecht zu einer Aufbringungsfläche für einen Laserstrahl des versiegelten Körpers geneigt ist, wodurch eine Zerlegung durchgeführt wird.
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