CN1619964A - 半导体集成电路、逻辑运算电路和触发器 - Google Patents

半导体集成电路、逻辑运算电路和触发器 Download PDF

Info

Publication number
CN1619964A
CN1619964A CNA2004100600929A CN200410060092A CN1619964A CN 1619964 A CN1619964 A CN 1619964A CN A2004100600929 A CNA2004100600929 A CN A2004100600929A CN 200410060092 A CN200410060092 A CN 200410060092A CN 1619964 A CN1619964 A CN 1619964A
Authority
CN
China
Prior art keywords
circuit
transistor
threshold voltage
voltage line
gate circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100600929A
Other languages
English (en)
Other versions
CN100350745C (zh
Inventor
座间英匡
小泉正幸
伊东由纪子
字佐美公良
河边直之
金沢正博
古泽敏行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1619964A publication Critical patent/CN1619964A/zh
Application granted granted Critical
Publication of CN100350745C publication Critical patent/CN100350745C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

提供可进行高速动作，且漏泄电流少的半导体集成电路、逻辑运算电路和触发器。本发明的半导体集成电路，用把阈值电压低的晶体管和阈值电压高的晶体管组合起来的MT门电路单元仅仅构成关键通路上边的门电路1，除此之外的门电路1用阈值电压高的晶体管构成。借助于此，就可以使关键通路上边的门电路1高速动作，而且还可以抑制整体的漏泄电流，实现功耗的降低。

Description

半导体集成电路、逻辑运算电路和触发器
本申请是株式会社东芝于2001年6月20日申请的、申请号为01121646.8、发明名称为“半导体集成电路、逻辑运算电路和触发器”的发明专利申请的分案申请。
技术领域
 本发明涉及把多个晶体管组合起来构成的半导体集成电路、逻辑运算电路和触发器，特别是涉及降低功耗和提高信号传送速度的技术。
背景技术
要实现CMOS逻辑电路的高速化，就需要用阈值电压低的晶体管构成电路。然而，却存在着晶体管的阈值电压越低备用时漏泄电流越大的问题。为了避免该问题，人们提出了可以同时实现电路的高速动作和低漏泄电流的MT-CMOS(Multiple Threshold voltage CMOS，多阈值电压CMOS)电路的方案。
图8是MT-CMOS电路的现有技术的电路图。图8的电路具备：连接在虚拟电源线VDD1和虚拟接地线VSS1之间用阈值电压低的多个晶体管构成的低阈值电压LOW-Vth块1；连接在虚拟电源线VDD1和电源线VDD之间的阈值电压高晶体管Q1；连接在虚拟接地线VSS1和接地线VSS之间的阈值电压低的晶体管Q2。
在动作时，图8的晶体管Q1、Q2都变成为ON，向低阈值电压LOW-Vth块1供给电源电压。由于低阈值电压LOW-Vth块1由阈值电压低的晶体管构成，故高速地动作。
另一方面，在备用时，晶体管Q1、Q2都变成为OFF，从电源线到接地线的漏泄电流通路被切断，漏泄电流减少。
但是，由于图8的晶体管Q1、Q2中存在着ON电阻，故在动作时的虚拟电源线和虚拟接地线的电位易于变得不稳定，整个低阈值电压LOW-Vth块1的电路动作变得不稳定。
此外，在低阈值电压LOW-Vth块1动作期间，由于漏泄电流通过从电源线向接地线的漏泄电流通路流动，故要减少在该期间内的漏泄电流是困难的。此外，由于除去低阈值电压LOW-Vth块1之外，还必须追加阈值电压高的晶体管，故还存在着电路面积增大，同时，在低阈值电压LOW-Vth块1内的触发器或锁存器中保持的数据在备用时会消失的问题。
另一方面，为了把这些问题压低到最低限度，人们提出了仅仅把逻辑电路中的一部分单元置换成阈值电压低的晶体管的图9那样的电路的方案。图9的斜线部分表示用阈值电压低的晶体管构成的单元。
但是，如图9所示，当用阈值电压低的晶体管构成一部分单元时，由于在备用时漏泄电流流向该单元，故象移动电话那样，不能满足尽可能地减少备用时的功耗这种要求。
发明内容
本发明就是鉴于这样的一些问题而发明的，其目的在于提供可以高速地动作、漏泄电流少的半导体集成电路、逻辑运算电路和触发器。
为了解决上边所说的课题，第1方面的发明，在具备多个门电路的半导体集成电路中，上述多个门电路之内的一部分门电路具备：用多个第1晶体管构成的逻辑电路和具有用可以切换是否向上述逻辑电路供给电源电压，且阈值电压比上述第1晶体管还高的第2晶体管构成的切换电路，该半导体集成电路还具备控制上述切换电路的控制电路。
在第1方面发明的情况下，由于仅仅一部分门电路(例如，定时方面等条件严格的部分)用阈值电压低的晶体管构成，故该门电路可以高速化。此外，由于其它的门电路用阈值电压高的晶体管构成，故可以减少漏泄电流。
在第2、第7方面发明的情况下，由于用阈值电压低的晶体管构成关键通路上边的门电路，故可以遵守关键通路的定时制约。
第3方面的发明具备：连接到虚拟电压线与第1基准电压线之间、用多个第1晶体管构成的门电路；连接到第2基准电压线与上述虚拟电源线之间、用阈值电压比上述第1晶体管还高的晶体管构成的第2晶体管。
在第3方面发明的情况下，由于把第2晶体管连接到用阈值电压低的晶体管构成的门电路和第2基准电压线之间，故在门电路非动作期间可以确实地切断门电路的漏泄电流通路，可以降低功耗。
第4方面的发明具备：连接在第1基准电压线与虚拟电源线之间、用多个第1晶体管构成的门电路；连接在上述虚拟电压线与第2基准电压线之间、阈值电压比上述第1晶体管还高的第2晶体管；连接在上述第1基准电压线与上述门电路的输出端之间、阈值电压比上述第1晶体管还高的第3晶体管，上述第2和第3晶体管进行ON OFF控制，使得在一方变成为ON时另一方变成为OFF，在另一方变成为ON时一方变成为OFF。
在第4方面发明的情况下，由于把第2晶体管连接在用阈值电压低的晶体管构成的门电路和第2基准电压线之间，而且，由于设有第3晶体管，使得在门电路非动作期间门电路的输出逻辑不会变成为不稳定，故不存在中间电位向后一级门电路传播的危险，贯通电流流入后一级门电路的可能性也排除了。
第5方面的发明具备：用多个第1晶体管构成、连接在第1和第2虚拟电压线上的门电路；连接在第1基准电压线与上述第1虚拟电压线之间、阈值电压比上述第1晶体管还高的第2晶体管；连接在第2基准电压线与上述与上述第2虚拟电源线之间、阈值电压比上述第1晶体管还高的第3晶体管；可以保持上述门电路的输出逻辑的存储电路，上述存储电路保持上述门电路的输出逻辑期间，上述第2和第3晶体管进行OFF控制，在上述存储电路不保持上述存储电路的输出逻辑的期间，上述第2和第3晶体管进行ON控制。
在第5方面发明的情况下，在门电路为备用时，由于作成为使得把备用之前的门电路的输出逻辑保持在存储电路内，故贯通电流不会流入后一级的门电路内。此外在从备用时向动作时转移时，中间电位不进行传播，缩短再启动时间的同时，还将减少因再启动而产生的电流消耗。
第6方面的发明具备：用多个第1晶体管构成、连接到第1和第2虚拟电压线上的门电路；连接在上述第1基准电压线与上述第1虚拟电源线之间、阈值电压比上述第1晶体管还高的第2晶体管；连接在上述第2基准电压线与上述第2虚拟电源线之间、阈值电压比上述第1晶体管还高的第3晶体管；并联连接到上述门电路上，用阈值电压比上述第2晶体管还高的多个第4晶体管，与上述门电路大致同样构成的旁路电路，上述旁路电路被连接在上述第1和第2基准电压线之间。
在第6方面发明的情况下，由于把与门电路相同的电路构成的旁路电路并联连接到门电路上，且使旁路电路总是处于动作状态，故即便是门电路备用状态，门电路的输出逻辑也不会变成为不稳定，贯通电流也不会流向后一级门电路。
在第8方面发明的情况下，由于在构成触发器的电路之内，不影响信号传送速度的第1和第2存储电路用阈值电压高的晶体管构成，除此之外有阈值电压低的晶体管构成，故可以实现高速化和低功耗化。
附图说明
图1是本发明的半导体集成电路的实施形态1的电路图。
图2是与图1对应的现有技术的电路图。
图3的电路图示出了构成第1门电路1的MT门电路单元的实施例1。
图4的电路图示出了MT门电路单元的具体例2。
图5的电路图示出了MT门电路单元的具体例3。
图6的电路图示出了MT门电路单元的具体例4。
图7是本发明的半导体集成电路的实施形态2的电路图。
图8是MT-CMOS的现有技术的电路图。
图9是把逻辑电路中的一部分单元置换成阈值电压低的晶体管的现有技术的电路图。
具体实施方式
以下，边参看附图边对本发明的半导体集成电路具体地进行说明。
(实施形态1)
实施形态1，是采用用阈值电压高的晶体管构成半导体集成电路中的大部分门电路，仅仅把一部分门电路构成为使阈值电压高的晶体管和阈值电压低的晶体管进行组合的SMT-CMOS(Selective MultipleThreshold voltage CMOS，选择多阈值电压CMOS)电路方式，实现信号传送速度的高速化和功耗的降低的实施形态。以下，把使阈值电压高的晶体管和阈值电压低的晶体管进行组合构成的门电路，叫做MT门电路单元(多阈值电压门电路单元)。
图1是本发明的半导体集成电路的实施形态1的电路图。图1的电路仅仅把关键通路上边的门电路1构成为使得阈值电压低的晶体管和阈值电压高的晶体管进行组合，除此之外的门电路1用阈值电压高的晶体管构成。
在图1中，用斜线表示关键通路上边的门电路1。该用斜线表示的门电路1用由阈值电压高的晶体管(第2晶体管)和阈值电压低的晶体管(第1晶体管)构成的MT门电路单元构成。该门电路单元既可以用与图8同样的电路构成，也可以用后边要讲的那样的电路构成。
此外，在图1所示的电路中，设置有切换是否向MT门电路单元供给电源电压的控制电路2。图1的控制电路2，控制构成门电路1的MT门电路单元内的电源供给切换用晶体管的ON和OFF。
另一方面，图2是与图1的电路对应的现有技术的电路图。由图1和图2可知，图1的电路在把关键通路上边的门电路1置换成了门电路2这一点和设置有切换是否向MT门电路单元供给电源的控制电路2这一点，与图2的电路不同。
在图1的电路的情况下由于用MT门电路单元构成关键通路上边的门电路1，故可以使关键通路上边的信号传送速度高速化。另一方面，由于除此之外的电路都用阈值电压高的晶体管构成，故可以抑制动作时的漏泄电流。
图3的电路图示出了构成图1的门电路1的MT门电路单元的实施例1。图3的电路具备用阈值电压低的晶体管构成的NAND电路(门电路)3，和切换是否向NAND电路3供给电源电压的晶体管(第2晶体管)Q1，该晶体管Q1是阈值电压高的PMOS晶体管。
在图3电路的情况下，当晶体管Q1变成为ON时，就向NAND电路3供给电源电压，该NAND电路3高速地进行动作。另一方面，当晶体管Q1变成为OFF时，NAND电路3的漏泄电流通路被切断，漏泄电流降低。
图3的电路，由于NAND电路3直接连接到接地线VSS上，故采用在NAND电路3为备用状态时使晶体管变成为ON的办法就可以确实地切断漏泄电流通路。借助于此，就可以实现备用状态时功耗的降低。
另一方面，图4的电路图示出了MT门电路单元的实施例2。图4的电路具备：连接在电源线VDD和虚拟接地线VSS1之间的NAND电路(门电路)3；连接在虚拟接地线VSS1和接地线VSS之间的晶体管(第2晶体管)Q2：连接在NAND电路3的输出端与电源线VDD之间的晶体管(第3晶体管)Q3。
NAND电路3用阈值电压低的晶体管构成，晶体管Q2、Q3是阈值电压高的晶体管。
在图4电路的情况下，晶体管Q2、Q3当一方变成为ON时另一方就变成为OFF，当另一方变成为ON时一方就变成为OFF。当晶体管Q2变成为ON时，就向NAND电路3供给电源电压，NAND电路3高速动作。这时，晶体管Q3由于已经变成为OFF，NAND电路3的输出从输出端输出。另一方面，当晶体管Q2变成为OFF时，NAND电路3漏泄电流通路被切断，NAND电路3变成为备用状态。这时，晶体管Q3变成为ON，输出端被上拉至高电平。
在图4电路的情况下，把晶体管Q3连接到NAND电路3的输出端上，作成为使得在备用时NAND电路3的输出逻辑不会变成为不稳定。借助于此，不存在中间电位向后一级的门电路1(未画出来)传播的危险性，贯通电流也不会流入后一级的门电路1。
另一方面，图5的电路图示出了MT门电路单元的实施例3。图5的电路具备：连接在虚拟电源线VDD1和虚拟接地线VSS1之间的NAND电路(门电路)3；连接在虚拟电源线VDD1和电源线VDD之间的晶体管(第2晶体管)Q1：连接在虚拟接地线VSS1和接地线VSS之间的晶体管(第3晶体管)Q2；连接在NAND电路3的输出端上的数据保持电路(存储电路)4。
NAND电路3用阈值电压低的晶体管构成，晶体管Q1、Q2是阈值电压高的晶体管。
数据保持电路4具有连接到NAND电路3的输出端上的反相器5，和连接到反相器5的输出端与NAND电路3的输出端之间的时钟反相器(clocked inverter)6。时钟反相器6在晶体管Q1、Q2为ON时的动作不进行数据的保持动作，而在晶体管Q1、Q2为OFF的备用时，保持NAND电路3的输出逻辑。
图5的电路，由于在备用时用数据保持电路4保持数据，故与图4同样，贯通电流不会流入后一级的门电路1。此外，由于再启动时信号不传播，故再启动时间短，因再启动产生的电流消耗也少。
另一方面，图6的电路图示出了MT门电路单元的实施例4。图6的电路除去具有旁路电路7来取代数据保持电路之外，与图5的构成是一样的。
图6的旁路电路7，具有与NAND电路3相同的电路构成，被连接到电源线VDD和接地线VSS之间，而且，并联连接到NAND电路3上。但是，相对于NAND电路3用阈值电压低的晶体管构成，旁路电路7用阈值电压高的晶体管构成。
相对于NAND电路3仅仅在晶体管Q1、Q2变成为ON时才动作，旁路电路7永远都是动作着。
在晶体管Q1、Q2为ON时，NAND电路3和旁路电路7都输出同一逻辑的信号。另一方面，在晶体管Q1、Q2为OFF时，NAND电路3虽然不动作，但是由于旁路电路7却继续动作，故图6电路的输出逻辑不会变成为不稳定。因此，消除了中间电位向后一级的门电路1传播的可能性，贯通电流不会流向后一级的门电路1。
如上所述，在实施形态1的情况下，由于仅仅半导体集成电路内一部分门电路1(例如，关键通路上边的门电路1)用MT门电路单元构成，其它的门电路1用阈值电压高的晶体管构成，故可以使一部分的门电路1高速动作，而且，可以控制整体的漏泄电流，实现功耗的降低。
在图3到图6中，虽然说明的是在MT门电路单元内设置NAND电路3的例子，但是也可以设置NAND电路3以外的别的门电路1。
(实施形态2)
实施形态2是用MT门电路单元仅仅构成触发器内的一部分门电路1的实施形态。
图7是本发明的半导体集成电路的实施形态2的电路图。图7的半导体集成电路是D触发器，该D触发器由MT门电路单元构成的时钟反相器(第1和第2导通截止电路)11、12和反相器13到15，和由阈值电压高的晶体管构成的存储电路(第1和第2存储电路)16、17构成。存储电路16、17，与图5的数据保持电路4同样，用反相器和时钟反相器构成。
触发器内的存储电路16、17，用来保持前一级的时钟反相器的输出逻辑，不太影响触发器的动作速度。为此，在本实施形态中，用阈值电压高的晶体管构成存储电路，实现了漏泄电流的降低。
另一方面，触发器内的时钟反相器11、12和反相器13到15，与图3到图6同样，用MT门电路单元构成。这些时钟反相器11、12和反相器13到15，由于具有传送信号的作用，故采用用MT门电路单元构成的办法，可以提高触发器的动作速度。
如上所述，实施形态2在构成触发器的多个电路之内，由于仅仅那些对动作速度有影响的时钟反相器11、12和反相器13到15用MT门电路单元构成，其它的电路则用阈值电压高的晶体管构成，故在提高触发器的动作速度的同时，还可以减少漏泄电流。
另外，在图7虽然说明的是构成触发器的例子，但是，本发明也同样可以应用到D触发器以外的各种触发器中去。
此外，图7的存储电路16、17的电路构成也没什么特别限定。
如以上所详细说明的那样，倘采用本发明，由于仅仅半导体集成电路内的一部分电路用阈值电压低的晶体管构成，例如仅仅那些定时方面严格的部分，用阈值电压低的晶体管来求得高速化，其它的部分则可以用漏泄电流少的阈值电压高的晶体管构成。结果是可以实现高速化和低功耗这双方面的效果。
此外，相对于现有的MT-CMOS电路用阈值电压高的晶体管和阈值电压低的晶体管构成半导体集成电路内的所有门电路，本专利申请仅仅一部分的门电路(例如，关键通路上边的门电路)采用阈值电压高的晶体管和阈值电压低的晶体管构成，故与现有的MT-CMOS电路比较可以削减电路的器件形成面积，使高速化成为可能。

Claims (13)

1、一种半导体集成电路，包括：
多个门电路；以及
控制所述多个门电路中至少两个门电路的动作的控制电路，其中所述至少两个门电路中的每一个门电路都由所述控制电路控制，
所述控制电路具有：
由多个第1晶体管构成的逻辑电路；以及
切换电路，所述切换电路包括由所述控制电路控制为导通和截止的第2晶体管和第3晶体管，所述第2和第3晶体管各自的阈值电压都高于所述第1晶体管的阈值电压并且导电类型彼此不同，所述切换电路能够通过同时使所述第2和第3晶体管截止来切断所述逻辑电路的电源线，
其中，由所述多个第1晶体管控制的所述至少两个门电路设置在关键通路上。
2、一种逻辑运算电路，包括：
连接在虚拟电压线与第1基准电压线之间并且由多个第1晶体管构成的门电路；
连接在第2基准电压线与所述虚拟电压线之间并且阈值电压比各所述第1晶体管的阈值电压高的第2晶体管；以及
连接在所述第1基准电压线与所述门电路的输出端之间并且阈值电压比各所述第1晶体管的阈值电压高的第3晶体管，
对所述第2和第3晶体管进行导通和截止控制，使得在一个晶体管导通时另一个晶体管截止。
3、权利要求2所述的逻辑运算电路，其特征是：
所述门电路中所述第1晶体管的源/漏端，或者连接于所述门电路中另一个第1晶体管的源/漏端，或者连接于所述门电路的输出端。
4、一种半导体集成电路，其中，在关键通路上设置权利要求2所述的逻辑运算电路。
5、一种逻辑运算电路，包括：
由多个第1晶体管构成并且连接在第1和第2虚拟电压线上的门电路；
连接在第1基准电压线与所述第1虚拟电压线之间并且阈值电压比各所述第1晶体管高的第2晶体管；
连接在第2基准电压线与所述第2虚拟电压线之间并且阈值电压比各所述第1晶体管高的第3晶体管；以及
可以保持所述门电路的输出逻辑的存储电路，所述存储电路由阈值电压比各所述第1晶体管高的晶体管构成，
在所述存储电路保持所述门电路的所述输出逻辑时，所述第2和第3晶体管被控制为截止状态，在所述存储电路不保持所述门电路的所述输出逻辑时，所述第2和第3晶体管被控制为导通状态。
6、权利要求5所述的逻辑运算电路，其特征是：
所述门电路中所述第1晶体管的源/漏端连接于所述门电路中另一个第1晶体管的源/漏端、所述第2基准电压线或者所述门电路的输出端。
7、一种逻辑运算电路，包括：
由多个第1晶体管构成并且连接到第1和第2虚拟电压线上的门电路；
连接在第1基准电压线与所述第1虚拟电压线之间并且阈值电压比各所述第1晶体管高的第2晶体管；
连接在第2基准电压线与所述第2虚拟电压线之间并且阈值电压比各所述第1晶体管高的第3晶体管；以及
与所述门电路并联连接、电路结构与所述门电路大致上相同并且由阈值电压比各所述第1晶体管高的多个第4晶体管构成的旁路电路，
所述旁路电路连接于所述第1和第2基准电压线之间。
8、一种半导体集成电路，其中，在关键通路上设置权利要求5所述的逻辑运算电路。
9、权利要求7所述的逻辑运算电路，其特征是：
所述门电路中所述第1晶体管的源/漏端，或者连接于所述门电路中另一个第1晶体管的源/漏端，或者连接于所述门电路的输出端。
10、一种半导体集成电路，其中，在关键通路上设置权利要求7所述的逻辑运算电路。
11.一种触发器，包括：
可将输入端和输出端间切换为使之导通或使之截止的第1导通截止电路；
可保持所述第1导通截止电路的输出逻辑的第1存储电路；
可将输入端和输出端间切换为使之导通或使之截止并且使所述输入端连接到所述第1存储电路的输出端上的第2导通截止电路；以及
可保持所述第2导通截止电路的输出逻辑的第2存储电路，
其中，所述第1和第2导通截止电路包括：
连接在虚拟电压线与第1基准电压线之间并且由多个第1晶体管构成的门电路；
连接在第2基准电压线与所述虚拟电压线之间并且阈值电压比各所述第1晶体管的阈值电压高的第2晶体管；以及
连接在所述第1基准电压线与所述门电路的输出端之间并且阈值电压比各所述第1晶体管的阈值电压高的第3晶体管，
对所述第2和第3晶体管进行导通和截止控制，使得在一个晶体管导通时另一个晶体管截止，
所述第1和第2存储电路由阈值电压比所述第1和第2导通截止电路内的所述门电路的阈值电压高的晶体管构成。
12.一种触发器，包括：
可将输入端和输出端间切换为使之导通或使之截止的第1导通截止电路；
可保持所述第1导通截止电路的输出逻辑的第1存储电路；
可将输入端和输出端间切换为使之导通或使之截止并且使所述输入端连接到所述第1存储电路的输出端上的第2导通截止电路；以及
可保持所述第2导通截止电路的输出逻辑的第2存储电路，
其中，所述第1和第2导通截止电路包括：
由多个第1晶体管构成并且连接在第1和第2虚拟电压线上的门电路；
连接在第1基准电压线与所述第1虚拟电压线之间并且阈值电压比各所述第1晶体管高的第2晶体管；
连接在第2基准电压线与所述第2虚拟电压线之间并且阈值电压比各所述第1晶体管高的第3晶体管；以及
可以保持所述门电路的输出逻辑的存储电路，所述存储电路由阈值电压比所述第1晶体管高的晶体管构成，
在所述存储电路保持所述门电路的所述输出逻辑时，所述第2和第3晶体管被控制为截止状态，在所述存储电路不保持所述门电路的所述输出逻辑时，所述第2和第3晶体管被控制为导通状态，
所述第1和第2存储电路由阈值电压比所述第1和第2导通截止电路内的所述门电路的阈值电压高的晶体管构成。
13.一种触发器，包括：
可将输入端和输出端间切换为使之导通或使之截止的第1导通截止电路；
可保持所述第1导通截止电路的输出逻辑的第1存储电路；
可将输入端和输出端间切换为使之导通或使之截止并且使所述输入端连接到所述第1存储电路的输出端上的第2导通截止电路；以及
可保持所述第2导通截止电路的输出逻辑的第2存储电路，
其中，所述第1和第2导通截止电路由权利要求7所述的逻辑运算电路构成，
所述第1和第2存储电路由阈值电压比所述第1和第2导通截止电路内的所述门电路的阈值电压高的晶体管构成。
CNB2004100600929A 2000-06-20 2001-06-20 半导体集成电路、逻辑运算电路和触发器 Expired - Fee Related CN100350745C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP184398/2000 2000-06-20
JP2000184398A JP3912960B2 (ja) 2000-06-20 2000-06-20 半導体集積回路、論理演算回路およびフリップフロップ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN01121646A Division CN1329396A (zh) 2000-06-20 2001-06-20 半导体集成电路、逻辑运算电路和触发器

Publications (2)

Publication Number Publication Date
CN1619964A true CN1619964A (zh) 2005-05-25
CN100350745C CN100350745C (zh) 2007-11-21

Family

ID=18684844

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100600929A Expired - Fee Related CN100350745C (zh) 2000-06-20 2001-06-20 半导体集成电路、逻辑运算电路和触发器
CN01121646A Pending CN1329396A (zh) 2000-06-20 2001-06-20 半导体集成电路、逻辑运算电路和触发器

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN01121646A Pending CN1329396A (zh) 2000-06-20 2001-06-20 半导体集成电路、逻辑运算电路和触发器

Country Status (7)

Country Link
US (1) US6750680B2 (zh)
EP (2) EP1619798A1 (zh)
JP (1) JP3912960B2 (zh)
KR (1) KR100444117B1 (zh)
CN (2) CN100350745C (zh)
DE (1) DE60113013D1 (zh)
TW (1) TWI224893B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215705A (ja) * 2001-01-23 2002-08-02 Toshiba Corp 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記録した記録媒体
JP3831270B2 (ja) * 2002-01-31 2006-10-11 株式会社ルネサステクノロジ 論理回路及び半導体集積回路
JP3842691B2 (ja) * 2002-05-13 2006-11-08 株式会社東芝 半導体集積回路
JP3688672B2 (ja) 2002-09-26 2005-08-31 株式会社東芝 半導体集積回路
DE10255636B4 (de) * 2002-11-28 2010-12-02 Infineon Technologies Ag Schaltkreis-Anordnung
JP3990339B2 (ja) 2003-10-30 2007-10-10 株式会社東芝 回路自動設計装置、回路自動設計方法及び回路自動設計プログラム
JP4267476B2 (ja) 2004-02-16 2009-05-27 株式会社東芝 半導体集積回路の設計方法、設計装置および検査装置
KR101045295B1 (ko) * 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법
US7183808B2 (en) * 2004-07-26 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit for power management of standard cell application
US7158404B2 (en) * 2004-07-26 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit and memory cell
US8018247B2 (en) * 2004-11-30 2011-09-13 Freescale Semiconductor, Inc. Apparatus and method for reducing power consumption using selective power gating
US7659746B2 (en) * 2005-02-14 2010-02-09 Qualcomm, Incorporated Distributed supply current switch circuits for enabling individual power domains
US7340712B2 (en) * 2005-06-01 2008-03-04 International Business Machines Corporation System and method for creating a standard cell library for reduced leakage and improved performance
US7397271B2 (en) * 2005-08-19 2008-07-08 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
JP2007281756A (ja) * 2006-04-05 2007-10-25 Toshiba Corp 半導体集積回路
CN102811052B (zh) * 2011-05-31 2015-08-26 比亚迪股份有限公司 一种锁相环电路
CN102769458B (zh) * 2012-07-25 2015-04-15 苏州亮智科技有限公司 一种低功耗驱动电路
CN103226632B (zh) * 2013-03-29 2016-03-30 龙芯中科技术有限公司 待替换阈值电压器件的确定方法及装置
US9429610B2 (en) 2014-01-16 2016-08-30 Qualcomm Incorporated Voltage dependent die RC modeling for system level power distribution networks
TWI610314B (zh) * 2014-03-10 2018-01-01 Toshiba Memory Corp 半導體積體電路裝置
JP2022022804A (ja) 2020-07-07 2022-02-07 キオクシア株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2631335B2 (ja) * 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
JPH07114798A (ja) 1993-08-25 1995-05-02 Nkk Corp 不揮発性半導体記憶装置
JP2931776B2 (ja) * 1995-08-21 1999-08-09 三菱電機株式会社 半導体集積回路
JP3633061B2 (ja) * 1995-10-19 2005-03-30 三菱電機株式会社 半導体集積回路装置
EP0809362B1 (en) * 1996-05-22 2004-09-22 Nippon Telegraph And Telephone Corporation Logic circuit and its fabrication method
US5821778A (en) * 1996-07-19 1998-10-13 Texas Instruments Incorporated Using cascode transistors having low threshold voltages
JP3856892B2 (ja) * 1997-03-03 2006-12-13 日本電信電話株式会社 自己同期型パイプラインデータパス回路および非同期信号制御回路
JP3777768B2 (ja) * 1997-12-26 2006-05-24 株式会社日立製作所 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
KR100294695B1 (ko) * 1998-01-13 2001-07-12 김영환 저전력씨모스회로
KR100252844B1 (ko) * 1998-02-12 2000-04-15 김영환 스탠바이전류 감소회로
JP3080062B2 (ja) * 1998-04-06 2000-08-21 日本電気株式会社 半導体集積回路
JP2000197270A (ja) 1998-12-28 2000-07-14 Fuji Electric Co Ltd 配電系統における調相設備の最適設置箇所決定方法
JP3532447B2 (ja) 1999-04-05 2004-05-31 日本電信電話株式会社 通信ネットワークシステム
US6231147B1 (en) * 1999-04-19 2001-05-15 Texas Instruments Incorporated Data storage circuits using a low threshold voltage output enable circuit

Also Published As

Publication number Publication date
CN100350745C (zh) 2007-11-21
EP1619798A1 (en) 2006-01-25
KR100444117B1 (ko) 2004-08-23
JP3912960B2 (ja) 2007-05-09
EP1170865A3 (en) 2003-07-23
CN1329396A (zh) 2002-01-02
JP2002009242A (ja) 2002-01-11
EP1170865A2 (en) 2002-01-09
US20020008545A1 (en) 2002-01-24
US6750680B2 (en) 2004-06-15
DE60113013D1 (de) 2005-10-06
KR20020001540A (ko) 2002-01-09
EP1170865B1 (en) 2005-08-31
TWI224893B (en) 2004-12-01

Similar Documents

Publication Publication Date Title
CN100350745C (zh) 半导体集成电路、逻辑运算电路和触发器
CN1109405C (zh) 具有低击穿电压的输出缓冲电路
CN1187884C (zh) 用来降低集成电路所用电容器上的应力的方法和装置
CN1149737C (zh) 半导体集成电路
CN1957531A (zh) 先断后通预驱动器和电平移位器
KR20070047645A (ko) 클럭 드라이버
CN1347197A (zh) 半导体集成电路
CN1694356A (zh) 多阈值电压互补金属氧化物半导体触发器及其电路及方法
CN1212435A (zh) 具有三态逻辑门电路的半导体集成电路
CN1665138A (zh) 半导体器件
CN1825767A (zh) 双电压三态缓冲器电路
CN1258132A (zh) 具有用于模拟开关的背栅电压控制器的半导体器件
CN108233894B (zh) 一种基于双模冗余的低功耗双边沿触发器
JP2008509604A (ja) 漏れ電流を減少させるためのエンハンスドパスゲート構造
CN1841730A (zh) 用于避免多电源输入/输出的瞬态短路电流的上电解决方法
CN1707949A (zh) 半导体集成电路
EP0410885A2 (en) Level-conversion semiconductor device
CN111243502B (zh) 一种像素驱动电路和显示装置
JP4435553B2 (ja) 半導体装置
CN101047382A (zh) 一种电平移动器
CN1808905A (zh) 用低压摆动减小可编程逻辑器件中路由信号的功率的方法
CN1130021C (zh) 输出电路
CN1173367C (zh) 半导体存储器
CN101197125B (zh) 电平移位电路以及使用电平移位电路的显示器
CN1898870A (zh) 电平转换电路及具有该电平转换电路的半导体集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071121