KR100444117B1 - 반도체 집적 회로, 논리 연산 회로 및 플립플롭 - Google Patents

반도체 집적 회로, 논리 연산 회로 및 플립플롭 Download PDF

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Abstract

고속 동작이 가능하고, 누설 전류가 적은 반도체 집적 회로, 논리 연산 회로 및 플립플롭을 제공한다.
본 발명의 반도체 집적 회로는, 크리티컬 패스(critical pass) 상의 게이트 회로(1)만을, 임계 전압이 낮은 트랜지스터와 임계 전압이 높은 트랜지스터를 조합한 MT 게이트 셀로 구성하고, 그 이외의 게이트 회로(1)는 임계 전압이 높은 트랜지스터로 구성한다. 이에 따라, 크리티컬 패스 상의 게이트 회로(1)를 고속 동작시킬 수 있고 또한 전체적인 누설 전류도 억제 가능하여 소비 전력의 저감을 도모할 수 있다.

Description

반도체 집적 회로, 논리 연산 회로 및 플립플롭{SEMICONDUCTOR INTEGRATED CIRCUIT, LOGIC OPERATION CIRCUIT AND FLIP-FLOP}
본 발명은 복수의 트랜지스터를 조합하여 구성되는 반도체 집적 회로, 논리 연산 회로 및 플립플롭에 관한 것으로, 특히 소비 전력의 저감과 신호 전송 속도의 향상을 도모하는 기술에 관한 것이다.
CMOS 논리 회로의 고속화를 도모하기 위해서는, 임계 전압이 낮은 트랜지스터로 회로를 구성할 필요가 있다. 그런데, 트랜지스터의 임계 전압이 낮을수록, 스탠바이(stand-by) 시의 누설(leak) 전류가 증대한다는 문제가 있다. 이 문제를 회피하기 위해서, 회로의 고속 동작과 스탠바이 시의 저누설 전류를 동시에 달성할 수 있는 MT-CMOS(Multiple Threshold voltage CMOS) 회로가 제안되고 있다.
도 8은 MT-CMOS 회로의 종래의 회로도이다. 도 8의 회로는, 가상 전원선 VDD1과 가상 접지선 VSS1간에 접속되어 임계 전압이 낮은 복수의 트랜지스터로 구성된 저 임계 전압 LOW-Vth 블록(1)과, 가상 전원선 VDD1과 전원선 VDD간에 접속된 임계 전압이 높은 트랜지스터 Q1과, 가상 접지선 VSS1과 접지선 VSS간에 접속된 임계전압이 낮은 트랜지스터 Q2를 포함하고 있다.
동작 시(액티브(active) 시)에는, 도 8의 트랜지스터 Q1, Q2 중 어느 하나가 온되고, 저 임계 전압 LOW-Vth 블록(1)에 전원 전압이 공급된다. 저 임계 전압 LOW-Vth 블록(1)은 임계 전압이 낮은 트랜지스터로 구성되어 있기 때문에 고속으로 동작한다.
한편, 스탠바이 시에는, 트랜지스터 Q1, Q2 중 어느 하나가 오프되고, 전원선으로부터 접지선에 이르는 누설 패스(leak path)가 차단되어 누설 전류가 적어진다.
그러나, 도 8의 트랜지스터 Q1, Q2에는 온 저항이 존재하기 때문에, 액티브 시의 가상 전원선과 가상 접지선의 전위가 불안정해지기 쉽고 저 임계 전압 LOW-Vth 블록(1) 전체의 회로 동작도 불안정해진다.
또한, 저 임계 전압 LOW-Vth 블록(1)이 액티브 시에는 전원선으로부터 접지선으로의 누설 패스를 통해 누설 전류가 흐르기 때문에, 이 기간 내의 누설 전류를 줄이는 것은 곤란하다. 또한, 저 임계 전압 LOW-Vth 블록(1) 이외에 임계 전압이 높은 트랜지스터를 추가해야만 하기 때문에, 회로 면적이 증대함과 함께, 저 임계 전압 LOW-Vth 블록(1) 내의 플립플롭이나 래치에 유지된 데이터가 스탠바이 시에 소실하는 등의 문제가 생긴다.
한편, 이들의 문제를 최소한으로 억제하기 위해서, 논리 회로 중 일부의 셀만을, 임계 전압이 낮은 트랜지스터로 치환한 도 9와 같은 회로 또한 제안되어 있다. 도 9의 사선 부분이 임계 전압이 낮은 트랜지스터를 이용하여 구성한 셀을 나타내고 있다.
그러나, 도 9와 같이, 일부 셀을 임계 전압이 낮은 트랜지스터로 구성하면, 이 셀에는 스탠바이 시에 누설 전류가 흐르기 때문에, 휴대 전화 등과 같이, 스탠바이 시의 소비 전력을 가능한 한 적게 하는 요구에 응할 수는 없다.
본 발명은, 이러한 점에 감안하여 이루어진 것으로, 그 목적은 고속 동작이 가능하고, 누설 전류가 적은 반도체 집적 회로, 논리 연산 회로 및 플립플롭을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 집적 회로의 제1 실시 형태의 회로도.
도 2는 도 1의 회로에 대응하는 종래의 회로도.
도 3은 도 1의 게이트 회로(1)를 구성하는 MT 게이트 셀의 구체적인 제1 예를 나타내는 회로도.
도 4는 MT 게이트 셀의 구체적인 제2 예를 나타내는 회로도.
도 5는 MT 게이트 셀의 구체적인 제3 예를 나타내는 회로도.
도 6은 MT 게이트 셀의 구체적인 제4 예를 나타내는 회로도.
도 7은 본 발명에 따른 반도체 집적 회로의 제2 실시 형태의 회로도.
도 8은 MT-CMOS의 종래의 회로도.
도 9는 논리 회로 중 일부의 셀만을 임계 전압이 낮은 트랜지스터로 치환한 종래의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 게이트 회로
2 : 제어 회로
3 : NAND 회로
4 : 데이터 유지 회로
7 : 바이패스 회로
11, 12 : 클럭드 인버터(clocked inverter)
16, 17 : 기억 회로
상술한 과제를 해결하기 위해서, 본 발명은 복수의 게이트 회로를 구비한 반도체 집적 회로에서, 상기 복수의 게이트 회로 중 일부 게이트 회로는 복수의 제1 트랜지스터로 구성된 논리 회로와, 상기 논리 회로에 전원 전압을 공급하는지의 여부가 전환 가능하며, 상기 제1 트랜지스터보다도 임계 전압이 높은 제2 트랜지스터로 구성된 전환 회로를 포함하고, 상기 전환 회로를 제어하는 제어 회로를 포함한다.
본 발명에서는, 일부 게이트 회로(예를 들면, 시간(timing)적인 조건이 엄격한 부분 등)만, 임계 전압이 낮은 트랜지스터를 이용하여 구성하기 때문에, 이 게이트 회로를 고속화할 수 있다. 또한, 다른 게이트 회로는 임계 전압이 높은 트랜지스터를 이용하여 구성하기 때문에 누설 전류의 저감을 도모할 수 있다.
본 발명에서는, 크리티컬 패스(critical pass) 상의 게이트 회로를 임계 전압이 낮은 트랜지스터로 구성하기 때문에 크리티컬 패스의 타이밍 제약을 준수할 수 있다.
본 발명은 가상 전압선과 제1 기준 전압선 간에 접속되며, 복수의 제1 트랜지스터로 구성된 게이트 회로와, 제2 기준 전압선과 상기 가상 전압선 간에 접속되고, 상기 제1 트랜지스터보다도 임계 전압이 높은 트랜지스터로 구성된 제2 트랜지스터를 포함한다.
본 발명에서는, 임계 전압이 낮은 트랜지스터로 구성된 게이트 회로와 제2 기준 전압선 간에 제2 트랜지스터를 접속하기 때문에, 게이트 회로가 비동작 중인 동안에 게이트 회로의 누설 패스를 확실하게 차단할 수 있어 소비 전력의 저감을 도모할 수 있다.
본 발명은, 제1 기준 전압선과 가상 전압선 간에 접속되며, 복수의 제1 트랜지스터로 구성된 게이트 회로와, 상기 가상 전압선과 제2 기준 전압선 간에 접속되고, 상기 제1 트랜지스터보다도 임계 전압이 높은 제2 트랜지스터와, 상기 제1 기준 전압선과 상기 게이트 회로의 출력 단자 간에 접속되고, 상기 제1 트랜지스터보다도 임계 전압이 높은 제3 트랜지스터를 포함하고, 상기 제2 및 제3 트랜지스터는, 한쪽이 온될 때는 다른 쪽이 오프되고, 다른 쪽이 온될 때는 한쪽이 오프되도록 온/오프 제어된다.
본 발명에서는, 임계 전압이 낮은 트랜지스터로 구성된 게이트 회로와 제2 기준 전압선 간에 제2 트랜지스터를 접속하고 또한 게이트 회로가 비동작 중인 동안에 게이트 회로의 출력 논리가 부정이 되지 않도록 제3 트랜지스터를 설치하였기때문에, 중간 전위가 후단의 게이트 회로에 전달될 우려가 없고, 후단의 게이트 회로에 관통 전류가 흐를 우려도 없어진다.
본 발명은, 복수의 제1 트랜지스터로 구성되며 제1 및 제2 가상 전압선에 접속된 게이트 회로와, 제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되며, 상기 제1 트랜지스터보다도 임계 전압이 높은 제2 트랜지스터와, 제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되며, 상기 제1 트랜지스터보다도 임계 전압이 높은 제3 트랜지스터와, 상기 게이트 회로의 출력 논리를 유지 가능한 기억 회로를 포함하고, 상기 기억 회로가 상기 게이트 회로의 출력 논리를 유지하고 있는 동안은 상기 제2 및 제3 트랜지스터는 오프 제어되고, 상기 기억 회로가 상기 게이트 회로의 출력 논리를 유지하지 않는 동안은 상기 제2 및 제3 트랜지스터는 온 제어된다.
본 발명에서는, 게이트 회로가 스탠바이 시에는 스탠바이 직전의 게이트 회로의 출력 논리를 기억 회로에 유지하도록 하였기 때문에, 후단의 게이트 회로에 관통 전류가 흐르지 않게 된다. 또한, 스탠바이 상태로부터 액티브 상태로 이행될 때, 중간 전위가 전달되지 않게 되어, 재기동 시간이 짧아짐과 함께 재기동에 의한 소비 전류도 적어진다.
본 발명은, 복수의 제1 트랜지스터로 구성되며, 제1 및 제2 가상 전압선에 접속된 게이트 회로와, 제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되며, 상기 제1 트랜지스터보다도 임계 전압이 높은 제2 트랜지스터와, 제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되며, 상기 제1 트랜지스터보다도 임계 전압이높은 제3 트랜지스터와, 상기 게이트 회로에 병렬 접속되며, 상기 제1 트랜지스터보다도 임계 전압이 높은 복수의 제4 트랜지스터를 이용하여 상기 게이트 회로와 대략 같게 구성된 바이패스 회로를 포함하고, 상기 바이패스 회로는 상기 제1 및 제2 기준 전압선 간에 접속된다.
본 발명에서는, 게이트 회로와 동일한 회로 구성의 바이패스 회로를 게이트 회로에 병렬 접속하고, 바이패스 회로를 항상 액티브 상태로 해두기 때문에, 게이트 회로가 스탠바이 상태로 되어도, 게이트 회로의 출력 논리가 부정이 되지 않게 되어, 후단의 게이트 회로에 관통 전류가 흐르지 않게 된다.
본 발명에서는, 플립플롭을 구성하는 회로 중, 신호 전송 속도에 영향이 없는 제1 및 제2 기억 회로는 임계 전압이 높은 트랜지스터를 이용하여 구성하고, 그 이외는 임계 전압이 낮은 트랜지스터로 구성하기 때문에, 고속화와 저소비 전력화를 도모할 수 있다.
<발명의 실시 형태>
이하, 본 발명에 따른 반도체 집적 회로에 대하여 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
제1 실시 형태는, 반도체 집적 회로 내의 대부분의 게이트 회로를 임계 전압이 높은 트랜지스터로 구성하고, 일부 게이트 회로만을 임계 전압이 높은 트랜지스터와 낮은 트랜지스터를 조합하여 구성한 SMT-CMOS(Selective Multiple Threshold voltage CMOS) 회로 방식을 채용하여, 신호 전송 속도의 고속화와 소비 전력의 저감을 도모하는 것이다. 아래에서는, 임계 전압이 높은 트랜지스터와 낮은 트랜지스터를 조합하여 구성되는 게이트 회로를 MT 게이트 셀(Multiple Threshold voltage gate cell)이라고 부른다.
도 1은 본 발명에 따른 반도체 집적 회로의 제1 실시 형태의 회로도이다. 도 1의 회로는 크리티컬 패스 상의 게이트 회로(1)만을 임계 전압이 낮은 트랜지스터와 임계 전압이 높은 트랜지스터를 조합하여 구성하고, 그 이외의 게이트 회로(1)는 임계 전압이 높은 트랜지스터로 구성하고 있다.
도 1에서는, 크리티컬 패스 상의 게이트 회로(1)를 사선으로 나타내고 있다. 이 사선으로 나타낸 게이트 회로(1)는 임계 전압이 높은 트랜지스터(제2 트랜지스터)와 임계 전압이 낮은 트랜지스터(제1 트랜지스터)로 이루어지는 MT 게이트 셀로 구성되어 있다. 이 MT 게이트 셀은 도 8과 마찬가지의 회로 구성이나 혹은 후술하는 회로 구성이라도 좋다.
또한, 도 1의 회로에는 MT 게이트 셀에 전원 전압을 공급하는지의 여부를 전환하는 제어 회로(2)가 설치되어 있다. 도 1의 제어 회로(2)는 게이트 회로(1)를 구성하는 MT 게이트 셀 내의 전원 공급 전환용 트랜지스터의 온/오프를 제어한다.
한편, 도 2는 도 1의 회로에 대응하는 종래의 회로도이다. 도 1 및 도 2에서 알 수 있듯이, 도 1의 회로는 크리티컬 패스 상의 게이트 회로(1)를 MT 게이트 셀로 치환한 점과, MT 게이트 셀에 전원 공급을 행하는지의 여부를 전환하는 제어 회로(2)를 설치한 점에서 도 2의 회로와 다르다.
도 1의 회로의 경우, 크리티컬 패스 상의 게이트 회로(1)를 MT 게이트 셀로구성하고 있기 때문에, 크리티컬 패스 상의 신호 전송 속도를 고속화할 수 있다. 한편, 그 외의 회로는 임계 전압이 높은 트랜지스터로 구성하고 있기 때문에, 액티브 시의 누설 전류를 억제할 수 있다.
도 3은 도 1의 게이트 회로(1)를 구성하는 MT 게이트 셀의 구체적인 제1 예를 나타내는 회로도이다. 도 3의 회로는, 임계 전압이 낮은 트랜지스터로 구성된 NAND 회로(게이트 회로)(3)와, NAND 회로(3)에 전원 전압을 공급하는지의 여부를 전환하는 트랜지스터(제2 트랜지스터) Q1을 포함하고 있고, 이 트랜지스터 Q1은 임계 전압이 높은 PMOS 트랜지스터이다.
도 3의 회로의 경우, 트랜지스터 Q1이 온하면 NAND 회로(3)에 전원 전압이 공급되며 이 NAND 회로(3)는 고속으로 동작한다. 한편, 트랜지스터 Q1이 오프되면, NAND 회로(3)의 누설 패스가 차단되어 누설 전류를 저감할 수 있다.
도 3의 회로는, NAND 회로(3)가 접지선 VSS에 직접 접속되어 있기 때문에, NAND 회로(3)가 스탠바이 상태일 때에는 트랜지스터 Q1을 오프함으로써, 누설 패스를 확실하게 차단할 수 있다. 이에 따라, 스탠바이 상태에서의 소비 전력의 저감을 도모할 수 있다.
한편, 도 4는 MT 게이트 셀의 구체적인 제2 예를 나타내는 회로도이다. 도 4의 회로는 전원선 VDD와 가상 접지선 VSS1간에 접속된 NAND 회로(게이트 회로)(3)와, 가상 접지선 VSS1과 접지선 VSS간에 접속된 트랜지스터(제2 트랜지스터) Q2와, NAND 회로(3)의 출력 단자와 전원선 VDD간에 접속된 트랜지스터(제3 트랜지스터)Q3을 포함하고 있다.
NAND 회로(3)는 임계 전압이 낮은 트랜지스터로 구성되고, 트랜지스터 Q2, Q3은 임계 전압이 높은 트랜지스터이다.
도 4의 회로인 경우, 트랜지스터 Q2, Q3은 한쪽이 온되면 다른 쪽은 오프되고, 다른 쪽이 온되면 한쪽은 오프된다. 트랜지스터 Q2가 온되면, NAND 회로(3)에 전원 전압이 공급되어 NAND 회로(3)는 고속 동작한다. 이 때, 트랜지스터 Q3은 오프되어 있기 때문에, NAND 회로(3)의 출력이 출력 단자로부터 출력된다. 한편, 트랜지스터 Q2가 오프되면, NAND 회로(3)의 누설 패스가 차단되어 NAND 회로(3)는 스탠바이 상태가 된다. 이 때, 트랜지스터 Q3은 온되고 출력 단자는 하이레벨로 풀업된다.
도 4의 회로인 경우, NAND 회로(3)의 출력 단자에 트랜지스터 Q3을 접속하여, 스탠바이 시에 NAND 회로(3)의 출력 논리가 부정이 되지 않도록 하고 있다. 이에 따라, 후단의 게이트 회로(1 ; 도시되지 않음)에 중간 전위가 전달될 우려가 없어져, 후단의 게이트 회로(1)에 관통 전류가 흐르지 않게 된다.
한편, 도 5는 MT 게이트 셀의 구체적인 제3 예를 나타내는 회로도이다. 도 5의 회로는 가상 전원선 VDD1과 가상 접지선 VSS1간에 접속된 NAND 회로(게이트 회로)(3)와, 가상 전원선 VDD1과 전원선 VDD간에 접속된 트랜지스터(제2 트랜지스터) Q1과, 가상 접지선 VSS1과 접지선 VSS간에 접속된 트랜지스터(제3 트랜지스터) Q2와, NAND 회로(3)의 출력 단자에 접속된 데이터 유지 회로(기억 회로)(4)를 구비하고 있다.
NAND 회로(3)는 임계 전압이 낮은 트랜지스터로 구성되며 트랜지스터 Q1, Q2는 임계 전압이 높은 트랜지스터이다.
데이터 유지 회로(4)는, NAND 회로(3)의 출력 단자에 접속된 인버터(5)와, 인버터(5)의 출력 단자와 NAND 회로(3)의 출력 단자 간에 접속된 클럭드 인버터(clocked inverter)(6)를 갖는다. 클럭드 인버터(6)는 트랜지스터 Q1, Q2가 온일 때의 액티브 시에는 데이터의 유지 동작을 행하지 않고, 트랜지스터 Q1, Q2가 오프일 때의 스탠바이 시에는 NAND 회로(3)의 출력 논리를 유지한다.
도 5의 회로는, 스탠바이 시에는 데이터 유지 회로(4)에서 데이터를 유지하기 때문에, 도 4와 마찬가지로 후단의 게이트 회로(1)에 관통 전류가 흐르지 않는다. 또한, 재기동 시에 신호가 전달되지 않기 때문에, 재기동 시간이 짧고 재기동에 의한 소비 전류도 적다.
한편, 도 6은 MT 게이트 셀의 구체적인 제4 예를 나타내는 회로도이다. 도 6의 회로는 데이터 유지 회로 대신에, 바이패스 회로(7)를 갖는 점 이외는 도 5와 마찬가지로 구성되어 있다.
도 6의 바이패스 회로(7)는, NAND 회로(3)와 동일한 회로 구성을 이루고, 전원선 VDD와 접지선 VSS간에 접속되며 또한 NAND 회로(3)에 병렬로 접속되어 있다. 단, NAND 회로(3)는 임계 전압이 낮은 트랜지스터로 구성되어 있는데 반해, 바이패스 회로(7)는 임계 전압이 높은 트랜지스터로 구성되어 있다.
NAND 회로(3)는 트랜지스터 Q1, Q2가 온일 때만 액티브되는데 반해, 바이패스 회로(7)는 항상 액티브 되어 있다.
트랜지스터 Q1, Q2가 온일 때는, NAND 회로(3)와 바이패스 회로(7)는 모두 동일한 논리의 신호를 출력한다. 한편, 트랜지스터 Q1, Q2가 오프일 때는 NAND 회로(3)는 동작하지 않았지만, 바이패스 회로(7)는 계속하여 동작하기 때문에, 도 6의 회로의 출력 논리가 부정이 되지는 않는다. 따라서, 후단의 게이트 회로(1)에 중간 전위를 전달할 우려가 없어져, 후단의 게이트 회로(1)에 관통 전류가 흐르지 않게 된다.
이와 같이, 제1 실시 형태에서는 반도체 집적 회로 내의 일부 게이트 회로(1)(예를 들면, 크리티컬 패스 상의 게이트 회로(1))만, MT 게이트 셀로 구성하고, 다른 게이트 회로(1)는 임계 전압이 높은 트랜지스터로 구성하기 때문에 일부 게이트 회로(1)를 고속 동작시킬 수 있고 또한 전체적인 누설 전류를 억제할 수 있어 소비 전력의 저감을 도모할 수 있다.
도 3 내지 도 6에서는, MT 게이트 셀 내에 NAND 회로(3)를 설치하는 예를 설명하였지만, NAND 회로(3) 이외의 다른 게이트 회로(1)를 설치해도 된다.
(제2 실시 형태)
제2 실시 형태는 플립플롭 내의 일부 게이트 회로(1)만을 MT 게이트 셀로 구성하는 것이다.
도 7은 본 발명에 따른 반도체 집적 회로의 제2 실시 형태의 회로도이다. 도 7의 반도체 집적 회로는 D 플립플롭이고, 이 D 플립플롭은 MT 게이트 셀로 이루어지는 클럭드 인버터(제1 및 제2 도통 차단 회로)(11,12) 및 인버터(13∼15)와, 임계치가 높은 트랜지스터로 이루어지는 기억 회로(제1 및 제2 기억 회로)(16,17)로 구성된다. 기억 회로(16,17)는 도 5의 데이터 유지 회로(4)와 마찬가지로, 인버터와 클럭드 인버터로 구성되어 있다.
플립플롭 내의 기억 회로(16,17)는 전단의 클럭드 인버터의 출력 논리를 유지하기 위한 것으로, 플립플롭의 동작 속도에는 그다지 영향을 주지 않는다. 이 때문에, 본 실시 형태에서는 임계치가 높은 트랜지스터로 기억 회로를 구성하여 누설 전류의 저감을 도모하고 있다.
한편, 플립플롭 내의 클럭드 인버터(11,12) 및 인버터(13∼15)는 도 3 내지 도 6과 마찬가지로 MT 게이트 셀로 구성되어 있다. 이들 클럭드 인버터(11,12) 및 인버터(13∼15)는 신호를 전송하는 작용을 행하기 때문에 MT 게이트 셀로 구성함으로써 플립플롭의 동작 속도를 향상할 수 있다.
이와 같이, 제2 실시 형태는 플립플롭을 구성하는 복수의 회로 중, 동작 속도에 영향이 있는 클럭드 인버터(11,12) 및 인버터(13∼15)만 MT 게이트 셀로 구성하고, 그 밖의 회로는 임계 전압이 높은 트랜지스터로 구성하기 때문에, 플립플롭의 동작 속도를 향상시키면서 누설 전류를 저감할 수 있다.
또, 도 7에서는 D 플립플롭을 구성하는 예에 대하여 설명하였지만, 본 발명은 D 플립플롭 이외의 각 종 플립플롭에 마찬가지로 적용 가능하다.
또한, 도 7의 기억 회로(16,17)의 회로 구성도 특히 한정되지 않는다.
이상 상세하게 설명한 바와 같이, 본 발명은 반도체 집적 회로 내의 일부 게이트 회로만 임계 전압이 낮은 트랜지스터를 이용하여 구성하기 때문에, 예를 들면 시간적으로 엄격한 부분만 임계 전압이 낮은 트랜지스터를 이용하여 고속화를 도모하고, 그 외의 부분은 누설 전류가 적어서 임계 전압이 높은 트랜지스터를 이용하여 구성할 수 있다. 이 결과, 고속화와 저소비 전력화 양쪽을 도모할 수 있다.
또한, 종래의 MT-CMOS 회로는 반도체 집적 회로 내의 모든 게이트 회로를 임계 전압이 높은 트랜지스터와 낮은 트랜지스터로 구성하고 있는데 대하여, 본원 발명은 일부 게이트 회로(예를 들면, 크리티컬 패스 상의 게이트 회로)만을 임계 전압이 높은 트랜지스터와 낮은 트랜지스터로 구성하기 때문에, 종래의 MT-CMOS 회로에 비하여 회로의 소자 형성 면적을 삭감할 수 있어 고집적화가 가능해진다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 반도체 집적 회로에 있어서,
    크리티컬 패스와,
    상기 크리티컬 패스 상에 설치된 논리 연산 회로
    를 포함하며,
    상기 논리 연산 회로는,
    가상 전압선과 제1 기준 전압선 간에 접속되고 복수의 제1 트랜지스터로 구성되는 게이트 회로와,
    제2 기준 전압선과 상기 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 트랜지스터로 구성된 제2 트랜지스터를 구비하고,
    상기 게이트 회로 내의 상기 각각의 제1 트랜지스터의 소스/드레인 단자가, 상기 게이트 회로 내의 또 다른 제1 트랜지스터의 소스/드레인 단자 또는 상기 게이트 회로의 출력 단자 중 어느 하나에 접속되는 반도체 집적 회로.
  4. 삭제
  5. 논리 연산 회로에 있어서,
    제1 기준 전압선과 가상 전압선 간에 접속되고 복수의 제1 트랜지스터로 구성된 게이트 회로와,
    상기 가상 전압선과 제2 기준 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    상기 제1 기준 전압선과 상기 게이트 회로의 출력 단자 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터
    를 포함하고,
    상기 제2 및 제3 트랜지스터는, 한 쪽이 온될 때 다른 쪽이 오프되고, 다른 쪽이 온될 때는 한 쪽이 오프되도록 온/오프 제어되며,
    상기 게이트 회로 내의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 게이트 회로 내의 또 다른 제1 트랜지스터의 소스/드레인 단자 또는 상기 게이트 회로의 출력 단자 중 어느 하나에 접속되는 논리 연산 회로.
  6. 반도체 집적 회로에 있어서,
    크리티컬 패스와,
    상기 크리티컬 패스 상에 설치된 논리 연산 회로
    를 포함하며,
    상기 논리 연산 회로는,
    제1 기준 전압선과 가상 전압선 간에 접속되고 복수의 제1 트랜지스터로 구성되는 게이트 회로와,
    상기 가상 전압선과 제2 기준 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    상기 제1 기준 전압선과 상기 게이트 회로의 출력 단자 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터
    를 포함하고,
    상기 제2 및 제3 트랜지스터는, 한 쪽이 온될 때 다른 쪽이 오프되고, 다른 쪽이 온될 때는 한 쪽이 오프되도록 온/오프 제어되는 반도체 집적 회로.
  7. 삭제
  8. 논리 연산 회로에 있어서,
    복수의 제1 트랜지스터로 구성되고 제1 및 제2 가상 전압선에 접속된 게이트 회로와,
    제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터와,
    상기 게이트 회로의 출력 논리를 유지 가능하고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 트랜지스터로 구성되는 기억 회로
    를 포함하며,
    상기 기억 회로가 상기 게이트 회로의 상기 출력 논리를 유지하고 있는 동안은 상기 제2 및 제3 트랜지스터는 오프 제어되고, 상기 기억 회로가 상기 게이트 회로의 상기 출력 논리를 유지하지 않은 동안은 상기 제2 및 제3 트랜지스터는 온 제어되고,
    상기 게이트 회로 내의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 게이트 회로 내의 또 다른 제1 트랜지스터의 소스/드레인 단자, 또는 상기 제2 기준 전압선, 또는 상기 게이트 회로의 출력 단자에 접속되는 논리 연산 회로.
  9. 반도체 집적 회로에 있어서,
    크리티컬 패스와,
    상기 크리티컬 패스 상에 설치된 논리 연산 회로
    를 포함하며,
    상기 논리 연산 회로는,
    복수의 제1 트랜지스터로 구성되고 제1 및 제2 가상 전압선에 접속된 게이트 회로와,
    제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터와,
    상기 게이트 회로의 출력 논리를 유지 가능하고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 트랜지스터로 구성되는 기억 회로
    를 포함하며,
    상기 기억 회로가 상기 게이트 회로의 상기 출력 논리를 유지하고 있는 동안은 상기 제2 및 제3 트랜지스터는 오프 제어되고, 상기 기억 회로가 상기 게이트 회로의 상기 출력 논리를 유지하지 않은 동안은 상기 제2 및 제3 트랜지스터는 온 제어되는 반도체 집적 회로.
  10. 복수의 제1 트랜지스터로 구성되며, 제1 및 제2 가상 전압선에 접속된 게이트 회로와,
    제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되며, 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되며, 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터와,
    상기 게이트 회로에 병렬 접속되며, 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 복수의 제4 트랜지스터를 이용하여 상기 게이트 회로와 대략 같은 회로로 구성되는 바이패스 회로
    를 포함하며,
    상기 바이패스 회로는 상기 제1 및 제2 기준 전압선 간에 접속되는 것을 특징으로 하는 것을 특징으로 하는 논리 연산 회로.
  11. 제10항에 있어서, 상기 게이트 회로 내의 상기 제1 트랜지스터의 소스/드레인 단자는 상기 게이트 회로 내의 또 다른 제1 트랜지스터의 소스/드레인 단자 또는 상기 게이트 회로의 출력 단자 중 어느 하나에 접속되는 것을 특징으로 하는 논리 연산 회로.
  12. 제10항에 기재된 논리 연산 회로를 크리티컬 패스 상에 설치한 것을 특징으로 하는 반도체 집적 회로.
  13. 입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있는 제1 도통 차단 회로와,
    상기 제1 도통 차단 회로의 출력 논리를 유지 가능한 제1 기억 회로와,
    입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있고, 상기 제1 기억 회로의 출력 단자에 접속되는 상기 입력 단자를 갖는 제2 도통 차단 회로와,
    상기 제2 도통 차단 회로의 출력 논리를 유지 가능한 제2 기억 회로
    를 포함하며,
    상기 제1 및 제2 도통 차단 회로들은,
    가상 전압선과 제1 기준 전압선 간에 접속되고, 복수의 제1 트랜지스터로 구성되는 게이트 회로, 및
    제2 기준 전압선과 상기 가상 전압선 간에 접속되고, 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 트랜지스터로 구성되는 제2 트랜지스터를 포함하고,
    상기 게이트 회로 내의 상기 각각의 제1 트랜지스터의 소스/드레인 단자는, 상기 게이트 회로 내의 또 다른 제1 트랜지스터의 소스/드레인 단자 또는 상기 게이트 회로의 출력 단자 중 어느 하나에 접속되고,
    상기 제1 및 제2 기억 회로는 상기 제1 및 제2 도통 차단 회로 내의 상기 게이트 회로보다 임계 전압이 높은 트랜지스터로 구성되는 것을 특징으로 하는 플립플롭.
  14. 입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있는 제1 도통 차단 회로와,
    상기 제1 도통 차단 회로의 출력 논리를 유지 가능한 제1 기억 회로와,
    입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있고, 상기 제1 기억 회로의 출력 단자에 접속되는 상기 입력 단자를 갖는 제2 도통 차단 회로와,
    상기 제2 도통 차단 회로의 출력 논리를 유지 가능한 제2 기억 회로와,
    제2 기준 전압선과 가상 전압선 간에 접속되고 복수의 제1 트랜지스터로 구성되는 게이트 회로와,
    상기 가상 전압선과 제2 기준 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터와,
    상기 제1 기준 전압선과 상기 게이트 회로의 출력 단자 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터
    를 포함하며,
    상기 제2 및 제3 트랜지스터는 한 쪽이 온될 때 다른 쪽이 오프되고, 다른 쪽이 온될 때는 한 쪽이 오프되도록 온/오프 제어되고,
    상기 제1 및 제2 기억 회로는 상기 제1 및 제2 도통 차단 회로 내의 상기 게이트 회로보다 임계 전압이 높은 트랜지스터로 구성되는 것을 특징으로 하는 플립플롭.
  15. 입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있는 제1 도통 차단 회로와,
    상기 제1 도통 차단 회로의 출력 논리를 유지 가능한 제1 기억 회로와,
    입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있고, 상기 제1 기억 회로의 출력 단자에 접속되는 상기 입력 단자를 갖는 제2 도통 차단 회로와,
    상기 제2 도통 차단 회로의 출력 논리를 유지 가능한 제2 기억 회로
    를 포함하며,
    상기 제1 및 제2 도통 차단 회로는,
    복수의 제1 트랜지스터로 구성되고, 제1 및 제2 가상 전압선에 접속되는 게이트 회로,
    제1 기준 전압선과 상기 제1 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제2 트랜지스터,
    제2 기준 전압선과 상기 제2 가상 전압선 간에 접속되고 상기 각각의 제1 트랜지스터보다 임계 전압이 높은 제3 트랜지스터, 및
    상기 게이트 회로의 출력 논리를 유지 가능하고 상기 제1 트랜지스터보다 임계 전압이 높은 트랜지스터로 구성되는 기억 회로를 포함하고,
    상기 기억 회로가 상기 게이트 회로의 출력 논리를 유지하고 있는 동안은 상기 제2 및 제3 트랜지스터는 오프 제어되며, 상기 기억 회로가 상기 게이트 회로의 출력 논리를 유지하지 않은 동안은 상기 제2 및 제3 트랜지스터는 온 제어되고,
    상기 제1 및 제2 기억 회로는 상기 제1 및 제2 도통 차단 회로 내의 게이트 회로보다 임계 전압이 높은 트랜지스터로 구성되는 것을 특징으로 하는 플립플롭.
  16. 입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있는 제1 도통 차단 회로와,
    상기 제1 도통 차단 회로의 출력 논리를 유지 가능한 제1 기억 회로와,
    입력 단자 및 출력 단자 간의 도통 혹은 차단을 전환할 수 있고, 상기 제1 기억 회로의 출력 단자에 접속되는 상기 입력 단자를 갖는 제2 도통 차단 회로와,
    상기 제2 도통 차단 회로의 출력 논리를 유지 가능한 제2 기억 회로
    를 포함하며,
    상기 제1 및 제2 도통 차단 회로는 제10항에 기재된 논리 연산 회로로 구성되고,
    상기 제1 및 제2 기억 회로는, 상기 제1 및 제2 도통 차단 회로 내의 상기 게이트 회로보다 임계 전압이 높은 트랜지스터로 구성되는 것을 특징으로 하는 플립플롭.
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