TWI224893B - Semiconductor integrated circuit, logic operation circuit, and flip flop - Google Patents

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7716pif2 九、發明說明： 【發明所屬之技術領域】 本發明為關於組合多數電晶體(Transist〇r)構成之半導 體積體電路、邏輯演算電路及正反器，特別是對於減低電 力消耗及提昇信號傳送速度有關之技術。 【先前技術】 胃為求CMOS邏輯電路之高速化，有必要使用臨限值電 壓(Threshold voltage)低的電晶體來構成電路。但是，電晶 體之gS限值電壓越低時就有待機(stand-by)時漏失…此)電⑩ ，增大之問題。為迴避此問題，有提案使用能達成電路之 间速動作與待機時漏失電流低的MT-COMS(Multiple ihreshold voltage CMOS)多重臨限電壓(CM〇s)電路。 圖8為習用之MT_CMOS電路的電路圖。圖8之電路 包括；接連假想電源線vDD1與假想接地線Vssi之間，由 多數個臨限值電壓低的電晶體所構成之低臨限值電壓區 Low-Vth block 1，及在假想電源線Vdd丨與電源線Vdd之間 連接之臨限值電壓高的電晶體q!，及假想接地線V⑻與 接地線vss之間接連臨限值電壓低的電晶體Q2。 響 在動作時(active時)圖8之電晶體φ，q2隨時都在關 (on)之位置，供電源電壓給低臨限值電壓區 1。低臨限值電壓區Low_Vthblock i因為由低臨限值電壓 之電晶體構成，故開始高速動作。 另一方面，在待機時，電晶體φ，Q2隨時都在關(〇ff) 的位置，由電源線到接地線之漏電路(leakp論)被遮斷，所 7716ρίβ 以漏件電流變少。 【發明内容】 在圖8之電晶體Φ，Q2有接通電阻(〇n resistance)存 ，，故在動作時，假想電源線與假想接地線的電位容易不 女疋，低Ss限值電壓區Low-Vth block 1全體之電路動作也 變成不安定。 因低臨限值電壓區Low-Vth block 1在動作時電流會 經由電源線到接地線之漏電路流失，此期間内流失電流^ 減少很困難。而且，在低臨限值電壓區L〇w_Vth w⑻k夏 之外有必要追加臨限值電壓高之電晶體之故，電路面積增 大同時在低臨限值電壓區Low-Vth block 1内之正反器 (flip-flop)或閂鎖(latch)保持的資料在待機時有消失等等 Μ ° ' ⑽為將這些問題抑置到最小限度，有將賴電路中一部 份早兀(cell)中用臨限值電壓低的電晶體換置如圖9所示電 =案。圖9中的斜線部份表示用臨限值電 體構成之單元。 但如圖9所示，—部份的單元用臨限值電壓低的電曰 體構成時，待機的軸此單元㈣失電流，故如攜^ = 等要在待機時盡量減少消粍電力也較困難。 本發明即因鑑於這點而成立的，其目的為提供 動作且漏失電流少的半導體積體電路、邏輯演算電路及正 反器。 為解決上述之問題，申請專利範圍第j項發明為，具 7716pif2 = 積體電路，前述多數的閘電 電路，及能夠切換前述邏體構成之邏輯 控制前述切換電路的控制電=體構成的切換電路。以及 申凊專利範圍第丨項之 序(timing)條件嚴格部份等^丨一 4份之間電路(如時 曰舻谣#々从 、）滑’兄，因用臨限值電壓低的電 曰曰體構成之故’此間電路能 二 申請專利範圍t項構及成以 ㈣-_上之間電路為，臨界通路 成，故能夠遵守臨界通路的時序約制。私錄的電晶體構 第-圍第3項之發明包括，連接假想電壓線與 晶體。體的_蝴更高的電晶體構成的第二電 申請專利範圍第3項發明中， > 晶體構成的_路愈第^ 纟低6^限值電壓的電 接，故在間電基，線之間以第二電晶體連 可確實遮斷，可減低消耗電量。 “路(1純path) 申請專利範圍第4項之發明肖 想電壓線之間連:= 在第一基準線與假 在前述假想電晶體構成的閘 議與紅基準麵線之間連接，此前述第 7716pif2 基準電的第二電晶體，以及在前述第--電晶體二限第的出， 為閉(off)，以控制開閉。，、、、才〇 0他方開㈣時一方則 申明專利範圍第4 jg夕1 士 Γ構成之_與第二 =線 傳移之虞’亦間電路 體構第1;之發明包括’用多數個第-電晶 第-麟=ίί二 想電壓線之閘電路，與連接 電曰假議線之間的比前述第-值電壓高的第二電晶體’及接連第二基準霞 值電：：的：t又想電壓線之間的比前述第-電晶體之臨限 邏輯的=ittsaa體’以及能夠保持前述閉電路的輸出 ΐϊϊ:来:=二及第三電晶體之操作為閉_;前述 晶=:::刪路一 時，：：;:i利範圍第5項之發明’閘電路待機(stand-by) ΐ路機前閘電路輸出邏輯於記憶電路，後段的間 肖失。又由待機時轉移至動作㈣㈣之 示，中間電位之傳移停止，可縮短再起動之時間，同時再 77l6pif2 起動之消耗電流亦減少。 申請專利範㈣6奴㈣包括 體構成接連第一及第-徊加；r π夕固弟$曰曰 〜聖線之間的比前述第一電晶 值南的第二電晶體，及連接 高的第三電晶體以及與前體臨限值;壓 電晶體臨限值電壓高的第四電 ^用此前述第一 第-及第二基準電壓^=。“方路電路即接連在前述 因為申請專利範圍第6頂夕恭B日m t 路構成的旁路電路與間電路並列=:=電路同樣電 不路待機時閘電路的輪出邏輯也不致於 疋，在後&之閘電路之貫通電流亦會消失。 電路Γί專!!範圍第8項之發明，構成正反器卿，)之 ，路之中’對錢傳送速度無雜 ^ ::值電=電晶體構成，其他使用 电曰曰體，故可圖求高速化及低消耗電力化。 【實施方式】 明。以下就本發明有關之半體積體電路，參照圖面具體說 施形態 ^實施形態為半導體積體電路内大半之開電路用臨 艮值電壓南的電晶體構成’一部份間電路採用臨限值電壓 7716pif2 高的電晶體與低的電晶體組合構成之 SMT-CMOS(Selective Multiple Threshold voltage 選擇性多 重臨限電壓CMOS)電路方式，以圖求信號傳送速度的高速 化及消耗電力的減低。以下，用臨限值電壓高的電晶體與 低的電晶體組合構成之閘電路叫]VIT閘胞（Multiple Threshold voltage gate cell) 〇 圖1為本發明有關之半導體積體電路第一實施形態的 電路圖。圖1之電路中，在臨界通路(critical)上的閘電路1 為臨限值電壓低的電晶體與臨限值高的電晶體組合構成， 其他的閘電路1用臨限值電壓高的電晶體構成。 一在圖1中臨界通路上的閘電路用斜線表示，此斜線圖 示之閘電路為臨限值電壓高的電晶體（第二電晶體)及臨限 值電壓低的電晶體（第一電晶體)組成之Μτ閘胞所構成。 此MT閘胞可用與圖8同樣的電路構成，或如後述之電路 構成亦可以。 又在圖1的電路中，設有切換供給⑽閘胞電源電壓 1 控制電路圖1的控制電路2為控制構成閘電路i之 間胞内的電源供給切換用的電晶體的開與閉。 圖。t方面’圖2不與圖1之電路相對應之習用的電路 門® 1及圖2可知，在圖！之電路有在臨界 1224893 7716pif2 一方面，此部份以外的電路，用臨限值電壓高的電晶體構 成，故動作(active)時能夠抑制流失電流。 圖3為構成圖1的閘電路}的MT閘胞之第丨具體例 的電路圖。圖3之電路中有臨限值電壓低的電晶體構成之 NAND電路3(閘電路)及切換NAND電路3之電源電壓供 應的電晶體Q1(第二電晶體）。此電晶體Q1為臨限值電壓 高的PMOS電晶體。 圖3之電路’電晶體Q1開(on)時，供應電源電壓至 NAND電路3，此NAND電路3就高速動作。另一方面，籲 電晶體Q1為閉(off)時，NAND電路的漏電路(減path)被 遮斷’因此’可減低流失電流。 圖3之電路，因NAND電路3直接連接地線Vss，當 NAND電路3在待機狀態時電晶體Q1為閉，可確實遮斷 漏電路，因此可減低待機時消耗電力。 圖4表示MT閘胞之第二具體例的電路圖。圖4之電 路包括：連接電源線vDD與假想接地線Vssi間的nand 電路(間電路P，及連接假想接地線I與接地線、間之 電晶體Q2(第二電晶體)，及連接NAND電路3的輸出端子鲁 與電源線VDD間之電晶體q3(第三電晶體）。 NAND電路用臨限值電壓低的電晶體構成，電晶體 Q2、Q3為臨限值電壓高之電晶體。 圖4電路中’電晶體吸與吸，當一方開㈣時他方 ^閉(_’他方開時另一方則閉之裝置。當電晶體奴開 時NAND電路3有電源電壓供給故NAND電路3高速^ 11 7716pif2

經由輪出ί晶體Φ是閉的狀態’ NAND電路3之輸出可 電路/端子輸出。另—方面’電晶體Q2為閉時，NAND 晶體電路被遮斷NAND電路3成待機狀態，此時電 在開的位置，輸出端子被高度切 圖4 +兩μ i Q3，#a電路’在财恥電路3之輸出端子接連電晶體 因此=寺_ NAND電路3之輸出邏輯不致於不安定， 後段的又之問電路1(未圖示)無中間電位傳移之慮，在 的閑電路1無貫通電流流動。 包括圖5查ΓΜτ間胞之第三具體例之電路圖。圖5之電路 源線V_與假想接地線Vssi之間的 V应;fej!〜體Q1(k電晶體及連接假想接地線 、二:、接地線Vss之間的電晶體Q2(第三電晶體），以及接 3之輸出端子的龍保持1路4 (記憶電路)。 KD電路3用臨限值電壓低的電晶體構成 Q1與Q2為臨限值電壓高的電晶體。 曰曰— 反相Ϊ:保持電路4包括’接連議〇電路的輸出端子的 ，相益5(贿ter)及接連反相器5的輸出端 = 之輸出端子的時鐘式反相轉lGekedmv，5】 ^相為6之功用為控制電晶體Q1，Q2為開的動作日士』 需進行資料保持動作，反之電晶體Q1，Q2為 二 要保持NAND電路3之輸出邏輯。 +桟忙， 圖5之電路，為了待機時在資料保持電路*保 與圖4同樣地後段電路〗無貫通電流流動。又再起動貝時無 12 77l6pif2 域=移:故再起動時間短，再起動之消耗電流亦少。 路^ 6 : MT閘胞之第4個具體例的電路圖。圖6之電 二騎路(by-pass)電路7代替資料保持電路 與圖5之構成相同。 的旁路電路7與NAND魏3相同的電路構造 問：ND t路3並·接錢源線U與接地線〜 斜il ZN AND電路3由臨限值電壓低的電晶體構成，相 、方電路7是由臨限值電壓高的電晶體構成。 此相^ N^ND電路3在電晶體Q1、Q2為加時或動作狀 悲相對，方路電路7經常保持動作狀態。 當電晶體Q卜Q2 on時，NAND電路3與旁路電路7 皆輸出相同的邏輯信號’但電晶體Q卜Q 2為〇 ff時n A仙 電路3無動作，旁路電路7則繼續動作，故圖6之電路的 輸出邏輯不可能不安定。因此，後段之閘無中 位傳移之虞’後段之閘電路！亦無貫通電流流動。 如上述，第-實施形態中，半導體積體電路内之—部 伤的閘電路1(例如^界通路上閘電路⑽MT閘胞構成， 其他的閘電路1顧臨限值電壓高的電晶體構成，故—部 份的閘電路1能夠高速動作，且可抑制全體之流失電流， 並減低消耗電力。 圖3至圖6中说明在Μτ閘胞内設置NAND電路3 之例’但也可設置NAND電路3料之其他關電路ι。 形態 第二實施形怨為’正反器内的一部份閘電路！使用 1224893 7716pif2 MT閘胞構成的。 圖7示本發明有關之半導體積體電路第二實施形能 電路圖。圖7之半導體積體電路為D正反器。此〇正^哭 為由MT閘胞組成之時鐘式反相器u，12(第一及 = 通遮斷電路)與反相器13〜15，及由臨限值電壓高的= 體組成的讀、電路16，17(第-及第二記憶電路)所構成。 吕己憶電路16, Π為與圖5之資料保持電路相同 與時鐘式反相器構成。 ^ ^正反器内之記憶電硌丨6, Π是為保持前段時鐘式反相# 杰之輸出邏輯而設，與正反器之動作速度影嚮不大。因此， 本實施形態使臨限值高的電晶體構成記憶電路，以求減低 流失電流。 另外’正反裔内之時鐘式反相器1丨，丨2以及反13〜15 為與圖3〜圖6中所示者相同用Μτ閘胞構成。這些時鐘 式反相器11，12及反相器13〜15為進行信號傳送作用， 使用MT閘胞構成以提昇正反器的動作速度。 因此第二實施形態中，構成正反器的多數個電路之中 對動作速度有影嚮的時鐘式反相器及反相器13 _ 〜15使用MT閘胞構成，其他電路用臨限值電壓高的電晶 體構成，故將正反器的動作速度提昇，流失電流減低。 圖7雖以D正反器構成為例說明，但本發明對〇正反 器以外之各種正反器亦同樣地適用可行。 又，圖7的記憶電路l6，n的電路構成亦無特別限定。 如以上之詳細說明，依本發明，半導體積體電路内的 14 1224893 7716pif2 -部份閘電路驗限值電壓低的電晶體構成之故，例如時 J性(timing)較嚴格的部份用臨限值電壓低的電晶體以提 回速度’其他。卩份為減少流失電流使用臨限值電I高的電 晶體構成。結果可求得高速化與低耗電的雙重效益。 〜又相對於習用之MT_CM〇s電路之半導體積體電路内 ^之閘電路用臨限值電壓高的電晶體與低的電晶體構 ，本申請專利範案之發明為—部份之閘電路(例如臨界通 椹士的閘電路)使用臨限值電壓高的電晶體與低的電晶體 社。故與制^MT_CMqS電路相比，電路的單元形成 面積削減，可能形成更高集積化。 【圖式簡單說明】 第1圖為本發明有關之半導體積體電路第一實施形態 的電路圖。 、 ’ ，2圖與第i圖之電路相對應的習用的電路圖。 第3圖示構成圖1之閘電路1的Μτ閘胞的第一旦體 例之電路圖。 … 第4圖示MT閘胞的第二具體例之電路圖。 第5圖示MT閘胞的第三具體例之電路圖。 第6圖示MT閘胞的第四具體例之電路圖。 第7圖為本發明有半導體積體電路第二實施形態的電 路圖D Ί 第8圖為習用的MT-CMOS的電路圖。 第9圖示邏輯電路中的一部單元(^⑴用臨限值電壓低 的電晶體換置後的習用之電路圖。 _ 15 1224893 7716pif2 【主要元件符號說明】 1 閘電路 2 控制電路 3 NAND電路(反和電路） 4 資料保持電路 7 旁路電路 11，12時鐘式反相器 13，14，15反相器 16，17記憶電路 參

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Claims (1)

1. 77ΐ6ρίβ 申請專利範面： 1 ~種半導體積體電路，包括· ，數個間電路;以及 匕括· 路的操^ :1電路叹相控制該些間電路中的一部分間1 該部份閘電路包括·· 邏輯電路，由複數個第 ㈣晶體具有固定的一低臨限母-㉝ 第三電日 =電二包括受控於該控制電路而開/閉之第二鹿 比該些第電:：:與第三電晶體所各具有的臨限值電屢 三電晶體之i:臨限峨更高’且該第二與第 該第二盘第不同’該控制電路藉由同時關閉 離；、Ha體而將該邏輯電路自—電源供應線上切 其中，該部分閘電路係位於一臨界通路上。 2· —種邏輯演算電路，包括： ，:電路’連接於—假想電壓線與—第—基準電 曰，〜閘電路係由複數個第一 : 第一雷日辦 木电日日體所組成，母一該些 ^曰體具有固定的一低臨限值電壓；以及 弟一電晶體，連接於—笛-苴、、隹+间、A 壓線之間，該第 彡f—鮮該假想電 體的该低臨限值電壓為高的電晶體所組成； 電曰曰 在遠閘電路中的該些第一 汲極端子係連接至另一第―雷^體中的母—個的源極/ 弟電日日體之源極/汲極端子與該 17 1224893 7716piO 閘電路之一輸出端子二者之一。 3. —種半導體積體電路，包括： 一邏輯演算電路，具有： 一閘電路，連接於一假想電壓線與一第一基準電 壓線之間，該閘電路係由複數個第一電晶體所組成，每一 該些第一電晶體具有固定的一低臨限值電壓；以及 一第二電晶體，連接於一第二基準電壓線與該假 想電壓線之間，該第二電晶體係由臨限值電壓較該些第一 電晶體的該低臨限值電壓為南的電晶體所組成， 在該閘電路中的該些第一電晶體中的每一個的源極/ 汲極端子係連接至另一第一電晶體之源極/汲極端子與該 閘電路之一輸出端子二者之一。 4. 一種邏輯演算電路，包括： 一閘電路，連接於一假想電壓線與一第一基準電壓線 之間，該閘電路係由複數個第一電晶體所組成，每一該些 第一電晶體具有固定的一低臨限值電壓； 一第二電晶體，連接於一第二基準電壓線與該假想電 壓線之間，且該第二電晶體之臨限值電壓較該些第一電晶 體的該低臨限值電壓為高；以及 一第三電晶體，連接於該第一基準電壓線與該閘電路 之一輸出端子之間’且該第三電晶體之臨限值電壓較該些 第一電晶體中的每一個的臨限值電壓為高； 該第二與第三電晶體之開/閉控制方法係為，當其中一 個為開時另一個就為閉，反之亦然。 18 1224893 7716pif2 5. 如申請專利範圍第4項所述之邏輯演算電路，該閘 電路中之該第一電晶體的一個源極/汲極端子係連接至另 一第一電晶體之源極/汲極端子與該閘電路之一個輸出端 子二者之一。 6. —種半導體積體電路，包括： 一邏輯演算電路，具有： 一閘電路，連接於一假想電壓線與一第一基準電 壓線之間，該閘電路係由複數個第一電晶體所組成，每一 該些第一電晶體具有固定的一低臨限值電壓； 一第二電晶體，連接於一第二基準電壓線與該假 想電壓線之間，且該第二電晶體之臨限值電壓較該些第一 電晶體的該低臨限值電壓為高；以及 一第三電晶體，連接於該第一基準電壓線與該閘 電路之一輸出端子之間，且該第三電晶體之臨限值電壓較 該些第一電晶體中的每一個的臨限值電壓為高； 該第二與第三電晶體之開/閉控制方法係為，當其中一 個為開時另一個就為閉，反之亦然。 7. —種邏輯演算電路，包括： 一閘電路，由複數個第一電晶體所組成，並且連接於 第一與第二假想電壓線之間，每一該些第一電晶體具有固 定的一低臨限值電壓； 一第二電晶體，連接於一第一基準電壓線與該第一假 想電壓線之間，且該第二電晶體之臨限值電壓較該些第一 電晶體的該低臨限值電壓為高； 19 7716pif2 却電接於―第二基準1壓線與該第二假 電曰抑〜曰L且该弟三電晶體之臨限值電壓較該些第-電曰a體的该低臨限值電壓為高；以及 雷㈣t電路，可保持該閘1路之—輸出賴，該記憶 成；’、由㈣艮值電壓較該低臨.限值電壓為高的電晶體所組 在=讀、電路料朗電路之該㈣賴時，該第二 電控成關閉’而在該記憶電路未保持該閉 Γίΐ 該第二與第三電晶體係受控成開啟。 洲t 專利範圍第7項所述之邏輯演算電路，其中 =門=中之销—電晶體的—個源極/汲極端子，係連接 ^甲“路中之另一第一電晶體之源極/汲極端子，該二 基準電壓線與_電路之—個輸出端子三者之_/ 一 9· 一種半導體積體電路，包括： 一邏輯演算電路，具有： 一閘電路’由複數個第一電晶體所組成，並且遠 „與第二假想電壓線之間，每—該些第—電日曰日體^ 有固定的一低臨限值電壓； ^ —第二電晶體’連接於-第-基準電壓線與該第 :叙4電壓線之間，且該第二電晶體之臨限值電壓較該些 弟一電晶體的該低臨限值電壓為高； 一 -第三電晶體’連接於—第二基準電壓線與該第 u、電壓線之間，且該第三電晶體之臨限值電壓較該些 第一電晶體的該低臨限值電壓為高；以及 一 20 1224893 7716pif2 二 一記憶電路，可保持該閘電路之一輸出邏輯，該 記憶電路係由臨限錢壓㈣低臨限值電壓為高的電晶體 所組成； …在該記憶魏倾咖電路之該輸丨邏輯時，該第二 與第三電㈣係受控成關閉，而在能憶電路未保持該間 電路之該輸出邏輯時，該第二與第三電晶體係受控成開啟。 10. —種邏輯演算電路，包括： 位"^電路’由複數個第一電晶體所組成，並且連接於 定的-低臨限值電壓間’母—敵第―電晶體具有固 想電-基準電壓線與該第-假 值電壓為高；'—電日日體之臨限值電壓較該低臨限 想電;晶=接於-第二基準電壓線與該第二假 值電壓為高；以乃"弟—電晶體之臨限值電壓較該低臨限 一旁路電路，鱼該n 電壓較該低臨限值路平行連接，藉由使用臨限值 質上與該間電路相當it的複數個第四電晶體，組成實 1旁路電路連接於該第丄 11. _請專利 、弟-基#紐線之間。 中该閘電路中之 項所述之邏輯演算電路，苴 接至另體的—個源極/汲極端子係連 輪出端子二者之—。/原極/及極端子與該閘電路之一個 21 7716pif2 12· 一種半導體積體電路，包括·· 一邏輯演算電路，具有·· 接於第一^電路，由複數個第—電晶體所組成，並且連 接於弟與弟二假想電壓線之 ^ 有固定的一低臨限值電壓； 、μ二第一電晶體具 苐一電晶體，連接於—楚一 |ρ -假想電vl線之間，且該第二雷 :…歸與该第 臨限值電壓為高； 、日日體之臨限值電壓較該低 一第三電晶體，遠技认 二假想電壓線之間，且該第H — t準線與該第 臨限值電Μ為高；以及 ΒΒ體之^限值電壓較該低 Γ路】 =於該第-與第二基準電壓線之間。 丄乂 一種正反器，包括·· 一第一導通遮斷雷政，n , 與一輸出端子； 可切換導通與遮斷一輸入端子i 邏輯；第此電路’可保持該第-導通遮斷電路之輸出 一弟二導通遮斷雷政 _ 與—輸出端子，且該輪入端導通與遮斷一輸入端子 —輸出端子；以及 缟子係連接於該第一記憶電路之 —第二記憶電路’可保持該第二導通遮斷電路之輸出 22 77l6pif2 邏輯； 該第一與第二導通遮斷電路包括： 之間，連接於—假想電壓線與-第—基準電壓線 第—電：：電路係由複數個第-電晶體所組成，每-該些 电曰曰體具有固定的一低臨限值電壓；以及 壓線ΐίΊ晶體，連接於—第二基準電壓線與該假想電 體第二電晶體係由臨限值電壓較該些第一電晶 體的錢匕限值電壓為高的電晶體所組成； 在該閘電路中的該些第一電晶靜中 及極端子係連接至另一第一電母-個㈣極/ 開電路之—_針二者之-雜/祕端子與該 、該第-與第二記憶電路係由臨限值電壓較 二導通遮斷電路中之關電路之電晶體之臨限值電壓為高 的電晶體所組成。 14. 一種正反器，包括： 一第一導電路，可城導通與麟—輸入端子 與一輸出細子’ 一第-冰t路，可保持該第—導通遮斷電路之輸出 邏輯， 一第二導通遮斷電路，可切換導通與遮斷—輸入端子 與〆輸出端子、，且錢人端子係連接於該第一記憶電路之 一輸出端子；以及 -第一ste電路’可保持該第二導通遮斷電路之輸出 邏輯； 23 1224893 7716pif2 該第一與第二導通遮斷電路包括： 一閘電路，連接於一假想電壓線與一第一基準電壓線 之間，該閘電路係由複數個第一電晶體所組成，每一該些 第一電晶體具有固定的一低臨限值電壓； 一第二電晶體，連接於一第二基準電壓線與該假想電 壓線之間，且該第二電晶體之臨限值電壓較該低臨限值電 壓為高；以及 一第三電晶體，連接於該第一基準電壓線與該閘電路 之^一輸出端子之間’且該第二電晶體之臨限值電壓較該低_ 臨限值電壓為高； 該第二與第三電晶體之開/閉控制方法係為，當其中一 個為開時另一個就為閉，反之亦然；而且 該第一與第二記憶電路係由臨限值電壓較該第一與第 二導通遮斷電路中之該閘電路之電晶體之臨限值電壓為南 的電晶體所組成。 15. —種正反器，包括： 一第一導通遮斷電路，可切換導通與遮斷一輸入端子H 與一輸出端子； 一第一記憶電路，可保持該第一導通遮斷電路之輸出 邏輯； 一第二導通遮斷電路，可切換導通與遮斷一輸入端子 與一輸出端子，且該輸入端子係連接於該第一記憶電路之 一輸出端子；以及 一第二記憶電路，可保持該第二導通遮斷電路之輸出 24 1224893 7716pif2 邏輯； 該第一與第二導通遮斷電路包括： 一閘電路，由複數個第一電晶體所組成，並且連接於 第一與第二假想電麈線之間，每一該些第一電晶體具有固 定的一低臨限值電麈； 一第二電晶體，連接於一第一基準電壓線與該第一假 想電壓線之間，且該第二電晶體之臨限值電壓較該低臨限 值電壓為高； 一第三電晶體，連接於一第二基準電壓線與該第二假 想電壓線之間，且該第三電晶體之臨限值電壓較該低臨限 值電壓為高；以及 1 成； •吕己憶電路’可保持该閘電路之一輸出邏輯，該記情 電路係由臨限值電壓較該低臨限值電壓為高的電晶體所 在该記憶電路保持該閘電路之該輸出邏輯時，哕第二 ^第三電晶_受㈣咖，而在該記憶電路未保 =路=輸出邏輯時’該第二與第三電晶體係受控成開 與第二記憶電路係由臨限值電壓較該第第 的電晶體所組成。 路之^日體心限值«為高 16·—種正反器，包括·· 與 一第一導通遮斷電路，可切換導 -輸出端早· 換导通與遮yf—輸入端子 25 1224893 7716piO 一第一記憶電路，可保持該第一導通遮斷電路之輸出 邏輯； 一第二導通遮斷電路，可切換導通與遮斷一輸入端子 與一輸出端子，且該輸入端子係連接於該第一記憶電路之 一輸出端子；以及 一第二記憶電路，可保持該第二導通遮斷電路之輸出 邏輯； 該第一與第二導通遮斷電路係由定義於申請專利範圍 第10項之邏輯演算電路所組成； · 該第一與第二記憶電路係由臨限值電壓較該第一與第 二導通遮斷電路中之該閘電路之電晶體之臨限值電壓為高 的電晶體所組成。 26