KR19990036910A - 래치 회로 및 이 래치 회로를 갖는 반도체 집적회로 - Google Patents

래치 회로 및 이 래치 회로를 갖는 반도체 집적회로 Download PDF

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고우이찌 구마가이
스스무 구로사와
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

활성 모드 시의 고속 동작과 대기 모드 시의 저소비 전력을 양립할 수 있고, 논리 회로의 전원 스위치를 고전위의 전원선측이나 저전위의 전원선측의 한쪽에 삽입하면 자주 필요한 제어 신호가 적어지고, 모드의 전환시에 미소한 타이밍이 필요없는 반도체 집적회로를 실현한다.
대기 모드시에 논리 회로의 전원 공급을 중지하여 저소비 전력을 실현하는 반도체 집적회로에서, 제어 신호로서 활성 모드시에는 클럭 신호가 공급되고, 대기 모드시에는 정보 보유 상태로 되는 신호가 공급되고, 제어 신호가 인가되는 MOSFET으로서, 임계치 전압이 높은 제1 도전형 MOSFET과 임계치 전압이 낮은 제2 도전형 MOSFET를 이용하며, 상기 제어 신호의 전압 진폭이 공급되는 전원 전압보다 큰 것을 특징으로 하는 래치 회로를 구비한다.

Description

래치 회로 및 이 래치 회로를 갖는 반도체 집적회로
본 발명은 반도체 집적회로에 관한 것으로, 특히, 활성 모드 시에서의 고속 동작과 대기 모드시에서의 저소비 전력화를 양립시킬 수 있는 반도체 집적회로에 관한 것이다.
근래, 휴대형 전자 정보기기의 분야를 중심으로 해서 저소비 전력화의 요구가 강해지고, 이에 대응하는 형태로 LSI의 저전원 전압화가 진행되고 있다. 그런데, MOSFET으로 구성된 회로에서, 전원 전압을 VDD, MOSFET의 임계치 전압을 VT로 하면, MOSFET으로 구성된 회로의 동작 속도는 약 (VDD-VT)2에 비례한다. 이 결과, 전원 전압을 대폭 저하시키면, 동작 속도가 급격히 저하하게 된다. 결국, 활성시에서의 고속 동작과 대기시에서의 저소비 전력화를 양립시키기 위해서는 전원 전압을 대폭 저하시키는 것이 극히 곤란하다.
한편, 동작 속도를 향상시키기 위해 임계치 전압 VT를 저하시키면, 오프 상태의 MOSFET에 흐르는 서브스레숄드 전류가 극히 증대하여 LSI가 동작하지 않는 대기시의 소비 전력이 극히 증대하게 된다. 예를 들어, 임계치 전압을 0.1V 저하시키면, 오프 상태의 MOSFET에 흐르는 서브스레숄드 전류는 10배 이상 증대하게 된다.
휴대형 전자 정보 기기의 분야에서는 고속 동작이 필요한 것은 물론이지만, 대기시에서의 소비 전력은 전지의 수명을 결정하는 큰 요인이다. 그 때문에, 특히, 전원 전압이 2V 이하의 영역에서는 고속 동작과 저소비 전력화의 양립이 중요 기술 과제이다.
고속 동작과 저소비 전력화를 양립시키기 위해, 활성 모드와 대기 모드를 설정하여 대기 모드시에 전원 공급을 중지하여 저소비 전력을 실현하는 기술이 예를 들면 특개평 6-29834호 공보에 기재되어 있다.
상술한 공보에 기재되어 있는 기술에서는, 2종류의 임계치 전압의 MOSFET을 이용하고 있고, 이 때문에 다중-스레숄드(Multi-Threshold)-CMOS 기술이라고 불리우고 있다 (약칭하여 MTCMOS 기술이라고 부르며, 제1 종래 기술이라 함).
여기서, 도 11을 참조하여, 제1 종래 기술에 대해 설명한다. 도시 예에서는 논리 회로(11a,11b)가 각각 저 임계치 전압의 MOSFET으로 구성되어 있고, 그 전원 단자가 의사 전원선(QL1,QL2)에 접속되어 있다. 이들 의사 전원선(QL1,QL2)는 각각 전원 스위치(101,102)를 거쳐 전원선(PL1,PL2)에 접속되어 있다.
전원 스위치(101,102)는 고 임계치 전압의 MOSFET이고, 활성 모드시에는 온 상태, 대기 모드 시에는 오프 상태로 되도록, 전원 스위치(101,102)에는 각각 제어 신호(CS,CSB)가 인가된다. 전원 스위치(101,102)의 크기를 충분히 크게 설정하면, 활성 모드시에는 (QL1,PL1 및 QL2,PL2)의 전위를 거의 동일하게 할 수 있다. 그 결과, 저 임계치 논리 회로의 동작 속도는 거의 열화하지 않는다. 또, 대기 모드시에는 전원 스위치(101,102)를 오프 상태로 하여 전원 공급을 중지하므로, 논리 회로를 저 임계치 전압의 MOSFET으로 구성하고 있는 것에 관계없이 저소비 전력을 실현할 수 있다.
게다가, 도시하는 예에서는, 정보 보유 회로(11c)가 구비되어 있고, 상기 정보 보유 회로(11c)가 예를 들면 래치 회로이고, 대기 모드시 정보를 보유한다. 상기 정보 보유 회로(11c)에는 저 임계치 전압의 MOSFET과 고 임계치 전압의 MOSFET 모두가 이용되고 있고, 저 임계치 전압의 MOSFET은 활성 모드시의 동작 속도를 결정하는 회로 부분에 사용하고, 그 전원 단자는 의사 전원선(QL1,QL2)에 접속한다. 고 임계치 전압의 MOSFET은 대기 모드 시에 정보를 보유하는 회로 부분에 사용하고, 그 전원 단자는 전원선(PL1,PL2)에 접속한다. 이것에 의해, 대기 모드시에도 전원이 공급되어 정보가 보유되고, 게다가 저소비 전력을 실현할 수 있다.
상기 MTCMOS 기술을 전원 전압 1.0V로 평가하면, 모두 고 임계치 전압의 MOSFET으로 구성한 경우와 비교하여 동작 속도는 3배 이상 고속으로 되고, 모두 저 임계치 전압의 MOSFET로 구성한 경우와 비교하여 대기시의 소비 전력은 1/1000로 된다.
그런데, 상기 MTCMOS 기술에서는 대기 모드시, 정보를 보유하는 회로의 설계가 극히 중요하다. 여기에서는 예로서 래치 회로로 설명한다. 도 12는 종래부터 이용되는 래치 회로의 일례이다. (MTCMOS 기술은 아님) 도시하는 래치 회로는 상보형 통과 트랜지스터(103,104)를 구비하고 있고, 그 게이트 단자에는 상보형 클럭 신호(CK,CKB)가 인가된다. 또한, 상기 래치 회로에는 인버터 회로(105,106)가 구비되어 있고, 전원선(VCC,VSS)에 접속되어 있다. 상기 래치 회로에서는 통과 트랜지스터(103)를 온 상태, 통과 트랜지스터(104)를 오프 상태로 해서 입력 데이타를 수신하고, 통과 트랜지스터(103)를 오프 상태, 통과 트랜지스터(104)를 온 상태로 해서 정보를 보유한다.
도 13은 도 12에 도시하는 래치 회로에 MTCMOS 기술을 적용한 일례이다. 도시하는 래치 회로는 상보형 통과 트랜지스터(111,112)를 구비하고 있고, 이들 통과 트랜지스터(111,112)의 게이트 단자에는 각각 상보형 클럭 신호(CK,CKB)가 인가된다. 인버터 회로(113)의 전원 단자는 전원 스위치(116,117)를 거쳐 전원선(PL1,PL2)에 접속되어 있다. 전원 스위치(116,117)에는 각각 제어 신호(CS,CSB)가 인가되고, 전원 스위치(116,117)는 활성 모드시에는 온 상태, 대기 모드시에는 오프 상태로 된다. 인버터 회로(114,115)의 전원 단자는 전원선(PL1,PL2)에 접속되어 있다.
통과 트랜지스터(111) 및 인버터 회로(113)는 저 임계치 전압의 MOSFET으로 구성되어 있고, 인버터 회로(114,115)와 전원 스위치(116,117)는 고 임계치 전압의 MOSFET으로 구성되어 있다. 또, 통과 트랜지스터(112)는 저 임계치 전압 또는 고 임계치 전압의 MOSFET중 어느 하나이어도 좋고, 데이타의 수신 및 정보의 보유는 도 12에 도시한 종래의 래치 회로와 동일하다.
상술한 바와 같이, 통과 트랜지스터(111) 및 인버터 회로(113)는 저 임계치 전압의 MOSFET으로 구성하고 있으므로, 고속 동작이 실현될 수 있다. 대기 모드시에는 통과 트랜지스터(111)를 오프 상태, 통과 트랜지스터(112)를 온 상태로 해서 통과 트랜지스터(112)와 인버터 회로(114,115)와의 루프에 의해 정보를 보유한다. 상술한 바와 같이, 인버터 회로(114,115)는 고 임계치 전압의 MOSFET으로 구성하고 있으므로 저소비 전력이 실현될 수 있다.
그런데, 상기 래치 회로에서는 전원 스위치를 다른 회로와 공유할 수 없다고 하는 문제가 있다. 대기 모드시에도 인버터 회로(113)의 입력 전위 및 출력 전위는 인버터 회로(114,115)에 의해 고정되어 있다. 그 때문에, 입력 전위가 로우(Low)인 경우에는 내부 노드(118)는 인버터 회로(113)의 PMOS와 인버터 회로(115)의 PMOS를 거쳐 저 임피던스로 전원선(PL1)에 접속되게 된다. 또, 입력 전위가 하이(Hi)인 경우에는 내부 노드(119)는 인버터 회로(113)의 NMOS와 인버터 회로(115)의 NMOS를 거쳐 저임피던스로 전원선(PL2)에 접속되게 된다. 이 때문에, 래치 회로의 내부 노드(118,119)를 의사 전원선(QL1,QL2)으로 해서 다른 회로와 공유하면, 대기 모드시에 저 임계치 전압의 MOSFET으로 구성된 회로에 전원이 공급되어 소비 전력이 증대하게 된다.
이 때문에, 전원 스위치를 래치 회로마다 설치하지 않으면 안되지만, 면적의 제약으로 인해 전원 스위치는 그다지 크게 할 수 없으므로, 상기 래치 회로는 동작 속도가 지연되게 된다.
상술한 바와 같은 문제점을 해결하기 위해, 바룬이라고 불리우는 기술이 1995년에 개최된 VLSI 회로 심포지움(Symposium on VLSI Circuits)의 다이제스트 P.125-126에 SHIGEMATSU 등에 의해 제안되고 있다 (이것을 제2 종래 기술이라고 함). 도 14는 도 12에 도시한 종래의 래치 회로에 상기 바룬 기술을 적용한 일례이다. 도 14에 도시하는 래치 회로는 종래의 래치 회로에 메모리 셀을 접속한 것으로, 도면중, 좌측의 회로 부분은 종래의 래치 회로에 상보형 통과 트랜지스터(125)를 추가한 것이므로, 이 부분에서 통과 트랜지스터의 모두는 저 임계치 전압의 MOSFET으로 구성되어 있다. 그래서, 그 전원 단자는 의사 전원선(QL1,QL2)에 접속되어 있다. 상보형 통과 트랜지스터(126,127)와 인버터 회로(128,129)로서 메모리 셀이 구성되어 래치 회로의 내부 노드(130)에 접속된다.
통과 트랜지스터(127)는 저 임계치 전압의 MOSFET로 구성되고, 통과 트랜지스터(126) 및 인버터 회로(128,129)는 고 임계치 전압의 MOSFET으로 구성되어 있다. 그래서, 인버터 회로(128,129)의 전원 단자는 전원선(PL1,PL2)에 접속되어 있다.
활성 모드시에는 통과 트랜지스터(125)가 온 상태로, 통과 트랜지스터(127)가 오프 상태로 되고, 대기 모드시에는 그 반대로 되도록 제어 신호(B2,B2B)가 인가된다. 대기 모드로 되는 때와 활성 모드로 복귀하는 시간에 통과 트랜지스터(126)가 온 상태로 되도록 제어 신호(B1,B1B)를 인가하여 래치 회로의 내부 노드(130)와 메모리 셀을 접속한다. 보유할 정보는 대기 모드로 들어가지 전에 메모리 셀에 기입되고, 활성 모드로 복귀하기 전에 독출된다.
대기 모드시에는, 메모리 셀은 래치 회로로부터 전환되고, 메모리 셀 이외의 내부 노드는 전부 플로팅 상태로 될 수 있으므로, 의사 전원선(QL1,QL2)는 다른 회로와 공유할 수 있다. 이 때문에, 전원 스위치를 다른 회로와 공유하여 크게 할 수 있으므 고속 동작이 실현될 수 있다.
동일하게, 활성 모드와 대기 모드를 설정하여, 대기 모드시에 전원 공급을 중지하여 저소비 전력을 실현하는 기술이, 예를 들면 특개평 5-291929호 공보에 제안되어 있다 (이것을 제3 종래 기술이라고 함).
도 15는 제3 종래 기술을 인버터 회로에 적용한 예이다. PMOS(131)와 NMOS(132)는 저 임계치 전압의 MOSFET이고, 인버터 회로(INV)를 구성하고 있다. 한쪽의 전원 단자는 PMOS(133)를 거쳐 고전위의 전원선(VHH)에 접속되고, 다른 쪽 전원 단자는 NMOS(134)를 거쳐 저전위의 전원선(VLL)에 접속되어 있다. PMOS(133) 및 NMOS(134)는 함께 고 임계치 전압의 MOSFET으로 구성되어 있고, 전원 스위치로서 작동한다. 그 게이트 단자에는 대기 모드시에 오프 상태로 되도록 제어 신호(SWH,SWL)이 인가된다. 인버터 회로(135,136)에 의해 레벨 홀드 회로가 구성되고, 이 레벨 홀드 회로는 고 임계치 전압의 MOSFET으로 구성되어 있다. 그 전원 단자는 전원선(VHH,VLL)에 직접 접속된다.
대기 모드시에는 상기 레벨 홀드 회로에 의해 필요한 정보가 보유되고, 제3 종래 기술에서는 래치 회로에 관하여 기재하고 있지 않지만, 래치 회로와 이용할 때에는 도 15의 인버터 회로(INV)의 부분에 예를 들어 도 12에 도시하는 래치 회로가 삽입된다.
상술한 바와 같이, 제1 종래 기술의 래치 회로는 전원 스위치를 래치 회로마다 설치하지 않으면 안되기 때문에, 그다지 크게 할 수 없고 동작 속도가 지연된다고 하는 문제점이 있다. 또, 논리 회로의 전원 스위치를 고전위의 전원선측과 저전위의 전원선측의 양측에 삽입하지 않으면 안된다고 하는 문제점이 있다. 이것은 도 13에 도시하는 래치 회로의 상보형 통과 트랜지스터(111)를 저 임계치 전압의 MOSFET으로 구성하기 때문이다. 대기 모드시에는 상보형 통과 트랜지스터(111)는 오프 상태에 있지만, 서브스레숄드 전류가 전단의 회로를 거쳐 흐르게 될 위험성이 있다. 이것을 방지하기 위해, 전단의 논리 회로에서 고전위의 전원선측과 저전위의 전원선측 양측에 전원 스위치를 삽입하지 않으면 안된다. 물론, 상보형 통과 트랜지스터(111)를 고 임계치 전압의 MOSFET으로 구성하면 한측만에 전원 스위치를 삽입하면 좋지만, 이것으로 래치 회로의 동작 속도가 극히 지연되게 된다.
제2 종래 기술의 래치 회로는 제1 종래 기술의 래치 회로에서의 문제점은 해결할 수 있지만, 제어 신호가 극히 많아 모드를 전환할 때의 동작에 미소한 타이밍이 필요하게 된다고 하는 문제점이 있다.
또, 제3 종래 기술도 제1 종래 기술과 동일하게 논리 회로의 전원 스위치를 고전위의 전원선측과 저전위의 전원선측 양측에 삽입하지 않으면 안된다고 하는 문제점이 있다.
본 발명의 목적은 활성 모드시의 고속 동작과 대기 모드시의 저소비 전력을 양립할 수 있는 반도체 집적회로를 제공하는데 있다.
본 발명의 다른 목적은 필요한 제어 신호가 적고, 모드의 전환시에 미소한 타이밍이 필요없이, 게다가 저 임계치 전압 논리 회로의 전원 스위치를 고전위의 전원선측과 저전위의 전원선측 어느 한쪽에 삽입해도 좋은 반도체 집적회로를 제공하는데 있다.
본 발명에 의한 활성 모드와 대기 모드를 갖는 반도체 집적회로에 이용되는 래치 회로에서는, 제어 신호가 인가되는 MOSFET으로서 임계치 전압이 높은 제1 도전형 MOSFET과 임계치 전압이 낮은 제2 도전형 MOSFET을 이용하고, 상기 제어 신호의 전압 진폭이 전원 전압보다 큰 것을 특징으로 하고 있다. 또, 상기 제어 신호로서 활성 모드시에는 클럭 신호를 공급하고, 대기 모드시에는 정보 보유 상태로 하는 신호를 공급하는 것을 특징으로 한다.
활성 모드시의 고속 동작을 실현하기 위해서는 온 상태의 MOSFET의 실효 게이트 전압(VGS-VT)를 높게 할 필요가 있다. 여기서, VGS는 게이트 단자와 소스 단자 간의 전압이다. 또 대기 모드시의 저소비 전력을 실현하기 위해서는 오프 상태의 MOSFET의 실효 게이트 전압(VGS-VT)를 낮게 할 필요가 있다. 제1 도전형의 MOSFET에서는 전자는 높은 VGS로 달성하고, 후자는 높은 VT로 달성한다. 제2 도전형 MOSFET에서는 전자는 낮은 VT로 달성하고, 후자는 낮은 VGS로 달성한다. 이로 인해, 활성 모드시의 고속 동작과 대기 모드시의 저소비 전력을 양립할 수 있다. 또, 대기 모드시에, 래치 회로의 입력 부분인 상보형 통과 트랜지스터를 완전히 오프 상태로 할 수 있어 전단과 분리될 수 있으므로, 저 임계치 전압 논리 회로의 전원 스위치는 고전위의 전원선측과 저전위의 전원선측중 어느 한쪽에 삽입되면 좋다.
또, 활성 모드시에는 제어 신호로서 클럭 신호를 공급하고, 대기 모드시에는 정보 보유 상태로 하는 신호를 공급하면, 래치 회로의 전원 스위치에 상보형 통과 트랜지스터의 동작도 아울러 유지될 수 있다. 이로 인해, MOSFET의 게이트 산화막에 의해, 전단과는 완전히 분리될 수 있으므로 저 임계치 전압 논리 회로의 전원 스위치는 고전위의 전원선측과 저전위의 전원선측중 어느 한쪽에 삽입하면 좋다.
도 1은 본 발명에 의한 반도체 집적회로의 제1 예를 설명하기 위한 도면.
도 2는 도 1에 도시하는 정보 보유 회로(래치 회로)의 제1 예를 설명하기 위한 도면.
도 3은 도 1에 도시하는 정보 보유 회로(래치 회로)의 제2 예를 설명하기 위한 도면.
도 4는 도 1에 도시하는 제어 신호 발생 회로의 일례를 도시하는 도면.
도 5는 제어 신호의 파형도.
도 6은 본 발명에 의한 반도체 집적회로의 제2 예를 설명하기 위한 도면.
도 7은 도 6에 도시하는 반도체 집적회로에서 사용되는 제어 신호의 파형도.
도 8은 본 발명에 의한 반도체 집적회로의 제3 예를 설명하기 위한 도면.
도 9는 도 8에 도시하는 전원 강압 회로의 제1 예를 설명하기 위한 도면.
도 10은 도 8에 도시하는 전원 강압 회로의 제2 예를 설명하기 위한 도면.
도 11은 종래의 반도체 집적회로의 일례를 설명하기 위한 도면.
도 12는 종래의 반도체 집적회로에 이용되는 정보 보유 회로(래치 회로)의 일례를 도시하는 도면.
도 13은 종래의 반도체 집적회로에 이용되는 정보 보유 회로(래치 회로)의 다른 예를 도시하는 도면.
도 14는 종래의 반도체 집적회로에 이용되는 정보 보유 회로(래치 회로)의 또 다른 예를 도시하는 도면.
도 15는 종래의 반도체 집적회로의 다른 예를 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
101,116,131,133,201,213,221,223,241,243 : PMOS
102,117,132,134,214,222,224,244 : NMOS
103,104,111,112,121,122,125,126,127,211,227 : 상보형 통과 트랜지스터
105,106,113,114,115,123,124,128,129,135,136,225,226,232 : 인버터 회로
242 : 비교기
231 : NAND 회로(NAND 게이트)
PL1,PL2,VCC,VSS,VHH,VLL : 전원선
QL1,QL2,QVCC1 : 의사 전원선
이하, 본 발명에 대해 도면을 참조하여 설명한다.
여기에서는, 도 1은 본 발명에 의한 반도체 집적회로의 제1 예를 설명하기 위한 계통도이고, 도 2는 정보 보유 회로로서 이용되는 래치 회로의 일례이다. 도 1 및 2를 참조하여, 여기에서는 래치 회로에서 제어 신호가 인가되는 MOSFET으로서 임계치 전압이 높은 NMOS와 임계치 전압이 낮은 PMOS를 이용하고, 제어 신호의 고레벨 전압을 래치 회로(정보 보유 회로(21a)) 등에 공급되는 전원 전압(VCC1)보다 높은 VCC2로 하고 있다. 게다가, 논리 회로(21b,21c)를 저 임계치 전압의 MOSFET으로 구성하고, 고전위측의 전원 단자를 전원 스위치(201)를 거쳐 전원선(VCC1)에 접속하고, 저전위측의 전원 단자를 다른 전원선(VSS)에 직접 접속하고 있다. 그래서, 대기 모드시에는 상기 전원 스위치를 오프 상태로 하여 전원 공급을 중지하므로 저소비 전력을 달성한다.
이상 설명에서는 전원선(VCC1)이 1.0V, 전원선(VCC2)이 1.3V, 전원선(VSS)이 0.0V, 고 임계치 전압이 ±0.5V, 저 임계치 전압이 ±0.2V인 경우에 대해 설명한다.
도 1에서, 저 임계치 전압의 PMOS(201)의 게이트에는 활성 모드시에는 온 상태, 대기 모드시에는 오프 상태로 되도록 제어 신호(SLP)가 인가된다. 제어 신호 발생 회로(21d)에는 고전위측의 전원 전위로서 VCC2가 공급되고, 제어 신호 발생 회로(21d)는 저레벨 전압이 0.0V, 고레벨 전압이 1.3V인 제어 신호가 생성된다.
도 2에서, 도시하는 래치 회로의 회로 구성은 도 13에 도시하는 래치 회로와 동일하지만, 일부의 MOSFET의 임계치 전압이나 제어 신호의 제어 진폭이 다르다. 이하 다른 부분에 대해서만 설명한다.
상보형 통과 트랜지스터(211)는 저 임계치 전압의 PMOS와 고 임계치 전압의 NMOS로 구성되어 있고, 전술한 제어 신호로서 CLK1과 CLK1B가 이용된다. 결국, 제어 신호(CLK1,CLK1B)는 저레벨 전압이 0.0V이고, 고레벨 전압이 1.3V이다. 온 상태에서의 실효 게이트 전압(VGS-VT)는 PMOS가 (-1.0)-(-0.2) = -0.8V, NMOS가 1.3-0.5 = 0.8V이고, 양측 모두 충분히 높게 고속 동작이 실현될 수 있다.
또, 오프 상태에서의 실효 게이트 전압은, PMOS가 0.3-(-0.2) = 0.5V, NMOS가 0.0-0.5 = -0.5V이고, 양측 모두 충분히 낮게 저소비 전력이 실현될 수 있다.
게다가, 대기 모드시에는 상기 상보형 통과 트랜지스터(211)에 의해 전단과 완전히 분리될 수 있으므로, 저 임계치 전압 논리 회로의 전원 스위치는 고전위의 전원선측과 저전위의 전원선측중 어느 한쪽에 삽입하면 좋다.
저 임계치 전압의 PMOS(213) 및 고 임계치 전압의 NMOS(214)는, 인버터 회로(113)의 전원 스위치를 구성하고 있고, 제어 신호(SLP,SLPB)는 저레벨 전압이 0.0V이고 고레벨 전압이 1.3V이다. 따라서, 온 상태에서의 실효 게이트 전압을 제1 종래 기술의 경우보다 0.3V 높게 할 수 있으므로, 작은 MOSFET으로도 큰 전류 공급 능력이 있어 고속 동작이 실현될 수 있다.
또, 제어 신호 발생 회로(21d)의 고전위측의 전원 전위(VCC2)는 예를 들어 차지 펌프회로를 이용하여 VCC1으로부터 용이하게 생성될 수 있다.
도 3은 본 발명에 의한 반도체 집적회로에 이용되는 래치 회로의 제2 예를 도시하는 도면이고, 도 4에는 제어 신호 발생 회로의 일례가 도시되어 있다. 또, 도 5에는 그 제어 신호의 파형이 도시되어 있다.
도시하는 래치 회로에서, 제어 신호가 인가되는 MOSFET으로서 임계치 전압이 높은 NMOS와 임계치 전압이 낮은 PMOS를 이용하고, 제어 신호의 고레벨 전압을 래치 회로 등에 공급되는 전원 전압(VCC1)보다 크게 한다. 또, 활성 모드시에는 클럭 신호가 공급되고, 대기 모드시에는 정보 보유 상태가 되도록 신호를 제어 신호로 한다. 이로 인해, 도 13에 도시하는 래치 회로의 전원 스위치에 상보형 통과 트랜지스터(111)의 동작도 겸해 보유시키는 것이 가능하다.
도 3에서, 도시하는 래치 회로는 저 임계치 전압의 PMOS(221), 저 임계치 전압의 NMOS(222), 저 임계치 전압의 PMOS(223), 고 임계치 전압의 NMOS(224), 및 상보형 통과 트랜지스터(227)를 구비하고 있고, 인버터 회로(225,226)는 고 임계치 전압의 MOSFET으로 구성된다.
PMOS(223) 및 NMOS(224)의 게이트에는 도 5에 도시하는 제어 신호(CTLB,CTL)이 각각 인가된다. 도 5에서, T1은 활성 모드 기간이고, T2는 대기 모드 기간이다. 그래서, T11은 정보의 독출 기간이다.
제어 신호(CTLB)가 저레벨, CTL이 고레벨이면, PMOS(223) 및 NMOS(224)는 함께 온 상태이고, 입력 신호는 PMOS(221) 및 NMOS(222)에 의해 반전되어 출력된다. 도 2에 도시하는 PMOS(213) 및 NMOS(214)와 동일하게 해서 PMOS(223) 및 NMOS(224)의 실효 게이트 전압은 온 상태에서는 충분히 높기 때문에, 작은 MOSFET에서도 큰 전류 공급 능력이 있고, 고속 동작이 실현될 수 있다. 이때, 상보형 통과 트랜지스터(227)은 오프 상태이므로, 상기 동작에 영향을 미치지 않는다.
도 5에 도시하는 T12는 정보의 보유 기간으로, 제어 신호(CTLB)가 고레벨, 제어 신호(CTL)이 저레벨이므로 PMOS(223) 및 NMOS(224)는 함께 오프 상태이고, 입력 신호는 출력에 영향을 미치지 않는다. 한편, 상보형 통과 트랜지스터(227)는 온 상태이므로 인버터 회로(225,226)에 의해 직전의 T11 기간에 독입한 정보가 보유된다. 전술한 바와 같이, T2는 대기 모드 기간이고, 래치 회로의 동작은 T12 기간과 동일하다. 도 2에 도시하는 PMOS(213) 및 NMOS(214)와 동일하게 PMOS(223) 및 NMOS(224)의 실효 게이트 전압은 오프 상태에서는 충분히 낮으므로 완전히 오프 상태로 되고, 대기 모드시의 서브스레숄드 전류는 극히 작다. 또, 인버터 회로(225,226)는 고 임계치 전압의 MOSFET으로 구성되어 있으므로 대기 모드시의 서브스레숄드 전류는 극히 작다.
또, 상보형 통과 트랜지스터(227)은 동작 속도에 큰 영향을 미치지 않으므로 PMOS 및 NMOS와 함께 고 임계치 전압이어도 상관없다. 또, 제어 신호의 고레벨 전압은 레치 회로 등에 공급되는 전원 전압(VCC1)과 동일하여도 좋다.
상기 래치 회로에서는 MOSFET의 게이트 산화막에 의해 전단과는 완전히 분리될 수 있으므로, 저 임계치 전압 논리 회로의 전원 스위치는 고전위의 전원선측과 저전위의 전원선측중 어느 한쪽에 삽입하여도 좋다. 또, 상기 래치 회로는 도 15에 도시하는 래치 회로와 일견 유사하지만, 도 15에서는 인버터 회로로서 하고 있지만, 이 예에서는 래치 회로로서 이용되고 있다. 게다가, 상기 래치 회로에서는 제어 신호가 인가되는 MOSFET으로서 임계치 전압이 높은 제1 도전형 MOSFET과 임계치 전압이 낮은 제2 도전형 MOSFET을 이용하고, 제어 신호의 전압 진폭을 래치 회로 등에 공급되는 전원 전압보다 크게 하고 있다. 이로 인해, 큰 MOSFET을 이용하지 않아도, 활성 모드시의 고속 동작과 대기 모드시의 저소비 전력을 양립시킬 수 있게 된다.
도 4를 참조하여, 도시하는 제어 신호 발생 회로는 NAND 게이트(231) 및 인버터 게이트(232)를 구비하고 있고, 제어 신호 발생 회로(21d)에는 입력 신호로서 통상의 클럭 신호(CLK2)와, 도 5에 도시하는 활성 모드와 대기 모드를 설정하는 신호(SLPB)가 인가된다. 그래서, 제어 신호 발생 회로(21d)로서 제어 신호(CTL,CTLB)를 출력한다.
도 6은 본 발명에 의한 반도체 집적회로의 제2 예를 설명하기 위한 계통도이고, 도 7은 그 제어 신호의 파형도이다. 도 6에 도시하는 예가 제1 예와 다른 점은 래치 회로에서 제어 신호가 인가되는 MOSFET으로서 임계치 전압이 낮은 NMOS와 임계치 전압이 높은 PMOS를 이용하고, 상기 제어 신호의 저레벨 전압을 래치 회로 등에 공급되는 전원 전압(VSS1)보다 낮게 하는 것이다. 다른 점은 제1 예와 동일하므로 설명을 생략한다.
도 8은 본 발명에 의한 반도체 집적회로의 제3 예를 설명하기 위한 계통도이다. 도 8에 도시하는 예가 도 1과 다른 점은 전원 전위(VCC2)를 외부로부터 공급하여 전원 전압 강압 회로(21e)에 의해 VCC1를 생성하는 것이다.
도 9에 전원 강압 회로의 일례로서 3단자 조정자를 이용한 전원 강압 회로를 도시한다. PMOS(241)의 소스 단자는 전원 전압(VCC2)에 접속되고, 드레인 단자에 전원 전위(VCC1)을 출력한다. 비교기(242)에서, 음 입력 단자는 기준 전위에 접속되고, 양 입력 단자는 PMOS(241)의 드레인 단자에 접속되어 있다. 그래서, 비교기(242)의 출력은 PMOS(241)의 게이트 단자에 접속된다.
여기에서는 출력하고자 하는 전원 전압(이 경우에는 1.0V)을 기준 전압으로 하지만, 기준 전압은 예를 들어, VCC2와 VSS 간의 전압을 저항 분할함으로써 용이하게 만들 수 있다. VCC1이 소정의 전압보다 낮은 경우에는 비교기(242)의 출력은 VCC로 되고, PMOS(241)이 온 상태로 되어 VCC1의 전압을 상승시킨다. VCC1이 소정의 전압보다 높은 경우에는 비교기(242)의 출력은 VCC2로 되어 PMOS(241)은 오프 상태로 된다.
상기 전원 강압 회로는 VCC1의 전압을 하강하는 기능을 갖지 않지만, 여기에서는 문제는 없다. 왜냐하면, VCC1에 접속된 논리 회로 등이 동작함에 따라 VCC1의 전압이 하강하기 때문이다. 물론, VCC1이 소정의 전압보다 높은 경우에는 전압을 하강하는 기능을 갖고 있어도 좋다.
도 10은 전원 강압 회로의 다른 예를 도시한다. 도시하는 예에서는 저 임계치 논리회로(21b,21c)(도 8)가 클럭 신호(CLK2)의 주파수에서 동작하는데 필요한 전원 전위(VCC1)을 전압 제어 발진 회로(VCO)(245), 분주기(246), 위상 검출기(247), PMOS(243), 및 NMOS(244)에 의해 공급한다. PMOS(243)의 소스 단자는 전원 전위(VCC2)에 접속되고, NMOS(244)의 소스 단자는 VSS에 접속된다. PMOS(243) 및 NMOS(244)의 드레인 단자는 상호 접속되어 전원 전위(VCC1)를 출력한다. 또, PMOS(243) 및 NMOS(244)의 게이트 단자에는 위상 검출기(247)의 출력이 인가된다.
VCO(245)는 예를 들어 링 오실레이터로 구성되고, 전원 전위(VCC1)에 의해 전력을 공급한다. 그 발진 주파수(f)는 VCC1의 전압에 의해 변화하고, VCC1이 상승하면 높은 주파수에서 발진하고, VCC1이 낮아지면 낮은 주파수에서 발진한다.
분주기(246)는 VCO(245)의 발진 주파수를 1/m으로 분주한다. 위상 검출기(247)는 분주기(246)의 출력인 발진 주파수(f/m)의 신호와 클럭 신호(CLK2)와의 위상을 비교하여, PMOS(243) 및 NMOS(244)를 다음과 같이 제어한다. 클럭 신호(CLK2)쪽이 위상이 진행하고 있는 경우에는 PMOS(433)을 온 상태로, NMOS(244)를 오프 상태로 한다. 한편, 클럭 신호(CLK2)쪽이 위상이 지연하고 있는 경우에는 PMOS(243)을 오프 상태로, NMOS(244)를 온 상태로 한다. 이 조작에 의해, 전원 전위(VCC1)의 전압이 변화하고, 발진 주파수(f/m)의 신호와 클럭 신호(CLK2)의 위상이 같아지도록 제어된다.
위상이 동등하게 된 상태에서는 발진 주파수(f/m)의 신호와 클럭 신호(CLK2)의 주파수는 같게 된다. 예를 들어, 저 임계치 논리 회로(21b,21c)의 임계 펄스가 VCO(245)를 구성하고 있는 게이트 단체의 지연 시간의 n배인 것으로 하면, VCO(245)를 구성하고 있는 링 오실레이터의 단수를 n/m으로 하면, 저 임계치 논리 회로의 임계 펄스의 지연 시간이 클럭 신호(CLK2)의 주기와 같아지도록 전원 전위(VCC1)의 전압이 제어되게 된다. 실제에는 작은 여유를 갖고 VCO(245)를 구성하고 있는 링 오실레이터의 단수를 설정하면, 전원 전위(VCC1)로서, 저 임계치 논리회로가 클럭 신호(CLK2)의 주파수에서 확실히 동작하는데 필요하므로 최저인 전압을 공급할 수 있다. 이로 인해, 회로가 저속에서 동작하면 좋은 때에는 클럭 신호(CLK2)의 주파수를 하강하면 전원 전위(VCC1)의 전압이 저하하고, 활성 모드시의 소비 전력을 저감할 수 있다.
또, 상술한 예에서는 저 임계치 전압 논리 회로의 전원 스위치를 고전위의 전원선측에 삽입하였지만, 저전위의 전원선측에 삽입하여도 좋다.
이상 설명한 바와 같이, 본 발명에서는 스위치 회로의 활성 시의 고속 동작과 대기 모드시의 저소비 전력을 양립시킬 수 있을 뿐아니라, 논리회로의 전원 스위치를 고전위의 전원선측 혹은 저전위의 전원선측중의 한쪽에 삽입하면 좋다. 게다가, 래치 회로 등에 필요한 제어 신호가 적고, 모드의 전환시에 미소한 타이밍을 필요로 하지 않는다고 하는 효과가 있다.

Claims (9)

  1. 활성 모드와 대기 모드를 갖는 반도체 집적회로에 이용되며, 제어 신호가 인가되는 MOSFET을 구비하고, 상기 MOSFET으로서 제1 임계치 전압의 제1 도전형의 MOSFET과 상기 제1 임계치 전압보다 낮은 제2 임계치 전압의 제2 도전형의 MOSFET이 이용되고, 상기 제어 신호의 전압 진폭이 전원 전압보다 큰 것을 특징으로 하는 래치 회로.
  2. 제1항에 있어서, 상기 활성 모드 시에는 상기 제어 신호로서 클럭 신호가 인가되고, 상기 대기 모드 시에는 정보 보유 상태로 하는 신호가 공급되는 것을 특징으로 하는 래치 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1 도전형의 MOSFET은 N채널 MOSFET이고, 상기 제2 도전형의 MOSFET은 P채널 MOSFET이고, 상기 제어 신호의 고레벨 전압이 전원의 고레벨 전압보다 높은 것을 특징으로 하는 래치 회로.
  4. 제1항 또는 제2항에 있어서, 상기 제1 도전형의 MOSFET은 P채널 MOSFET이고, 상기 제2 도전형의 MOSFET은 N채널 MOSFET이고, 상기 제어 신호의 저레벨 전압이 전원의 저레벨 전압보다 낮은 것을 특징으로 하는 래치 회로.
  5. 제1항 또는 제2항에 있어서, 상기 제어 신호가 인가되는 MOSFET 외에 부가 MOSFET이 구비되어 있고, 상기 부가 MOSFET으로서 임계치 전압이 높은 MOSFET 및 임계치 전압이 낮은 MOSFET이 이용되도록 한 것을 특징으로 하는 래치 회로.
  6. 제1항 내지 제5항중 어느 한 항에 기재된 래치 회로를 가짐과 동시에 한쌍의 전원 단자를 구비하는 논리회로를 구비하고, 상기 논리 회로는 그 임계치 전압이 낮은 제1 MOSFET으로 구성되어 있고, 상기 전원 단자의 한쪽은 임계치 전압이 높은 제2 MOSFET을 거쳐 전원선에 접속되고, 상기 전원 단자의 다른 쪽은 다른 전원선에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  7. 제1항 내지 제5항중 어느 한 항에 기재된 래치 회로를 가짐과 동시에 상기 제어 신호를 생성하는 제어 신호 생성 회로를 가지며, 제1 전원 전위에 따라 상기 제1 전원 전위보다 낮은 제2 전원 전위를 공급하는 전원 강압 회로를 구비하고 있고, 상기 제어 신호 생성 회로는 제1 전원 전위에 접속되고, 상기 래치 회로는 상기 제2 전원 전위에 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  8. 제3항에 있어서, 상기 제어 신호가 인가되는 MOSFET 외에 부가 MOSFET이 구비되어 있고, 상기 부가 MOSFET으로서 임계치 전압이 높은 MOSFET 및 임계치 전압이 낮은 MOSFET이 이용되도록 한 것을 특징으로 하는 래치 회로.
  9. 제4항에 있어서, 상기 제어 신호가 인가되는 MOSFET 외에 부가 MOSFET이 구비되어 있고, 상기 부가 MOSFET으로서 임계치 전압이 높은 MOSFET 및 임계치 전압이 낮은 MOSFET이 이용되도록 한 것을 특징으로 하는 래치 회로.
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