MXPA05004557A

MXPA05004557A - Sistema para reducir fugas en circuitos integrados.

Info

Publication number: MXPA05004557A
Application number: MXPA05004557A
Authority: MX
Inventors: A Uvieghara Gregory
Original assignee: Qualcomm Inc
Priority date: 2002-10-29
Filing date: 2003-10-29
Publication date: 2005-07-26
Also published as: AU2003287283A1; WO2004040763A1; US6998895B2; US20040095176A1; HK1083044A1

Abstract

Un sistema para reducir fugas de corriente en un circuito integrado; el sistema incluye un primer componente del circuito y un segundo componente del circuito en una trayectoria entre un estado de alto voltaje y un estado de bajo voltaje, tal como la tierra; un mecanismo de retroalimentacion provee retroalimentacion de forma selectiva de una salida del segundo componente del circuito a una entrada del primer componente del circuito para cortar de forma selectiva la trayectoria en el primer circuito cuando no se corta la trayectoria en el segundo circuito; en una modalidad mas especifica, el mecanismo de retroalimentacion conserva los datos en el circuito integrado a traves de un miltiplexor que habilita de forma selectiva la retroalimentacion cuando el circuito integrado esta en modo de espera; el primer y segundo componentes del circuito son inversores de CMOS de Umbral de Alto Voltaje (HVT); se elige la trayectoria de retroalimentacion de forma tal que cuando se activa la trayectoria de retroalimentacion, se cortan las trayectorias de fuga a traves de los inversores de CMOS.

Description

SISTEMA PARA REDUCIR FUGAS EN CIRCUITOS INTEGRADOS CAMPO DE LA INVENCIÓN Esta invención se refiere a circuitos integrados.

Específicamente, la presente invención se refiere a sistemas para prevenir o reducir fugas en sistemas sincrónicos digitales durante el modo de espera.

ANTECEDENTES DE LA INVENCIÓN Se emplean circuitos integrados en varias aplicaciones demandantes incluyendo computadoras personales, teléfonos celulares, relojes y máquinas de estado finito. Dichas aplicaciones demandan circuitos integrados de alto rendimiento que exhiban fuga mínima de corriente cuando está en estado inactivo o modo de espera. La fuga de corriente es particularmente problemática en aplicaciones móviles, tales como teléfonos celulares, computadoras personales, y asistentes personales digitales, donde se desea larga vida de la batería. Estas aplicaciones emplean con frecuencia sistemas digitales de sincronización que se implementas a través de circuitos integrados. Los sistemas digitales de sincronización emplean relojes ¦ de sincronización para sintonizar adecuadamente las operaciones del circuito. El consumo de energía y el rendimiento de un sistema de sincronización digital dependen del consumo de energía y del rendimiento de los componentes que lo constituyen, tales como circuitos de retención. Los circuitos de retención son ubicuos en muchos sistemas modernos de sincronización. Por consiguiente, son deseables los circuitos de retención de alta velocidad que exhiben fuga mínima de corriente y consumo de energía asociado. Con frecuencia se emplean transistores de "High Voltage Threshold" (HVT) (Umbral de Alta Voltaje) , para referirse a asuntos de fuga. Un HVT requiere de voltaje relativamente alta en la compuerta del transistor para encender el transistor para habilitar una trayectoria de conducción a través del transistor. Cuando un HVT está apagado, no fluye nada o casi nada de corriente a través del transistor. Como consecuencia, los HVT exhiben fuga mínima de corriente. Desafortunadamente, los HVT se encienden de manera relativamente lenta. Como consecuencia, los circuitos de retención que emplean HVT principalmente exhiben buenas características de fuga, pero son típicamente lentos, lo cual reduce el rendimiento del sistema completo de sincronización digital. Se emplean con frecuencia transistores de "Low Voltage Threshold" (LVT) (Umbral de Bajo Voltaje), para referirse a asuntos de rendimiento. Los LVT se encienden de manera relativamente rápida con voltaje mínimo de compuerta. Sin embargo, los LVT tienen fugas con frecuencia. Como consecuencia, los circuitos de retención y sistemas asociados que emplean LVT con frecuencia tienen fuga . Existe intercambio entre la fuga baja y el alto rendimiento. Generalmente, los circuitos de retención de alto rendimiento exhiben fuga alta de corriente durante el modo de espera. Los circuitos de retención de bajo rendimiento exhiben fuga baja durante el modo de espera. Para alcanzar tanto rendimiento aceptable como fuga baja, los ingenieros han desarrollado circuitos híbridos de retención que emplean una combinación de HTV y LTV colocada de forma selectiva. Desafortunadamente, para alcanzar rendimiento aceptable y características de fuga, estos circuitos híbridos de retención requieren que el reloj de sincronización entre en espera mínima, de forma tal que el reloj esté al mínimo cuando el circuito de retención está en modo de espera o que el reloj de sincronización entre en espera máxima, de forma tal que el reloj esté al máximo cuando el circuito de retención esté en modo de espera. Si se diseña el circuito híbrido de retención de forma tal que el reloj entra en espera máxima, se coloca típicamente una compuerta de paso de HVT antes de la compuerta de paso de LVT en la trayectoria de datos. El circuito de retención resultante exhibe un tiempo de ajuste indeseablemente extenso y un retraso corto de transición. El tiempo de ajuste es el retraso de tiempo entre la estabilización de una entrada y el margen de activación del reloj de sincronización. El retraso de transición es el intervalo de tiempo entre el margen de activación del reloj y la estabilización de la salida del circuito de retención. Al hacer referencia a un circuito eléctrico bi-estable en D, también llamado circuito eléctrico bi-estable de retraso o circuito eléctrico bi-estable DQ, el retraso de transición también se conoce con frecuencia como retraso de reloj-a-Q, donde Q representa la salida del circuito de retención. El tiempo extenso de ajuste resulta de la compuerta de paso lento de HVT. La señal del reloj que controla la compuerta de paso de LVT debe esperar a que llegue la entrada a la compuerta de paso de LVT a través de la compuerta de paso lento de HVT, produciendo un tiempo largo de ajuste. El retraso mínimo de transición es el resultado de la compuerta de paso rápido de LVT, lo cual reduce la demora entre la entrada de la compuerta de paso de LVT y la salida del circuito de retención.

Si se diseña el circuito híbrido de retención de forma tal que el reloj entre en espera mínima, se coloca típicamente una compuerta de paso de LVT antes de la compuerta de paso de HVT en la trayectoria de datos. El circuito de retención resultante exhibe un tiempo corto de ajuste y un retraso de transición indeseablemente extenso. El tiempo corto de ajuste es el resultado de la compuerta de paso rápido de LVT. El retraso extenso de transición es el resultado de la compuerta de paso lento de HVT. Convencionalmente, existe intercambio entre el tiempo de ajuste y el retraso de transición. Los circuitos híbridos convencionales de retención requieren que el reloj entre en espera máxima o mínima, provocando tiempo extenso de ajuste o retraso de transición, respectivamente. Además, el requerimiento de que el reloj entre en espera máxima o mínima limita la aplicabilidad de estos circuitos de retención a ciertas aplicaciones que no requieren circuitos de retención para entrar de forma selectiva en espera máxima y/o mínima. Por lo tanto, existe una necesidad en la técnica de un sistema que reduzca la fuga en los circuitos integrados durante el modo de espera sin comprometer el rendimiento. Existe una necesidad adicional de un circuito de retención asociado de alto rendimiento que pueda entrar en espera de forma selectiva máxima o mínima; que exhiba tanto el tiempo mínimo de ajuste como el retraso transición; y que reduzca la fuga de corriente durante modo de espera. SUMARIO DE LA INVENCIÓN La necesidad de la técnica se cubre por medio del sistema para reducir fuga de corriente en un circuito integrado de la presente invención. En la modalidad ilustrativa, se adapta el sistema inventivo para uso con circuitos de retención de "Complimentary Metal Oxide Semiconductor" (CMOS) (Semiconductor Complementario de Óxido de Metal) . El sistema incluye un primer componente de circuito y un segundo componente de circuito en una trayectoria entre un voltaje relativamente alto y un voltaje relativamente bajo. Un mecanismo provee retroalimentación de forma selectiva de una salida del segundo componente del circuito a una entrada del primer componente del circuito para cortar de forma selectiva la trayectoria del primer circuito cuando la trayectoria no se corta en el segundo circuito. En una modalidad más específica, el mecanismo incluye además un mecanismo para conservar los datos en el circuito integrado. El mecanismo para conservar los datos en el circuito integrado incluye un multíplexor para habilitar de forma selectiva la retroalimentación cuando el circuito integrado está en modo de espera. El multiplexor es un multiplexor 2-1 que tiene una entrada de cambio como una entrada de control y que tiene entradas para exploración interna y para retroalimentación . El primer y segundo componentes de circuito son inversores CMOS. Se selecciona la trayectoria de retroalimentación de forma tal que cuando está activada la trayectoria de retroalimentación, un estado alto que ocurre en una .entrada del segundo inversor de CMOS tiene como resultado un estado alto en una entrada del primer inversor de CMOS. De manera similar, un estado bajo que ocurre en una entrada del segundo inversor de CMOS resulta en un estado bajo de una entrada del primer inversor CMOS. Esto sirve para cortar las trayectorias de corte de fuga a través de los inversores de CMOS cuando se habilita la retroalimentación, tal como durante el modo de espera de un circuito de retención que lo acompaña. En la modalidad ilustrativa, el circuito integrado es un circuito eléctrico bi-estable en D maestro-esclavo. El novedoso diseño de la presente invención se facilita por medio de retroalimentación de la salida del segundo componente del circuito a la entrada del primer componente del circuito cuando el circuito de retención asociado u otro circuito están en modo de espera. Esto reduce la fuga durante el modo de espera sin comprometer el rendimiento del circuito de retención que le acompaña. Reducir la fuga durante el modo de espera al estratégicamente retroalimentar datos de esclavo del circuito' medio de retención a la celda maestra cuando el circuito de retención está en modo de espera, elimina los intercambios convencionales entre fuga baja y alto rendimiento y entre el tiempo de ajuste y el retraso de transición. La presente invención habilita circuitos de retención de fuga baja sin comprometer el rendimiento y habilita tiempos cortos de ajuste sin comprometer el retraso de transición y viceversa. Además, el reloj puede entrar en modo de espera máxima o mínima sin comprometer las características de fuga o de rendimiento. Esto incrementa la versatilidad, el rendimiento y las características de fuga de los circuitos de retención que incorporan el sistema para reducir fugas de la presente invención .

BREVE DESCRIPCIÓN DE LAS FIGURAS La figura 1 es un diagrama del circuito de retención convencional que requiere que el reloj entre en espera mínima.

La figura 2 es un diagrama de sincronización para el circuito de retención de la figura 1, ilustrando un retraso extenso de transición. La figura 3 es un diagrama de un sistema para reducir fugas construido de acuerdo con las enseñanzas de la presente invención. La figura 4 es un diagrama de alto rendimiento, de circuito de retención de fuga baja construido de acuerdo con las enseñanzas de la presente invención, el cual puede operar efectivamente cuando el reloj entra en espera máxima o mínima, y el cual incorpora el sistema para reducir fugas de la figura 3. La figura 5 es un diagrama de sincronización para el circuito de retención de la figura 4 que ilustra el tiempo corto de ajuste y el retraso de transición. La figura 6 es un diagrama de una primera modalidad alternativa del circuito de retención de la figura 4 incorporando la implementación de una compuerta complej a . La figura 7 es una segunda modalidad alternativa del circuito de retención de la figura 4 adaptado para utilizar con un reloj de dos fases.

DESCRIPCIÓN DE LA INVENCIÓN Mientras se describe aquí la presente invención con referencia a las modalidades ilustrativas para aplicaciones particulares, se debe entender que la invención no está limitada a ello. Los expertos en la técnica y que tienen acceso a las enseñanzas que se proveen en la presente invención reconocerán las modificaciones, aplicaciones, y modalidades adicionales dentro del alcance de la misma y los campos adicionales en los cuales la presente invención seria de utilidad significativa. La siguiente discusión de un circuito de retención convencional de circuito eléctrico bi-estable en D maestro-esclavo tiene la intención de facilitar la comprensión de la presente invención. La figura 1. es un diagrama de circuito de retención convencional de un circuito eléctrico bi-estable en D maestro-esclavo 10 que requiere que el reloj entre en espera mínima. Para mayor claridad, se han omitido de las figuras varios componentes muy conocidos, tales como suministros de energía, sustratos y otros; sin embargo los especialistas en la técnica con acceso a las enseñanzas presentes sabrán qué componentes implementar y cómo implementarlos para cubrir las necesidades de una aplicación dada.

El circuito de retención 10 incluye una celda maestra 12 en serie con una celda esclava 14. La celda maestra 12 tiene cinco entradas, incluyendo una entrada para exploración interna (SIN) 16, una entrada de datos (D) 18, una entrada de cambio (SHIFT) 20, una entrada para modo de espera (SLP) 22, y una entrada de reloj (CL ) 24. La celda maestra 12 provee salida de celda maestra 28 a la celda esclava 14. La celda esclava 14 también recibe una señal invertida de reloj 26 como entrada y provee una salida de datos (Q) 30 y una salida de exploración 32. La celda maestra 12 incluye una primera columna de transistores 34 y una segunda columna de transistores 36 que actúan de forma selectiva como inversores de compuerta, como se describe más ampliamente a continuación. La primera columna de transistores 34 incluye, de arriba hacia abajo, un primer transistor TI de NMOS (Semiconductor de Oxido de Metal de canal N) de Umbral de Alta Voltaje (HVT) , un segundo transistor T2 de NMOS de Umbral de Baja Voltaje (LVT) , un tercer transistor T3 de PMOS (Semiconductor de Óxido de Metal de canal P) de LVT, y un cuarto transistor T4 de PMOS de HVT. Se conectan los transistores TI a T4 de forma tal que la fuente del cuarto transistor T4 de PMOS se conecte a un estado de alto voltaje (Vdd) , que se provee típicamente a través de una fuente de voltaje DC (que no se muestra) . Se conecta la fuga del transistor T4 de PMOS a la fuente del tercer transistor T3 de PMOS . Se conecta la fuga del tercer transistor T3 de PMOS a la fuga del segundo transistor T2 de NMOS . Se conecta la fuente del segundo transistor T2 de NMOS a la fuga del primer transistor TI de NMOS. Se conecta la fuente del primer transistor TI de NMOS a un estado de bajo voltaje, tal como la tierra. Por consiguiente, se conecta la primera columna de transistores 34 de forma tal que si los transistores TI a T4 estuvieran todos encendidos, la corriente fluiría del estado de alto voltaje al estado de bajo voltaje de la fuente del cuarto transistor T4 de PMOS a través de la fuente del primer transistor TI de NMOS. La segunda columna incluye transistores 36, de arriba hacia abajo, un quinto transistor T5 de PMOS, un sexto transistor T6 de PMOS, un séptimo transistor T7 de NMOS, un octavo transistor T8 de NMOS. Se conecta la fuente del quinto transistor T5 de PMOS al estado de alto voltaje Vdd, y la fuga se conecta a la fuente del sexto transistor T6 de PMOS. Se conecta la fuga del sexto transistor TG de PMOS a la fuga del séptimo transistor T7 de NMOS. Se conecta la fuente del séptimo transistor T7 a la fuga del octavo transistor ?T de NMOS. Todos los transistores T5 a T8 de la segunda columna 36 son transistores de HVT, los cuales se caracterizan por fuga baja; pero con tiempos de encendido relativamente lentos.

La entrada de cambio 20 y la entrada de modo de espera 22 de la celda maestra 12 son entradas para una compuerta 38 de OR. Se conecta la entrada de la compuerta 38 de OR a la entrada del primer inversor II de HVT; a la compuerta del cuarto transistor T4 de PMOS de HVT en la primera columna de transistores 34; y a la compuerta del octavo transistor T8 de NMOS en la segunda columna de transistores 36. Se conecta la salida del primer inversor II a la compuerta del primer transistor TI de NMOS de HVT y a la compuerta del quinto transistor T5 de PMOS de HVT. Se conectan los datos de entrada 18 a la compuerta del segundo transistor T2 de NMOS de LVT y a la compuerta del tercer transistor T3 de PMOS de LVT. Se conecta la entrada de exploración 16 a la compuerta del sexto transistor T6 de PMOS de HVT y a la compuerta del séptimo transistor T7 de NMOS de HVT. Se conectan las fugas del segundo transistor T2 de NMOS, el tercer transistor T3 de PMOS, el sexto transistor T6 de PMOS, y el séptimo transistor T7 de NMOS al nodo común 40. Se conecta el nodo común 40 a la salida de la compuerta inicial de paso 42 de LVT. Una tercera columna de transistores 44 incluye, de arriba hacia abajo, un décimo primer transistor Til de PMOS de HVT, un décimo segundo transistor T12 de PMOS de HVT, un décimo tercer transistor T13 de NMOS de HVT, y un décimo cuarto transistor T14 de N OS de HVT . Se conectan las fugas y fuentes de los transistores Til a T14 de la tercera columna de transistores 44 de manera similar a las fugas y fuentes de los transistores T5 a T8 de la segunda columna de transistores 36. Se conecta la fuente del décimo primer transistor Til de PMOS a Vdd, mientras que la fuente del décimo cuarto transistor T14 de NMOS se conecta al estado de bajo voltaje, tal como a la tierra. Como consecuencia, si los transistores Til a T14 estuvieran encendidos, la corriente fluiría de manera relativamente libre de Vdd en la fuente de Til a tierra (u otro estado de bajo voltaje) a la fuente de T14. Se conecta la compuerta del décimo segundo transistor T12 de PMOS de HVT a la porción de NMOS de HVT de la compuerta inicial de paso 42 y a la señal invertida de reloj 26 que se provee a través de un segundo inversor 12 de HVT. Se conecta la compuerta del décimo tercer transistor T13 de NMOS de HVT a la porción de PMOS de LVT de la compuerta inicial de paso 42 y a la señal del reloj 24 a través de la salida de un tercer inversor 13, el cual se conecta en serie con el segundo inversor 12. Se conecta la salida de la compuerta de paso 42 de LVT a la salida del cuarto inversor 14 y a las fugas deJ décimo segundo transistor T12 de PMOS de HVT y al décimo tercer transistor T13 de NMOS de HVT. Cuando está encendida la compuerta inicial de paso 42, se conecta la salida de la compuerta de paso 42 al nodo común 40. Se conectan las compuertas del décimo primer transistor Til de P OS de HVT y del décimo cuarto transistor T14 de NMOS de HVT a la salida del cuarto inversor 14 y a la entrada de la segunda compuerta de paso 46 de HVT. Se conecta la salida de la segunda compuerta de paso 46 de HVT a la primera terminal de la tercera compuerta de paso 48 de HVT y a las entradas del quinto inversor 15 de HVT y al sexto inversor 16 de LVT . Se conecta la salida del sexto inversor 16 de LVT a la entrada del séptimo inversor 17 de LVT. La salida del séptimo inversor 17 de LVT representa la salida 30 de Q. Se conectan el sexto inversor 16 de LVT y el séptimo inversor 17 de LVT de manera selectiva a tierra o a un estado de bajo voltaje a través de un transistor de última etapa T20 de NMOS de HVT. Como consecuencia, 16 e 17 sólo operan como inversores cuando existe un estado de voltaje suficientemente alto en la compuerta del transistor de última etapa T20 de NMOS de HVT. Se conecta la compuerta del transistor de última etapa T20 de NMOS de HVT a la salida del primer inversor II en la celda maestra 12. En consecuencia, la salida 30 de Q se habilita cuando ni la entrada de cambio 20 ni la entrada de modo de espera 22 son fuertes, es decir cuando ambas entradas 20 y 22 son débiles. Esto asegura que la salida del primer inversor II sea fuerte, lo cual enciende el transistor T20 de NMOS de HVT, habilitando a los inversores 16 e 17. El transistor de última etapa T20 de NMOS de HVT ayuda a reducir la fuga cuando el circuito de retención 10 está en modo de espera. Se conecta la porción de NMOS de la tercera compuerta de paso 48 a la porción de PMOS de la segunda compuerta de paso y a la señal invertida de reloj 26 que se provee a través del segundo inversor 12 de HVT. De manera similar, se conecta la porción de PMOS de la tercera compuerta de paso 48 a la porción de NMOS de la segunda compuerta de paso 46, la cual se conecta a la señal de reloj 24 que se provee a través de la salida del tercer inversor 13 de HVT. Se conecta la salida del quinto inversor 15 de HVT a la entrada del octavo inversor 18 de HVT y a la entrada del noveno inversor 19 de HVT. La salida de 19 representa datos de circuito medio de retención (IQ) y se conecta a la segunda terminal de la tercera compuerta de paso 48. Los datos del circuito medio de retención (IQ) coinciden típicamente con la salida 30 de Q del circuito de retención 10. La salida del octavo inversor 18 de HVT representa la salida de exploración 32 (SOUT) . En operación, se restringe el circuito de retención 10 a modo de espera cuando la señal de reloj 24 es débil. Supongamos que el circuito de retención 10 no está en espera (tal como modo de espera = 0) o cambiando (tal como cambiar = 0) . Entonces es débil la salida de la compuerta 38 de OR. Están encendidos los transistores TI y T4 de la primera columna de transistores 34. Como consecuencia, se habilita la primera columna de transistores 34 para actuar como un inversor para invertir la señal de entrada de datos 18 y proveer el resultado al nodo común 40. Están apagados los transistores T5 a T8 de la segunda columna de transistores 36. Por consiguiente, se deshabilita el inversor de forma selectiva habilitado, que se implementa a través de la segunda columna de transistores 36. De ahí que, no se invierten o transfieren los datos de exploración 16 al nodo común 40. Los datos de entrada (D) 18 se invierten y se proveen al nodo común 40. Cuando la señal de reloj 24 es débil, está encendida la compuerta inicial de paso 42. Se pasan los datos invertidos de entrada en el nodo común 40 a través de la compuerta de paso 42 y se invierten nuevamente a través del cuarto inversor 14 de HVT . La sali da del cuarto inversor 14 corresponde a la entrada de datos 18, la cual se retiene por el circuito de retención 10 y representa la salida de la celda maestra 28.

Cuando la señal del reloj cambia a un estado elevado, se apaga la primera compuerta de paso 42, la cual retiene los datos de la salida del cuarto inversor 14. Además, se enciende la segunda compuerta de paso 46 de HVT, y se apaga la tercera compuerta de paso 48 de HVT. Se invierten los datos resultantes dos veces por medio de los inversores de alta velocidad 16 e 17 de LVT y aparecen en la salida 30 de Q. Se invierten los mismos datos dos veces también por medio de los inversores 15 e 18 de HVT y aparecen en la salida de exploración 32. Se invierten los mismos datos dos veces por medio de los inversores 15 e 19 de HVT y aparecen en los datos del circuito medio de retención de la salida del noveno inversor 19. La operación del circuito eléctrico bi-estable en D se caracteriza por medio de la siguiente función de transición : CUADRO 1 Estado Previo Entrada D (t Q(t-l) 0 1 0 0 1 1 0 1 Estado Nuevo Existe una función de transición similar para la entrada de exploración 16 y la salida de exploración 32. Sin embargo, sólo se retiene la entrada de exploración 16 cuando las entradas de cambio o de modo de espera 20 y 22 son elevadas. La señal del reloj 24 del circuito de retención 10 debe entrar en modo de espera mínima. Cuando la señal del reloj 24 entra en espera mínima, la señal del reloj 24 es débil (0) cuando la entrada de modo de espera 22 a la compuerta 38 de OR es alta (1), y en consecuencia, la salida de la compuerta 38 de OR es elevada. Cuando la señal del reloj 24 es débil, la salida del tercer inversor 13 de HVT es débil, y la salida del segundo inversor 12 de HVT es elevada. Esto ocasiona que se encienda la compuerta inicial de paso 42; que se encienda la segunda compuerta de paso 46; que se encienda la tercera compuerta de paso 48; y causa que se apaguen el décimo segundo transistor T12 de PMOS y el décimo tercer transistor T13 de NMOS en la tercera columna de transistores 44. Cuando el circuito de retención 10 está en espera mínima (la señal de reloj 24 entra en espera mínima), existen varias trayectorias de fuga (que se muestran con líneas punteadas), incluyendo una primera trayectoria de fuga 50 de Vdd en la fuente del décimo primer transistor Til de PMOS; a través del duodécimo transistor T12 de PMOS, el cual está apagado; de regreso a través de la compuerta inicial de paso 42 de LVT; y después a tierra a través del segundo transistor T2 de NMOS de LVT y el primer transistor TI de HVT, el cual está apagado. Esta trayectoria de fuga 50 fluye a través de dos transistores de HVT apagados, expresamente T12 y TI, y como consecuencia, la fuga es baja a través de la trayectoria de fuga 50 cuando el circuito de retención 10 está en modo de espera (el reloj entra en espera mínima) . Existe una segunda trayectoria de fuga 52 de Vdd en la fuente del cuarto transistor T4 de PMOS de HVT, el cual está apagado; a través del tercer transistor T3 de PMOS de LVT, a través de la compuerta inicial de paso 42; y después a tierra a través del décimo tercer transistor T13 de HVT, que está apagado, y a través del décimo cuarto transistor T14 de NMOS de HVT. La segunda trayectoria de fuga 52 fluye a través de dos transistores de LVT apagados, expresamente T4 y T13, y por consiguiente, la fuga es baja. Puede existir una tercera trayectoria de fuga 54 de Vdd al cuarto inversor 14 de HVT; a través de la segunda compuerta de paso 46 de HVT, la cual está apagada; a través de la tercera compuerta de paso 48; y después a tierra a través del noveno inversor 19 de HVT. Fluye una cuarta trayectoria de fuga 56 de Vdd al noveno inversor 19 de HVT; a través de la tercera compuerta de paso 48 de HVT; a través de la compuerta de paso 46 apagada de HVT; y a tierra a través del cuarto inversor 14 de HVT. Por consiguiente, fluyen todas las trayectorias de paso 50 a 56 a través de transistores de HVT apagados, reduciendo asi la fuga . En el circuito de retención 10 de la figura 1, el reloj debe entrar en modo de espera mínima, dado que la compuerta inicial de paso 42 se implementa a través de transistores de LVT . Si la señal de reloj 24 entrara en espera máxima, tendría como resultado una fuga inaceptable a través de la compuerta de paso inicial 42. Por ejemplo, podría existir una trayectoria de fuga de Vdd a la fuente del quinto transistor T5 de PMOS de HVT; a través de la compuerta de paso de LVT apagada; y a tierra a través del cuarto inversor 14 de HVT. Los únicos transistores apagados en la trayectoria de fuga serían los transistores KVT de la compuerta inicial de paso 42 de LVT. Dado que los transistores de LVT tienen fuga, tendría fuga indeseable como resultado. Podrían existir trayectorias adicionales de fuga a través de la compuerta inicial de paso 42. El diseño del circuito de retención 10 se restringe a entrar en modo de espera cuando la señal de reloj 24 es fuerte y teniendo la compuerta inicial de paso 42 como una compuerta de paso de LVT, mientras que la segunda compuerta de paso 46 es una compuerta de paso de HVT. Esta configuración resulta en un tiempo relativamente rápido de ajuste, dado que la compuerta de paso rápido 42 de LVT está en la trayectoria de datos entre la entrada de datos 18 y la entrada 28 hacia la celda esclava. Sin embargo, dado que la segunda compuerta de paso 46 de HVT es lenta para encender en respuesta a la señal invertida de reloj 26, existe una demora extensa de transición de la entrada 28 a la celda esclava 14 a la salida 30 de Q del circuito de retención 10. En un diseño alternativo, la señal de reloj 24 debe entrar en modo de espera máxima, y la compuerta inicial de paso 42 se debe implementar como una compuerta de paso de HVT, y la segunda compuerta de paso 46 se debe implementar como una compuerta de paso de LVT. Se caracteriza el diseño alternativo por un tiempo extenso de ajuste y una demora de transición relativamente corta. Desafortunadamente, el requerimiento de que la señal de reloj 24 deba entrar en modo de espera máxima o mínima, coloca restricciones indeseables de diseño en los sistemas que incorporan los diseños de circuitos de retención similares al circuito de retención 10. Además, los requerimientos de que la compuerta inicial de paso 42 sea una compuerta de paso de LVT o de HVT, mientras que la segunda compuerta de paso 46 sea lo opuesto, com romete los perímetros de retraso de transición o de rendimiento, respectivamente . La figura 2 es un diagrama de sincronización 60 para el circuito de retención 10 de la figura 1, ilustrando una demora extensa de transición (td) 70. Con referencia a las figuras 1 y 2, cuando la señal de reloj 24 cambia a un estado alto en el punto elevado del pulso del reloj 64, se enciende la segunda compuerta de paso 46 de HVT . Para retener un estado alto como se representa por medio del pulso de datos 66, el pulso 66 de la señal de datos 18 debe ser alto por un tiempo predeterminado de ajuste (tsu) 62 antes que la señal de reloj 24 cambie a un estado alto en el pulso del reloj 64. Para asegurar una operación confiable, se requiere un tiempo mínimo de ajuste. El tiempo mínimo de ajuste para el circuito de retención 10 de la figura 1 es relativamente corto debido a la compuerta de paso rápido 42 de LVT . Existe una demora de transición relativamente extensa (td) 68 entre el cambio de la señal del reloj 24 a un estado alto en el pulso del reloj 64 y la aparición del pulso de datos 66 en la salida 30 de Q. El pulso del reloj 64 debe tener una amplitud mínima de pulso de reloj 72 para asegurar la operación confiable. El uso de la compuerta de paso lento 46 de HVT en la trayectoria de datos requiere una amplitud de pulso de reloj 72 relativamente extensa. Por ejemplo, si el pulso del reloj 64 es demasiado corto, la compuerta de paso lento 46 de HVT puede fallar al encender. Un circuito de retención similar (que no se muestra) , en donde el reloj debe entrar en modo de espera máxima, requeriría un tiempo de ajuste relativamente extenso, un retraso corto de transición, y una amplitud de pulso de reloj relativamente amplia . La figura 3 es un diagrama de un sistema 80 para reducir fugas construido de acuerdo con las enseñanzas de la presente invención. Se puede adaptar el sistema 80 a varios circuitos que tengan más de un inversor a través del cual puedan fluir las trayectorias de fuga. Por ejemplo, se puede adaptar el sistema 80 para mejorar fugas y características de rendimiento de los circuitos convencionales de retención, tales como el circuito de retención 10 de la figura 1. El sistema 80 incluye un multiplexor 2-1 (MUX) 82, un controlador 84, sistema de circuitos adicional 88, un primer inversor de fuga baja 92, sistema de circuitos que interviene 84, un segundo inversor de fuga baja 96, sistema de circuitos adicional que interviene 98, y un tercer inversor de fuga baja 100. El MUX 82 recibe una entrada de control (SHIFT) 20 de un controlador 84. Se origina una primera entrada MUX 86 del sistema de circuitos adicional 88. El sistema adicional de circuitos 88 puede proveer una salida (SIN) 86 para explorarse en un circuito de retención (ver figura 1). Alternativamente, se puede originar la primera entrada MUX 86 del controlador 84. Se origina una segunda entrada MUX (IQ) 90 de la salida del tercer inversor de fuga baja 100. Se origina la entrada del tercer inversor de fuga baja 100 del sistema adicional de circuitos 88, el cual puede representar la última etapa de un circuito esclavo de retención (ver 14 de la figura 1) . Se conecta también la salida del tercer inversor de fuga baja 100 al sistema adicional de circuitos 98. Se conecta también el sistema adicional de circuitos 98 que interviene, a la salida del segundo inversor de fuga baja 96. Se conecta una entrada del segundo inversor de fuga baja 96 al sistema de circuitos que interviene 94, el cual también se conecta a una salida del primer inversor de fuga baja 92. Se conecta una salida del primer inversor de fuga baja a una salida del MUX 82. El segundo inversor de fuga baja 96 es un inversor de CMOS de HVT construido de un primer transistor T20 de PMOS de HVT y un segundo transistor T22 de CMOS de HVT. De manera similar, el tercer inversor de fuga baja 96 es un inversor de CMOS de HVT construido de un tercer transistor T24 de PMOS de HVT y un cuarto transistor T26 de NMOS de HVT. Puede corresponder el primer inversor de fuga baja 92 a un inversor de forma selectiva mandado, tal como el inversor de forma selectiva mandado que se implementa por la segunda columna de transistores 36 de la figura 1. En operación, el sistema para reducir fugas 80 tiene dos modos operativos, los cuales son establecidos por el controlador 84 a través de MUX 82. En un primer modo operativo, se deshabilita el MUX 82. Alternativamente, se selecciona la primera entrada de MUX 86 como la salida de MUX 82, y está deshabilitada la retroalimentación 90 de la salida del tercer inversor de fuga baja 100. En este modo, el sistema de circuitos que interviene 94, 98; los inversores 92, 96, 100; y el sistema adicional de circuitos 88 pueden operar como se desea sin el circuito medio de retención de IQ de retroalimentación 90. El primer modo puede corresponder a un modo activo en un circuito de retención. Un segundo modo, el cual es un modo de fuga baja, puede corresponder a un modo de espera en un circuito de retención. En este modo, está deshabilitada la primera entrada MUX 86, y se selecciona la segunda entrada MUX 90, la cual representa retroalimentación de la salida del tercer inversor de fuga baja 100, como la salida de MUX 82. En la presente modalidad especifica existe una primera trayectoria de fuga posible 102 de Vdd en la fuente del primer transistor T20 de PMOS del segundo inversor de fuga baja 96 hasta tierra a través del sistema de circuitos que interviene 98 y el cuarto transistor T26 de NMOS de HVT del tercer inversor de fuga baja 100. Existe una segunda trayectoria posible de fuga 104 de Vdd a la fuente del tercer transistor T24 de PMOS de HVT del tercer inversor de fuga baja 100 hacia tierra a través del sistema adicional de circuitos que intervienen 98 y el segundo transistor T22 de NMOS de HVT del segundo inversor de fuga baja 96. Son similares la primera trayectoria posible de fuga 102 y la segunda trayectoria posible de fuga 104, a la cuarta trayectoria de fuga 56 y la tercera trayectoria de fuga 54 de la figura 1, respectivamente. La retroalimentación 90 que se habilita a través del controlador 84 y MUX 82 asegura que cuando el sistema 80 está en modo de fuga baja, se apagan las trayectorias de fuga 102 a 104. Por ejemplo, si la entrada del tercer inversor de fuga baja 100 es fuerte, está apagado el transistor T24 de NMOS, y está encendido el T26 de NMOS. Por consiguiente, se abre una trayectoria a tierra a través del T26 de NMOS, lo cual asegura que la salida del tercer inversor de fuga baja 100 es débil. El estado bajo pasa a través de MUX 82 a través de retroalimentación 90; se invierte por medio del primer inversor de fuga baja 92, se transforma a estado alto; y después pasa a través del sistema de circuitos que intervienen 94, apareciendo como estado alto en la entrada del segundo inversor de fuga baja 96. Este estado alto asegura que está encendido el T22 de NMOS, mientras que está apagado el T20 de PMOS. Por consiguiente, se corta la primera trayectoria de . fuga 102 de Vdd a tierra a través del primer transistor T20 de PMOS de HVT. Se corta la segunda trayectoria de fuga de Vdd a tierra a través del tercer transistor T24 de PMOS de HVT. De manera similar, cuando el sistema 80 está en el modo de fuga baja, si ocurre un estado bajo en la entrada del tercer inversor de fuga baja 100, ocurrirá un estado bajo en la entrada del segundo inversor de fuga baja 96. Por consiguiente, estarán apagados ambos transistores T22 y T26 de NMOS de HVT de los inversores 96 y 100, respectivamente. Como consecuencia, se cortarán las trayectorias de fuga 102, 104 de Vdd a tierra. Se configura el sistema 80 de forma tal que un estado alto que ocurre en la entrada del tercer inversor de fuga baja 100 resultará en un estado alto que ocurre en la entrada del segundo inversor de fuga baja 96 cuando el sistema 80 está en modo de fuga baja. Los expertos en la técnica apreciarán que la retroalimentación 90 se puede tomar directamente de la entrada del tercer inversor de fuga baja 100 y del primer inversor de fuga baja 92, y se puede omitir el sistema de circuitos que interviene 94 sin salir del alcance de la presente invención. Se pueden emplear otros mecanismos para asegurar que las trayectorias de fuga 102 y 104 se cortan a través de retroalimentación 90 cuando el sistema 80 está en modo de fuga baja o se puede emplear el modo de espera sin salir del alcance de la presente invención. Por ejemplo, se puede reemplazar la entrada de control de MUX del controlador 84 con una entrada que es una función de una señal de reloj, y se puede omitir el controlador 84. Además, se puede omitir MUX 82 en ciertos diseños. Por ejemplo, se puede reemplazar MUX 82 con un controlador u otra lógica que provea de forma selectiva la retroalimentación necesaria al segundo inversor de fuga baja 96 cuando el sistema 80 está en modo de fuga baja. Además, el sistema 80 se puede adaptar a circuitos que no sean circuitos de retención, que tengan dos o más inversores a través de los cuales las trayectorias de fuga pueden existir durante periodos en los cuales es indeseable la fuga, tal como durante el modo de espera . La figura 4 es un diagrama de un circuito de retención 10, de alto rendimiento construido de acuerdo con las enseñanzas de la presente invención, el cual puede operar efectivamente cuando el reloj entra en espera máxima o mínima, y el cual incorpora el sistema 80 para reducir fugas de la figura 3. Las características de alto rendimiento del circuito de retención 10 habilitan el uso de una señal de reloj 24 más eficiente, señal invertida de reloj 26, señal de salida maestra-esclava 28, y señal de datos 18. La señal de reloj 18 puede tener frecuencia más alta y amplitud de pulso más angosta. La señal de datos 18 también puede tener una amplitud de pulso más angosta, lo cual afecta a la salida maestra-esclava 28 y a la señal de salida 30, como se describió más ampliamente antes. La construcción del circuito de retención de alto rendimiento de fuga baja 110, es similar a la construcción del circuito de retención 10 de la figura 1 con la excepción de que el circuito de retención 110 de la figura 4 incluye lógica adicional e incluye UX 82 en la celda maestra 12. Además, se reemplaza la segunda compuerta de paso lento 46 de HTV de la figura 1 con una compuerta de paso 114 de alta velocidad de LVT . El cuarto inversor 14 corresponde al segundo inversor de fuga baja 96 de la figura 3. El noveno inversor 19 corresponde al tercer inversor de fuga baja 100 de la figura 3. Además, la salida 90 del noveno inversor 19 de HVT se alimenta de regreso a la entrada de MUX 82. La lógica adicional 112 incluye una compuerta de NAND 122, la cual recibe la señal eficiente del reloj 24 y la señal en espera 22 como entrada y provee salida a una compuerta de AND 116 y a un inversor adicional 118. La compuerta de AND 116 recibe una entrada adicional de la salida de la compuerta de OR 38. Se conecta una salida de la compuerta de AND 116 a la compuerta del octavo transistor T8 de NMOS de HVT. Se ingresa la salida del inversor adicional 118 a una compuerta adicional de OR 120. La compuerta adicional de OR 120 recibe una segunda entrada de la salida del primer inversor II de HVT y provee salida a la compuerta del quinto transistor T5 de PMOS de HVT. Las compuertas de paso 114 y 48 de la figura 4, corresponden al sistema adicional de circuitos 98 de la figura 3. Corresponden la tercera columna de transistores 44 y la compuerta de paso 42 de LVT, al sistema de circuitos que intervienen 94 de la figura 3. La segunda columna de transistores 36 actúa como un inversor mandado de forma selectiva y corresponde al inversor inicial 92 de HVT de la figura 3. El sistema de circuitos restante corresponde al sistema adicional de circuitos 88 de la figura 3. La salida de MUX 82 se conecta a la segunda columna de transistores 36 de manera similar a como se conecta la entrada de exploración 16 de la figura 1 a la segunda columna de transistores 36. En operación, los datos del circuito medio de retención correspondientes a la retroalimentación 90 se alimentan de regreso de la celda esclava 14 a MUX 82 cuando el circuito de retención 110 está en modo de espera. El modo del circuito de retención 110 se puede determinar automáticamente a través de la entrada en espera 22 y la entrada de cambio 20, tal como si la señal del reloj 24 entrara en espera máxima o mínima, lo cual se puede controlar por medio de un controlador, tal como el controlador 84 de la figura 3. Al controlar de forma selectiva las entradas en espera y de cambio 20, 22 el circuito de retención 110 se puede habilitar automáticamente para entrar en el modo de espera cuando la señal de reloj 24 es fuerte o débil. Esto es, a diferencia de los circuitos convencionales de retención, los cuales tienen cables para entrar modo de espera cuando la señal de sincronización del reloj 24 es fuerte o entrar modo de espera cuando la señal de sincronización del reloj 24 es débil . Se transfiere la retroalimentación 90 a través de la salida del MUX 82. Los inversores T6 y T7 en la segunda columna de transistores 36 entonces invierten los datos en la salida de MUX 82. Los datos invertidos de retroalimentación se propagan a la entrada del segundo inversor de fuga baja 96. Esto asegura que las trayectorias de fuga a través de los inversores de fuga baja (14, T9) 96, 100 se corten a través de uno de los transistores HVT en el inversor 96, 100 durante el modo de espera. Por consiguiente, se puede reemplazar la segunda compuerta de paso 46 de la figura 1 con la compuerta de paso de alta velocidad de LVT de la figura 4, dado que la fuga a través de la segunda compuerta de paso 46 ya no es una preocupación. De aquí que, el circuito de retención 100 exhibirá fuga baja, un tiempo de ajuste rápido, una demora rápida de transición, y una amplitud mínima de pulso de reloj requerido debido a las compuertas de alta velocidad 42, 114 de la trayectoria de datos. La lógica adicional 112 asegura que cuando la señal del reloj 24 entra en espera máxima, los transistores terminales T5 y T8 de la segunda columna de transistores 36 estén apagados y que cuando la señal de reloj 24 entra en espera mínima estén encendidos los transistores terminales T5 y T8. Esto asegura que, por ejemplo, cuando la señal de reloj 24 entra en espera máxima, cualquier fuga de Vdd al inversor de fuga baja 96 hacia tierra a través de la primera compuerta de paso 42 de LVT, se cortan el séptimo transistor T7 de NMOS de HVT, y el octavo transistor T8 de NMOS de HVT de la segunda columna de transistores a través del transistor T8 apagado de NMOS de HVT. Además, se corta cualquier trayectoria de fuga de Vdd en la fuente del quinto transistor T5 apagado de PMOS de HVT a través del sexto transistor T6 de PMOS de HVT y la primera compuerta de paso 42 de LVT a tierra en el inversor de fuga baja 96. Cuando la señal de reloj 24 entra en espera máxima, no se requiere retroalimentación 90 de circuito medio de retención de esclavo, dado que la tercera compuerta de paso 48 de HVT está automáticamente apagada.

Esto bloquea las trayectorias de fuga 102 y 104. Por consiguiente, las trayectorias de fuga 102, 104 a través de los inversores de fuga baja 96, 100 no requieren bloqueo en los inversores 96, 100, ya que están bloqueados en la tercera compuerta de paso 48 de HVT. Cuando la señal de reloj 24 entra en espera máxima, están apagados los transistores T5 y T8 de la segunda columna de transistores 36 debido a la lógica adicional 112 y al hecho que tanto la señal de reloj 24 como la señal en espera 22, son fuertes. Cuando entra en espera mínima la señal de reloj 24, se corta cualquier trayectoria de fuga (que no se muestra) de Vdd al transistor T5 de la segunda columna de transistores 36 a tierra. En este caso, se corta T6 o T7. Si T6 está apagado, se bloquean las trayectorias de fuga de Vdd al transistor T5 a través del transistor T7 apagado. Si T6 está encendido, y permanecen cortadas las trayectorias de fuga, dado que el nodo 40 está aislado de la tierra. El nodo 40 está aislado de tierra por los transistores apagados T7, T13, TI, T13, y los transistores T22 apagados de NMOS (ver figura 3) del inversor de fuga baja 96. Cuando el reloj entra en espera máxima o mínima, los transistores terminales TI y T4 de la primera columna de transistores 34 están encendidos. Como consecuencia, se corta cualquier trayectoria de fuga de la fuente de T4, y se corta cualquier trayectoria de fuga hacia tierra a través de TI cuando el reloj entra en espera máxima o mínima. Además, cuando el reloj entra en espera máxima o mínima, se cortan las trayectorias de fuga a través de los inversores de fuga baja 96 y 100 debido a que la retroalimentación 90 del circuito medio de retención a MUX 82, de conformidad con el sistema 80 de la figura 3. Por consiguiente, todas las trayectorias de fuga del circuito de retención 100 se cortan cuando la señal de reloj 24' entra en espera máxima y cuando la señal de reloj 24' entra en espera mínima. Además, el circuito de retención 110 emplea compuertas de paso de alta velocidad 42, 114 en la trayectoria de datos, lo cual, mejora significativamente el rendimiento del circuito de retención 110. Por consiguiente, el circuito de retención 110 es un circuito de retención de alto rendimiento que exhibe fuga baja cuando la señal del reloj 24' entra en espera máxima o cuando la señal de reloj 24' entra en espera mínima. Los expertos en la técnica apreciarán que se pueden hacer varias modificaciones al circuito de retención 110 para cubrir las necesidades de una aplicación dada sin alejarse del alcance de la presente invención. Por ejemplo, se pueden reemplazar el quinto inversor 15 de HVT y el octavo inversor 18 de HVT con inversores LVT . En este caso, se podría incluir un transistor adicional de ultima etapa (que no se muestra) , tal como el transistor T20 utilizado para los inversores LVT 16, 17, con los inversores 15, 18 para asegurar que se reduzca la fuga durante el modo de espera. Además, se puede omitir la funcionalidad de exploración interna y exploración externa del circuito de retención 110 sin alejarse del alcance de la presente invención . En la presente modalidad especifica, se implementa el MUX 82 a través de un inversor MUX adiciona] 124 y compuertas de paso adicionales 126 y 128 de HVT . Se pueden emplear otras implementaciones MUX sin separarse del alcance de la presente invención. Los expertos en la técnica apreciarán que los detalles de la implementación del MUX 82 son específicos de la aplicación y que se pueden emplear implementaciones diferentes de MUX para cubrir las necesidades de diferentes aplicaciones. Además, se puede omitir o reemplazar el MUX 82 con otro dispositivo, ta], como el controlador, sin salir del alcance de la presente invención . La figura 5 es un diagrama de sincronización 60' para el circuito de retención 10 de la figura 4, ilustrando el tiempo relativamente corto de ajuste 62', el retraso de transición 68', la amplitud de pulso de reloj 72' . El circuito de retención 110 de la figura 4 puede alojar una señal de reloj 24' de frecuencia más fuerte con un pulso más angosto de reloj 64' y señales de entrada y salida de datos 18', 30' más eficientes con pulsos más angostos de datos 66' . De aquí que, al comparar los diagramas de sincronización 60 y 60' de la figura 2 y la figura 5, respectivamente, el circuito de retención de alta velocidad 114 de la figura 5 exhibe significativamente mejor rendimiento que el circuito de retención 10 de la figura 1. La figura 6 es un diagrama de una primera modalidad alternativa 130 del circuito de retención 110 de la figura 4, a la cual le falta el MUX 32 pero emplea un MUX integrado, que se implementa en parte, a través de un juego de transistores 132 adicionales de HV . El MUX que se implementa a través de los transistores 132, se integra con las celdas maestras 12". Se coloca la segunda columna de los transistores 36 con los transistores adicionales 132 de HVT, los cuales incluyen, de arriba hacia abajo, un cuadragésimo transistor T40 de PMOS, un cuadragésimo primer transistor T41 de PMOS, un cuadragésimo segundo transistor T42 de PMOS, un cuadragésimo tercer transistor T43 de NMOS, un cuadragésimo cuarto transistor T44 de NMOS, y un cuadragésimo quinto transistor T45 de NMOS. Se conecta la fuente del cuadragésimo transistor T40 a un estado de alto voltaje representado Vdd, mientras la fuga se conecta a la fuente del quinto transistor T5 y la fuente del transistor T41. Se conectan los transistores T40 a T42 de PMOS fuga-a-fuente, y los transistores NMOS T43 a T45 se conectan fuqa-a-fuente. Sin embargo, se conecta la fuga del cuadragésimo segundo transistor T42 de PMOS, a la fuga del cuadragésimo tercer transistor T43. Se conecta la fuga del cuadragésimo quinto transistor T45 de NMOS a la fuente de los transistores T44 y T8. Se conecta la lógica adicional 112 de forma tal que la salida de la compuerta de AND 116 se conecta a la compuerta del cuadragésimo quinto transistor T45 de PMOS. Se conecta la salida de la compuerta 120 de OR a la compuerta del cuadragésimo transistor T40 de PMOS. Se conecta la retroalimentación 90 de datos del circuito medio de retención a las compuertas de los transistores T41 y T44. Se conecta la entrada de exploración interna 16 a las compuertas de los transistores T5 y TS . Se conecta la entrada de cambio 20 a las compuertas de los transistores T7 y T42. Se invierte la señal de cambio 20 a través del inversor 124 de MUX y después se conecta a la entrada de las compuertas de los transistores T6 y T43. La operación del circuito de retención 130 es similar a la operación del circuito de retención 110 de la figura 4, con excepción de que la funcionalidad del MUX 82 del circuito de retención 110 de la figura 4 se implemeri a a través de las columnas de transistores 36 y 132 y el inversor 124 de MUX del circuito de retención 130 de la figura 6. Cuando el circuito de retención 130 está en modo de espera, la retroalimentación del circuito medio de retención 90 asegura que se corten las trayectorias de fuga a través de los inversores (14) 96 y (19) 100. De aqui que se pueden implementar las compuertas de paso 42 y 114 como compuertas de paso de LVT de alta velocidad sin comprometer las características de fuga. Nótese que pueden omitirse la señal 16 de SIN y la señal 32 de SOUT sin separarse del alcance de la presente invención. La implementación del MUX integrado empleado por el circuito de retención 130 es relativamente compacta, dado que se comparten muchas fuentes de transistores y fugas. La figura 7 es una segunda modalidad alternativa 140 del circuito de retención 110 de la figura 4, adaptado para utilizarse con un reloj de dos fases 142. El circuito de retención 140 de la figura 7 es similar al circuito de retención 110 de la figura 4, con excepción de que se utilizan dos señales de reloj 144 que tienen diferentes fases, en lugar de la señal de reloj 24' y la señal invertida de reloj 26' de la figura 4, para encender de forma selectiva las compuertas de paso 42, 114 y 48. El uso novedoso de la retroalimentación 90 reduce la fuga en el circuito de retención 140, sin tomar en cuenta si se emplea la fase simple o la fase doble de reloj 4 O y sin considerar qué esquema de multiplexor se emplea para controlar de forma selectiva la retroalimentación 90. Asi, se describe la presente invención con referencia a la modalidad particular para una aplicación particular. Los expertos en la técnica y con acceso a las enseñanzas de la presente reconocerán las modificaciones, aplicaciones y modalidades adicionales dentro del alcance de la misma. Por consiguiente, a través de las reivindicaciones anexas, se intenta cubrir cualquiera de dichas aplicaciones, modificaciones y modalidades dentro del alcance de la presente invención.

Claims

NOVEDAD DE LA INVENCION Habiendo descrito el presente invento, se considera como una novedad y por lo tanto, se reclama como prioridad lo contenido en las siguientes: REIVINDICACIONES

1. - Un sistema para reducir las fugas de corriente en un circuito que comprende una trayectoria eléctrica susceptible de fuga en dicho circuito integrado y un medio para bloquear de forma selectiva dicha trayectoria a través de retroalimentación dentro de dicho circuito integrado para eliminar o reducir fugas a través de dicha trayectoria.

2. - El sistema de conformidad con la reivindicación 1, caracterizado porque dicho medio para bloquear de forma selectiva, incluye: un primer componente del circuito en dicha trayectoria, el cual está entre un voltaje relativamente alto y un voltaje relativamente bajo; un segundo componente del circuito en dicha trayectoria; y un medio para proveer retroalimentación de forma selectiva de una salida de dicho segundo componente del circuito a una entrada de dicho primer componente del circuito para cortar de forma selectiva dicha trayectoria en dicho primer circuito cuando dicha trayectoria no se corta en dicho segundo circuito.

3. - El sistema de conformidad con la reivindicación 2 , caracterizado porque dicho medio para proveer retroalimentación de forma selectiva incluye además un medio para conservar datos en dicho circuito.

4. - El sistema de conformidad con la reivindicación 3, caracterizado porque dicho medio para conservar datos en dicho circuito incluye un medio para habilitar de forma selectiva dicha retroalimentación cuando dicho circuito está en modo de espera.

5. - El sistema de conformidad con la reivindicación 4, caracterizado porque dicho medio para habilitar de forma selectiva dicha retroalimentación incluye un multiplexor.

6. - El sistema de conformidad con la reivindicación 5, caracterizado porque dicho multiplexor es un multiplexor 2-1 que tiene una entrada de cambio como entrada de control y tiene una entrada de exploración interna como una entrada y dicha retroalimentación es una segunda entrada.

7. - El sistema de conformidad con la reivindicación 5, caracterizado porque dicho primer componente del circuito es un primer inversor Semiconductor Complementario de Óxido de Metal (CMOS), y caracterizado porque dicho segundo componente del circuito es un segundo inversor de CMOS.

8. - El sistema de conformidad con la reivindicación 7, caracterizado porque se elige dicha trayectoria de retroalimentación de forma tal que cuando se active dicha trayectoria de retroalimentación, un estado alto que ocurre en una entrada de dicho segundo inversor de CMOS resulta en un estado alto de una entrada de dicho primer inversor de CMOS, y un estado que ocurre en una entrada de dicho segundo inversor de CMOS resulta en un estado bajo en una entrada de dicho primer inversor de CMOS .

9. - El sistema de conformidad con la reivindicación 7, caracterizado porque dicho circuito es un circuito de retención maestro-esclavo.

10. - El sistema de conformidad con la reivindicación 9, caracterizado porque cuando dicho circuito de retención entra en modo de espera cuando una señal de sincronización de dicho circuito de retención es fuerte, una lógica adicional cierra las trayectorias de fuga en las celdas maestras de dicho circuito de retención a través de transistores de Umbral de Alta Voltaje (HVT) que se colocan en un inversor de forma selectiva mandado en dicha celda maestra.

11. - El sistema de conformidad con la reivindicación 10, que incluye además un medio para deshabilitar de forma selectiva dicha retroalimentación cuando dicha señal de reloj entra en espera máxima, y caracterizado porque se coloca dicha lógica adicional para bloquear cualquier trayectoria restante de fuga no bloqueada .

12. - El sistema de conformidad con la reivindicación 11, que incluye además un medio para bloquear dicha trayectoria a través de dicha señal de reloj y una compuerta de paso de HVT colocada entre dicho primer componente del circuito y dicho segundo componente cuando dicha señal de reloj entra en espera máxima.

13. - Un circuito de retención de bajo voltaje, de alto rendimiento que comprende: una señal de reloj; un circuito que contiene transistores colocados de forma tal que los datos se transfieren de forma selectiva de una entrada de dicho circuito a una salida de dicho circuito en respuesta a dicha señal de reloj ; y un medio para emplear retroalimentación dentro de dicho circuito para bloquear trayectorias de fuga a través de dichos transistores a través de uno o más de dichos transistores cuando dicho circuito está en modo de espera.

14. - El circuito de retención de conformidad con la reivindicación 13, caracterizado porque dicho circuito contiene transistores de LVT y HVT, y caracterizado porque dicho medio para emplear retroalimentación dentro de dichos circuitos incluye un medio para bloquear trayectorias de fuga a través de transistores LVT en dicho circuito, a través de uno o más de dichos transistores de HVT cuando dicho circuito está en modo de espera.

15. - El circuito de retención de conformidad con la reivindicación 14, caracterizado porque dichos transistores se colocan para reducir el tiempo de ajuste y retraso de transición de dicho circuito de retención en modo en operación.

16. - El circuito de retención de conformidad con la reivindicación 15, caracterizado porque dicho medio para bloquear fugas incluye un medio para apagar uno o más de dichos transistores de HVT cuando dicho circuito está en modo de espera.

17. - El circuito de retención de conformidad con la reivindicación 16, caracterizado porque dicho circuito incluye una celda maestra y una celda esclavo, dicha retroalimentación ocurre desde dicha celda esclavo a dicha celda maestra.

18. - El circuito de retención de conformidad con la reivindicación 17, caracterizado porque dicha retroalimentación representa datos del circuito medio de retención de dicha celda esclavo.

19.- El circuito de retención de conformidad con la reivindicación 18, que comprende además incluir una señal de cambio, dicha señal de cambio indica cuando dicho circuito está en modo de espera. 20.- El circuito de retención de conformidad con la reivindicación 15, caracterizado porque a dicho circuito de retención le faltan compuertas de paso de HVT en una trayectoria de datos de dicha entrada a dicha salida e incluye dos compuertas de paso de LVT en dicha trayectoria de datos . 21. - El circuito de retención de conformidad con la reivindicación 20, caracterizado porque se incluye una de dichas compuertas de paso de LVT en una celda maestra de dicho circuito de retención, y se incluye una segunda compuerta de paso de LVT en una celda esclava de dicho circuito de retención. 22. - El circuito de retención de conformidad con la reivindicación 21, caracterizado porque todas las trayectorias de paso de dicho circuito de retención fluyen a través de transistores apagados de HVT cuando dicho circuito de retención está en modo de espera. 23. - El circuito de retención de conformidad con la reivindicación 22, que comprende además un medio para habilitar automáticamente dicho circuito de retención en espera cuando dicha señal de reloj de dicho circuito de retención es alto o bajo. 24.- El sistema de conformidad con la reivindicación 23, caracterizado porque cuando dicho circuito de retención está en espera cuando dicha señal de reloj es fuerte, la lógica adicional cierra las trayectorias de fuga en dicha celda maestra a través de transistores de HVT que se colocan en un inversor de forma selectiva mandado en dicha celda maestra. 2.5.- El sistema de conformidad con la reivindicación 24, que incluye además un medio para deshabilitar de forma selectiva dicha retroalimentación cuando dicha señal de reloj está en espera máxima, y caracterizado porque dicha lógica adicional se coloca para bloquear cualquier trayectoria de fuga no bloqueada. 26. - El circuito de retención de conformidad con la reivindicación 23, caracterizado porque dicho medio para habilitar automáticamente incluye un multiplexor en comunicación con un controlador para controlar de forma selectiva dicha retroalimentación. 27. - El circuito de retención de conformidad con la reivindicación 26, caracterizado porque dicho multiplexor está integrado con dicha celda maestra. 28. - El circuito de retención de conformidad con la reivindicación 23, caracterizado porque dicha señal de sincronización de reloj incluye dos señales de sincronización de reloj que tienen diferentes fases. 29. - Un circuito de fuga baja de alto rendimiento que comprende: un circuito que contiene transistores de LVT y HVT colocados de forma tal que los datos se transfieren de forma selectiva de una entrada de dicho circuito a una salida de dicho circuito en respuesta a una señal de reloj, dicho circuito tiene compuertas de paso de LVT pero carece de compuertas de HVT en una trayectoria de datos entre una entrada y una salida de dicho circuito; y un medio para emplear retroalimentación dentro de dicho circuito para bloquear trayectorias de fuga a través de dichos transistores de LVT a través de uno o más de dichos transistores de HVT cuando dicho circuito está en modo de espera al apagar de forma selectiva uno o más transistores en respuesta a dicha retroalimentación . 30. - Un método para reducir fugas de corriente en un circuito, que comprende los pasos de: colocar un primer componente del circuito en una trayectoria entre un voltaje relativamente alto y un voltaje relativamente bajo; colocar un segundo componente del circuito en dicha trayectoria; y proveer retroalimentación de forma selectiva de una salida de dicho segundo componente del circuito a una entrada de dicho componente del circuito para cortar de forma selectiva dicha trayectoria en dicho primer circuito cuando dicha trayectoria no se corta en dicho segundo circuito.