CN1490875A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，具备：已集成形成了半导体元件的半导体基板、在该半导体基板表面上形成的布线层，在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，上述连接插头，具有与上述半导体基板的表面平行的截面的面积比该连接插头的上表面和下表面的面积还小的部分。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请是基于2002年9月30日提交的在先日本专利申请No.2002-287364的申请，并要求其优先权，该在先申请的全部内容在此引作参考。
技术领域
本发明涉及具有在贯通半导体基板的贯通孔内形成的插头的半导体器件，和半导体器件的制造方法。
背景技术
近些年来，作为计算机或通信设备的重要的部件，大多使用将多个晶体管或电阻、电容等连接起来形成电路，集成到半导体基板上形成的大规模集成电路芯片。因此，设备整体的性能就与芯片单体的性能密切相关。
另一方面，人们也提出了使用多个芯片，实现设备整体的高性能化的所谓多芯片半导体器件的方案。近些年来，作为多芯片半导体器件人们提出了以下的技术方案。即，对于半导体芯片，在贯通层间绝缘膜和半导体基板的贯通孔内形成由导电性材料构成的连接插头。通过该连接插头，与其它的半导体芯片进行电连接。
在这里，在图7中示出了已形成了上述那样的连接插头的半导体芯片的结构。在图7所示的半导体芯片中，实际的贯通孔可以用通常的反应性离子蚀刻法(RIE)形成。这时的贯通孔101的侧壁，如图7所示，一般地说将变成为正锥形形状。但是，在侧壁用正锥形形状的贯通孔101形成的连接插头103的情况下，已经判明在其上下的势垒金属18、19之间的连接部位104、105处，易于产生裂纹或剥离，易于产生连接不良。另外，在图7中，12是多层布线层，17是保护绝缘膜，20是焊盘，102是侧壁绝缘膜。
即，归因于芯片材料(Si、石英或在基板的情况下为各种树脂等)与埋入到贯通孔101内的连接插头103的热膨胀系数、脆性、杨氏模量的不同等而会产生种种的应力。已经判明：在发生了应力的情况下，在半导体芯片的背面一侧的角部104特别易于发生龟裂，因而存在着会产生断线不良的危险性。此外，还已经判明：在该情况下，即便是在上部的角部105处，也易于发生不良。
如上所述，在具有贯通基板的正锥形形状的贯通孔内形成的连接插头的半导体芯片的情况下，存在着这样的问题：特别是归因于作用在插头和在插头的下表面上形成的电极之间的应力而易于产生不良。
发明内容
(1)本发明的一个例子涉及的半导体器件，具备：已集成形成了半导体元件的半导体基板、在该半导体基板表面上形成的布线层，在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，其特征在于：上述连接插头，具有与上述半导体基板的表面平行的截面的面积比该连接插头的上表面和下表面的面积还小的部分。
(2)本发明的另一个例子涉及的半导体器件，具备：已集成形成了半导体元件的半导体基板、在该半导体基板表面上形成的布线层，在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，在上述半导体基板的背面一侧的连接插头上形成的第1导电层，其特征在于：上述连接插头和第1导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
(3)本发明的再一个例子涉及的半导体器件，是将多个半导体芯片叠层起来的半导体器件，至少一个半导体芯片，具备：已集成形成了半导体元件的半导体基板、在该半导体基板表面上形成的布线层，在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，其特征在于：上述连接插头，具有与上述半导体基板的表面平行的截面的面积比该连接插头的上表面和下表面的面积还小的部分。
(4)本发明的再一个例子涉及的半导体器件，是将多个半导体芯片叠层起来的半导体器件，至少一个半导体芯片，具备：已集成形成了半导体元件的半导体基板、在该半导体基板表面上形成的布线层，在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，在上述半导体基板的背面一侧的连接插头上形成的第1导电层，其特征在于：上述连接插头和第1导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
(5)本发明的再一个例子涉及的半导体器件的制造方法，其特征在于具备如下的工序：从表面一侧对半导体基板进行选择蚀刻，形成侧壁为正锥形形状的第1孔的工序；形成连接到第1孔的下部的，连接到上述第1孔上的部分的侧壁是倒锥形形状的第2孔的工序；在上述第1和第2孔内埋入形成导电性材料的工序；在上述半导体基板的背面一侧使上述导电性材料露出来，形成由上述导电性材料构成贯通上述半导体基板的连接插头的工序。
附图说明
图1是示出实施形态1涉及的多芯片半导体器件的结构的剖面图。
图2是示出实施形态1涉及的半导体芯片的结构的剖面图。
图3A到3E是说明实施形态1涉及的多芯片半导体器件的连接插头的剖面形状的说明图。
图4A到4K是示出实施形态1涉及的半导体芯片的制造工序的剖面图。
图5A到5C是示出实施形态2涉及的半导体芯片的制造工序的剖面图。
图6A、6B是示出实施形态2涉及的半导体芯片的构的剖面图。
图7是示出现有技术的多芯片半导体器件的结构的剖面图。
具体实施方式
以下参看附图说明本发明的实施形态。
(实施形态1)
图1是示出实施形态1涉及的多芯片半导体器件的结构的剖面图。此外，图2是示出实施形态1涉及的构成半导体器件的半导体芯片的结构的剖面图。
如图1所示，多芯片半导体器件，由3个半导体芯片10a、10b、10c叠层起来构成。每一个半导体芯片10a、10b、10c，如图2所示，具备：在表面上已集成形成了半导体元件31的硅基板11、多层布线层12和连接插头16。
另外，多层布线层12，具备第1层间绝缘膜32、接触插头33、第1布线层34和上层布线层35。第1层间绝缘膜32被形成为在硅基板11上将半导体元件31被覆起来。接触插头33，被埋入形成于在第1层间绝缘膜32上形成的接触孔内。第1布线层34，通过接触插头33与半导体元件31电连。
在上层布线层35上，通过未画出来的过渡插头(ビァプラグ)形成电连到第1布线层34上的第2布线层。另外，布线层的层数也可以在3层或以上。半导体元件31，借助于布线和插头，与连接插头16或在上层布线层35内形成的焊盘20等连接成规定的关系。
连接插头16，在贯通第1层间绝缘膜32和硅基板11的贯通孔14内形成。连接插头16，在贯通孔14内中间存在着侧壁绝缘膜15地形成。另外，连接插头16，也可以形成为仅仅贯通硅基板11。连接插头16，在元件形成区域的外侧形成。但是，连接插头16，也可以在元件区域内形成。在连接插头16的下表面上形成有势垒金属18。在连接插头16的上表面上形成有势垒金属19。
在连接插头16的上表面上也可以代替势垒金属19设置绝缘性的势垒膜，并通过在该势垒膜上形成的孔与过渡插头等进行连接。
在这里，连接插头16具有沿着半导体基板表面的截面面积比连接插头16的上表面41和下表面42的截面面积还小的部分。即，如图2所示，连接插头16的上表面41和下表面42的面积，比其中央部分43的截面面积大。从上表面41朝向中央部分43，连接插头16的侧壁被形成为正锥形形状。而从中央部分43朝向下表面42，连接插头16的侧壁，被形成为倒锥形形状。
一般地说在要进行芯片叠层的情况下，为了使最终叠层后的半导体器件的厚度形成得薄，就要使每一个芯片薄厚度化为从几个微米到几百个微米。在薄厚度化后的芯片的两面上叠层上各种材料形成元件或布线层。起因于这些而产生的复杂的应力，根据情况会使薄厚度化后的芯片产生挠曲。在要进行叠层的每一个芯片上产生的应力都不同，在发生了挠曲的情况下，挠曲情况也不一样。
因此，在将这样的芯片叠层起来的情况下，无论如何在其连接部分，即在连接插头16与其上下的电极和焊料凸块等的接合构件之间都会产生应力集中。归因于应力集中就会产生裂纹。裂纹将成为连接不良的最大原因。特别是在连接截面面积易于减小的连接插头16和上下的势垒金属18、19间的不良率高。
相对于此，采用形成截面面积与连接插头16的上表面和下表面比更小的部分的办法，就具有抑制归因于应力而在连接插头16的上下方向上产生力，缓和该应力集中，降低不良率的效果。
此外，在连接插头16和势垒金属18进行连接的部位45处，连接插头16的侧壁，和连接插头16与势垒金属18之间的界面构成锐角。同样，在连接插头16和势垒金属19进行连接的部位44处，连接插头16的侧壁，和连接插头16与势垒金属19之间的界面构成锐角。归因于作成为这样的结构，即便是在连接插头16与势垒金属18之间，或连接插头16与势垒金属19之间，集中了要将接合撕开那样的应力的情况下，得益于接合部分的结构仍可以得到高的耐性。另外，特别是由于连接插头16的下表面和势垒金属18之间应力易于集中，故只要至少在连接插头16与势垒金属18进行连接的部位45处，将连接插头16，和连接插头16与势垒金属18之间的界面构成为锐角即可。
图3A到3E示出了连接插头16的剖面形状的例子。图3A是连接插头16的剖面形状为圆形的例子。如图3A所示，上表面41和下表面42的直径大体上相等。中央部分43的截面面积比它们小。此外，如图3B所示的，是连接插头16的截面形状是矩形的情况。与截面形状为圆形的情况同样，上下表面的面积形成得比中央部分大。此外，如图3C所示，连接插头16的截面形状也可以是椭圆形。再有，如图3D、3E所示，在连接插头的上表面41、中央部分43、下表面42处形状也可以分别不同。连接插头的截面形状可以用任意的形状实施。
在各个芯片10a、10b、10c的上层布线层35内，分别形成焊盘20。此外，在各个芯片10a、10b、10c的焊盘20的相反一侧的硅基板11的背面上形成有保护绝缘膜(SiO2)17。保护绝缘膜17在连接插头16以外的区域上形成。
芯片10b的连接插头16，通过焊料凸块21电连到设置在芯片10a的多层布线层12上的焊盘20上。借助于该电连，芯片10a和芯片10b电连起来。
同样，芯片10c的连接插头16，通过焊料凸块21电连到设置在芯片10b的多层布线层12上的焊盘20上。借助于该电连，芯片10b和芯片10c电连起来。另外，芯片间的电连，还可以使用焊料凸块之外的凸块或其他的接合构件。例如，也可以使用金凸块或势垒金属层。此外，也可以与要进行叠层的别的芯片的连接插头直接接合。
其次，对具有上述的插头形状的半导体芯片的制造方法进行说明。图4A到4K是示出实施形态1的半导体芯片的制造工序的剖面图。
首先，如图4A所示，准备在已形成了未画出来的半导体元件的硅基板11的最表面上已形成了第1层间绝缘膜32的晶片。然后，在第1层间绝缘膜32上形成厚度1微米的硅氧化膜(掩模层)51。然后，将硅氧化膜51进行构图，在要形成贯通插头的区域上形成开口。作为掩模层，可以选择蚀刻速率与第1层间绝缘膜32大不相同的材料。
接着，如图4B所示，以已形成了开口的硅氧化膜51为掩模进行RIE(各向异性蚀刻)，依次蚀刻第1层间绝缘膜32和硅基板11，形成将成为贯通孔14的一部分的第1孔52。在这里，作为蚀刻气体，使用SF6和O2的混合气体。
在进行RIE时，在第1孔52的侧壁将成为正锥形状的条件下进行蚀刻。第1孔52的形成，在到达最终贯通孔14形成深度的一半左右，使之停止。
蚀刻时，在第1孔52的表面上会形成蚀刻生成物与氧之间的反应物(侧壁保护层)53。与侧壁保护膜53的生成相对应，将第1孔52的侧壁加工成正锥形形状。因此，在上部的锥形蚀刻结束后的阶段中在其侧壁上就形成了厚的侧壁保护膜53。另一方面。在已进行了蚀刻的贯通孔14的底面上，硅当然就露了出来。
接着，如图4C所示，改变蚀刻条件对硅基板11进行蚀刻，在第1孔52的下方形成第2孔54。蚀刻条件可从进行各向异性蚀刻的条件切换为进行各向同性蚀刻的条件。具体地说，只要是SF6和O2的混合气体，就可以采用增加SF6的流量比，同时提高气体压力的办法实现。
在进行各向同性蚀刻时，由于在第1孔52的表面上已形成了侧壁保护膜53，故将保持正锥形形状的原状不变。此外，与第1孔52连接的部位的第2孔54的侧壁则变成为倒锥形形状。
该第2孔54的深度，要形成得比最终的贯通孔14的深度稍微深一点。如果是要制作60微米厚的芯片的情况，则要将第2孔54的底部形成为65微米左右的深度。第1孔52和第2孔54将成为贯通孔14。
接着，如图4D所示，用LPCVD法依次向整个面上淀积厚度100微米左右的SiO2膜，厚度100微米左右的Si3N4膜，形成侧壁绝缘膜15。
接着，如图4E所示，淀积将成为连接插头的金属膜16，将金属膜16埋入到贯通孔14内。
在这里，作为金属膜16，可以举出例如W、Mo、Ni、Ti或它们的金属硅化物，或Cu等。此外，作为金属膜16的形成方法，可以举出例如CVD法、溅射法、电镀法。溅射法要充分地填埋到孔的下部的各向同性地形成的部分是困难的，会发生空腔。因此理想的是用CVD法、电镀法形成。但是，在后边在使连接插头从背面露出来的工序之后，可以填埋空腔。
接着，如图4F所示，用CMP法或蚀刻法或者电解研磨法等，一直到第1层间绝缘膜32的表面露出来为止，使金属膜16、和第1层间绝缘膜32上的侧壁绝缘膜15和硅氧化膜51的表面后退。其结果是向孔14内埋入形成金属膜(连接插头)16。
接着，如图4G所示，在第1层间绝缘膜32上淀积势垒金属材料之后，进行构图，形成将连接插头16的表面被覆起来的势垒金属19。
接着，如图4H所示，在硅基板11上形成与第1层间绝缘膜32一起构成多层布线层的上层布线层35。上层布线层35由金属布线(布线层)、层间绝缘膜、插头等构成。然后，在上层布线层35的表面上形成沟，在该沟内使焊盘20露出来。
接着，如图4I所示，从与已进行了孔14的形成的表面相反一侧的硅基板11的背面，使硅基板11后退。硅基板11的后退，要进行到孔14的底部的绝缘膜15露出来为止。
在这里，硅基板11的后退(薄厚度化)，例如，可以用使用CMP、化学研磨、机械研磨、湿法蚀刻、等离子体蚀刻或气体蚀刻等加工技术的方法或将这些加工方法组合起来进行。
该工序如果用可以在硅基板11与绝缘膜15之间得到选择比的条件下进行，则可以剩下绝缘膜15并自动地结束本工序。此外，采用在底部剩下绝缘膜15的办法，可以抑制由插头16引起的硅基板11的污染。
接着，如图4J所示，用等离子体CVD法，在孔14的底部一侧的硅基板11的背面整个面上，形成SiO2膜17。另外，在要求低温工艺的情况下，也可以不形成SiO2膜17而代之以使用SOG(旋涂式玻璃)膜等的涂敷膜。此外，在想要减小硅基板11所受到的应力的情况下，则可以使用聚酰亚胺膜等的有机系膜。
其次，如图4K所示，一直到连接插头16露出来为止，用CMP法，研磨SiO2膜17、侧壁绝缘膜15。其结果是，可以实现将连接插头16埋入到贯通孔14内，用侧壁绝缘膜15将连接插头16的周围被覆起来的构造。
倘采用本实施形态，则可以缓和将连接插头拉向基板内方向的力的发生。此外，还会变得难于产生在连接插头和上下的势垒金属的接合部分处的应力集中。其结果是在将芯片叠层起来的多芯片半导体器件中最易于产生可靠性问题的贯通孔和上下的电极或凸块之间的连接部位上，可以抑制由各种的应力产生的裂纹、断线。
(实施形态2)
在本实施形态中，对与实施形态1不同的贯通孔的形成方法进行说明。图5A到5C是示出实施形态2涉及的半导体芯片的制造工序的剖面图。
首先，如图5A所示，在第1层间绝缘膜32上形成具有开口的硅氧化膜61。该工序由于与实施形态1中参看图4A说明的工序是同样的，故省略详细的说明。
接着，从开口开始依次蚀刻第1层间绝缘膜32和硅基板11。在硅基板11的蚀刻工序中，使用的是感应耦合型等离子体(ICP)装置，用被称之为BOSCH(ボッシュ)蚀刻法的方法进行加工。作为气体，例如作为淀积性气体使用C4F8，作为蚀刻气体使用SF6。
以下示出工艺条件的一个例子。设定气体压力：200m托，气体流量：150sccm，源RF功率：800W，偏置RF功率：150W，电极温度：20℃。另外，源和偏置的RF频率都是13.56MHz。BOSCH法，交互地照射具有淀积性的C4F8等离子体和具有蚀刻性的SF6等离子体。采用反复进行在包括孔内部在内的晶片表面全体上形成淀积膜的工序，和除去想要进行蚀刻的孔底部的淀积膜，接着进行硅的蚀刻的工序的办法来实现高方向性加工。为此，就需要以高速切换这些气体的控制阀和流量控制系统。
此外，采用对淀积和蚀刻时间或条件进行调整的办法，就可以任意地控制贯通孔侧壁的锥形角度。即，例如，若缩短蚀刻时间则形成为正锥形形状，加长蚀刻时间则变化成倒锥形形状。如果用交互地反复进行淀积和蚀刻的该手法，缩短蚀刻时间，则加工贯通孔全体的时间变长(与降低平均蚀刻速度相对应)，生产性下降，但是，在上述条件下却可以进行10微米/分钟左右或以上的速度进行的加工。此外，由于在掩模(硅氧化膜61)的上也要形成淀积膜，故可以抑制掩模的蚀刻量，可以得到对硅基板200左右的选择比。因此，具有这样的优点：即便是在要形成比较深的贯通孔的情况下，也可以用薄的掩模厚度实现。
首先，在上述条件下，将淀积时间设为2秒，将蚀刻时间设为4秒的组合当作1个循环(6秒)加工硅基板11。蚀刻时的蚀刻速度为大约18微米/分钟。虽然在4秒间蚀刻的条件下进行处理，但是在淀积时间中形成的孔底部的淀积膜的除去却需要大约1秒。因此，在3秒间的实质性的蚀刻时间中进行的硅基板11的蚀刻量就变成为约0.9微米左右。在1分钟的处理中，蚀刻和淀积的循环被重复10次。这时，要是用3秒间的蚀刻时间的话则不能除尽已淀积到孔侧面上的膜。为此，结果就变成为在侧面上淀积膜慢慢地成长。其结果是，如图5B所示，要在该条件下形成的第1孔62的侧壁将变成为正锥形形状。要加工成正锥形形状的理由有二。第1个理由是因为在孔侧面上淀积的膜比底部厚。第2个理由是因为在蚀刻时在底部上虽然有若干离子碰撞，但是在侧面这却没有离子碰撞，淀积膜就仅仅被F自由基蚀刻的缘故。在该条件下的第1孔62的侧壁的锥形角度约为85度，进行34个循环(204秒)的加工的结果，形成了深度约30.6微米的正锥形形状的第1孔62。
接着，如图5C所示，改变处理条件形成具有倒锥形形状的侧壁的第2孔63。处理条件，气体或RF功率与上述是同样的，使C4F8气体和SF6气体的切换时间变化。例如，将用具有淀积性的C4F8气体等离子体进行处理的处理时间设为2秒，将具有蚀刻性的SF6气体等离子体进行处理的处理时间设为6秒(1个循环为8秒)。在这样的切换时间的情况下，孔底部的淀积膜的除去仍需要1秒。为此，在1次的实质性的蚀刻处理(5秒间)的情况下，硅基板11将被蚀刻约1.5微米。当反复进行20次(160秒)该一连串的循环后，硅基板11就可被蚀刻约30微米。在这里，第2孔63的侧壁的锥形角度约为96度，可以确认已实现了倒锥形形状的蚀刻。该机构，蚀刻时间变长，孔侧壁的淀积膜在6秒的蚀刻时间内大体上可以除去，此外，在向下方进行的蚀刻的情况下，由于大体上是各向同性的(在纵向方向和横向方向上蚀刻以同一速度进行)条件，故结果就变成为孔直径慢慢地不断向横向方向扩展。
用这样的方法，就可以将第1孔62的侧壁形成为正锥形形状，将第2孔63的侧壁形成为倒锥形形状，而且形成深度60微米左右的贯通孔。
在像这样地实现了具有在贯通孔的中央部分处截面面积小的部分的形状后，由于与在实施形态1的参看图4D到图4K说明的工序是同样的，故说明从略。
另外，还可以每者各多次地反复进行形成正锥形形状的侧壁的条件和形成倒锥形形状的侧壁的条件。通过反复进行，就可以形成图6A所示的那样的形状的贯通孔81和连接插头82。在这里形成正锥形形状的侧壁的条件和形成倒锥形形状的侧壁的条件分别每者各进行了3次。
在连接插头82的侧壁上，形成了多对正锥形形状的侧壁部分(第1侧壁部分)83和连接到正锥形形状的侧壁部分的下部上，倒锥形形状的侧壁部分(第2侧壁部分)84。另外，在图6A中，省略了要在贯通孔81的侧壁部分上形成的绝缘膜的图示。
此外，除去上述的锥形蚀刻技术之外，还可以使用各向同性的蚀刻技术形成图6B所示那样形状的贯通孔91和连接插头92。该连接插头92，具备正锥形形状的第1侧壁部分93，和连接到侧壁部分93的下部上的弧形形状的第2侧壁部分94，在第2侧壁部分94的下部上，还形成弧形形状的第3侧壁部分95。弧形形状的侧壁部分多个连接起来地形成，侧壁具有凹凸，且与最下部的弧形形状连接形成有侧壁部分倒锥形形状的侧壁部分。
为了形成该形状，通过BOSCH法交互地供给具有淀积性的等离子体和具有蚀刻性的等离子体的办法进行蚀刻，与上所说的是同样的。但是，在各向同性的蚀刻条件下，例如要将SF6气体的分压设定为500m托。采用变成为这样的条件的办法，虽然没有方向性，但可以实现高的蚀刻速度。此外，采用在淀积性的等离子体产生时也将压力提高到500m托的办法，还具有可以缩短淀积性等离子体照射时间的优点。若使用该蚀刻技术，则作为平均的蚀刻速度可以实现约30微米/分钟。
另外，本发明，并不限定于上述各个实施形态，在实施阶段中在不脱离本发明宗旨的范围内可以进行各种变形。
对于那些本专业的技术人员来说还存在着另外一些优点和变形。因此，本发明广义上说并不限于这里描述的细节和代表实施形态。因此，就如所附权利要求及其等效方式所定义的那样，还可以有许多不偏离本发明宗旨的变形。

Claims (20)

1.一种半导体器件，具备：
已集成形成了半导体元件的半导体基板、
在该半导体基板表面上形成的布线层，
在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，
上述连接插头，具有与上述半导体基板的表面平行的截面的面积比该连接插头的上表面和下表面的面积还小的部分。
2.根据权利要求1所述的半导体器件，上述连接插头，具备正锥形形状的第1侧壁部分，和连接到该第1侧壁部分的下端上的倒锥形形状的第2侧壁部分，
第1侧壁部分和第2侧壁部分之间的连接部分的截面的面积，比上述连接插头的上表面和下表面的面积小。
3.根据权利要求2所述的半导体器件，上述连接插头的侧壁，具有多对上述第1侧壁部分和第2侧壁部分。
4.根据权利要求1所述的半导体器件，
上述连接插头，具备：
正锥形形状的第1侧壁部分，
连接到该第1侧壁部分的下端上的弧状的第2侧壁部分，
第1侧壁部分和第2侧壁部分之间的连接部分的截面的面积，比上述连接插头的上表面和下表面的面积小。
5.根据权利要求4所述的半导体器件，上述连接插头还具备连接到上述第2侧壁部分的下端上的弧状的第3侧壁部分。
6.一种半导体器件，具备：
已集成形成了半导体元件的半导体基板，
在该半导体基板表面上形成的布线层，
在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，
在上述半导体基板的背面一侧的连接插头上形成的第1导电层，
上述连接插头和第1导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
7.根据权利要求6所述的半导体器件，
还具备在上述半导体基板的表面一侧的连接插头上形成的第2导电层，
上述连接插头和第2导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
8.一种将多个半导体芯片叠层起来的半导体器件，
至少一个半导体芯片，具备：
已集成形成了半导体元件的半导体基板，
在该半导体基板表面上形成的布线层，
在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，
上述连接插头，具有与上述半导体基板的表面平行的截面的面积比该连接插头的上表面和下表面的面积还小的部分。
9.根据权利要求8所述的半导体器件，
上述连接插头，具备：
正锥形形状的第1侧壁部分，
连接到该第1侧壁部分的下端上的倒锥形形状的第2侧壁部分，
第1侧壁部分和第2侧壁部分之间的连接部分的截面的面积，比上述连接插头的上表面和下表面的面积小。
10.根据权利要求9所述的半导体器件，上述连接插头，具有多对上述第1侧壁部分和第2侧壁部分。
11.根据权利要求8所述的半导体器件，
上述连接插头，具备：
正锥形形状的第1侧壁部分，
连接到该第1侧壁部分的下端上的弧状的第2侧壁部分，
第1侧壁部分和第2侧壁部分之间的连接部分的截面的面积，比上述连接插头的上表面和下表面的面积小。
12.根据权利要求11所述的半导体器件，上述连接插头还具备连接到上述第2侧壁部分的下端上的弧状的第3侧壁部分。
13.一种将多个半导体芯片叠层起来的半导体器件，
至少一个半导体芯片，具备：
已集成形成了半导体元件的半导体基板，
在该半导体基板表面上形成的布线层，
在贯通上述半导体基板的贯通孔内形成的具有导电性的连接插头，
在上述半导体基板的背面一侧的连接插头上形成的第1导电层，
上述连接插头和第1导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
14.根据权利要求13所述的半导体器件，
还具备在上述半导体基板的表面一侧的连接插头上形成的第2导电层，
上述连接插头和第2导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
15.一种半导体器件的制造方法，包括：
从表面一侧对半导体基板进行选择蚀刻，形成侧壁为正锥形形状的第1孔；
形成连接到第1孔的下部上的，与上述第1孔连接的部分的侧壁是倒锥形形状的第2孔；
在上述第1和第2孔内填埋形成导电性材料；
在上述半导体基板的背面一侧使上述导电性材料露出来，形成由上述导电性材料构成的贯通上述半导体基板的连接插头。
16.根据权利要求15所述的半导体器件的制造方法，在进行上述导电性材料的填埋形成之前，在上述第1和第2孔表面上形成第1绝缘膜。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于：上述连接插头的形成包括：
从上述半导体基板背面一侧使上述半导体基板后退，使在上述第2孔的表面上形成的第1绝缘膜露出，
在上述半导体基板的背面上，形成第2绝缘膜，
除去第1和第2绝缘膜，使上述导电性材料露出。
18.根据权利要求2所述的半导体器件，上述第1侧壁部分通过于各向异性蚀刻形成，上述第2侧壁部分通过于各向同性蚀刻形成。
19.根据权利要求4所述的半导体器件，上述第1和第2侧壁部通过BOSCH法被形成。
20.根据权利要求1所述的半导体器件，还具备在上述半导体基板的背面一侧的连接插头上形成的第1导电膜，上述连接插头和第1导电层之间的界面，与连接到上述界面上的连接插头的侧壁之间的角度是锐角。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937892A (zh) * 2009-06-29 2011-01-05 三星电子株式会社 半导体芯片及其制造方法、堆叠模块和存储卡
CN101452862B (zh) * 2007-11-28 2011-04-20 南茂科技股份有限公司 晶粒重新配置的封装方法
US7994634B2 (en) 2008-03-25 2011-08-09 Panasonic Corporation Semiconductor element and semiconductor element fabrication method
CN102347271A (zh) * 2010-07-23 2012-02-08 泰塞拉公司 利用微研磨颗粒流形成半导体元件的方法
CN102420210A (zh) * 2010-09-28 2012-04-18 台湾积体电路制造股份有限公司 具有硅通孔(tsv)的器件及其形成方法
CN103329264A (zh) * 2010-12-02 2013-09-25 德塞拉股份有限公司 带有复数个具有分段式贯通硅通路的堆叠有源芯片的微电子组件
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796828B2 (en) 2010-12-08 2014-08-05 Tessera, Inc. Compliant interconnects in wafers
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8809190B2 (en) 2010-09-17 2014-08-19 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908148B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
US20060009029A1 (en) * 2004-07-06 2006-01-12 Agency For Science, Technology And Research Wafer level through-hole plugging using mechanical forming technique
TWI250596B (en) * 2004-07-23 2006-03-01 Ind Tech Res Inst Wafer-level chip scale packaging method
US7705464B2 (en) * 2004-09-13 2010-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Connection structure for semiconductor devices
JP4667821B2 (ja) * 2004-10-13 2011-04-13 シャープ株式会社 半導体装置
KR100687420B1 (ko) 2004-12-30 2007-02-27 동부일렉트로닉스 주식회사 적층형 반도체 소자 및 제조 방법
WO2006080337A1 (ja) * 2005-01-31 2006-08-03 Nec Corporation 半導体装置およびその製造方法と、積層型半導体集積回路
US7675153B2 (en) * 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7723229B2 (en) * 2005-04-22 2010-05-25 Macronix International Co., Ltd. Process of forming a self-aligned contact in a semiconductor device
US20080099924A1 (en) * 2005-05-04 2008-05-01 Icemos Technology Corporation Silicon Wafer Having Through-Wafer Vias With A Predetermined Geometric Shape
TW200644165A (en) * 2005-05-04 2006-12-16 Icemos Technology Corp Silicon wafer having through-wafer vias
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
JP4311376B2 (ja) 2005-06-08 2009-08-12 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子部品、回路基板及び電子機器
JP4650117B2 (ja) * 2005-06-21 2011-03-16 パナソニック電工株式会社 半導体装置の製造方法
JP2007012819A (ja) * 2005-06-29 2007-01-18 Toshiba Corp ドライエッチング方法
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
US9601474B2 (en) * 2005-07-22 2017-03-21 Invensas Corporation Electrically stackable semiconductor wafer and chip packages
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7768085B2 (en) * 2005-10-11 2010-08-03 Icemos Technology Ltd. Photodetector array using isolation diffusions as crosstalk inhibitors between adjacent photodiodes
US7560791B2 (en) * 2005-10-28 2009-07-14 Icemos Technology Ltd. Front lit PIN/NIP diode having a continuous anode/cathode
EP1786027A3 (en) * 2005-11-14 2009-03-04 Schott AG Plasma etching of tapered structures
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7576404B2 (en) * 2005-12-16 2009-08-18 Icemos Technology Ltd. Backlit photodiode and method of manufacturing a backlit photodiode
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
KR20080100473A (ko) * 2006-03-02 2008-11-18 아이스모스 테크날러지 코포레이션 비감광성 영역에 대한 감광성 영역의 증가된 비율을 갖는 포토다이오드
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
JP2007311385A (ja) * 2006-05-16 2007-11-29 Sony Corp 半導体装置の製造方法および半導体装置
KR100828027B1 (ko) * 2006-06-28 2008-05-08 삼성전자주식회사 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
US20080122040A1 (en) * 2006-06-29 2008-05-29 Icemos Technology Corporation Varying Pitch Adapter and a Method of Forming a Varying Pitch Adapter
WO2008007944A1 (en) * 2006-07-12 2008-01-17 Technische Universiteit Eindhoven Method and device for treating a substrate by means of a plasma
US20080023824A1 (en) * 2006-07-28 2008-01-31 Texas Instruments Double-sided die
WO2008021973A2 (en) * 2006-08-10 2008-02-21 Icemos Technology Corporation Method of manufacturing a photodiode array with through-wafer vias
JP2008053568A (ja) 2006-08-25 2008-03-06 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP5276289B2 (ja) * 2006-08-25 2013-08-28 アイメック 高アスペクト比ビアエッチング
JP5237285B2 (ja) * 2006-09-22 2013-07-17 エヌエックスピー ビー ヴィ 電子デバイス及びその製造方法
US20080157322A1 (en) * 2006-12-27 2008-07-03 Jia Miao Tang Double side stacked die package
US7804175B2 (en) * 2007-01-31 2010-09-28 Hewlett-Packard Development Company, L.P. Semiconductor structures including conductive vias continuously extending therethrough and methods of making the same
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
JP5355863B2 (ja) * 2007-04-17 2013-11-27 アプライド マテリアルズ インコーポレイテッド 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス
US8367471B2 (en) 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
JP5536322B2 (ja) * 2007-10-09 2014-07-02 新光電気工業株式会社 基板の製造方法
JP5074172B2 (ja) * 2007-12-21 2012-11-14 オンセミコンダクター・トレーディング・リミテッド メサ型半導体装置及びその製造方法
JP2009158589A (ja) * 2007-12-25 2009-07-16 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
TW200933899A (en) * 2008-01-29 2009-08-01 Sanyo Electric Co Mesa type semiconductor device and method for making the same
JP5167848B2 (ja) * 2008-02-07 2013-03-21 大日本印刷株式会社 支持基板及びそれを用いた静電容量型力学量検出センサの製造方法
WO2009111874A1 (en) * 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
KR100990576B1 (ko) * 2008-05-26 2010-10-29 삼성전기주식회사 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법
US7666711B2 (en) * 2008-05-27 2010-02-23 Stats Chippac, Ltd. Semiconductor device and method of forming double-sided through vias in saw streets
US20090302479A1 (en) * 2008-06-06 2009-12-10 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structures having vias
JP5289830B2 (ja) * 2008-06-06 2013-09-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4601686B2 (ja) * 2008-06-17 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20100013060A1 (en) * 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5654471B2 (ja) * 2008-10-15 2015-01-14 オー・アー・セー・マイクロテック・アクチボラゲット ビア配線を作るための方法
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置
US8049327B2 (en) * 2009-01-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with scalloped sidewalls
US8082537B1 (en) 2009-01-28 2011-12-20 Xilinx, Inc. Method and apparatus for implementing spatially programmable through die vias in an integrated circuit
US7989959B1 (en) * 2009-01-29 2011-08-02 Xilinx, Inc. Method of forming stacked-die integrated circuit
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
TWI380421B (en) * 2009-03-13 2012-12-21 Advanced Semiconductor Eng Method for making silicon wafer having through via
EP2278614B1 (fr) * 2009-07-21 2013-04-03 STMicroelectronics (Crolles 2) SAS Via de connexion électrique comportant des excroissances latérales
US8053898B2 (en) * 2009-10-05 2011-11-08 Samsung Electronics Co., Ltd. Connection for off-chip electrostatic discharge protection
US9269676B2 (en) 2009-11-25 2016-02-23 Intel Corporation Through silicon via guard ring
KR101366949B1 (ko) * 2009-11-25 2014-02-24 인텔 코포레이션 마이크로 전자 다이, 마이크로 전자 기기 패키지 및 그 형성 방법
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
TWM400659U (en) * 2010-05-27 2011-03-21 Mao Bang Electronic Co Ltd Connection structure with silicon through holes
CN102299133B (zh) * 2010-06-22 2014-02-19 中国科学院微电子研究所 半导体结构及其制造方法
WO2012008179A1 (ja) * 2010-07-12 2012-01-19 住友精密工業株式会社 エッチング方法
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8653671B2 (en) 2010-11-05 2014-02-18 Stmicroelectronics, Inc. System for relieving stress and improving heat management in a 3D chip stack
US8564137B2 (en) * 2010-11-05 2013-10-22 Stmicroelectronics, Inc. System for relieving stress and improving heat management in a 3D chip stack having an array of inter-stack connections
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
JP5187705B2 (ja) * 2011-01-07 2013-04-24 独立行政法人科学技術振興機構 異方性エッチング方法、三次元構造体、及び、デバイス
JP5830275B2 (ja) * 2011-06-15 2015-12-09 東京エレクトロン株式会社 プラズマエッチング方法
US8742591B2 (en) * 2011-12-21 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer in notches around conductive TSV for stress relief
WO2014002154A1 (ja) * 2012-06-26 2014-01-03 パナソニック株式会社 半導体装置及びその製造方法
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
TWI503934B (zh) 2013-05-09 2015-10-11 Advanced Semiconductor Eng 半導體元件及其製造方法及半導體封裝結構
KR102094924B1 (ko) 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
KR102411064B1 (ko) * 2015-03-10 2022-06-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
JP2017112187A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線を有する基板に素子を設けたデバイス及びその製造方法
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
US10319696B1 (en) * 2018-05-10 2019-06-11 Micron Technology, Inc. Methods for fabricating 3D semiconductor device packages, resulting packages and systems incorporating such packages
CN115440653A (zh) * 2022-04-02 2022-12-06 合肥本源量子计算科技有限责任公司 半导体结构的制备方法、半导体结构及超导量子器件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034091A (en) * 1990-04-27 1991-07-23 Hughes Aircraft Company Method of forming an electrical via structure
US5161093A (en) * 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
JP4011695B2 (ja) 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3769997B2 (ja) 1999-09-22 2006-04-26 セイコーエプソン株式会社 マルチチップパッケージの製造方法

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
CN101452862B (zh) * 2007-11-28 2011-04-20 南茂科技股份有限公司 晶粒重新配置的封装方法
US7994634B2 (en) 2008-03-25 2011-08-09 Panasonic Corporation Semiconductor element and semiconductor element fabrication method
CN101937892A (zh) * 2009-06-29 2011-01-05 三星电子株式会社 半导体芯片及其制造方法、堆叠模块和存储卡
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
CN102347271B (zh) * 2010-07-23 2014-05-07 泰塞拉公司 利用微研磨颗粒流形成半导体元件的方法
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
CN102347271A (zh) * 2010-07-23 2012-02-08 泰塞拉公司 利用微研磨颗粒流形成半导体元件的方法
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US10354942B2 (en) 2010-09-17 2019-07-16 Tessera, Inc. Staged via formation from both sides of chip
US9847277B2 (en) 2010-09-17 2017-12-19 Tessera, Inc. Staged via formation from both sides of chip
US8809190B2 (en) 2010-09-17 2014-08-19 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9362203B2 (en) 2010-09-17 2016-06-07 Tessera, Inc. Staged via formation from both sides of chip
CN102420210A (zh) * 2010-09-28 2012-04-18 台湾积体电路制造股份有限公司 具有硅通孔(tsv)的器件及其形成方法
CN102420210B (zh) * 2010-09-28 2014-03-26 台湾积体电路制造股份有限公司 具有硅通孔(tsv)的器件及其形成方法
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9368476B2 (en) 2010-12-02 2016-06-14 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
CN103329264B (zh) * 2010-12-02 2016-09-07 德塞拉股份有限公司 带有复数个具有分段式贯通硅通路的堆叠有源芯片的微电子组件
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9620437B2 (en) 2010-12-02 2017-04-11 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
CN103329264A (zh) * 2010-12-02 2013-09-25 德塞拉股份有限公司 带有复数个具有分段式贯通硅通路的堆叠有源芯片的微电子组件
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers
US8796828B2 (en) 2010-12-08 2014-08-05 Tessera, Inc. Compliant interconnects in wafers

Also Published As

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KR20040028566A (ko) 2004-04-03
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