KR100687420B1 - 적층형 반도체 소자 및 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 제1 반도체 기판의 후면을 후면 연마하고, 제1 반도체 기판의 후면에 제1 반도체 기판의 앞면 상에 형성된 배선에 전기적으로 연결될 제1 후면 비아 콘택을 형성하고, 제1 후면 비아 콘택이 다른 제2 반도체 기판 상에 전기적으로 연결되게 제1 반도체 기판을 제2 반도체 기판 상에 적층 연결하는 스택형 반도체 소자 제조 방법을 제시한다.
후면 연마, 후면 비아 콘택, 스택형 소자, 패키지, SOC
Description
도 1은 본 발명의 실시예에 따른 적층형 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 적층형 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, 후면 비아 콘택(back side via contact)을 이용한 적층형(stack type) 반도체 소자 및 제조 방법에 관한 것이다.
반도체 소자가 점차 고집적화 및 고용량화 됨에 따라 소자의 디자인 룰(design rule)이 감소되고 있다. 종래의 고집적화와 최적화 소자를 제조하는 방법으로는 디자인 룰 감소를 통하여 소자를 작게 하는 방법이 일반적이다. 하지만 이 방법을 통해서 고 집적화 및 최적화시키는 것에는 항상 제한적인 요소가 많이 수반되게 된다. 예컨대, 트랜지스터를 구동시키는 전압의 제약을 받는 것으로부터 수평 방향으로는 많이 줄일 수 있지만 수직 방향으로는 줄이는 것에는 제약이 있게 된다. 따라서, 이러한 제약을 해결하지 않는 한 트랜지스터의 크기를 줄이는 것은 항상 제한되게 된다.
이런 반도체 소자의 제한 요소에 의한 영향을 줄이기 위하여 많은 노력을 하고 있지만 고용량화를 할 수 있는 방법이 실질적으로 구현되기 어렵기 때문에, 반도체 제품들의 패키지 크기가 점점 증가하는 경향을 보이고 있다. 패키지의 크기를 유지하며 집적도를 유지하기 위해서, 디자인 룰을 줄이는 방법으로 제품의 크기를 줄이기 위하여 많은 노력들이 시도되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 제품 크기를 줄일 수 있는 반도체 소자 및 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
제1 반도체 기판의 후면을 후면 연마하는 단계;
상기 제1 반도체 기판의 후면에 상기 제1 반도체 기판의 앞면 상에 형성된 배선에 전기적으로 연결될 제1 후면 비아 콘택을 형성하는 단계; 및
상기 제1 후면 비아 콘택이 다른 제2 반도체 기판 상에 전기적으로 연결되게 상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 적층 연결하는 단계를 포함하는 적층형 반도체 소자 제조 방법을 제시한다.
여기서, 상기 방법은,
상기 제2 반도체 기판의 후면을 후면 연마하는 단계;
상기 제2 반도체 기판의 후면에 상기 제2 반도체 기판의 앞면 상에 형성된 배선에 전기적으로 연결될 제2 후면 비아 콘택을 형성하는 단계; 및
상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 적층 연결할 때 상기 제2 후면 비아 콘택이 상기 제1 후면 비아 콘택에 적층 연결되게 하는 단계를 더 포함할 수 있다.
상기 후면 비아 콘택은 금 또는 백금을 포함하여 형성될 수 있다.
상기 후면 비아 콘택들의 연결은 용융 접합으로 수행될 수 있다.
상기 제1 후면 비아 콘택을 형성하는 단계는,
상기 제1 반도체 기판의 연마된 후면에 상기 배선에 이르는 후면 비아 콘택홀을 형성하는 단계;
상기 비아 콘택홀을 채우는 금속층을 형성하는 단계; 및
상기 금속층을 패터닝하여 상기 제1 반도체 기판 상으로 돌출되는 부분을 가지게 하는 단계를 포함할 수 있다.
상기 제1 후면 비아 콘택을 형성하는 단계 이전에 상기 제1 후면 비아 콘택을 절연하는 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 후면 비아 콘택은 상기 제1 반도체 기판의 앞면 상에 형성된 배선들 중 제1 금속 배선에 연결되게 형성될 수 있다.
상기 제1 반도체 기판을 후면 연마하는 단계는 상기 제1 반도체 기판이 많아야 100㎛ 두께 이하의 두께를 가지게 상기 제1 반도체 기판의 후면을 그라인더 (grinder)로 연마하는 단계를 포함할 수 있다.
상기 제1 반도체 기판을 후면 연마하는 단계는 상기 제1 반도체 기판의 앞면에 접착층을 이용하여 사파이어 기판을 부착하고 상기 제1 반도체 기판의 후면을 연마하는 단계를 포함하고 상기 사파이어 기판은 상기 제1 후면 비아 콘택이 형성될 때도 유지될 수 있다.
또한, 상기의 기술적 과제를 위한 본 발명의 다른 일 실시예는,
후면에 노출된 제1 후면 비아 콘택을 가지는 제1 반도체 기판;
후면에 노출된 제2 후면 비아 콘택을 가지는 제2 반도체 기판; 및
상기 제1 반도체 기판 상에 상기 제2 반도체 기판이 상기 제1 후면 비아 콘택에 상기 제2 후면 비아 콘택이 용융 접합되도록 하는 접착층을 포함하는 적층형 반도체 소자를 제시할 수 있다.
본 발명에 따르면, 후면 비아 콘택을 이용하여 제품 크기를 줄일 수 있는 적층형 반도체 소자 및 제조 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 일반적인 시모스 트랜지스터(CMOS transistor)의 제조 공정을 완료한 후부터 시작을 하게 된다. 일반 반도체 공정을 완료 후 절연 보호막 위에 접착제를 사용하여 사파이어 기판을 시모스 트랜지스터의 상층부와 접촉을 시킨다.
다음은 반도체 실리콘을 제품화하는데 필수적인 패키지(package)를 할 때 필요한 웨이퍼(wafer) 후면 연마(back side grinding)로 후면을 갈아낸다. 이때 갈아 내는 정도는 제품의 패키지 종류에 따라서 결정되며, 가장 많이 사용하는 두께는 180∼380㎛를 메모리 패키지(memory package)용으로 주로 사용을 한다. 하지만 본 발명의 실시예에서는 이보다 더 얇은 두께로 웨이퍼를 후면 연마한다. 웨이퍼 두께를 얇게 갈수록 유리하기 때문에 대략 100㎛ 이하의 두께가 되게 갈아낸다.
그런 다음, 웨이퍼 후면에 포토레지스터의 코팅(coating)을 한 후, 후면 비아 콘택 마스크(back side via contact mask)를 이용하여 후면 비아 콘택을 형성한 후 식각 작업을 통하여 식각을 한다. 이때, 식각하는 것이 중요한데 균일하게 식각을 하고 식각되는 끝이 실리콘 기판을 통하고 필드 산화막과 절연 산화막을 식각하고 첫 번째 메탈층(M1)에서 정지되게 한다.
후면 비아 콘택이 형성되는 영역은 실리콘 기판과 패키지 제작 시 연결 지점인 패드 부위이다. 따라서 이 패드 영역은 메탈층이 많을수록 유리하다고 할 수 있다. 메탈층이 많으면 후속 후면 비아 콘택을 연결하는 공정 진행 시 완충 역할을 충분히 할 수 있기 때문이며, 집적화 할수록 이 공정은 더욱 안정되게 된다.
다음은, 이 비아 콘택에 산화 절연막을 적층하고 다시 두 번째 후면 비아 콘택 마스크를 사용하여 후면 비아 콘택 패턴을 형성 후 식각을 하여 다시 한 번 후면 비아 콘택 패턴이 형성될 영역을 형성한다. 이 산화 절연막은 실리콘 기판과 메탈 배선을 절연하는 절연막으로 이용된다.
다음은 용융(melting) 메탈로 주요 사용하는 타이타늄(Ti) 등을 적층하고 비아 콘택이 크게 형성되기 때문에 주로 금(Au)을 적층 방식이나 증발 방식을 통하여 형성시키고, 메탈 패턴 마스크를 통하여 패턴을 형성하면 본 발명으로 구현되는 적층용 공정이 완료된다. 이때 사용하는 메탈이 중요한데 여기서는 후면 비아 콘택을 메우는 메탈로 금이나 백금(Pt) 등 주로 용융 온도가 상대적으로 낮고 메탈 저항이 적은 금속을 사용하는 것이 유리하다.
이는 다음 공정인 제품과 제품을 서로 적층하여 연결하는 작업을 하여야 하는데, 이때 이 제품을 적층 후에 열 공정만으로 두 제품의 후면 비아 콘택을 형성한 메탈과 아래쪽에 형성된 패드 영역의 메탈을 서로 연결하여 두 개의 제품을 하나의 제품처럼 사용하여야 함에 따라, 메탈 저항을 줄이는 것이 시간 지연 등으로 인한 제품의 불안정을 해소 할 수 있기 때문이다.
다음에 이 공정을 진행하기 위하여 위쪽에 접착제를 사용하여 붙인 사파이어 기판을 제거하고 제품의 동작에 필요한 두 제품을 서로 적층하여 붙이기 위한 작업을 진행하면 된다. 이 작업도 앞쪽에서 사파이어 기판을 이용하여 붙인 것과 동일한 방법이다. 적층하는 두 제품을 사용하여 두 제품을 후면 부분을 중첩한 후 후면 비아 콘택의 메탈 배선으로 사용한 금의 용융 온도 정도를 가하여 서로 적층된 제품의 패드와 패드가 서로 연결하면 본 발명으로 구현되는 제품이 형성된다. 이러한 방식은 메모리가 충분히 클 경우에 메모리와 제어(control)부를 따로 제작하여 한 제품을 만들거나, 요즘 크게 각광을 받고 있는 SOC(System On Chip) 제품을 만들 때 매우 유용하게 이용될 수 있다.
도 1은 본 발명의 실시예에 따른 적층형 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다. 도 2는 본 발명의 실시예에 따른 적층형 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 공정흐름도이다.
도 1 및 도 2를 참조하면, 먼저, 제1 및 2 반도체 기판(100, 200) 상에 트랜지스터 공정 등과 같은 소자 형성 공정을 수행하여 트랜지스터 소자(110, 210)를 형성한다. 예컨대, 반도체 기판(100, 200) 상에 소자 분리를 위한 필드 산화막(119, 219)을 형성하고, 게이트 산화막(113, 213), 게이트 폴리실리콘층(115, 215) 및 게이트 실리사이드층(117, 217)의 형성하여 게이트 스택(gate stack)을 형성하고, 게이트 스택 측면에 스페이서(spacer)를 형성한 후, 웰(well: 114, 214) 내에 소스/드레인 정션(source/drain junction: 111, 211)을 형성한다.
이와 같이 트랜지스터 소자(110, 210)를 형성한 후, 제1 절연층(131, 231), 제2 절연층(133, 233), 제3 절연층(135, 235) 및 제4 절연층(137, 237)을 보호층으로 순차적으로 형성한다. 이러한 절연층들 사이에 배선을 위한 제1 금속층(MC1: 141, 241), 제2 금속층(MC2: 143, 243) 및 제3 금속층(MC3: 145, 245)들과 콘택들을 포함하는 배선 구조를 형성한다.
이와 같이 제1 기판(100) 및 제2 기판(200) 상에 반도체 소자를 형성한 후, 제1 기판(100)을 후면 연마하고 제1 기판(100)의 후면에 제1 후면 비아 콘택홀(101)을 형성한다. 제1 후면 비아 콘택홀(101)은 제1 금속층(141)을 노출하게 형성된다. 이후에, 제1 후면 비아 콘택홀(101)을 채우는 제1 후면 비아 콘택(120)을 형성한다(도 2의 21). 제1 후면 비아 콘택(120)은 금 또는 백금과 같이 저항이 낮고 용융 온도가 상대적으로 낮은 금속으로 형성될 수 있다. 또한, 제1 후면 비아 콘택(120)은 제1 기판(100)의 후면에 어느 정도 돌출되게 형성되도록 패터닝한다.
한편, 제1 후면 비아 콘택홀(101)을 형성하기 이전에 제1 후면 비아 콘택 (120) 아래의 제1 금속층(141) 및 제2 금속층(143), 제3 금속층(145)을 연결하는 별도의 비아 콘택(122, 124)을 형성하는 과정이 수행된다. 또한, 이러한 비아 콘택(122, 124)들과 후속되는 제1 후면 비아 콘택(120)을 제1 반도체 기판(100)을 절연하기 위해서 제1 후면 비아 콘택(120) 주위로 산화막을 형성하는 산화막 형성 과정이 제1 후면 비아 콘택홀(101)을 형성하기 이전에 도입될 수 있다. 실질적으로 제1 후면 비아 콘택(120)은 제1 하부 비아 콘택(122, 124)을 수반하게 된다.
마찬가지로, 제2 기판(200)에 제2 후면 비아 콘택(220)을 제2 후면 비아 콘택홀(201)을 채우게 형성할 수 있다(도 2의 23). 이때도 마찬가지로 제2 후면 비아 콘택(220)의 하부에는 제2 하부 비아 콘택(222, 224)이 도입될 수 있다.
한편, 제2 기판(200)에는 패키지를 형성할 때 이용되는 본딩(bonding)을 위한 패드(250)가 형성된 상태일 수 있다.
이후에, 접착층(300)을 이용하여 두 제1 및 제2 후면 비아 콘택들(120, 220)들이 정렬되게 제1 및 제2 기판(100, 200)을 부착한 후, 맞닿아 있는 제1 후면 비아 콘택(120) 및 제2 후면 비아 콘택(220)을 용융시켜 접합시킨다(도 2의 25). 이때, 제1 및 제2 후면 비아 콘택(120, 140)을 이루는 금 또는 백금의 용융 온도 부근의 온도에서 열처리를 수행하여 접합이 이루어지도록 한다. 이에 따라, 제1 기판(100) 및 제2 기판(200)이 스택된 형태를 형성할 수 있다.
제1 기판(100)에 형성된 트랜지스터 소자(110)는 제2 기판(200) 상에 형성된 패드(250)로부터 제2 하부 후면 비아 콘택(222, 224), 제2 후면 비아 콘택(220), 제1 후면 비아 콘택(120), 제1 하부 후면 비아 콘택(122, 124) 등을 통해 전기적으 로 제어되게 된다.
상술한 본 발명에 따르면, 고용량화 메모리 반도체 제품에서 제품을 매우 효과적으로 고집적화할 수 있다. 또한, 고용량의 메모리 반도체 제품과 제어를 위한 제품을 하나의 제품처럼 사용하는 SOC 제품을 효과적으로 형성할 수 있다. 후면 비아 콘택을 이용함에 따라, 100㎛ 이상의 깊은 비아 콘택을 이용하여 반도체 소자를 적층할 수 있다. 따라서, 복합 반도체 집적화 기술을 제고할 수 있으며, 복합화된 SOC 제품을 보다 효율적으로 그리고 저비용으로 개발할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (10)
- 제1 반도체 기판의 상면에 트랜지스터 소자를 형성하는 단계;상기 제1 반도체 기판에 보호층을 형성하는 단계;상기 보호층 사이에 배선 구조를 형성하는 단계;상기 제1 반도체 기판의 후면을 후면 연마하는 단계;상기 제1 반도체 기판의 후면에 상기 제1 반도체 기판의 앞면 상에 형성된 배선에 전기적으로 연결될 제1 후면 비아 콘택을 형성하는 단계; 및상기 제1 후면 비아 콘택이 다른 제2 반도체 기판 상에 전기적으로 연결되게 상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 적층 연결하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제2 반도체 기판의 상면에 상기 트랜지스터 소자를 형성하는 단계;상기 제2 반도체 기판에 상기 보호층을 형성하는 단계;상기 보호층 사이에 배선 구조를 형성하는 단계;상기 제2 반도체 기판의 후면을 후면 연마하는 단계;상기 제2 반도체 기판의 후면에 상기 제2 반도체 기판의 앞면 상에 형성된 배선에 전기적으로 연결될 제2 후면 비아 콘택을 형성하는 단계; 및상기 제1 반도체 기판을 상기 제2 반도체 기판 상에 적층 연결할 때 상기 제2 후면 비아 콘택이 상기 제1 후면 비아 콘택에 적층 연결되게 하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 2항에 있어서,상기 제1 후면 비아 콘택 또는 제2 후면 비아 콘택은 금 또는 백금을 포함하여 형성되는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 2항에 있어서,상기 제1 후면 비아 콘택과 제2 후면 비아 콘택의 연결은 용융 접합으로 수행되는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제1 후면 비아 콘택을 형성하는 단계는상기 제1 반도체 기판의 연마된 후면에 상기 배선에 이르는 후면 비아 콘택홀을 형성하는 단계;상기 비아 콘택홀을 채우는 금속층을 형성하는 단계; 및상기 금속층을 패터닝하여 상기 제1 반도체 기판 상으로 돌출되는 부분을 가지게 하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제1 후면 비아 콘택을 형성하는 단계 이전에상기 제1 후면 비아 콘택을 절연하는 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제1 후면 비아 콘택은상기 제1 반도체 기판의 앞면 상에 형성된 배선들 중 제1 금속 배선에 연결되게 형성되는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제1 반도체 기판을 후면 연마하는 단계는상기 제1 반도체 기판이 100㎛ 이하의 두께를 가지게 상기 제1 반도체 기판의 후면을 그라인더(grinder)로 연마하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 제1 반도체 기판을 후면 연마하는 단계는상기 제1 반도체 기판의 앞면에 접착층을 이용하여 사파이어 기판을 부착하고 상기 제1 반도체 기판의 후면을 연마하는 단계를 포함하고상기 사파이어 기판은 상기 제1 후면 비아 콘택이 형성될 때도 유지되는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
- 트랜지스터 소자, 보호층, 상기 보호층 사이에 배선 구조 및 후면에 노출된 제1 후면 비아 콘택을 가지는 제1 반도체 기판;상기 트랜지스터 소자, 상기 보호층 및 상기 보호층 사이에 배선 구조 및 후면에 노출된 제2 후면 비아 콘택을 가지는 제2 반도체 기판; 및상기 제1 후면 비아 콘택에 상기 제2 후면 비아 콘택이 용융 접합되도록 상기 제1 반도체 기판 상에 상기 제2 반도체 기판이 적층되게 하는 접착층을 포함하는 것을 특징으로 하는 적층형 반도체 소자.
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2004
- 2004-12-30 KR KR1020040117164A patent/KR100687420B1/ko not_active IP Right Cessation
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