JP2007521659A - 電気コンタクトを対向する両側に有する半導体素子及びその形成方法 - Google Patents

電気コンタクトを対向する両側に有する半導体素子及びその形成方法 Download PDF

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Abstract

半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。

Description

本発明は概して集積回路に関し、特に半導体回路素子への電気コンタクトを形成する方法に関する。
今日、半導体は、トランジスタゲートを使用して形成されるデカップリングキャパシタを利用する。デカップリングキャパシタは、非常に多くのスイッチング動作が生じる場合の集積回路の内部電源の電圧降下を防止するために必要である。しかしながら、技術の進歩のためには薄膜ゲート酸化膜を使用する必要があり、薄膜ゲート酸化膜を使用すると、理想的ではないゲートキャパシタリーク電流が生じる。更に、これらのキャパシタはかなり大きな回路レイアウト面積を占有するので、このようなキャパシタの利用には限界がある。ゲートキャパシタリーク電流が生じることによって、低電力用途においては重要となる消費電力も大きくなる。このリークは減らすことはできるが、全体としてのデカップリング容量が小さくなり、かつプロセスが複雑になるという不具合を伴なう。デカップリングキャパシタと能動回路との間の距離が大きいので、デカップリングキャパシタの高周波応答が悪くなる。この距離は大きくする必要がある、というのは、デカップリングキャパシタの配置には制約があり、かつデカップリングキャパシタを普通に配置すると能動回路が所望の能動回路から更に削られる形になるからである。従って、既存のデカップリングキャパシタ構造は、消費電力問題、サイズ問題、及び／又は電気効率の点で不利となる。
本発明は例を通して示され、かつ添付の図には制限されない。これらの図においては、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
図１に示すのは本発明による半導体素子１０である。"ｏｖｅｒ"，"ｏｖｅｒｌｙｉｎｇ"及び"ａｂｏｖｅ"という用語はここでは、本明細書において議論する各図の特定の向きに対して形成される層及び構造に関して定義されることを理解されたい。例えば、図１，２，及び１９では、"ｏｖｅｒ"という用語は、図示の基板１２の上にあって、垂直方向に位置する全てにものに対して使用される。しかしながら、図３〜１８の図は、図１，２，及び１９とは逆向きになっている。"ｏｖｅｒ"という用語は、このような構造が実際に図１及び２の最初の向きに対して基板１２の下方に位置するようになる場合でも、議論の際には使用し続けることになる。また、半導体素子１０及びこの素子の全ての実施形態は、図示の向きで動作するだけでなく、９０度、１８０度または他の角度に向いているかどうかに拘らず、どのような向きにおいても動作することは明らかである。また、半導体素子１０の複数の実施形態は、種々の素子の向きが変化する場合において形成することができる。活性層１６は絶縁層１４の上に接着させ、かつ基板１２の上に設けられる。一の形態では、活性層１６は、接着シリコン、ＧａＡｓ，またはＳｉＧｅ、或いは他の半導体材料により形成される半導体層である。基板１２には、半導体素子１０の構成要素を機械的に適切に支持する手段となり、かつ半導体素子の形成を可能にする材料であれば、どのような材料を用いることもできる。
本明細書において記載することになる能動素子及びコンタクトは、従来のプロセス技術を使用してパターニングされ、そしてこれらの素子については特に詳細に議論することはない。これらの素子は、ポリシリコンゲート１８と、サイドウォールスペーサ２０と、裏面ソース領域２２と、ドレイン領域２３と、ゲートコンタクト２６と、酸化膜２８と、エッチング停止絶縁層３０と、酸化膜３１と、そして裏面コンタクト３２と、を含む。ゲートはトランジスタの制御電極であり、そしてソース及びドレインはトランジスタの電流電極である。ソース領域２２及びドレイン領域２３はそれぞれ拡散領域であり、かつそれぞれがトランジスタの第１電流電極及び第２電流電極として機能し、ゲートコンタクト２６はトランジスタの制御電極として機能する。ドレインコンタクト３３はドレイン領域２３への電気的接続手段となる。酸化膜２８は、半導体に使用する従来のいずれかの酸化膜材料から成る酸化膜層である。ゲート酸化薄膜（図示せず）はポリシリコンゲート１８の下に位置することを理解されたい。裏面コンタクト３２は活性層１６及び埋込絶縁層１４を貫通して延びる。他の実施形態では、裏面コンタクト３２は酸化膜３１の底面を超えて延びることができず、裏面コンタクト３２にドレインコンタクト３３とほぼ同じ深さを持たせることに注目されたい。
エッチング停止層３４は酸化膜２８、ドレインコンタクト３３、及び裏面コンタクト３２の上に堆積させる。図示のように、裏面コンタクト３２は従来の金属電極を表わし、かつ堆積、金属充填が無事に行なわれ、かつ高い信頼性が得られるように必要な層を含む。裏面コンタクト３２及びドレインコンタクト３３はビアまたは配線構造として機能する。
絶縁層１４には一の形態では、ＳｉＯ２を用いることができ、かつ絶縁層は基板１２を後の工程で除去する際のエッチング停止手段として機能する。この構造はシリコンオンインシュレータ（ＳＯＩ）構造を形成する。しかしながら、ここで提供するこれらの構造には、絶縁層１４または活性層１６を含まないバルク基板を用いることができるが分かるであろう。裏面コンタクト３２は基板１２までずっとという訳ではないにしても、少なくとも活性層１６の下側表面または第１表面から成る平面にまで延びることに注目されたい。
図２に示すのは、キャリア基板３８がエッチング停止層３４に接着層３６を挟んで接続される構成の半導体素子１０である。接着層３６は、酸化物、またはＢＣＢまたはポリイミドのようなポリマー系接着剤のような材料を含むことができる。キャリア基板３８は機械的支持体として機能し、この支持体によって、基板１２を後の工程において除去することができ、かつ半導体素子１０をハンドリングすることができる。キャリア基板３８は能動回路を有することもでき、かつ後の工程で除去されることになる犠牲層として機能する必要が必ずしもある訳ではないことは明らかであろう。更に、金属同士を接着させるタイプの接着を使用することができ、この場合、エッチング停止層３４は必要ではなく、かつキャリア基板３８と裏面コンタクト３２、ゲートコンタクト２６、及びドレインコンタクト３３との間の直接接続が行なわれる。
図３に示すのは、元の基板１２が除去された構成の半導体素子１０である。この除去プロセスは、研削、化学的機械研磨（ＣＭＰ）、絶縁層１４に対して選択性のあるウェットまたはドライエッチングのような従来技術を含むことができる。更に、この除去プロセスは、レーザリフトオフ、接着剤の分解、ボンドの分解などのような非接触型除去方法を含むことができる。キャリア基板３８が機械的支持手段になるとすると、キャリア基板３８は素子をハンドリングするための底面となる。接着及び基板除去プロセスでは、半導体素子の向きは１８０度だけ反転させて裏面処理が容易になるようにする。従って、半導体素子１０は図３では、図２に対して反転している。ソース領域２２へのコンタクトは図示しないが、従来の方法を用いて上辺から取り出す形で形成する、またはここに示すように裏面から取り出す形で形成することができる。
図４に示すのは、フォトレジスト層４２により、裏面コンタクト３２及び裏面ソース領域２２に位置合わせされる開口を画定する構成の半導体素子１０である。別の構成として、これらのコンタクトは、ドレイン領域２３、ポリシリコンゲート１８のような他の素子パターンに、またはダイオード（図示せず）のような能動素子、或いは抵抗体（図示せず）のような受動素子などのような、いずれかの構成要素に裏面から接続をとることができる。図４に示す層４０は、反射防止コーティング（ａｎｔｉｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ：ＡＲＣ）またはハードマスクであり、高精度のパターニングを容易にする。この層４０を設けるかどうかは、パターンサイズ及びプロセス精度によって変わる。層４０は導体または絶縁体のいずれかとすることができるが、層４０が導体である場合は、層４０は半導体素子１０の最終構造から取り除く必要がある。
図５に示すのは、フォトレジスト層４２に画定されたパターンを層４０，１４，及び１６にドライまたはウェットエッチングプロセス、またはこれらの組合せを使用して転写した構成の半導体素子１０である。次に、フォトレジスト層４２を除去し、そして開口４４及び４８をパターンに従って形成する。開口４４は裏面ソース領域２２へのコンタクト領域を画定する。ここで、パターンを転写するために実行するエッチングプロセスを制御して、裏面ソース領域２２の大部分を除去することなく裏面ソース領域２２の上でエッチングプロセスを停止させることに留意されたい。しかしながら、別の実施形態では、プロセス制御されたエッチングによる開口４４は、図５の側部境界の非連続線で示すように、裏面ソース領域２２の一部または全体を貫通して延びる。第１の実施形態では、２ステップエッチプロセスを使用する。第１ステップでは基本的に酸化膜エッチングを行ない、第２ステップでは基本的にシリコンエッチングを行なう。この場合のシリコンエッチングはシリコンが丁度その厚さだけエッチングされる時間のエッチングとして行われる。開口４８は裏面コンタクト３２に隣接するコンタクト領域を画定する。別の構成として、開口４４及び開口４８は、異なるパターニング工程及びエッチング工程で画定することができる。更に、開口４８は、図３に示す層１４をオーバーエッチングすることにより不要とすることができ、これにより裏面コンタクト３２が飛び出し、かつ開口４４の頂部と同一平面上に位置するようになる。開口４８は、任意選択の層４０を使用しないことによっても不要とすることができる。また、図５に示す形態では、フォトレジスト層４２を次に除去する。更に別の実施形態では、１つが裏面ソース領域２２の上に位置し、１つが裏面ソース領域の下に位置する構成の２つの垂直接続構造の接触コンタクト（図示せず）を、裏面ソース領域２２の内部で電気的に接続して裏面コンタクト３２と同じ高さを有するコンタクトを形成することができる。
図６に示すのは、導電層５０が裏面コンタクト３２及び裏面ソース領域２２との電気的コンタクト手段となる構成の半導体素子１０である。この導電層５０は、適切なバリア材料の他に、銅、タングステン、銀、金、アルミニウム、または他の導体を含むことができる。
図７に示すのは、導電層５０をＣＭＰまたは電気研磨、或いは他の従来技術を使用して平坦化する構成の半導体素子１０である。この平坦化によって、異なる高さを有するビアまたは導電領域５２及び導電領域５４が形成される。活性層１６は第１表面及び反対側の第２表面を有し、この場合、裏面ソース領域２２は第１表面に形成される。ソース領域２２は上面及び底面を有する。導電領域５２は活性層１６に形成され、かつ活性層１６の第２表面に形成される第１端部を有する。導電領域５２はソース領域２２の底面に形成される第２端部を有する。ここで再度、開口４８を上に述べたように設けない場合、導電領域５４は形成されないことに留意されたい。これらの裏面コンタクト３２は、高さがほぼ同じになるような量だけエッチングすることができるので、高さは異なる必要がないことに留意されたい。複数の導電領域５４が画定される場合には、これらの導電領域５４の内の一つの導電領域及びこれらの裏面コンタクト３２の内の一つの裏面コンタクトはビア５６及びビア５７をそれぞれ形成する。導電領域５２の開口は別の実施形態では、図７の破線で示すように、裏面ソース領域２２を貫通してエッチングすることができることを理解されたい。このような実施形態では、裏面ソース領域２２は完全に導電領域５２を取り囲み、かつ導電領域５２は裏面ソース領域２２を貫通して延びて活性層１６の第１表面に達する。ここで、処理のこの時点では、半導体素子１０には、第１表面及び第２表面を有する半導体層が設けられることが分かる。第２表面は第１表面の反対側に位置する。裏面ソース領域２２の形状の拡散領域は半導体層の第１表面に形成される。拡散領域は半導体層の第１表面の上面と、そして底面と、を有する。導電領域５２によって表わされるビアは半導体層に形成される。ビアの一部は、第２表面に形成される、または第２表面の上方に形成される（すなわち、層４０の内部にまで延びる）第１端部と、そして拡散領域の底面に形成される、または底面の下方に形成される（すなわち、裏面ソース領域２２の内部にまで延びる）第２端部を有する。
図８に示すのは、層５８，６０，及び６２が層４０の上に形成される構成の半導体素子１０である。一の形態では、層５８は誘電体であり、かつエッチング停止層として機能する。層６０は低ｋ誘電体として機能し、この場合、「低ｋ」とは普通、４．０以下の誘電率を指す。層６２は反射防止コーティング（ＡＲＣ）材料として、またはハードマスク材料として機能し、かつ絶縁体または導体のいずれかとすることができる。ここで、層６２は任意選択の層であることを理解されたい。層５８，６０，及び６２は一の形態では、従来の堆積技術を使用して形成することができる。パターニングされたフォトレジスト層６４は層６２の上に設けられて、素子層に最も近い電極の位置を画定するだけでなく、裏面の導電配線を画定する。一の形態では、導電配線は、電源導体及び接地導体、または他の回路配線のために形成される。
図９に示すのは、フォトレジスト層６４によって画定されるパターンを層６２，６０，及び５８に転写して複数の開口６６を形成する構成の半導体素子１０である。パターン転写は一の形態では、従来のドライエッチングまたはウェットエッチングのいずれかにより行なうことができる。
図１０に示すのは、複数の開口６６に、第１金属構造として機能する導電材料６８を従来の堆積技術を使用することにより充填する構成の半導体素子１０である。一の形態では、導電材料６８は金属であり、かつ金属構造を形成する。一の形態では、導電材料６８には、銅、銀、タングステン、ニッケル、金、アルミニウム、及びこれらの金属の合金だけでなく他の材料を用いることができる。ここで、導電領域５２、導電領域５４、及び導電材料６８は、従来のデュアルインレイド（ｄｕａｌ ｉｎ−ｌａｉｄ：２つの異なる時点で充填される２つの相異なる金属層を用いる方法）によるパターニング、エッチング、及び充填方法を使用して形成することができることが分かるであろう。
図１１に示すのは、導電材料６８を平坦化して導電材料６８の絶縁部分を形成する構成の半導体素子１０である。ＣＭＰのような従来の平坦化技術を使用してこのプロセス工程を実施することができる。別の形態では、平坦化プロセスにより、層６２も一緒に除去するために十分な量の導電材料６８を除去することができる。ここで、処理のこの時点では、ゲート電極１８の近傍に形成されることになるトランジスタの裏面バイアスを供給する金属構造が導電材料６８の形状で設けられることが分かるであろう。この形態では、導電領域５２は必要ではない。本実施形態では、層１４及び４０の厚さを最小化することが望ましい。
図１２に示すのは、バリア層７２が導電材料６８及び層６２を覆う構成の半導体素子１０である。一の形態では、バリア層７２には誘電体を用いる。他の形態では、バリア層７２には、導電材料６８の金属領域の上にのみ堆積させる導電材料を用いることができる（すなわち無電解メッキによるバリア）。酸化膜層７３がバリア層７２を覆う。デカップリングキャパシタの導電材料７５により形成される第１プレート電極が酸化膜層７３を覆う。第１プレート電極の導電材料７５は導体であり、かつ通常、窒化タンタル、アルミニウム、タンタル、窒化チタン、及び他の材料のような金属である。絶縁層７７が第１プレート電極の導電材料７５を覆い、かつ４．０以上の誘電率を有する高ｋ誘電体材料であることが好ましい。導電材料７９により形成される第２プレート電極が絶縁層７７を覆う。第２プレート電極の導電材料７９も導体である。フォトレジスト８１が半導体素子１０の上に位置し、かつ第２プレート電極を第１プレート電極の導電材料７５に対して画定するためのパターンを形成する。
図１３に示すのは、第２プレート電極の導電材料７９が従来のエッチングプロセスを実施した結果として形成される構成の半導体素子１０である。
図１４に示すのは、窒化膜層８３が第２プレート電極の導電材料７９の上部を覆ってエッチング停止層として形成される構成の半導体素子１０である。フォトレジスト８５が第１電極層パターンを画定する。
図１５に示すように、フォトレジスト８５のパターンは層７３，７７，及び８３、及び導電材料７５に転写される。このパターンは、従来のドライエッチングまたはウェットエッチング、或いはこれらの組合せを使用して転写することができ、かつエッチング停止層またはバリア層７２に対して選択性を有する（すなわち、エッチング停止層またはバリア層７２には転写されない）。フォトレジスト８５は半導体素子１０から除去する。絶縁層として機能する後続の酸化膜８７を堆積させ、そして平坦化して（一の形態では研磨を使用する）平坦な上側表面を形成する。ハードマスク層８９が酸化膜８７の上に形成される。フォトレジスト９１は半導体素子１０のビア開口を画定して、導電材料６８だけでなく第１及び第２キャパシタプレートへのコンタクトを可能にする。ここで、金属構造または導電材料７５、絶縁層７７、及び金属構造または導電材料７９により形成されるキャパシタは少なくともその一部が、活性層１６の表面に直交し、かつ能動素子（ゲート１８、ソース領域２２、及びドレイン領域２３により形成されるトランジスタ）を貫通するラインの上に位置することに注目されたい。ここで、ソース領域２２及びドレイン領域２３には、ソース／ドレイン領域またはドレイン／ソース領域という表記を用いることができ、いずれにするかは導入する不純物の導電型によって変わることに留意されたい。
図１６に示すように、ビア開口はエッチングにより、スルーコンタクトビア１１３、上辺電極ビア９３、底辺電極ビア９５、及びビア９６の形状に形成される。フォトレジスト９７によって、金属が充填される開口が画定される。層８９は層６２と同様な反射防止コーティング（ＡＲＣ）材料として、またはハードマスク材料として機能する。
図１７に示すように、フォトレジスト９７により画定されるパターンが層８９及び酸化膜８７に転写される。パターン転写は一の形態では、従来のドライエッチングまたはウェットエッチングにより行なうことができる。複数の開口には、第２金属構造として機能する導電材料９９を従来の堆積技術を使用することにより充填する。一の形態では、導電材料９９は金属であり、かつ金属構造を形成する。一の形態では、導電材料９９には、銅、銀、タングステン、ニッケル、金、アルミニウム、及びこれらの金属の合金だけでなく他の材料を用いることができる。ここで、図示の領域の導電材料９９は、図１１と同様にして、従来のデュアルインレイドによるパターニング、エッチング、充填、及び平坦化方法を使用して形成することができることが分かるであろう。図１７では、パッシベーション層１０１を導電材料９９及び層８９の上に堆積させる。一の形態では、パッシベーション層１０１はカーバイド、窒化物、酸化物材料、または他の誘電体材料とすることができる。
本実施形態では、トランジスタの構成を有する能動素子はポリシリコンゲート１８及び関連するゲート酸化膜（図示せず）、裏面ソース領域２２及びドレイン領域２３により形成される。図示のトランジスタに加えて、フィンＦＥＴまたは縦型トランジスタのような新規の構造を従来のＭＯＳＦＥＴの代わりに使用することができると考えられる。能動素子（すなわち図示のトランジスタ）の直下には、受動素子が容量素子の構成で形成され、この容量素子は一の用途では、デカップリングキャパシタとして機能する。デカップリングキャパシタの一部は、トランジスタのいずれかの部分を通過するラインに沿って位置し、このラインは活性層１６の表面に直交する。
図１８に示すのは、最終基板９４がパッシベーション層１０１に接着層９２を挟んで接着する構成の半導体素子１０である。ここで、複数の導電層（図示せず）によって導電材料６８とパッシベーション層１０１とを分離することができることが分かるであろう。更に、接着層９２及び最終基板９４を無くすことができ、そして複数の導電層（図示せず）によって置き換えて導電バンプ構造を形成することができる。このような実施形態では、キャリア基板３８が最終基板となる。
図１９に示すのは、キャリア基板３８及び接着層３６を除去した構成の半導体素子１０である。この除去プロセスは、研削、化学的機械研磨（ＣＭＰ）、エッチング停止層３４に対して選択性のある（すなわち、エッチング停止層３４を除去しない）ウェットまたはドライエッチングのような従来技術を含むことができる。更に、この除去プロセスは、レーザリフトオフ、接着剤の分解、ボンドの分解などのような非接触型除去方法を含むことができる。従って、最終基板９４が半導体素子１０の最終基板となる。金属層の形成及びＣ４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅｄ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ：半田バンプを使用した接合方式）工法による接合に関する処理を、従来の処理方法に従って更に行なうことができる。
これまでの記述から、受動素子が能動素子の直下に形成される構成の半導体素子を形成する方法について提供してきたことが分かるであろう。図示の形態では、受動素子にはキャパシタを用い、このキャパシタは、それぞれ第１及び第２プレート電極としての導電材料７５及び導電材料７９、及び層間誘電体としての層７３により形成される。キャパシタの導電材料７９は、導電材料９９及び６８及び導電領域５４及び複数の裏面コンタクト３２の内の一つの裏面コンタクトにより形成される配線によって前面とのコンタクトを行なう。キャパシタの導電材料７５も、裏面ソース領域２２に達する導電材料９９，６８及び導電領域５２によりトランジスタ（すなわち能動素子）に接続される。更に、導電材料６８は、電源電圧を半導体素子全体に供給するための半導体チップ全体に渡る高効率の電源プレーンとして用いることができる。この電源プレーンは電源をトランジスタに直接供給することになり、回路レイアウト面積を占有すると考えられる横方向に延びる電源プレーンを設ける必要がない。更に、導電材料６８から成る電源プレーンを使用して上方のトランジスタに裏面バイアスを供給し、かつトランジスタ特性を所定のバイアスを電源プレーンに印加することにより変えることができる。このような実施形態では、導電領域５２はこのバイアスを供給するために使用する電源プレーンには接続されない。このバイアスによってトランジスタの空乏領域を変化させる。バイアス操作の制御は、集積回路内部の各セクションのトランジスタをこのような電源プレーンによって、所定タイプの動作を行なうようにバイアスする、または、例えば消費される電力の量によって変わる構成の期間のような動作の或る期間の間だけバイアスすることができるように行われる。
これまでの明細書において、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、トランジスタ以外のいずれかのタイプの能動素子を用いることができ、これらの能動素子としては、例えばダイオード、光検出器、ＭＥＭ（ｍｉｃｒｏ ｅｌｅｃｔｒｏ ｍｅｃｈａｎｉｃａｌ：微小電気機械）デバイス、及び光源が挙げられる。拡散領域を有する種々のトランジスタ構造を用いることができる。キャパシタ以外のいずれかのタイプの受動素子を用いることができ、これらの受動素子としては、例えば抵抗体、インダクタ、導波路、キャビティ、光配線、光部品、カプラー、発熱素子、及びヒートシンクが挙げられる。いずれかのタイプのパッケージ配線を半導体素子１０の前面及び裏面の両方に取り入れることができる。本明細書において記載した特定例以外の種々の材料を、本明細書に記載した導体及び絶縁体に使用することができる。従って、明細書及び図は、制限的な意味ではなく、例示として捉えられるべきであり、そしてこのような変形は全て、本実施形態の技術範囲に含まれるものである。
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
本発明の一の実施形態による、表面側のパターニング及びウェハ接着の様子、及び半導体の薄厚化の様子を示す断面図。 本発明の一の実施形態による、表面側のパターニング及びウェハ接着の様子、及び半導体の薄厚化の様子を示す断面図。 本発明の一の実施形態による、表面側のパターニング及びウェハ接着の様子、及び半導体の薄厚化の様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。 本発明の一の実施形態による、裏面側のパターニングの様子、及びデカップリングキャパシタを分布電源プレーンにより形成する様子を示す断面図。

Claims (7)

  1. 第１表面及び、前記第１表面の反対側に位置する第２表面を有する半導体層と、
    前記半導体層の第１表面に形成された拡散領域と、該拡散領域は半導体層の第１表面に位置する上面と底面とを有することと、
    前記半導体層に形成された第１ビアと、該第１ビアは前記第２表面に形成される第１端部、及び拡散領域の底面に形成される第２端部を有することと、を備える半導体素子。
  2. 前記拡散領域はトランジスタの一部であり、該トランジスタは制御電極、第１電流電極、及び第２電流電極を有し、前記半導体素子は、
    トランジスタの上に形成される酸化膜層と、
    第２電流電極の電気的接続を可能にするために酸化膜層を貫通して酸化膜の表面に達するように形成される第２ビアとを更に備える、請求項１記載の半導体素子。
  3. 更に、第１プレート電極及び第２プレート電極を有し、かつ拡散領域の直下に形成される容量素子を備える、請求項１記載の半導体素子。
  4. 更に、
    半導体層の第２表面の上に形成される第１金属構造と、
    第１金属構造の上に形成される絶縁層と、
    絶縁層の上に形成される第２金属構造と、を備える、請求項１記載の半導体素子。
  5. 第１表面及び、該第１表面の反対側に位置する第２表面を有する半導体層を設ける工程と、
    前記第１表面に能動素子を形成する工程と、
    前記半導体層の第２表面の上に第１金属構造を形成する工程と、
    前記第１金属構造の上に絶縁層を形成する工程と、
    前記絶縁層の上に第２金属構造を形成する工程とを備え、
    前記第１金属構造、絶縁層、及び第２金属構造が容量素子を形成し、該容量素子の少なくとも一部が、前記第１表面に直交し、かつ能動素子を貫通するラインの上に位置する、半導体素子の製造方法。
  6. 第１ビアを形成して、前記第１金属構造を、少なくとも半導体層の第１表面に、または半導体層の第１表面の下方に接続する工程と、
    第２ビアを形成して第２金属構造を、少なくとも半導体層の第１表面に、または半導体層の第１表面の下方に接続する工程とをさらに備える、請求項５記載の製造方法。
  7. パッシベーション層を第２金属構造の上に形成する工程と、
    接着層をパッシベーション層の上に堆積させる工程と、
    基板をパッシベーション層に接着層を使用して取り付ける工程とをさらに備える、請求項５記載の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080971A (ja) * 2006-05-30 2013-05-02 Internatl Business Mach Corp <Ibm> ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法
JP2014060265A (ja) * 2012-09-18 2014-04-03 Win Semiconductors Corp 化合物半導体集積回路
JP2015065407A (ja) * 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット
US11282839B2 (en) 2019-05-21 2022-03-22 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4152352B2 (ja) * 2004-06-17 2008-09-17 松下電器産業株式会社 光半導体装置およびその製造方法
US7064043B1 (en) * 2004-12-09 2006-06-20 Texas Instruments Incorporated Wafer bonded MOS decoupling capacitor
US7253083B2 (en) * 2005-06-17 2007-08-07 Northrop Grumman Corporation Method of thinning a semiconductor structure
FR2894069B1 (fr) * 2005-11-28 2008-02-22 St Microelectronics Crolles 2 Fabrication de transistors mos
US7345344B2 (en) * 2006-02-16 2008-03-18 Freescale Semiconductor, Inc. Embedded substrate interconnect for underside contact to source and drain regions
US7402477B2 (en) * 2006-03-30 2008-07-22 Freescale Semiconductor, Inc. Method of making a multiple crystal orientation semiconductor device
US7285477B1 (en) 2006-05-16 2007-10-23 International Business Machines Corporation Dual wired integrated circuit chips
US7772701B2 (en) * 2006-06-07 2010-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having improved interconnect structure
US7402866B2 (en) * 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
US7879663B2 (en) * 2007-03-08 2011-02-01 Freescale Semiconductor, Inc. Trench formation in a semiconductor material
FR2910704A1 (fr) * 2007-04-05 2008-06-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a circuit integre interconnecte
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US20090121287A1 (en) * 2007-11-14 2009-05-14 Kerry Bernstein Dual wired integrated circuit chips
US7872357B2 (en) * 2008-03-05 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protection for bonding pads and methods of formation
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US7759755B2 (en) * 2008-05-14 2010-07-20 International Business Machines Corporation Anti-reflection structures for CMOS image sensors
US8003425B2 (en) * 2008-05-14 2011-08-23 International Business Machines Corporation Methods for forming anti-reflection structures for CMOS image sensors
US8299583B2 (en) * 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US8604590B2 (en) * 2009-04-30 2013-12-10 Sony Corporation Transistor with enhanced capacitance at electrodes and transistor with light emitting capacitive element
US8674468B2 (en) * 2009-05-29 2014-03-18 Carestream Health, Inc. Imaging array with dual height semiconductor and method of making same
US7948017B2 (en) * 2009-06-19 2011-05-24 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
US8105887B2 (en) 2009-07-09 2012-01-31 International Business Machines Corporation Inducing stress in CMOS device
US7968358B2 (en) * 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
US8343818B2 (en) 2010-01-14 2013-01-01 International Business Machines Corporation Method for forming retrograded well for MOSFET
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8525342B2 (en) 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
US20110254092A1 (en) * 2010-04-14 2011-10-20 Globalfoundries Inc. Etsoi cmos architecture with dual backside stressors
US8405036B2 (en) 2010-08-24 2013-03-26 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
DE102011013228B4 (de) * 2011-03-07 2014-05-28 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration
US9947688B2 (en) * 2011-06-22 2018-04-17 Psemi Corporation Integrated circuits with components on both sides of a selected substrate and methods of fabrication
US8648438B2 (en) 2011-10-03 2014-02-11 International Business Machines Corporation Structure and method to form passive devices in ETSOI process flow
TWI529939B (zh) * 2012-02-08 2016-04-11 Sony Corp High frequency semiconductor device and its manufacturing method
CN104795354A (zh) * 2014-01-17 2015-07-22 中芯国际集成电路制造(上海)有限公司 一种芯片的集成方法
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
CN105097769B (zh) * 2015-06-12 2018-03-02 武汉新芯集成电路制造有限公司 一种三维集成电路的器件及其制备方法
CN105097770B (zh) * 2015-06-12 2019-02-15 武汉新芯集成电路制造有限公司 三维集成电路的器件结构及其制备方法
CN108028280B (zh) * 2015-09-25 2023-04-04 英特尔公司 制作背侧金属的接触部的卷绕源极/漏极方法
WO2017052626A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Power gate with metal on both sides
US9786546B1 (en) * 2016-04-06 2017-10-10 International Business Machines Corporation Bulk to silicon on insulator device
US10473853B2 (en) * 2016-12-22 2019-11-12 Sifotonics Technologies Co., Ltd. Fully integrated avalanche photodiode receiver
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
CN107644839B (zh) 2017-08-31 2018-10-02 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10679941B2 (en) 2017-08-31 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
EP3667733A1 (en) 2018-12-13 2020-06-17 IMEC vzw Silicided fin junction for back-side connection
CN111696961B (zh) 2019-03-11 2022-04-12 联华电子股份有限公司 半导体结构及其制作方法
KR102524729B1 (ko) * 2019-12-29 2023-04-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법
DE102020123277A1 (de) * 2019-12-29 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur und verfahren für transistoren, die rückseitige stromschienen aufweisen
US11532556B2 (en) * 2019-12-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for transistors having backside power rails
US11081559B1 (en) * 2020-01-31 2021-08-03 Qualcomm Incorporated Backside contact of a semiconductor device
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11417767B2 (en) * 2020-05-27 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including backside vias and methods of forming the same
DE102020122828B4 (de) * 2020-05-27 2022-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen, aufweisend rückseitige durchkontaktierungen und verfahren zu deren bildung
US11799002B2 (en) * 2020-05-29 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of forming the same
US20220102274A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device with Backside Power Rail and Method for Forming the Same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
TW214603B (en) * 1992-05-13 1993-10-11 Seiko Electron Co Ltd Semiconductor device
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5473181A (en) 1993-11-05 1995-12-05 Siemens Aktiengesellschaft Integrated circuit arrangement having at least one power component and low-voltage components
JPH0897375A (ja) 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
JPH09321175A (ja) 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd マイクロ波回路及びチップ
US5818069A (en) 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US6037822A (en) * 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
TW442873B (en) 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
KR100335778B1 (ko) * 1999-04-08 2002-05-09 박종섭 반도체 소자 및 그 제조 방법
US6525300B1 (en) * 1999-07-30 2003-02-25 Schott Glas Cooking surface for cooking food having a glass ceramic surface with a glass coating thereon
US6500724B1 (en) 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
JP3462166B2 (ja) * 2000-09-08 2003-11-05 富士通カンタムデバイス株式会社 化合物半導体装置
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080971A (ja) * 2006-05-30 2013-05-02 Internatl Business Mach Corp <Ibm> ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法
JP2014060265A (ja) * 2012-09-18 2014-04-03 Win Semiconductors Corp 化合物半導体集積回路
JP2015065407A (ja) * 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット
US11282839B2 (en) 2019-05-21 2022-03-22 Samsung Electronics Co., Ltd. Semiconductor device
US11798947B2 (en) 2019-05-21 2023-10-24 Samsung Electronics Co., Ld. Semiconductor device

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