CN115440653A - 半导体结构的制备方法、半导体结构及超导量子器件 - Google Patents

半导体结构的制备方法、半导体结构及超导量子器件 Download PDF

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CN115440653A CN202210354267.5A CN202210354267A CN115440653A CN 115440653 A CN115440653 A CN 115440653A CN 202210354267 A CN202210354267 A CN 202210354267A CN 115440653 A CN115440653 A CN 115440653A
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Abstract

本申请公开了一种半导体结构的制备方法、半导体结构及超导量子器件，属于量子信息领域。所述制备方法通过先形成第一掩膜于衬底的表面，所述表面包括相对的第一表面和第二表面，再图形化所述第一掩膜获得第一窗口和第二窗口，且所述第一窗口位于所述第一表面，所述第二窗口位于所述第二表面，然后利用氢氧化钾溶液通过所述第一窗口和所述第二窗口刻蚀所述衬底获得通孔，所述通孔包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。本申请获得的通孔中，第一部分通孔的侧壁和第二部分通孔的侧壁均呈倾斜，有助于在侧壁生长材料实现互连的工艺。

Description

半导体结构的制备方法、半导体结构及超导量子器件
技术领域
本申请属于量子信息领域，尤其是量子计算技术领域，特别地，本申请涉及一种半导体结构的制备方法、半导体结构及超导量子器件。
背景技术
为实现高密度连接，半导体器件常在衬底的正面和背面制作电路，通过在衬底上打孔并填充导电材料形成导电通孔，使正面电路和背面电路的电连接穿过衬底以最短的距离实现互连，这即是基于硅通孔(Through Silicon Via，TSV)的集成技术。
常规的硅通孔结构一般形成在标准厚度为100微米至300微米的半导体衬底上，通常直接在晶背表面定义出硅通孔位置，然后通过等离子刻蚀波什工艺移除硅得到通孔。但是获得的通孔侧壁较为陡直，而陡直的通孔，尤其是深陡直的通孔(例如，标准厚度为400微米以上的半导体衬底上形成的通孔)，极不便于电镀填充等后续在侧壁生长材料的工艺，进而影响了互连的可靠性。
发明创造内容
针对硅通孔(Through Silicon Via，TSV)的集成技术中，获得的通孔侧壁较为陡直不便于电镀填充等后续工艺的问题，本申请提供一种半导体结构的制备方法、半导体结构及超导量子器件，以解决现有技术中的不足。
本申请的一个实施例提供了一种半导体结构的制备方法，所述制备方法包括：
形成第一掩膜于衬底的表面，所述表面包括相对的第一表面和第二表面；
图形化所述第一掩膜获得第一窗口和第二窗口，且所述第一窗口位于所述第一表面，所述第二窗口位于所述第二表面；以及
利用氢氧化钾溶液通过所述第一窗口和所述第二窗口刻蚀所述衬底获得通孔，所述通孔包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。
如上所述的制备方法，所述第一掩膜包括以下之一：SiO2、SiNx、ITO。
如上所述的制备方法，所述第一部分通孔和所述第二部分通孔的深宽比≥20∶1。
如上所述的制备方法，所述第一部分通孔的侧壁与所述第一表面的夹角以及所述第二部分通孔的侧壁与所述第二表面的夹角均在52°～54°。
如上所述的制备方法，还包括：形成超导材料于所述第一部分通孔的侧壁；以及，形成超导材料于所述第二部分通孔的侧壁，且位于所述第二部分通孔的侧壁上的超导材料与位于所述第一部分通孔的侧壁上的超导材料互连。
如上所述的制备方法，所述超导材料为铟或氮化钛。
本申请的另一个实施例提供了一种半导体结构，它包括：
衬底，包括相对的第一表面和第二表面；以及
通孔，包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。
如上所述的半导体结构，所述第一部分通孔和所述第二部分通孔的深宽比≥20∶1。
如上所述的半导体结构，所述第一部分通孔的侧壁与所述第一表面的夹角以及所述第二部分通孔的侧壁与所述第二表面的夹角均在52°～54°。
如上所述的半导体结构，所述第一部分通孔的侧壁和所述第二部分通孔的侧壁形成有互连的超导材料。
如上所述的半导体结构，所述超导材料为铟或氮化钛。
本申请的第三个实施例提供了一种超导量子器件，所述超导量子器件包括：
如上所述的半导体结构；形成于所述第一表面的第一超导电路；以及，形成于所述第二表面的第二超导电路，且所述第二超导电路与所述第一超导电路通过所述超导材料电连接。
如上所述的超导量子器件，所述第一超导电路为量子比特，所述第二超导电路为读取谐振腔，且所述量子比特和所述读取谐振腔一一对应。
如上所述的超导量子器件，所述量子比特包括电容和与所述电容并联的超导量子干涉器。
与现有技术相比，本申请通过先形成第一掩膜于衬底的表面，所述表面包括相对的第一表面和第二表面，再图形化所述第一掩膜获得第一窗口和第二窗口，且所述第一窗口位于所述第一表面，所述第二窗口位于所述第二表面，然后利用氢氧化钾溶液通过所述第一窗口和所述第二窗口刻蚀所述衬底获得通孔，所述通孔包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。由于氢氧化钾溶液湿法刻蚀具有各向异性且刻蚀倾角固定的特性，本申请在相对的第一表面和第二表面上均进行第一掩膜的图形化后，再利用氢氧化钾溶液从第一表面和第二表面同步进行刻蚀分别形成第一部分通孔和第二部分通孔并实现贯穿，能够确保第一部分通孔的侧壁和第二部分通孔的侧壁相对于所在的表面均呈一定角度的倾斜，避免形成的通孔出现深陡直的形貌，进而有助于在侧壁生长材料实现互连的工艺。
与现有技术相比，本申请提供的半导体结构中衬底具有相对的第一表面和第二表面，通孔包括连通的第一部分通孔和第二部分通孔，且第一部分通孔形成于衬底的第一表面，第二部分通孔形成于衬底的第二表面。本申请提供的半导体结构中，从两个表面形成第一部分通孔的侧壁和第二部分通孔的侧壁并不是沿着一个角度贯穿，而是相对于所在的表面均具有固定倾角，这种侧壁形貌有助于在侧壁生长材料的工艺实现互连。
附图说明
图1为本申请实施例提供的一种半导体结构的制备方法的步骤流程图；
图2A至图2C为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图3为本申请实施例提供的一种半导体结构的示意图；
图4为本申请实施例提供的一种超导量子器件的结构示意图。
附图标记说明：
1-衬底，11-第一表面，12-第二表面，
2-第一掩膜，21-第一窗口，22-第二窗口，
3-通孔，31-第一部分通孔，32-第二部分通孔，
41-第一量子电路，42-第二量子电路，
51-第一超导材料层，52-第二超导材料层。
具体实施方式
下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。
基于硅通孔(Through Silicon Via，TSV)的集成技术使衬底正面的电路和背面的电路直接实现互连，大大缩短了走线长度，降低了信号延迟与损耗。
半导体衬底通常都具有相当的厚度，相关技术中利用等离子刻蚀波什工艺(Boschprocess)形成通孔，波什工艺能够形成深宽比相当高的垂直通孔。但是，形成的通孔侧壁陡直。陡直的通孔，尤其是在厚度较大的衬底上形成的深陡直的通孔，使得后续的在通孔侧壁生长材料的工艺相当困难。具体地说，生长材料的保型覆盖性，进而容易导致侧壁材料层的失效，从而影响整个TSV的互连特性。通常，做通孔的半导体衬底的标准厚度在100微米到300微米之间，但对于特殊需求，一些半导体衬底的厚度通常需要大于400微米以上，如何避免深陡直的通孔影响电镀填充等后续工艺，确保侧壁的形貌有利于生长材料实现互连等亟待解决。
图1为本申请实施例提供的一种半导体结构的制备方法的步骤流程图。
图2A至图2C为本申请实施例提供的一种半导体结构的制备方法的流程示意图。
结合图1和图2所示，本申请的一个实施例提供了一种半导体结构的制备方法，所述制备方法包括步骤S101至步骤S103，其中：
步骤S101、形成第一掩膜2于衬底1的表面，所述表面包括相对的第一表面11和第二表面12，衬底1可以为硅。
步骤S102、图形化所述第一掩膜2获得第一窗口21和第二窗口22，所述第一窗口21位于所述第一表面11且暴露出所述第一表面11的一部分区域，所述第二窗口22位于所述第二表面12且暴露出所述第二表面12的一部分区域，第一窗口21和第二窗口22的分布呈对称性以方便形成贯穿的孔。
步骤S103、利用氢氧化钾溶液通过所述第一窗口21和所述第二窗口22刻蚀所述衬底1获得通孔3，所述通孔3包括连通的第一部分通孔31和第二部分通孔32，且所述第一部分通孔31形成于所述第一表面11，所述第二部分通孔32形成于所述第二表面12，可以理解的是，通过对第一窗口21暴露的区域刻蚀形成所述第一部分通孔31，通过对第二窗口22暴露的区域刻蚀形成所述第二部分通孔32。
与现有技术相比，本申请提供的实施例在相对的第一表面11和第二表面12上均进行第一掩膜2的图形化后，再利用氢氧化钾溶液从第一表面11和第二表面12同步刻蚀所述衬底1分别形成第一部分通孔31和第二部分通孔32，氢氧化钾溶液湿法刻蚀具有各向异性且刻蚀的侧壁倾斜，从而能够确保第一部分通孔31的侧壁和第二部分通孔32的侧壁相对于所在的表面均具有固定倾角，避免形成的通孔出现深陡直的形貌，进而有助于在侧壁生长材料实现互连的工艺。
在本申请的一些实施例中，所述第一掩膜2包括以下之一：SiO2、SiNx、ITO。示例性的，利用LPCVD在硅质衬底1上生长SiNx做第一掩膜2并实现衬底1的整面覆盖，然后在第一掩膜2上涂覆光刻胶并利用光刻胶对衬底1的第一表面11和第二表面12进行掩膜图形化，再使用氢氧化钾溶液完成对衬底1的刻蚀，具体实施时可以通过调整第一掩膜2表面的线宽、刻蚀时间等方式来控制刻蚀截止位置。示例性的，可以使用SPR955光刻胶并结合步进式光刻机台进行双面图形曝光，显影后即可对掩膜进行图形化。不限于此，也可以利用其它方式在衬底1的表面形成SiO2或ITO作为第一掩膜2。
在本申请的另一些实施例中，所述第一部分通孔31和所述第二部分通孔32的深宽比≥20∶1。示例性的，在标准厚度为400微米的硅衬底上形成通孔的最大直径不超过20微米。随着衬底1的厚度的增加，本方案的优势愈加明显，从相对的第一表面11和第二表面12利用氢氧化钾溶液湿法刻蚀，不但速率较高(Si在浓度为30％且温度为70℃的KOH溶液中的刻蚀速率为35.7-37.4μm/H)，氢氧化钾溶液湿法刻蚀可保证固定的刻蚀角度，两个表面同时进行刻蚀获得的侧壁形貌能够避免出现深陡直的情况。
在本申请的一些实施例中，所述第一部分通孔31的侧壁与所述第一表面11的夹角以及所述第二部分通孔32的侧壁与所述第二表面12的夹角均在52°～54°，示例性的，该夹角大小可以是52°、52.5°、53°、53.2°、53.5°、53.8°、54°。
在本申请的一实施例中，所述制备方法还包括：沿着垂直于第一表面11的方向蒸镀，形成超导材料于所述第一部分通孔31的侧壁获得第一超导材料层51；以及，沿着垂直于第二表面12的方向蒸镀，形成超导材料于所述第二部分通孔32的侧壁获得第二超导材料层52，且位于所述第二部分通孔32的侧壁上的超导材料与位于所述第一部分通孔31的侧壁上的超导材料互连，即第一超导材料层51和第二超导材料层52互连。蒸镀时可以采用E-Beam、ALD或者其他光学镀膜方式。
在本申请的一实施例中，所述超导材料为铟或氮化钛，也可以是铝、铌，具体实施时不限于这几种，在等于或低于临界温度的温度时展现超导特性的材料均可。
在本申请的一实施例中，通过所述第一窗口21和所述第二窗口22利用KOH湿法刻蚀所述衬底1获得通孔，利用KOH湿法刻蚀(111)晶面的自停特性形成TSV通孔3，(111)晶面和(100)晶面固有夹角的存在，有助于获得的侧壁与表面夹角较为固定的通孔3。本申请实施例利用KOH湿法刻蚀从第一表面11和第二表面12同步进行刻蚀分别形成第一部分通孔31和第二部分通孔32，两个方向的刻蚀避免了侧壁保持一个角度贯穿，有助于避免出现侧壁陡直的形貌。示例性的，由于KOH腐蚀Si的各向异性，并且腐蚀角度固定，本申请实施例可以采用在30％浓度KOH，70℃恒温中刻蚀，Si在该溶液中的刻蚀速率为35.7-37.4μm/H，根据角度可以控制线宽，从而控制表面开口大小。并且，形成于所述第一表面11的第一部分通孔31，形成于所述第二表面12的第二部分通孔32可以是对称性的，例如，利用KOH溶液同步刻蚀形成的对称结构。本申请实施例中，第一部分通孔31的直径、第二部分通孔32的直径均在衬底1的表面开口处达到最大。
图3为本申请实施例提供的一种半导体结构的示意图。
参照图3所示，并结合图1和图2A至图2C所示，本申请的另一个实施例提供了一种半导体结构，它包括：
衬底1，包括相对的第一表面11和第二表面12，衬底1可以为硅；以及
通孔3，包括连通的第一部分通孔31和第二部分通孔32，且所述第一部分通孔31形成于所述第一表面11，所述第二部分通孔32形成于所述第二表面12。
在本申请实施例中，形成于所述第一表面11的第一部分通孔31，形成于所述第二表面12的第二部分通孔32可以是对称性的，例如，在同一工艺中同步形成的对称结构。衬底1上形成的通孔3中，第一部分通孔31的侧壁和第二部分通孔32的侧壁相对于所在的表面均具有固定倾角，这种侧壁形貌有助于在侧壁生长材料的工艺实现互连。需要说明的是，本申请实施例的半导体结构可以通过上述半导体结构的制备方法实施例制备获得。本申请实施例中，第一部分通孔31的直径、第二部分通孔32的直径均在衬底1的表面开口处达到最大。
在本申请的一些实施例中，所述第一部分通孔31和所述第二部分通孔32的深宽比≥20∶1，示例性的，在标准厚度为400微米的硅衬底上形成的通孔3，孔3的最大直径不超过20微米。
在本申请的另一些实施例中，所述第一部分通孔31的侧壁与所述第一表面11的夹角以及所述第二部分通孔32的侧壁与所述第二表面12的夹角均在52°～54°，示例性的，该夹角大小可以是52°、52.5°、53°、53.2°、53.5°、53.8°、54°。需要说明的是，陡直的通孔3不便于在侧壁上生长材料，而将夹角控制在52°～54°范围便于利用E-Beam、ALD或者其他光学镀膜方式在侧壁上生长材料。对于厚度较厚的衬底1，采用通孔3包括连通的第一部分通孔31和第二部分通孔32的形式，其中，所述第一部分通孔31形成于所述第一表面11，所述第二部分通孔32形成于所述第二表面12，该结构形式避免了侧壁陡直的形貌，有利于在侧壁上生长材料实现通孔3两侧电结构的互连。
在本申请的一些实施例中，所述第一部分通孔31的侧壁和所述第二部分通孔32的侧壁形成有互连的超导材料，例如，形成于所述第一部分通孔31的侧壁的第一超导材料层51与形成于所述第二部分通孔32的侧壁的第二超导材料层52互连。在本申请的一实施例中，所述超导材料为铟或氮化钛，也可以是铝、铌，具体实施时不限于这几种，在等于或低于临界温度的温度时展现超导特性的材料均可。
图4为本申请实施例提供的一种超导量子器件的结构示意图。
参照图4所示，并结合图1、图2A至图2C以及图3所示，本申请的第三个实施例提供了一种超导量子器件，所述超导量子器件包括：如上半导体结构实施例中所述的半导体结构；形成于所述第一表面11的第一超导电路41；以及，形成于所述第二表面12的第二超导电路42，且所述第二超导电路42与所述第一超导电路41通过所述超导材料电连接。通过本实施例提供的半导体结构中的通孔实现量子比特的扩展和集成，能够支持密集的量子比特，缓解互连的拥挤。这里需要指出的是：超导量子器件的实施例，具有同上述半导体结构实施例相同的有益效果，因此不做赘述。
在本申请的一些实施例中，所述第一超导电路41为量子比特，所述第二超导电路42为读取谐振腔，且所述量子比特41和所述读取谐振腔42一一对应耦合。
在本申请的一些实施例中，所述量子比特41包括电容和与所述电容并联的超导量子干涉器(Squid)。
与现有技术相比，本申请通过先形成第一掩膜2于衬底1的表面，所述表面包括相对的第一表面11和第二表面12，再图形化所述第一掩膜1获得第一窗口21和第二窗口22，且所述第一窗口21位于所述第一表面11，所述第二窗口22位于所述第二表面12，然后利用利用氢氧化钾溶液通过所述第一窗口21和所述第二窗口22刻蚀所述衬底1获得通孔3，所述通孔3包括连通的第一部分通孔31和第二部分通孔32，且所述第一部分通孔31形成于所述第一表面11，所述第二部分通孔32形成于所述第二表面12。本申请在相对的第一表面11和第二表面12上均进行第一掩膜2的图形化后，再利用氢氧化钾溶液从第一表面11和第二表面12同步进行刻蚀分别形成第一部分通孔31和第二部分通孔32，氢氧化钾溶液湿法刻蚀具有各向异性且刻蚀角度固定，从而能够确保第一部分通孔31的侧壁和第二部分通孔32的侧壁相对于所在的表面均呈一定角度的倾斜，例如相对于所在的表面呈52°或53°，避免形成的通孔出现深陡直的形貌，进而有助于在侧壁生长材料实现互连的工艺。需要说明的是，从两个方向的刻蚀避免了侧壁保持一个角度贯穿，有助于改善深孔侧壁不易生长材料的情况。
以上依据图式所示的实施例详细说明了本申请的构造、特征及作用效果，以上所述仅为本申请的较佳实施例，但本申请不以图面所示限定实施范围，凡是依照本申请的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本申请的保护范围内。

Claims (14)

1.一种半导体结构的制备方法，其特征在于，包括：
形成第一掩膜于衬底的表面，所述表面包括相对的第一表面和第二表面；
图形化所述第一掩膜获得第一窗口和第二窗口，且所述第一窗口位于所述第一表面，所述第二窗口位于所述第二表面；以及
利用氢氧化钾溶液通过所述第一窗口和所述第二窗口刻蚀所述衬底获得通孔，所述通孔包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。
2.根据权利要求1所述的制备方法，其特征在于，所述第一掩膜包括以下之一：SiO2、SiNx、ITO。
3.根据权利要求1所述的制备方法，其特征在于，所述第一部分通孔和所述第二部分通孔的深宽比≥20∶1。
4.根据权利要求1至3任一项所述的制备方法，其特征在于，所述第一部分通孔的侧壁与所述第一表面的夹角以及所述第二部分通孔的侧壁与所述第二表面的夹角均在52°～54°。
5.根据权利要求4所述的制备方法，其特征在于，还包括：
形成超导材料于所述第一部分通孔的侧壁；以及
形成超导材料于所述第二部分通孔的侧壁，且位于所述第二部分通孔的侧壁上的超导材料与位于所述第一部分通孔的侧壁上的超导材料互连。
6.根据权利要求5所述的制备方法，其特征在于，所述超导材料为铟或氮化钛。
7.一种半导体结构，其特征在于，包括：
衬底，包括相对的第一表面和第二表面；以及
通孔，包括连通的第一部分通孔和第二部分通孔，且所述第一部分通孔形成于所述第一表面，所述第二部分通孔形成于所述第二表面。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一部分通孔和所述第二部分通孔的深宽比≥20∶1。
9.根据权利要求7或8所述的半导体结构，其特征在于，所述第一部分通孔的侧壁与所述第一表面的夹角以及所述第二部分通孔的侧壁与所述第二表面的夹角均在52°～54°。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一部分通孔的侧壁和所述第二部分通孔的侧壁形成有互连的超导材料。
11.根据权利要求10所述的半导体结构，其特征在于，所述超导材料为铟或氮化钛。
12.一种超导量子器件，其特征在于，包括：
根据权利要求10或11中任一项所述的半导体结构；
形成于所述第一表面的第一超导电路；以及
形成于所述第二表面的第二超导电路，且所述第二超导电路与所述第一超导电路通过所述超导材料电连接。
13.根据权利要求12所述的超导量子器件，其特征在于，所述第一超导电路为量子比特，所述第二超导电路为读取谐振腔，且所述量子比特和所述读取谐振腔一一对应。
14.根据权利要求13所述的超导量子器件，其特征在于，所述量子比特包括电容和与所述电容并联的超导量子干涉器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116387242B (zh) * 2023-04-04 2023-12-05 无锡物联网创新中心有限公司 硅通孔加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061238A1 (en) * 2002-09-30 2004-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN102479890A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 光学平台的形成方法
US11276727B1 (en) * 2017-06-19 2022-03-15 Rigetti & Co, Llc Superconducting vias for routing electrical signals through substrates and their methods of manufacture
CN217182176U (zh) * 2022-04-02 2022-08-12 合肥本源量子计算科技有限责任公司 半导体结构及超导量子器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040061238A1 (en) * 2002-09-30 2004-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN102479890A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 光学平台的形成方法
US11276727B1 (en) * 2017-06-19 2022-03-15 Rigetti & Co, Llc Superconducting vias for routing electrical signals through substrates and their methods of manufacture
CN217182176U (zh) * 2022-04-02 2022-08-12 合肥本源量子计算科技有限责任公司 半导体结构及超导量子器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116387242B (zh) * 2023-04-04 2023-12-05 无锡物联网创新中心有限公司 硅通孔加工方法

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