CN1329984C - 半导体集成电路的布线设计方法以及半导体集成电路 - Google Patents

半导体集成电路的布线设计方法以及半导体集成电路 Download PDF

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Abstract

在半导体集成电路的布线设计中，通过确保在具备具有布线图案的多个布线层以及连接这些布线层之间的多个通路的中继布线层中的布线通路的密度，确保布局图案的规则性和均匀性，从而在半导体集成电路微细加工中提高控制性和提高成品率。根据预先具有规则性地形成了布线图案的2个基本布线图案层和位于它们之间的预先具有规则性地形成通路的基本通路阵列层进行设计，由此在制造工艺以及产品中提高作业的容易性和可靠性。

Description

半导体集成电路的布线 设计方法以及半导体集成电路
技术领域
本发明涉及半导体集成电路的布线设计方法以及半导体集成电路。
背景技术
近年，在半导体集成电路的布线设计中，为了预先考虑在制造工序中的加工精度的控制性以确保一定的布线密度，在布线设计后，使用在布局图案中具有冗余度等的方法(例如，参照专利文献1)。
图18-图20是用于说明这样的以往半导体集成电路的布线方法一例的布线布局图案的说明图。
图19展示上层(第1金属层)的布局图案，图20展示下层(第2金属层)的布局图案。即，布线层由上下2层组成，被形成在图19上层的布线图案1a、1a、……经由被形成在图20的下层上的布线图案2a、2a……、通路(未图示)连接，布线如图18所示走线，完成作为器件的布线。在图19中，作为优先布线的布线图案1a、1a……被形成为在图中左右方向上延伸。在图20中，如在图中上下方向上延伸那样形成作为优先布线的布线图案2a、2a……。进而，在图19、图20中，布线图案以外的图案是冗余图案1b、1b、……；2b、2b。
即，更详细地说，如在这些图中所示，被配置在半导体集成电路内的布线用被形成为层状的第1金属层1和第2金属层2的多层进行布线。
在以往的半导体集成电路的布线方法中，采用如上所述那样预先在各布线层的每层上设定优先布线的方向，此外，如根据设计基准进行布线那样，预先设定布线网格，根据这些条件和基准，在未实施布线的空区域上形成所希望的布线的方法。可是，因为伴随微细工艺化的加工精度难度大的问题，只用必要的信号布线的布局图案(布线图案1a、2a)难以加工，所以要求在上下布线层中的布局图案的密度提高。因此，以往提出了在各布线层中，在布线图案1a、2a的空区域上形成冗余图案1b、2b，力争提高图案密度的方法。即，虽然在布线设计结束后实施了某些对策，但仍然有各种难点。例如，在结束布线设计后的掩模数据生成时形成冗余图案1b、2b。由此，在上下布线的各布线层上，金属覆盖率提高，谋求图案的密度提高。但是，此方法采用的是在布线设计结束后的掩模数据生成时提高图案密度的对策。因此，有可能遗留下因以后生成的冗余图案引起的短路等的检验疏漏。另外，在冗余图案自身中因为没有规则性而是随机地配设在未布线的区域中，所以实际加工时的控制困难。因此，为了谋求在各布线层中的图案密度的提高，对被配置的冗余的布局图案要求规则性和均匀性。
另外，除了以往的金属层(布线图案)外，对于连接金属布线之间的通路(作为中继布线层的通路层)，从提高在其加工时的控制性等的观点出发，要求图案密度的提高。即，在半导体集成电路中今后越来越精细化，强烈要求与此加工精度和控制性的提高有关的布线方法。
[专利文献1]特开平11-312738号公报
这样，因为以往是在布线图案的形成后另外在掩模数据生成时形成冗余图案，所以不能充分进行冗余图案的检验，另外，因为是在以后制作，所以不仅在冗余图案中具有充分的规则性困难，而且当没有规则性的情况下不能避免在加工精度和控制中产生问题。
发明内容
本发明就是着眼于上述那样的以往的技术问题而提出的，其目的在于提供在半导体集成电路的布线设计中在每次形成所希望的信号布线时，除去了在工艺上或者电气中成为问题的主要原因的半导体集成电路的布线方法以及器件。
本发明的特征在于：在作为布线设计的原始资源准备以下三种层时，即，分别具有条带状的多条布线图案且相互形成叠层构造的至少2个基本布线图案层；位于上述2个基本布线图案层之间且具有用于中继连接上述2个基本布线图案层各自中的上述布线图案之间的多个通路的基本通路阵列层；位于上述2个基本布线图案层中的一个基本布线图案层一侧且具有用于连接该一个基本布线图案层中的上述布线图案的所希望的布线图案和电路要素的多个通路的其他基本通路阵列层，作为具有规则性的重复图案，把上述各基本布线图案层在自己的布线区域上准备为使上述多个布线图案在已确定的一个方向上走线，作为具有规则性的重复图案，把上述基本通路阵列层在自己的布线区域上准备为使上述多个通路形成为阵列状，在上述各基本布线图案层中，根据作为信号用布线的必要性以及虚设布线的必要性，有选择地判断上述多个布线图案中规定的布线图案，通过除去其途中的一部分进行分割并作为多个布线图案片段，将上述基本布线图案层作为设计处理后的处理后布线图案层，同时，在上述基本通路层中，根据作为连接用通路的必要性以及作为虚设通路的必要性进行判断，删除上述通路中的不需要的通路，留下作为连接用通路和虚设通路的通路，将上述基本通路层设置成设计处理后的处理后通路层，通过用在上述处理后通路层中留下的上述连接用通路中继连接在上述2个处理后布线图案层中的上述布线图案以及布线图案片段，在形成所希望的布线的同时，使与此布线无关的上述布线图案和布线图案片段以及上述虚设通路作为虚设图案留下。
进而，本发明的特征在于：具有形成叠层构造的至少第1以及第2这2个布线图案层和位于它们之间的通路阵列层，上述第1以及第2布线图案层具有条带状的多个第1以及第2布线图案，上述第1以及第2布线图案层中的上述第1以及第2布线图案在某一定方向上走线，上述第1布线图案和上述第2布线图案在从平面上的重合状态下看时为正交状态或斜向交叉，在它们的交叉点中被选择的交叉点处，上述通路阵列层的上述通路被配置成连接上述第1以及第2布线图案，在上述第1以及第2布线图案层中，在布线区域上以规定的间隔并以重复的状态形成上述第1以及第2布线图案，同时，上述第1以及第2布线图案的某些在途中被切断而形成多个布线图案片段，上述第1和第2布线图案以及上述布线图案片段的某些由上述通路连接第1以及第2布线图案层之间，设置成信号通过的信号用布线，此外的布线作为虚设布线，进而，在上述通路阵列层中，多个通路的某些连接上述第1以及第2布线图案，此外的通路作为虚设通路形成。
如果采用本发明，因为，在以规则性预先形成布线图案的同时也把通路形成阵列状，在布线时使用这些布线图案和通路进行，同时不需要完全除去在实际布线中未使用的布线图案和通路而留下作为虚设图案使用，所以，作为具备在微细加工中必要的冗余布局图案的部分可以实际执行制造工艺，由此提高微细加工的控制性，还可以提高成品率。
附图说明
图1是本发明的实施方式的设计处理前的基本布线层(从上面开始第1层)的平面图。
图2是本发明的实施方式的设计处理前的基本布线层(第2层)的平面图。
图3是本发明的实施方式的设计处理前的基本布线层(第3层)的平面图。
图4是本发明的实施方式的设计处理前的基本布线层(第4层)的平面图。
图5是本发明的实施方式的设计处理前的基本布线层(第5层)的平面图。
图6是本发明的实施方式的设计处理前的基本布线层(第6层)的平面图。
图7是本发明的实施方式的设计处理前的基本布线层(第7层)的平面图。
图8是本发明的实施方式的设计处理前的基本布线层(第8层)的平面图。
图9是本发明的实施方式的设计处理前的基本布线层(第9层，最下层)的平面图。
图10与图1的第1层对应，是设计处理后的处理后布线层。
图11与图2的第2层对应，是设计处理后的处理后布线层。
图12与图3的第3层对应，是设计处理后的处理后布线层。
图13是图1-图9的基本布线层的叠层状态的断面的一部分。
图14是图10-图12等的处理后布线层的叠层状态断面的一部分。
图15是和图11等同的图，是说明布线图案中的流过信号的布线图案和虚设的布线图案的图。
图16是和图12等同的图，是说明布线图案中的流过信号的布线图案和虚设的布线图案的图。
图17是和图13等同的图，是说明布线图案中的流过信号的布线图案和虚设的布线图案的图。
图18是展示以往的半导体集成电路布线的图，展示上层布线图案和下层布线图案用通路(未图示)连接，把布线形成为所希望的布线的状态的说明图。
图19是具体展示图18中的上层的图，是展示布线图案以及虚设图案的平面图。
图20是具体展示图18中的下层的图，是展示布线图案以及虚设图案的平面图。
图21是本发明实施例的步骤的流程图。
具体实施方式
以下，参照附图进一步详细说明本发明的实施方式。
在本发明中，以下说明的布线是和构成实际的半导体集成电路的晶体管(电路要素)连接的布线。例如，用通路连接的上下2层的布线层中的下层布线层与晶体管(电路要素)的输入输出端子连接，其下层布线层经由通路与上层布线层连接。
进而，一般，在半导体集成电路中，把最下层称为第1层，随着向上方称为第2层、第3层、……，但在本发明中，为了便于说明，把最上层称为第1层，向着下方称为第2层、第3层、……。因而，例如“第2层”指从上面开始数是第2层。
本发明实施方式的基本概念如下。即，半导体器件的布线部分由多个布线层(处理后布线层)叠层构成。而后，这些各处理后布线层如以下那样构成。即，各处理后布线层可以通过实施以下处理得到，即分离和除去等的设计处理，使得在形成有设计前的基本图案(条带状的布线图案以及柱状的通路)的基本布线层中的布线图案以及通路分别成为所需要的密度。即，基本布线层分为形成有布线图案的基本布线图案层和形成有通路阵列的通路阵列层。
本实施方式的半导体器件被构成为9层的处理后布线层的叠层构造。这9层的处理后布线层在设计处理前的基本布线层展示在图1-图9中。如果假设叠层这9层的基本布线层，则其断面可以概念性地如图13所示。当然此图13所示在实际中不存在。此图13是展示断面的一部分的图。图14是与图13对应的图，展示重叠在各基本布线层上实施了设计处理后的处理后布线层的断面的一部分。
即，图14是实际产品(半导体器件)的断面的一部分。以下说明通过设计处理把图13所示的概念性的图案处理成图14所示的图案的方法。
如上所述，例如从图14可知，半导体器件的布线部分由9层的处理后布线层构成。以这些布线层为基础形成的基本布线层如图13以及图1～图9所示，图1是从上面数第1层(最上层)的基本布线层。以下，图2-图9是第2层-第9层(最下层)的基本布线层。在第1、3、5、7、9层的基本布线层(基本布线图案层)中，从各图可知，在布线区域上形成采用金属层的、在图中横方向或者纵方向走线的布线图案1A、3A、5A、9A。这些布线图案根据设计基准有规则地形成。另外，如果看第1、3、5、7、9层，则布线图案在上层和下层如纵横相互不同那样以正交状态或者斜向状态交叉，平面上布线走线为网格状等。在图中，大致正交那样地交叉，也可以斜向交叉。这些布线图案通过以后的布线设计处理，结果可以分为实际上作为信号等通过的布线使用的图案(信号用布线)和将电位固定为电源或者接地而作为虚设布线使用的图案。例如，如图1所示，通过规则地没有间隙地排列布线图案1A，可以把在制造工艺中的光干涉和衍射等的不良影响设置为极小。这在第2层以下也一样。
尽管和以上大致一样，还可以说有图2、4、6、8的基本布线层(基本通路阵列层)。这些基本布线层不是布线图案，而是把通路2B、4B、6B、8B配置成规则的阵列形状。这些通路是用于电连接在自己的上下基本布线层中的布线图案之间的通路。即，例如，在平面上看，图2的通路2B被配置在图1的布线图案1A和图3的布线图案3A的各交叉点上，使上布线图案1A和下布线图案3A在它们的各交叉点上可以电连接。当这些各通路2B在设计处理阶段中被留下的情况下，如上所述电连接上下布线图案的各交叉点，在实施了除去处理的情况下，当然上下布线图案的各交叉点不电连接。
上述那样的9层的基本布线层作为设计用的原始资源准备，以它们为基础进行布线设计。即，如果信号布线的路径确定，则分离图1、3、5、7、9中的布线图案1A、3A、5A、7A、9A的一部分。由此，如后述那样，在切出作为布线需要的部分的同时，可以设置其他部分的虚设布线。即，分离布线图案，分割为布线图案片段。与此同时还除去在图2、4、6、8中的通路2B、4B、6B、8B中的信号布线中不需要的通路。留下的通路也是如后述那样，被分为作为布线(中继)需要的部分和作为虚设的部分。此例子在图10-图12中展示从上面开始的3层。即，在作为第1层的图10中，图中最上面的布线图案1A大致在中央的2处被切断。从上面数第4个不切断维持原本的布线图案1A形态。第3、5、7、9层也一样。即，图12展示第3层，在这里也展示了切断状态。另外，如图11所示，在通路2B中，除去不需要的部分，只留下需要的部分。即，留下在进行布线(中继)时所需要的部分和作为虚设所需要的部分。在其他层，即第4、6、8层中也一样。通过这样的设计步骤，第1-第9层的基本布线层成为实行了设计处理的处理后布线层。这些处理后布线层在叠层状态中的断面图例如如图14所示。
进而，说明作为信号布线需要的部分和虚设部分。图15-图17是与前面说明的图10-图12对应的图。在图15的布线图案中，涂黑的布线图案1Aa表示作为信号布线使用。白色的布线图案1Ab表示作为虚设图案使用。在图17中也大致一样。即，阴影化的布线图案3Aa表示作为信号布线使用，白色的布线图案3Ab表示作为虚设图案使用。另外，在图16中，在剩下的通路中，涂黑的通路2Ba在上下布线图案的连接中使用，白色的通路2Bb表示作为虚设使用。例如，在图10-图12中，除了作为信号布线需要的布线图案和通路外，在留下作为虚设图案需要的布线图案和通路时，作为这些虚设图案，从布线设计的观点看可以自由地确定留下哪些布线图案和通路。即，在各布线层中，虚设布线图案和通路可以作为与工艺一侧的要求对应的排列方式留下，例如，可以留下与需要相应的密度和配置的图案。进而，例如，在图15、图17那样的基本布线图案层的全体中，信号布线(1Aa)以及虚设图案(1Ab)占芯片整体的比例(覆盖率)可以由和制造工艺的各工序的关系确定。同样，例如从图15可知，在基本布线图案层的一部分P中的上述比率也可以由和制造工艺的关系确定。
因而，如果采用本实施方式，因为，在根据预先具有规则性的布线图案和通路的布局图案，分离作为信号布线需要的部分和此外的部分可以形成信号布线的同时，可以依据对象层的设计基准，并且规则地形成在微细加工中必须的冗余布线图案和冗余的通路，所以，可以期待微细加工时的控制性，进一步有助于成品率的提高。
图21是把上述实施例的步骤设置成流程图的图。
首先，输入布局图案和电路信息(S1)。即，基于电路信息的输入，如图1-图9所示那样，准备被规则配置的布线/通路的布局图案。希望这些信息在布线层数和布局区域确定时自动地生成。
接着，确定信号布线的路径(S2)。即，使用自动布线工具等，根据电路信息和其他限制条件等，确定信号布线的路径。
以下，进行布线以及通路的除去处理(S3)。即，如果信号布线的路径确定，则通过自动布线工具等，实施局部除去不需要的布局图案的处理。由此，残留有不作为信号布线使用的布线以及通路的不需要的冗余布局图案。
接着，判断留下的冗余布局图案(布线以及通路)的留下和删除(S4)，删除判断为不需要的部分(S5)，对于判断为需要的部分实施单位面积的密度调整，谋求均匀化(S6)。此后，实施一般进行的布局图案的检验工序(S7)。
上述的实施方式仅仅是一例，并不用来限定本发明。
因而，如果采用本发明的实施方式，则代替使用空布线区域而形成布线，以预先设置的具有规则性的布线图案、通路为基础，从布线图案中切出需要的布线图案分离形成，同时用使它们留下的通路中继，与此同时，在微细加工中容易实现确保了必须的布局图案的均匀性和规则性的布局图案的生成。另外，因为可以确保规定的布线密度，所以可以谋求提高在加工时的控制性，还具有伴随精度提高的成品率提高的效果。
进而，如果看布线图案，则在各层中，因为把布线图案设置成纵向或者横向的一个方向(单纯化)，所以可以得到在对硅的曝光、描绘中的扫描特性上更高的解象度。此时，通过改变硅晶片的切口的方向等，也可以与扫描条件(方向等)一致。因为布线图案是单纯的，由此可以比较容易地得到高的解象度，所以还可以提高加工精度的可靠性。不用说，特别是在设计规则严格的下位层群中更有益。加工精度的提高，其结果意味着“可以采用更微细的设计规则”。另外，意味着还可以更简单地定义下一代设计规则。或者另外，即使在非常依赖布局图案的转印方式中，由于布局图案单纯，可以采取更大的转印图案区域，所以还可以大幅度削减转印所需要的时间。

Claims (5)

1、一种半导体集成电路的布线设计方法，其特征在于：
在作为布线设计的原始资源准备以下三种层时，即，
分别具有条带状的多条布线图案且相互形成叠层构造的至少2个基本布线图案层；
位于上述2个基本布线图案层之间且具有用于中继连接上述2个基本布线图案层各自中的上述布线图案之间的多个通路的基本通路阵列层；
位于上述2个基本布线图案层中的一个基本布线图案层一侧且具有用于连接该一个基本布线图案层中的上述布线图案的所希望的布线图案和电路要素的多个通路的其他基本通路阵列层，
作为具有规则性的重复图案，把上述各基本布线图案层在自己的布线区域上准备为使上述多个布线图案在已确定的一个方向上走线，
作为具有规则性的重复图案，把上述基本通路阵列层在自己的布线区域上准备为使上述多个通路形成为阵列状，
在上述各基本布线图案层中，根据作为信号用布线的必要性以及虚设布线的必要性，有选择地判断上述多个布线图案中规定的布线图案，通过除去其途中的一部分进行分割并作为多个布线图案片段，将上述基本布线图案层作为设计处理后的处理后布线图案层，同时，
在上述基本通路层中，根据作为连接用通路的必要性以及作为虚设通路的必要性进行判断，删除上述通路中的不需要的通路，留下作为连接用通路和虚设通路的通路，将上述基本通路层设置成设计处理后的处理后通路层，
通过用在上述处理后通路层中留下的上述连接用通路中继连接在上述2个处理后布线图案层中的上述布线图案以及布线图案片段，在形成所希望的布线的同时，使与此布线无关的上述布线图案和布线图案片段以及上述虚设通路作为虚设图案留下。
2、权利要求1所述的半导体集成电路的布线设计方法，其特征在于：在把与上述布线无关的上述布线图案以及布线图案片段作为虚设图案留下时，通过选择留下的图案，使虚设布线的数量以及图案成为所期望的方式来调节上述处理后布线图案整体的密度。
3、权利要求1或2所述的半导体集成电路的布线设计方法，在叠层构造中作为夹着上述基本通路阵列层相对的上述一对基本布线图案层，准备在各基本布线图案层的上述布线图案的走线方向为在平面上的重合状态下看时为正交状态或斜向交叉的基本布线图案层，根据上述基本布线图案层进行布线设计。
4、权利要求3所述的半导体集成电路的布线设计方法，其特征在于：作为上述基本通路阵列层，准备将上述基本通路阵列层中的上述通路配置为可以在一个上述基本布线图案层中的上述布线图案和另一个上述基本布线图案层中的上述布线图案以正交状态或斜向交叉的交叉点上连接这些布线图案之间的通路阵列层，根据此通路阵列层进行布线设计。
5、一种半导体集成电路，具有形成叠层构造的至少第1以及第2这2个布线图案层和位于它们之间的通路阵列层，其特征在于：
上述第1以及第2布线图案层具有条带状的多个第1以及第2布线图案，上述第1以及第2布线图案层中的上述第1以及第2布线图案在某一定方向上走线，上述第1布线图案和上述第2布线图案在从平面上的重合状态下看时为正交状态或斜向交叉，在它们的交叉点中被选择的交叉点处，上述通路阵列层的上述通路被配置成连接上述第1以及第2布线图案，在上述第1以及第2布线图案层中，在布线区域上以规定的间隔并以重复的状态形成上述第1以及第2布线图案，同时，上述第1以及第2布线图案的某些在途中被切断而形成多个布线图案片段，上述第1和第2布线图案以及上述布线图案片段的某些由上述通路连接第1以及第2布线图案层之间，设置成信号通过的信号用布线，此外的布线作为虚设布线，进而，在上述通路阵列层中，多个通路的某些连接上述第1以及第2布线图案，此外的通路作为虚设通路形成。
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