CN104573146B - 时钟信号传输调整方法及相关集成电路结构 - Google Patents

Abstract

一种时钟信号传输调整方法，应用于集成电路的设计过程中，其包含下列步骤：提供一信号线，信号线电性连接至一时钟信号源与一循序逻辑电路单元之间，以形成一时序路径；以及于时序路径上插入至少一非主动导线延迟模块，使时序路径的时钟传送时间趋近一预定时间值，本发明同时涉及利用前述时钟信号传输调整方法的集成电路结构。

Description

时钟信号传输调整方法及相关集成电路结构

技术领域

本发明是有关于一种时钟信号传输调整方法及结构，且特别是有关于调整时钟信号间偏移的时钟信号传输调整方法及结构。

背景技术

请参见图1，其是关于集成电路设计的步骤流程示意图，其中步骤11为系统规格(system specification)的制定，而步骤12用以进行架构设计(architectural design)，步骤13则是功能设计与逻辑设计(functional design and logic design)，步骤14是电路设计(circuit design)，步骤15则是实体设计(physical design)，而经过实体设计后所产生的相关数据需通过步骤16中的实体验证与验收(physical verification andsignoff)，然后才能进行步骤17的芯片制造(fabrication)以及步骤18(packaging andtesting)的封装与测试，最后完成所需的集成电路成品。

而步骤15的实体设计(physical design)主要由如图2所示的步骤所组成，其中包含有步骤151的分割(partitioning)、步骤152的平面设计(floorplanning)、步骤153的元件置放(placement)、步骤154的时钟树合成(clock tree synthesis)、步骤155的信号绕线(signal routing)以及步骤156的时序收敛(timing closure)。而执行步骤154的时钟树合成(clock tree synthesis)的目的在于确保芯片中各区域的时钟信号间的偏移(skew)皆小于一个预定值，但随着集成电路技术的发展，时钟信号的操作频率也快速增加，已知手段需要加入更多的主动延迟元件以精确控制时序，此方式相当耗损能量，而如何改善此类已知手段的缺失，为发展本发明的主要目的。

发明内容

本发明提供一种时钟信号传输调整方法，应用于集成电路的设计过程中，所述时钟信号传输调整方法包含下列步骤：提供一信号线，信号线电性连接至一时钟信号源与一循序逻辑电路单元之间，形成一时序路径；以及于时序路径上插入至少一非主动导线延迟模块，使时序路径的时钟传送时间趋近一预定时间值。

本发明另外提供一种集成电路结构，其包含半导体基板、信号线以及时钟信号传输调整结构，半导体基板中完成有时钟信号源与循序逻辑电路单元，信号线电性连接至时钟信号源与循序逻辑电路单元之间，形成一时序路径，时钟信号传输调整结构完成于半导体基板表面的上方，其中包含有非主动导线延迟模块，非主动导线延迟模块电性连接至时序路径的时钟信号源与循序逻辑电路单元之间。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为集成电路设计的步骤流程示意图。

图2为集成电路设计中的实体设计的步骤流程示意图。

图3为本发明所发展出关于时钟树合成的概念示意图。

图4为本发明所发展出的时钟微调结构的第一较佳实施例示意图。

图5A-5C为本发明所发展出的时钟微调结构的数个较佳实施例示意图。

图6为本发明所发展出关于时钟树合成中进行微调的第一较佳实施例方法流程示意图。

图7为本发明所发展出关于时钟树合成中进行微调的第二较佳实施例方法流程示意图。

具体实施方式

请参见图3，其是本发明所发展出来，关于时钟树合成(clock tree synthesis)的概念示意图，由图中可清楚看出，为了让时钟信号源31所发出的时钟信号在经过不同长度的信号线(时序路径)后仍能将偏移(skew)维持在一定范围内，而使得不同时序路径长度的触发器32、33、34可以正确运作。本发明可以先在不同长度的信号线上置放不同数量的主动式延迟单元35(例如时钟缓冲器(clock buffer))，而主动式延迟单元通常由主动元件(例如金属氧化物半导体晶体管组成的反相器)所构成，因此可以提供整数个单位时间的延迟。

但随着集成电路的演进，相对应的时钟信号频率已然快速增加，同步机制需要越来越多的主动式延迟单元以达成精确的时序控制。为了解决此一问题，本发明再发展出如图4的时钟微调方法与时钟微调结构，其中可清楚看出，完成于硅基板4(或其它已知的半导体基板)上的第一主动元件41与第二主动元件42间(不一定与主动元件41及42直接接触)，可通过硅基板4表面上方多层导线结构43所完成的信号线来完成电性连接。其中第一主动元件41与第二主动元件42可以是图3中的时钟信号源31、触发器32、33、34或是主动式延迟元件35，因此由分属不同层的金属导线430、431、432与其间的接触透孔(via)439所共同构成的多层导线结构43可被置放于时钟信号源31、触发器32、33、34及/或主动式延迟元件35间的信号线，其等效电路便如图中所示的电阻-电容等效电路44，藉此提供较小延迟时间长度的非主动导线延迟模块(non-active wire delay module)来提供时钟树合成进行时的微调需求。

而由于多层导线结构43的绕线相当具有弹性而能产生许多变化，请参阅图5A-5C，其中显示了本发明所发展出的时钟微调结构的数个较佳实施例，除了如图4所示的多层导线结构43之外，还可变化成如图5A所示的具有透孔阵列的多层导线结构53，其中主要是在不同层的导线531、532中利用透孔阵列533来完成电性连接，而且属于不同层的该等金属导线的延伸方向可以是平行的，本发明可以依据实际需求调整透孔阵列533的数量，图5A中显示了排列在不同导线间的一组透孔阵列、两组孔阵列、…多组透孔阵列，但是实际应用不限于此。此外，多层导线结构还可以变化成如图5B和5C的三维结构，如此只要有足够的布线空间，多层导线结构的层数便更有弹性。因此，通过不同走线长度、导线层数、透孔数量、透孔阵列数量、三维结构以及双层导线与其间介电层所构成的电容的调整，本发明可以于与时钟树合成相关的标准元件库中提供多种延迟时间长度不同的非主动导线延迟模块，或是延迟时间长度相同但绕线方式不同的非主动导线延迟模块，让设计者可以自标准元件库的收集中找到合适的延迟模块来完成精确的微调，使得设计更为方便省时。

而在同一金属层皆统一线宽但不同金属层的线宽可能不同的条件下，本发明仍可通过不同长度的绕线与透孔数量的增减来产生出不同延迟时间的非主动导线延迟模块，在不需增加硅基板上主动元件数量的情况下，有效完成时钟树合成进行时的微调需求。

再请参见图6，其是本发明所发展出来关于时钟树合成中进行微调的第一较佳实施例方法流程示意图，其中步骤61中是接收到代表集成电路的一个网络列表(netlist)文件，步骤62则根据网络列表(netlist)计算出时钟信号在经过不同时序路径或不同长度的信号线到达多个触发器所需的多个长短不一的时间，而为能减少上述时间的差异，步骤63便在时钟信号经过的多个时序路径中插入主动式延迟单元(Active Delay Cells)35，例如上述的时钟缓冲器(clock buffer)，用以让时钟信号在经过不同长度的信号线到达多个触发器所需的时间差缩小，进而使每一条时序路径上的时钟传送时间都趋近一预定时间值，而该预定时间值可根据上述多个信号线上原本所对应的时钟传送时间来决定，例如采用其中最大的那一个时钟传送时间，或是将最大时钟传送时间再加一个值来当作该预定时间值。然后再进入步骤64中，用以进行电阻电容萃取(RC Extraction)及时钟信号偏移时序分析(Clock Skew Timing Analysis)，然后得到是否符合时钟信号偏移的条件限制的判断(步骤65)，假如结果是符合时钟信号偏移的条件限制的判断，那就可以结束时钟树合成的工作，但若结果不符时钟信号偏移的条件限制的判断，那就可以进入步骤66中来进行微调的动作，例如在时钟信号传送所经过的信号线串接上述非主动导线延迟模块(non-activewire delay module)，或是将某一个主动式延迟单元(Active Delay Cells)置换成上述非主动导线延迟模块，两者都可以用来小幅度改变延迟时间，进而达到延迟时间总量微调的目的。至于上述非主动导线延迟模块，可以通过步骤67中的一个模块数据库来提供，该模块数据库中具有多个不同数值延迟时间的非主动导线延迟模块来提供给设计者选择。

至于图7，其是本发明所发展出来关于时钟树合成中进行微调的第二较佳实施例方法流程示意图，其中步骤71中是接收到代表集成电路的一个网络列表(netlist)文件，步骤72则根据网络列表(netlist)计算出时钟信号在经过不同时序路径或不同长度的信号线到达多个触发器所需的多个长短不一的时间，而为能减少上述时间的差异，步骤73便在时钟信号经过的多个时序路径中插入延迟单元，而延迟单元可为主动式延迟单元(ActiveDelay Cells)或是非主动导线延迟模块(non active wire delay module)，用以让时钟信号在经过不同长度的信号线到达多个触发器所需的时间差缩小。然后再进入步骤74中，用以进行电阻电容萃取(RC Extraction)及时钟信号偏移时序分析(Clock Skew TimingAnalysis)，然后得到是否符合时钟信号偏移的条件限制的判断(步骤75)，假如结果是符合时钟信号偏移的条件限制的判断，那就可以结束时钟树合成的工作，但若结果不符时钟信号偏移的条件限制的判断，那就可以进入步骤76中来进行时钟树合成渐进式编译(CTSincremental Compile)的动作，用来小幅度改变延迟单元的组成以及延迟时间的长短，进而达到延迟时间总量微调的目的。至于上述非主动导线延迟模块，可以通过步骤772中的一个模块数据库来提供，该模块数据库中具有多个不同数值延迟时间的非主动导线延迟模块来提供给设计者选择；同样地，上述主动式延迟单元则可以自步骤771中的一个元件数据库中选择，该元件数据库中具有多个不同数值延迟时间的主动式延迟单元。

上述实施例中的触发器32、33、34也可以是其它循序逻辑(Sequential Logic)电路单元，本发明的时钟信号传输调整方法及结构仍可适用。

于前述实施例中所描述的方法或步骤，其部分或全部功能得以通过程序指令相关的硬件来完成，或是由一串或多序列计算机可执行指令完成，本发明方法所对应的程序或指令可以存储于计算机可读取数据存储装置中，例如ROM/RAM、硬盘、磁盘或光盘等。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (4)

1.一种时钟信号传输调整方法，用于一集成电路的设计过程中，其包含下列步骤：

提供一时序路径，该时序路径包括至少一时钟信号源与一循序逻辑电路单元；以及

于该时序路径上插入至少一非主动导线延迟模块，使该时序路径的时钟传送时间趋近一预定时间值，该非主动导线延迟模块是由该集成电路的一硅基板表面上方的一多层导线结构所完成，该多层导线结构中包含属于不同层的多条金属导线，其中属于不同层的该多条金属导线间通过一接触透孔或一透孔阵列来完成电性连接，通过不同的接触透孔数量和透孔阵列数量来产生不同延迟时间的非主动导线延迟模块。

2.一种集成电路结构，其包含：

一半导体基板，其中完成有一时钟信号源与一循序逻辑电路单元；

一信号线，电性连接至该时钟信号源与该循序逻辑电路单元之间，形成一时序路径；以及

一时钟信号传输调整结构，完成于该半导体基板表面的上方，其中包含有一非主动导线延迟模块，该非主动导线延迟模块电性连接至该时序路径的该时钟信号源与该循序逻辑电路单元之间，该非主动导线延迟模块是由该半导体基板表面上方的一多层导线结构所完成，该多层导线结构中包含属于不同层的多条金属导线，其中属于不同层的该多条金属导线间通过一接触透孔或一透孔阵列来完成电性连接，通过不同的接触透孔数量和透孔阵列数量来产生不同延迟时间的非主动导线延迟模块。

3.根据权利要求2所述的集成电路结构，其中该半导体基板为一硅基板，该循序逻辑电路单元为一触发器。

4.根据权利要求2所述的集成电路结构，其中属于不同层的该多条金属导线的延伸方向平行。