JPH0563085A - 半導体装置の自動配線方法 - Google Patents
半導体装置の自動配線方法Info
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- JPH0563085A JPH0563085A JP3221438A JP22143891A JPH0563085A JP H0563085 A JPH0563085 A JP H0563085A JP 3221438 A JP3221438 A JP 3221438A JP 22143891 A JP22143891 A JP 22143891A JP H0563085 A JPH0563085 A JP H0563085A
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Abstract
(57)【要約】
【目的】本発明は２層以上の配線層を有する半導体装置
の自動配線方法に関し、配線のばらつきがなく平坦な配
線層を形成することより、その上の配線層での凹凸をな
くし、断線などの不良の少ない半導体装置を得る方法を
提供することを目的とする。 【構成】配線結果から空き領域を求め、空き領域に冗長
な配線を生成することにより、配線層内に配線が均一に
存在する配線層が得られる。 【効果】配線の分布を均一にすることにより、上の配線
層での凹凸が緩和され、断線などの危険の少ない品質の
良い半導体装置が得られる。
の自動配線方法に関し、配線のばらつきがなく平坦な配
線層を形成することより、その上の配線層での凹凸をな
くし、断線などの不良の少ない半導体装置を得る方法を
提供することを目的とする。 【構成】配線結果から空き領域を求め、空き領域に冗長
な配線を生成することにより、配線層内に配線が均一に
存在する配線層が得られる。 【効果】配線の分布を均一にすることにより、上の配線
層での凹凸が緩和され、断線などの危険の少ない品質の
良い半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の自動配線
方法に関り、特に、配線層を多層用いる半導体装置に好
適な自動配線方法である。
方法に関り、特に、配線層を多層用いる半導体装置に好
適な自動配線方法である。
【０００２】
【従来の技術】従来の半導体装置では配線に使用する層
は、２層または３層が通常であった。しかし、半導体装
置の大規模化が進み、高集積で高速の半導体装置を得る
ためには、配線に使用する面積を、できるだけ小さくす
る必要があり、配線層の多層化が進んできた。現在は、
半導体製造技術の進歩により、配線層が４層、５層或い
はそれ以上の半導体装置を製造することが可能となって
いる。これに伴い、多層の配線層を使用する半導体装置
の配線を、計算機を用いて行う自動配線技術が、考案さ
れている。例えば、第２３回デザイン・オートメーショ
ンカンファレンスプロシーディング（１９８６年）第４
９５頁から第５０１頁（Proc.of Deisgn Automation Co
nf.１９８６pp.４９５−５０１)においては、効率良く
配線層を使用するために、おのおのの配線すべき経路
を、どの配線層を使用するかを決める方法が述べられて
いる。また、アイ・イー・イー・イー、トランザクショ
ンズオンコンピュータエイディドデザインフォーインテ
グレーティドサーキッツアンドシステムズ、CAD-３，N
o.２（１９８４）第１５６頁から１６３頁(IEEETrans.o
n CAD of ICAS.vol.CAD−３，No.２，１９８４， pp.１
５６−１６３)においては、３層の配線層を用いる半導
体装置の配線方法に関して、配線すべき経路の間の制約
をグラフ理論に基づいた方法で表現し、各配線をどの層
にまたどの順に割り付けるかを決定する方法について述
べている。
は、２層または３層が通常であった。しかし、半導体装
置の大規模化が進み、高集積で高速の半導体装置を得る
ためには、配線に使用する面積を、できるだけ小さくす
る必要があり、配線層の多層化が進んできた。現在は、
半導体製造技術の進歩により、配線層が４層、５層或い
はそれ以上の半導体装置を製造することが可能となって
いる。これに伴い、多層の配線層を使用する半導体装置
の配線を、計算機を用いて行う自動配線技術が、考案さ
れている。例えば、第２３回デザイン・オートメーショ
ンカンファレンスプロシーディング（１９８６年）第４
９５頁から第５０１頁（Proc.of Deisgn Automation Co
nf.１９８６pp.４９５−５０１)においては、効率良く
配線層を使用するために、おのおのの配線すべき経路
を、どの配線層を使用するかを決める方法が述べられて
いる。また、アイ・イー・イー・イー、トランザクショ
ンズオンコンピュータエイディドデザインフォーインテ
グレーティドサーキッツアンドシステムズ、CAD-３，N
o.２（１９８４）第１５６頁から１６３頁(IEEETrans.o
n CAD of ICAS.vol.CAD−３，No.２，１９８４， pp.１
５６−１６３)においては、３層の配線層を用いる半導
体装置の配線方法に関して、配線すべき経路の間の制約
をグラフ理論に基づいた方法で表現し、各配線をどの層
にまたどの順に割り付けるかを決定する方法について述
べている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、ど
ちらの配線方法においても、配線領域を小さくするため
の配線層の使用方法についてのみの考慮しかなされてお
らず、下の配線層の使用状態により、上の配線層では凹
凸が生じるという問題には言及されていない。これにつ
いて、以下、図８を用いて説明する。図８の（イ）は２
層配線の例を模式的に表したものである。ここでは、第
１層では縦方向配線、第２層では横方向配線のみを行う
配線方法の例を用いる。図８の（ロ）は（イ）の断面図
を示す。図８の（イ）８１０は第１の配線層を示し、８
１１，８１２，８１３，８１４は第１の配線層に配線さ
れた配線を示す。８２０は第２の配線層を示し、８２
１，８２２，８２３は、第２の配線層に配線された配線
を示す。図８（ロ）の８１１，８１２，８１３，８１
４、８２１は図８の（イ）の同名を付した配線の断面図
である。８３０は第１の配線層の配線と第２の配線層の
配線が短絡することのないように設けられる層間絶縁膜
である。図８の（ロ）から分かるように、配線が規則正
しく並んだ領域Ａでは、層間絶縁膜は平坦であるが、第
１の配線層で配線のすきまがある領域Ｂでは、層間絶縁
膜に凹凸が生じている。第２の配線層ではこのような凹
凸の上を配線されるために、断線が生じる等の問題があ
り、製造不良率が増加する。薄膜製造技術により、下の
層に段差があっても、平坦な層間絶縁膜を形成する材
料、工程の研究が行われているが、製造コストの上昇に
つながる、完全に平坦化するのは困難である、という問
題がある。本発明においては、そのように製造技術に頼
らずに、自動配線の方法を工夫することにより、平坦な
配線パターンを生成し、ひいては、より、品質の良い半
導体装置を製造することを可能とすることを目的とす
る。
ちらの配線方法においても、配線領域を小さくするため
の配線層の使用方法についてのみの考慮しかなされてお
らず、下の配線層の使用状態により、上の配線層では凹
凸が生じるという問題には言及されていない。これにつ
いて、以下、図８を用いて説明する。図８の（イ）は２
層配線の例を模式的に表したものである。ここでは、第
１層では縦方向配線、第２層では横方向配線のみを行う
配線方法の例を用いる。図８の（ロ）は（イ）の断面図
を示す。図８の（イ）８１０は第１の配線層を示し、８
１１，８１２，８１３，８１４は第１の配線層に配線さ
れた配線を示す。８２０は第２の配線層を示し、８２
１，８２２，８２３は、第２の配線層に配線された配線
を示す。図８（ロ）の８１１，８１２，８１３，８１
４、８２１は図８の（イ）の同名を付した配線の断面図
である。８３０は第１の配線層の配線と第２の配線層の
配線が短絡することのないように設けられる層間絶縁膜
である。図８の（ロ）から分かるように、配線が規則正
しく並んだ領域Ａでは、層間絶縁膜は平坦であるが、第
１の配線層で配線のすきまがある領域Ｂでは、層間絶縁
膜に凹凸が生じている。第２の配線層ではこのような凹
凸の上を配線されるために、断線が生じる等の問題があ
り、製造不良率が増加する。薄膜製造技術により、下の
層に段差があっても、平坦な層間絶縁膜を形成する材
料、工程の研究が行われているが、製造コストの上昇に
つながる、完全に平坦化するのは困難である、という問
題がある。本発明においては、そのように製造技術に頼
らずに、自動配線の方法を工夫することにより、平坦な
配線パターンを生成し、ひいては、より、品質の良い半
導体装置を製造することを可能とすることを目的とす
る。
【０００４】
【課題を解決するための手段】上記の問題点は、下の配
線層において配線に使用した領域の不均一性が、上の配
線層に段差を与えることに起因している。そこで、本発
明では、上記課題を解決するための手段として以下に２
つの方法を提案する。第１の方法は、各配線層につい
て、配線経路を記憶し、最上層を除く各配線層において
配線を行なった後に、上記配線経路を参照しながら配線
に使用しなかった空き領域を求め、素子や配線と接触し
ない冗長な配線を生成し、上記空き領域に、上記冗長な
配線を生成することにより、配線の不均一性を解消す
る。第２の方法は、注目層の配線を行なう際に、注目層
より下の既に配線を行なった層の配線経路を参照しなが
ら空き領域を求め、配線優先度重み付けることにより、
空き領域の上を優先的に配線する。注目層の下に複数の
配線層がある場合は、下の配線層で、使用しなかった層
が多いほど優先度を高く配線する。
線層において配線に使用した領域の不均一性が、上の配
線層に段差を与えることに起因している。そこで、本発
明では、上記課題を解決するための手段として以下に２
つの方法を提案する。第１の方法は、各配線層につい
て、配線経路を記憶し、最上層を除く各配線層において
配線を行なった後に、上記配線経路を参照しながら配線
に使用しなかった空き領域を求め、素子や配線と接触し
ない冗長な配線を生成し、上記空き領域に、上記冗長な
配線を生成することにより、配線の不均一性を解消す
る。第２の方法は、注目層の配線を行なう際に、注目層
より下の既に配線を行なった層の配線経路を参照しなが
ら空き領域を求め、配線優先度重み付けることにより、
空き領域の上を優先的に配線する。注目層の下に複数の
配線層がある場合は、下の配線層で、使用しなかった層
が多いほど優先度を高く配線する。
【０００５】
【作用】上記第１の方法では、各層において配線に使用
しなかった空き領域には、冗長配線生成手段により冗長
な配線が生成されるために、全体に渡って均一に配線が
存在することになる。そのために、配線に使用した領域
の不均一性により上の層において凹凸が存在するという
問題は解消される。
しなかった空き領域には、冗長配線生成手段により冗長
な配線が生成されるために、全体に渡って均一に配線が
存在することになる。そのために、配線に使用した領域
の不均一性により上の層において凹凸が存在するという
問題は解消される。
【０００６】上記第２の方法では、注目層の配線を行な
う際に、注目層より下の配線層の配線経路記憶装置を参
照し、空き領域探索手段により、配線に使用しなかった
領域を求め、配線優先度重み付け手段によりその箇所の
重みを高くし、注目層では優先的に配線に使用する。そ
のために、注目層の上の層では、注目層を含めた下の層
で、トータルとしての配線の不均一性が減少し、凹凸を
減少させることになる。
う際に、注目層より下の配線層の配線経路記憶装置を参
照し、空き領域探索手段により、配線に使用しなかった
領域を求め、配線優先度重み付け手段によりその箇所の
重みを高くし、注目層では優先的に配線に使用する。そ
のために、注目層の上の層では、注目層を含めた下の層
で、トータルとしての配線の不均一性が減少し、凹凸を
減少させることになる。
【０００７】
【実施例】以下に述べる実施例は、１つの配線層の中で
の配線の方向を、縦または横の一方向に限定し、縦方向
の配線の層と横方向の配線の層を交互に用い、隣接する
縦方向の配線の層と横方向の配線の層を対にして配線す
る際に、本発明の方法を適用したものである。
の配線の方向を、縦または横の一方向に限定し、縦方向
の配線の層と横方向の配線の層を交互に用い、隣接する
縦方向の配線の層と横方向の配線の層を対にして配線す
る際に、本発明の方法を適用したものである。
【０００８】図３は、多層配線のモデルの一例である。
３１０から３４０はそれぞれ配線層を示す。３１０、３
３０は縦方向の配線の配線層、３２０、３４０は横方向
の配線層であり、３１０と３２０を対にし、３３０と３
４０を対にして配線する。配線層上に示した点線は、そ
の点線の上を配線が通ることを許可するものであり、隣
接する２本の点線上を配線が通っても設計規則に違反し
ない間隔が保証されている。図４は縦方向の配線の配線
層と横方向の配線の配線層を重ねて、上から見た図であ
る。図中の点線は、図３と同様に配線が通ることができ
るを許可するものであり、縦方向の配線の配線層と横方
向の配線の配線層の２層を対にして配線する配線方法の
場合は、本図の様に点線が格子状になるために、これら
の点線を配線格子と呼ぶ。以下、図４の様に２つの層を
組み合わせ、配線層上に配線格子を示した図を用いて説
明を行う。図１に本発明の構成及び処理の流れを示す。
図１において、フローチャートが処理の流れを示す。各
処理と二重線で結ばれた箱は、その処理を行なう手段で
ある。記憶装置から手段を示す箱を指す黒矢印は、処理
手段が記憶装置の情報を参照する関係があることを示
す。処理を示す箱から記憶装置を指す白抜きの矢印は、
その処理が記憶装置に情報を書き込むことを示す。回路
情報記憶装置１２１は、配線すべき同電位の端子につい
ての情報が格納されている。設計規則記憶装置１２２
は、電気的制約や半導体装置製造プロセス上の制約を、
配線を行なう上での幾何学的制約条件の形で表現した規
則が格納されている。配線径路記憶装置１２３は、配線
の層、位置、コンタクトホール等の情報が格納される。
空き領域記憶装置１２４は配線で使用しなかった空き領
域の情報を記憶格納する。以下、処理の流れに従い説明
を行なう。まず、配線層割当１０１では、配線層割当手
段１１１によって、各配線がどの層上に配線されるかを
決定する。上で述べたように、縦の配線のための層と横
の配線のための層を対にし配線を行なうので、各配線は
図４の様な隣接する２つの層の対に割り当てられる。配
線層割当手段１１１は、回路情報記憶装置１２１と設計
規則記憶装置１２２を参照し、割り当てた結果を配線径
路記憶手段１２３に書き込む。配線層割当手段１１１
は、従来の技術で述べた２つの発表があり公知の技術で
あるために、説明は省く。次に、配線径路探索処理１０
２は、配線径路探索手段１１２により、各配線が配線層
割当手段１１１によって決定された層上のどのような径
路を通るかを決定する処理である。配線径路探索手段１
１２は、回路情報記憶装置１２１、設計規則記憶装置１
２２、及び配線径路記憶装置１２３に格納された配線層
割当処理１０１の結果を参照して、配線の径路を探索
し、その結果を配線径路記憶装置１２３に格納する。配
線径路探索手段１１２についても多くの公知の技術があ
るので説明は省く。以下の処理は、具体例を用いて説明
する。図５は、図４に示した層の上に配線を行なった例
である。図中の破線は、上述の配線格子であり、実線は
配線を示し、縦の配線は第１層の配線、横の配線５０１
から５１１は第２層の配線である。第１層の配線と第２
層の配線の交点の黒丸はコンタクトホールであり、第１
層の配線と第２層の配線が接続されていることを示す。
この配線例の場合の配線径路記憶装置に格納された配線
径路情報の一例を図６に示す。図６には、第２層の配線
（横方向の配線）の情報のみ示してある。図６の配線情
報は、配線の割り当てられた層、ｘ方向の範囲、ｙ方向
の高さなどが記憶されている。配線格子内配線情報は、
層内の格子線上に存在する配線の情報である。例えば、
第２層では図５の横方向の破線に下から番号を付してい
るが、ｙ＝１の1番の格子線は、線上に３本の配線が有
り、それは、配線情報の５０１番以降の３つの配線であ
ることが分かる。このため、配線情報はｙ方向の高さの
昇順とｘ方向最小座標の昇順でソーティングされてい
る。空き領域探索手段１１３は、配線格子内配線情報を
参照し、１つの格子線上の連続する配線間のスペースを
求め、求めた空き領域を空き領域記憶装置１２４に格納
する。例えば、格子線番号１上の配線は、配線格子内配
線情報と配線情報より、配線番号５０１、５０２、５０
３であることが求められる。これより、ｙ＝１には０か
ら１、５から８、１１から１２の空き領域が存在するこ
とが分かる。冗長配線生成手段１１４は、空き領域探索
手段１１３により求め、空き領域記憶装置１２４に格納
されている空き領域に、設計規則記憶装置１２２に格納
されている設計規則に従い、冗長配線を生成し、配線径
路記憶装置１２３に書き込む。例えば、設計規則で、
「実際の配線と冗長配線はスペースが１必要である。」
と定められていた場合には上のｙ＝１の場合は、ｘ＝６
から７の冗長配線が生成される。図７に、図５の配線結
果に上述の設計規則で冗長配線を生成した結果を示す。
図７において網かけの線が冗長配線を表す。
３１０から３４０はそれぞれ配線層を示す。３１０、３
３０は縦方向の配線の配線層、３２０、３４０は横方向
の配線層であり、３１０と３２０を対にし、３３０と３
４０を対にして配線する。配線層上に示した点線は、そ
の点線の上を配線が通ることを許可するものであり、隣
接する２本の点線上を配線が通っても設計規則に違反し
ない間隔が保証されている。図４は縦方向の配線の配線
層と横方向の配線の配線層を重ねて、上から見た図であ
る。図中の点線は、図３と同様に配線が通ることができ
るを許可するものであり、縦方向の配線の配線層と横方
向の配線の配線層の２層を対にして配線する配線方法の
場合は、本図の様に点線が格子状になるために、これら
の点線を配線格子と呼ぶ。以下、図４の様に２つの層を
組み合わせ、配線層上に配線格子を示した図を用いて説
明を行う。図１に本発明の構成及び処理の流れを示す。
図１において、フローチャートが処理の流れを示す。各
処理と二重線で結ばれた箱は、その処理を行なう手段で
ある。記憶装置から手段を示す箱を指す黒矢印は、処理
手段が記憶装置の情報を参照する関係があることを示
す。処理を示す箱から記憶装置を指す白抜きの矢印は、
その処理が記憶装置に情報を書き込むことを示す。回路
情報記憶装置１２１は、配線すべき同電位の端子につい
ての情報が格納されている。設計規則記憶装置１２２
は、電気的制約や半導体装置製造プロセス上の制約を、
配線を行なう上での幾何学的制約条件の形で表現した規
則が格納されている。配線径路記憶装置１２３は、配線
の層、位置、コンタクトホール等の情報が格納される。
空き領域記憶装置１２４は配線で使用しなかった空き領
域の情報を記憶格納する。以下、処理の流れに従い説明
を行なう。まず、配線層割当１０１では、配線層割当手
段１１１によって、各配線がどの層上に配線されるかを
決定する。上で述べたように、縦の配線のための層と横
の配線のための層を対にし配線を行なうので、各配線は
図４の様な隣接する２つの層の対に割り当てられる。配
線層割当手段１１１は、回路情報記憶装置１２１と設計
規則記憶装置１２２を参照し、割り当てた結果を配線径
路記憶手段１２３に書き込む。配線層割当手段１１１
は、従来の技術で述べた２つの発表があり公知の技術で
あるために、説明は省く。次に、配線径路探索処理１０
２は、配線径路探索手段１１２により、各配線が配線層
割当手段１１１によって決定された層上のどのような径
路を通るかを決定する処理である。配線径路探索手段１
１２は、回路情報記憶装置１２１、設計規則記憶装置１
２２、及び配線径路記憶装置１２３に格納された配線層
割当処理１０１の結果を参照して、配線の径路を探索
し、その結果を配線径路記憶装置１２３に格納する。配
線径路探索手段１１２についても多くの公知の技術があ
るので説明は省く。以下の処理は、具体例を用いて説明
する。図５は、図４に示した層の上に配線を行なった例
である。図中の破線は、上述の配線格子であり、実線は
配線を示し、縦の配線は第１層の配線、横の配線５０１
から５１１は第２層の配線である。第１層の配線と第２
層の配線の交点の黒丸はコンタクトホールであり、第１
層の配線と第２層の配線が接続されていることを示す。
この配線例の場合の配線径路記憶装置に格納された配線
径路情報の一例を図６に示す。図６には、第２層の配線
（横方向の配線）の情報のみ示してある。図６の配線情
報は、配線の割り当てられた層、ｘ方向の範囲、ｙ方向
の高さなどが記憶されている。配線格子内配線情報は、
層内の格子線上に存在する配線の情報である。例えば、
第２層では図５の横方向の破線に下から番号を付してい
るが、ｙ＝１の1番の格子線は、線上に３本の配線が有
り、それは、配線情報の５０１番以降の３つの配線であ
ることが分かる。このため、配線情報はｙ方向の高さの
昇順とｘ方向最小座標の昇順でソーティングされてい
る。空き領域探索手段１１３は、配線格子内配線情報を
参照し、１つの格子線上の連続する配線間のスペースを
求め、求めた空き領域を空き領域記憶装置１２４に格納
する。例えば、格子線番号１上の配線は、配線格子内配
線情報と配線情報より、配線番号５０１、５０２、５０
３であることが求められる。これより、ｙ＝１には０か
ら１、５から８、１１から１２の空き領域が存在するこ
とが分かる。冗長配線生成手段１１４は、空き領域探索
手段１１３により求め、空き領域記憶装置１２４に格納
されている空き領域に、設計規則記憶装置１２２に格納
されている設計規則に従い、冗長配線を生成し、配線径
路記憶装置１２３に書き込む。例えば、設計規則で、
「実際の配線と冗長配線はスペースが１必要である。」
と定められていた場合には上のｙ＝１の場合は、ｘ＝６
から７の冗長配線が生成される。図７に、図５の配線結
果に上述の設計規則で冗長配線を生成した結果を示す。
図７において網かけの線が冗長配線を表す。
【０００９】次に、本発明の配線方法における第２の実
施例について述べる。図２に本実施例の構成と処理の流
れを示す。図２では、図１と同様の回路情報記憶装置１
２１と設計規則記憶装置１２２は省略している。また、
第１の実施例と同様な処理についても説明は略す。最下
層以外の場合は、径路探索処理１０２を行なう前に空き
領域記憶装置１２４を参照し、領域重み付け手段２１１
により配線領域の重み付け処理２０１を行ない、その結
果を領域重み記憶装置２２１に記憶する。領域重み付け
処理の説明を図５を例にして説明する。本実施例での配
線方法は、縦の配線の層と横の配線の層を対にして配線
を行なうために、重み付け処理も２層を対にして行な
う。第３層と第４層の対の配線を行なう前の重み付け処
理を行なうとする。空き領域記憶装置１２４に格納され
ている第１層及び第２層の空き領域を参照することによ
り、配線格子の交わる点つまり格子点を、第１層と第２
層の両方の層について空き領域になっている格子点、第
１層または第２層の片方の層について空き領域になって
いる格子点、両方の層について空き領域になっていない
格子点、の３種類の格子点に分類する。各格子点につい
て、空き領域にあっている層の下図を領域重み記憶装置
８２１に格納する。上で述べた第１種の格子点は重み
２、第２種の格子点は重み１、第３種の格子点は重み０
と記憶することになる。図５の配線結果について求めた
領域重み記憶装置８２１に格納されている格子点重みを
図９に示す。径路探索処理１０２では、図９の重み情報
を用いて配線径路探索を行なう。図５の上の第３層と第
４層の対の配線を行なう場合の径路探索処理について図
１０を用いて説明する。図１０（ａ）のように、配線１
００１の径路に自由度がある場合、選択した径路によっ
て配線が通る格子点の重みの和をその径路の評価値とし
て、評価値の大きい径路を選択する。図１０（ａ）は、
（ｂ）、（ｃ）、（ｄ）の３種類の径路が選択でき、そ
れぞれ丸印がついた格子点の重みを加算して評価値を求
める。（ｂ）の場合は評価値は１８となり、（ｃ）の場
合は評価値は１８になり、（ｄ）の場合は評価値は１９
になり、（ｄ）が選択される。この結果、第１、２、
３、４層のトータルとしての配線空き領域のばらつきは
減少し、第５層と６層の配線層の対の配線を平坦にする
ことができる。
施例について述べる。図２に本実施例の構成と処理の流
れを示す。図２では、図１と同様の回路情報記憶装置１
２１と設計規則記憶装置１２２は省略している。また、
第１の実施例と同様な処理についても説明は略す。最下
層以外の場合は、径路探索処理１０２を行なう前に空き
領域記憶装置１２４を参照し、領域重み付け手段２１１
により配線領域の重み付け処理２０１を行ない、その結
果を領域重み記憶装置２２１に記憶する。領域重み付け
処理の説明を図５を例にして説明する。本実施例での配
線方法は、縦の配線の層と横の配線の層を対にして配線
を行なうために、重み付け処理も２層を対にして行な
う。第３層と第４層の対の配線を行なう前の重み付け処
理を行なうとする。空き領域記憶装置１２４に格納され
ている第１層及び第２層の空き領域を参照することによ
り、配線格子の交わる点つまり格子点を、第１層と第２
層の両方の層について空き領域になっている格子点、第
１層または第２層の片方の層について空き領域になって
いる格子点、両方の層について空き領域になっていない
格子点、の３種類の格子点に分類する。各格子点につい
て、空き領域にあっている層の下図を領域重み記憶装置
８２１に格納する。上で述べた第１種の格子点は重み
２、第２種の格子点は重み１、第３種の格子点は重み０
と記憶することになる。図５の配線結果について求めた
領域重み記憶装置８２１に格納されている格子点重みを
図９に示す。径路探索処理１０２では、図９の重み情報
を用いて配線径路探索を行なう。図５の上の第３層と第
４層の対の配線を行なう場合の径路探索処理について図
１０を用いて説明する。図１０（ａ）のように、配線１
００１の径路に自由度がある場合、選択した径路によっ
て配線が通る格子点の重みの和をその径路の評価値とし
て、評価値の大きい径路を選択する。図１０（ａ）は、
（ｂ）、（ｃ）、（ｄ）の３種類の径路が選択でき、そ
れぞれ丸印がついた格子点の重みを加算して評価値を求
める。（ｂ）の場合は評価値は１８となり、（ｃ）の場
合は評価値は１８になり、（ｄ）の場合は評価値は１９
になり、（ｄ）が選択される。この結果、第１、２、
３、４層のトータルとしての配線空き領域のばらつきは
減少し、第５層と６層の配線層の対の配線を平坦にする
ことができる。
【００１０】
【発明の効果】以上説明したように、配線層を２層以上
使用する半導体装置を、計算機を用いて配線する自動配
線方法において、本発明で提案する第１の方法では、各
層において配線に使用しなかった空き領域に冗長な配線
が生成されるために、全体に渡って均一に配線が存在す
ることになる。そのために、配線に使用した領域の不均
一性により上の層において凹凸が存在するという問題は
解消される。第２の方法では、注目層の配線を行なう際
に、注目層より下の配線層の配線に使用しなかった領域
を求め、その箇所の重みを高くし、注目層では優先的に
配線に使用する。そのために、注目層の上の層では、注
目層を含めた下の層で、トータルとしての配線の不均一
性が減少し、凹凸を減少させることになる。上記の結
果、凹凸の上を配線されるために生じる断線等の問題が
解消され、製造不良率が減少し、品質の良い半導体装置
を製造することを可能とする効果がある。
使用する半導体装置を、計算機を用いて配線する自動配
線方法において、本発明で提案する第１の方法では、各
層において配線に使用しなかった空き領域に冗長な配線
が生成されるために、全体に渡って均一に配線が存在す
ることになる。そのために、配線に使用した領域の不均
一性により上の層において凹凸が存在するという問題は
解消される。第２の方法では、注目層の配線を行なう際
に、注目層より下の配線層の配線に使用しなかった領域
を求め、その箇所の重みを高くし、注目層では優先的に
配線に使用する。そのために、注目層の上の層では、注
目層を含めた下の層で、トータルとしての配線の不均一
性が減少し、凹凸を減少させることになる。上記の結
果、凹凸の上を配線されるために生じる断線等の問題が
解消され、製造不良率が減少し、品質の良い半導体装置
を製造することを可能とする効果がある。
【図１】本発明の一実施例の構成と処理の流れを表す図
である
である
【図２】本発明の図１とは別の実施例の構成と処理の流
れを表す図である
れを表す図である
【図３】多層配線方法の配線層のモデルの一例である
【図４】配線層と配線格子を説明する図である
【図５】第１層と第２層に配線を行った例を示す図であ
る
る
【図６】配線径路記憶装置内に格納された配線径路情報
の例である
の例である
【図７】図５の配線結果に冗長配線を挿入した結果の図
である
である
【図８】多層の配線層を使用する半導体装置での配線の
ばらつきにより凹凸が生じる例である
ばらつきにより凹凸が生じる例である
【図９】配線領域を配線に使用する優先度を表す重み情
報の一例である
報の一例である
【図１０】重み情報を利用した配線方法の説明図である
１０１、１０２、１０３、１０４、２０１…本発明の実
施例における各処理、１１１、１１２、１１３、１１
４、２１１、１２１、１２２、１２３、１２４…本発明
の実施例における構成要素、３１０、３２０、３３０、
３４０…配線層、５０１から５１１…第２の配線層上の
配線、８１０…第１の配線層、８２０…第２の配線層、
８１１から８１４…第１の配線層上の配線、８２１から
８２３…第２の配線層上の配線、８３０…第１の配線層
と第２の配線層の間の層間絶縁膜、１００１…第３の配
線層と第４の配線層の対の上で配線されるべき配線。
施例における各処理、１１１、１１２、１１３、１１
４、２１１、１２１、１２２、１２３、１２４…本発明
の実施例における構成要素、３１０、３２０、３３０、
３４０…配線層、５０１から５１１…第２の配線層上の
配線、８１０…第１の配線層、８２０…第２の配線層、
８１１から８１４…第１の配線層上の配線、８２１から
８２３…第２の配線層上の配線、８３０…第１の配線層
と第２の配線層の間の層間絶縁膜、１００１…第３の配
線層と第４の配線層の対の上で配線されるべき配線。
Claims (2)
- 【請求項１】配線層を２層以上使用する半導体装置を、
計算機を用いて配線する自動配線方法において、各層に
おける配線経路を表すデータを配線経路記憶装置に保持
し、最上層を除く層について上記配線経路記憶装置から
のデータを参照しながら、配線経路が存在しない空き領
域を探索し、上記空き領域の探索により求めた空き領域
に、予め設定された設計規則に従い、素子および配線と
接触しない冗長な配線を生成することを特徴とする、半
導体装置の自動配線方法。 - 【請求項２】上記配線経路記憶装置からのデータを参照
することにより、注目する配線層より下の配線層におい
て使用しなかった空き領域を求め、注目層においては、
上記空き領域の上の優先度の重みを高くして優先的に配
線に使用することを特徴とする、請求項１記載の半導体
装置の自動配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221438A JPH0563085A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置の自動配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221438A JPH0563085A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置の自動配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563085A true JPH0563085A (ja) | 1993-03-12 |
Family
ID=16766745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221438A Pending JPH0563085A (ja) | 1991-09-02 | 1991-09-02 | 半導体装置の自動配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525132B2 (en) | 2003-10-28 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit wiring design method and semiconductor integrated circuit |
| US8024689B2 (en) | 2006-05-16 | 2011-09-20 | Panasonic Corporation | Semiconductor integrated circuit apparatus with low wiring resistance |
-
1991
- 1991-09-02 JP JP3221438A patent/JPH0563085A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7525132B2 (en) | 2003-10-28 | 2009-04-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit wiring design method and semiconductor integrated circuit |
| US8024689B2 (en) | 2006-05-16 | 2011-09-20 | Panasonic Corporation | Semiconductor integrated circuit apparatus with low wiring resistance |
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