CN110914983B - 用于包含铁电存储器单元及电介质存储器单元的存储器的设备及方法 - Google Patents

用于包含铁电存储器单元及电介质存储器单元的存储器的设备及方法 Download PDF

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Abstract

本发明揭示用于包含铁电存储器单元及电介质存储器单元的存储器的设备及方法。所述设备包含：第一存储器单元，其包含经配置以存储表示互补逻辑值的电荷的第一铁电电容器及第二铁电电容器；第二存储器单元，其包含经配置以存储表示互补逻辑值的电荷的第一电介质电容器及第二电介质电容器；第一位线，其可选择地耦合到所述第一存储器单元的所述第一铁电电容器及所述第二存储器单元的所述第一电介质电容器；第二位线，其可选择地耦合到所述第一存储器单元的所述第二铁电电容器及所述第二存储器单元的所述第二电介质电容器；及感测放大器，其耦合到所述第一位线及所述第二位线。

Description

用于包含铁电存储器单元及电介质存储器单元的存储器的设 备及方法
背景技术
存储器装置广泛用于存储例如计算机、无线通信装置、摄像机、数字显示器及其类似者的各种电子装置中的信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两种状态。在其它系统中，可存储两种以上状态。为存取存储信息，电子装置可读取或感测存储器装置中的存储信息。为存储信息，电子装置可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、快闪存储器及其它。存储器装置可为易失性或非易失性的。即使不存在外部电源，非易失性存储器(例如快闪存储器)也可长时间存储数据。易失性存储器装置(例如DRAM)会随时间损失其存储状态，除非其由外部电源周期性刷新。二进制存储器装置可(例如)包含充电或放电电容器。然而，充电电容器会变得通过泄漏电流随时间放电以导致存储信息损失。易失性存储器的特定特征可提供例如较快读取或写入速度的性能优点，而非易失性存储器的特征(例如在无周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用类似于易失性存储器的装置架构，但可归因于将铁电电容器用作存储装置而具有非易失性。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有提高性能。然而，可期望改进FeRAM装置的操作。举例来说，可期望具有存储器单元感测期间的改进噪声电阻、更小型电路及减小布局大小及FeRAM装置的操作的改进时序。
发明内容
本发明揭示用于包含铁电存储器单元及电介质存储器单元的存储器的设备及方法。
在本发明的方面中，一种设备包含第一存储器单元及第二存储器单元及第一位线及第二位线。所述第一存储器单元包含经配置以存储表示互补逻辑值的电荷的第一铁电电容器及第二铁电电容器。所述第二存储器单元包含经配置以存储表示互补逻辑值的电荷的第一电介质电容器及第二电介质电容器。所述第一位线可选择地耦合到所述第一存储器单元的所述第一铁电电容器及所述第二存储器单元的所述第一电介质电容器。所述第二位线可选择地耦合到所述第一存储器单元的所述第二铁电电容器及所述第二存储器单元的所述第二电介质电容器。
在本发明的另一方面中，一种设备包含第一存储器单元及第二存储器单元及第一位线及第二位线。所述第一存储器单元包含经配置以存储表示逻辑值的电荷的铁电电容器。所述第二存储器单元包含经配置以存储表示逻辑值的电荷的电介质电容器。所述第一位线可选择地耦合到所述第一存储器单元的所述铁电电容器及所述第二存储器单元的所述电介质电容器。所述第二位线可选择地耦合到所述第一存储器单元的所述铁电电容器及所述第二存储器单元的所述电介质电容器。
在本发明的另一方面中，一种方法包含：从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一电介质电容器及第二电介质电容器。所述方法进一步包含：将所述数据位锁存于感测放大器处，且将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一铁电电容器及第二铁电电容器。
在本发明的另一方面中，一种方法包含：从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一铁电电容器及第二铁电电容器。所述方法进一步包含：将所述数据位锁存于感测放大器处，且将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一电介质电容器及第二电介质电容器。
在本发明的另一方面中，一种方法包含：从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过逻辑值表示所述数据位的电荷的电介质电容器。所述方法进一步包含：将所述数据位锁存于感测放大器处，且将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过逻辑值表示所述数据位的电荷的铁电电容器。
附图说明
图1是根据本发明的各种实施例的支持铁电存储器的实例存储器阵列的框图。
图2A是根据本发明的实施例的包含行存储器单元的实例电路的示意图。
图2B是根据本发明的实施例的感测组件的示意图。
图3A及图3B是根据本发明的各种实施例的铁电存储器单元的实例非线性电性质的图式。
图4A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图4B是根据本发明的实施例的实例存储器阵列的区域的图解横截面侧视图，其展示包含两个晶体管及两个电容器的实例存储器单元。
图5A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图5B是根据本发明的实施例的实例存储器阵列的区域的图解横截面侧视图，其展示包含两个晶体管及两个电容器的实例存储器单元。
图6A是根据本发明的实施例的包含两个晶体管及两个电容器的实例存储器单元的示意图。
图6B是根据本发明的实施例的实例存储器阵列的区域的图解横截面侧视图，其展示包含两个晶体管及两个电容器的实例存储器单元。
图7A及图7B是说明根据本发明的实施例的将数据从2T2C DRAM存储器单元复制到2T2C NVRAM存储器单元的存储器操作的时序图。
图8A及图8B是说明根据本发明的实施例的将数据从2T2C NVRAM存储器单元复制到2T2C DRAM存储器单元的存储器操作的时序图。
图9A是根据本发明的实施例的包含一个晶体管及一个电容器的实例存储器单元的示意图。
图9B是包含耦合到感测放大器的两个存储器单元的实例电路的示意图。
图9C是根据本发明的实施例的实例存储器阵列的区域的图解横截面侧视图，其展示包含一个晶体管及一个电容器的实例存储器单元。
图10A及图10B是说明根据本发明的实施例的将数据从1T1C DRAM存储器单元复制到1T1C NVRAM存储器单元的存储器操作的时序图。
图11A及图11B是说明根据本发明的实施例的将数据从1T1C NVRAM存储器单元复制到1T1C DRAM存储器单元的存储器操作的时序图。
图12说明根据本发明的包含存储器单元的平面布置的实例电路。
图13是根据本发明的各种存储器的支持铁电存储器的存储器的框图。
图14是根据本发明的各种存储器的支持铁电存储器的系统的框图。
具体实施方式
下文将阐述特定细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员应明白，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例仅供例示且不应用于使本发明的范围受限于这些特定实施例。在其它例子中，未详细展示众所周知电路、控制信号、时序协议及软件操作以免不必要地使本发明不清楚。
图1说明根据本发明的各种实施例的支持混合铁电/电介质存储器的实例存储器阵列10。存储器阵列10也可称为电子存储器设备。存储器阵列10包含可经编程以存储不同状态的存储器单元105。每一状态可表示不同逻辑值。举例来说，就存储两种状态的存储器来说，逻辑值可表示为逻辑0及逻辑1。在一些情况中，存储器单元105经配置以存储两个以上逻辑值。存储器单元105可包含用于存储表示可编程状态的电荷的多个电容器。举例来说，充电电容器及未充电电容器可分别表示两个逻辑值。
存储器阵列的存储器单元105可为铁电存储器单元或电介质存储器单元。铁电存储器单元可经配置为非易失性随机存取存储器(NVRAM)单元，其在切断电源时保存信息。电介质存储器单元可经配置为动态随机存取存储器单元(DRAM)，其只有在施加电力时保存数据。铁电存储器单元(本文中还称为NVRAM存储器单元)可包含具有安置于相对电容器极板之间的铁电材料的一或多个电容器。铁电电容器的不同电荷电平可表示不同逻辑值。电介质存储器单元(本文中也称为DRAM存储器单元)可包含具有安置于相对电容器极板之间的电介质材料的一或多个电容器。电介质电容器的不同电荷电平可表示不同逻辑值。铁电存储器单元可具有可导致相对于其它存储器架构的改进性能的有益性质，例如在无需周期性刷新操作的情况下持久存储逻辑值。电介质存储器单元可具有可导致相对于其它存储器架构的改进性能的有益性质，例如较高速存储器存取操作。
可通过激活或选择适当存取线12及感测线15来对存储器单元105执行例如读取及写入的操作。存取线12也可称为字线12且感测线也可称为数字线。激活或选择字线12或数字线15可包含：将电压施加于相应线。字线12及数字线15是由导电材料制成。举例来说，字线12及数字线15可由金属(例如铜、铝、金、钨等等)、金属合金、掺杂半导体、其它导电材料或其类似者制成。根据图1的实例，每一行存储器单元105耦合到字线12。NVRAM存储器单元105耦合到字线12WLNV。DRAM存储器单元105耦合到字线12WLD。每一列存储器单元105耦合到数字线15BLT及BLC。可通过激活相应字线12及数字线15(例如，将电压施加于字线12或数字线15)来存取其相交点处的存储器单元105。存取存储器单元105可包含：读取或写入存储器单元105。字线12及数字线15的相交点可称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如电容器)可通过选择组件与数字线电隔离。字线12可耦合到且可控制选择组件。举例来说，选择组件可为晶体管且字线12可耦合到晶体管的栅极。激活字线12导致存储器单元105的电容器与对应数字线15之间的电耦合或闭合电路。接着，可存取数字线以读取或写入存储器单元105。
可通过行解码器20及列解码器30控制存取存储器单元105。在一些实例中，行解码器20从存储器控制器40接收行地址且基于所接收的行地址来激活适当字线12。类似地，列解码器30从存储器控制器40接收列地址且激活适当数字线15。举例来说，存储器阵列10可包含多个字线12及多个数字线15。因此，可通过激活字线12WLNV及WLD及数字线15BLT及BLC来存取其相交点处的存储器单元105。
在存取之后，可由感测组件25读取或感测存储器单元105以确定存储器单元105的存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电到对应数字线15上。使电容器放电可基于加偏压于电容器或将电压施加于电容器。放电可引起数字线15的电压变化，感测组件25可比较所述电压与参考电压(未展示)以确定存储器单元105的存储状态。举例来说，如果数字线15具有高于参考电压的电压，那么感测组件25可确定存储器单元105中的存储状态是逻辑1，且反之亦然。感测组件25可包含各种晶体管或放大器以检测(例如，比较)及放大信号的差异，这可包含锁存放大差异。可对每一对数字线BLT及BLC提供单独感测组件25。接着，可通过列解码器30将存储器单元105的检测逻辑状态输出为输出35。
可通过激活相关字线12及数字线15来编程或写入存储器单元105。如先前所论述，激活字线12将对应行的存储器单元105耦合到其相应数字线15。可通过在激活字线12时控制相关数字线15来写入存储器单元105，举例来说，可将逻辑值存储于存储器单元105中。列解码器30可接受用于写入到存储器单元105的数据，例如输入35。可通过跨电容器施加电压来写入存储器单元105。下文将更详细论述此过程。
在一些存储器架构中，存取存储器单元105会劣化或破坏存储逻辑状态，且要执行重写(例如恢复)操作来使原始逻辑状态返回到存储器单元105。举例来说，可在感测操作期间使电容器部分或完全放电以损坏存储逻辑状态。因此，要在感测操作之后重写逻辑状态。另外，激活字线12可导致行中的所有存储器单元放电。因此，需要重写行中的若干或所有存储器单元105。
存储器控制器40可通过例如行解码器20、列解码器30及感测组件25的各种组件来控制存储器单元105的操作(例如读取、写入、恢复等等)。存储器控制器40可产生行及列地址信号以激活所要字线12及数字线15。存储器控制器40也可产生及控制存储器阵列10的操作期间所使用的各种电压电势。一般来说，本文中所论述的施加电压的振幅、形状或持续时间可经调整或变化且可因用于操作存储器阵列10的各种操作而不同。此外，可同时存取存储器阵列10内的一个、多个或所有存储器单元105。举例来说，可在复位操作(其中将所有存储器单元105或存储器单元105的群组设定到单个逻辑状态)期间同时存取存储器阵列10的多个或所有单元。
存储器阵列的存储器单元105可为NVRAM存储器单元或DRAM存储器单元。根据各种实施例，DRAM及NVRAM存储器单元可单独或一起使用。在一些情况中，DRAM存储器单元可与NVRAM存储器单元配对，使得DRAM在正常操作期间提供高速存取且NVRAM提供非易失性存储。此时，可在发生功率损失等等时将存储于DRAM单元中的数据备份到对应NVRAM单元。在其它情况中，DRAM及NVRAM存储器单元可单独寻址且因此彼此独立。
图2A说明根据本发明的实施例的包含一列存储器单元的实例电路200。图2A说明根据本发明的各种实施例的包含存储器单元105的实例电路200。电路200包含NVRAM存储器单元105NVMC(0)到NVMC(n)及DRAM存储器单元DMC(0)到DMC(n)，其中“n”取决于阵列大小。电路200进一步包含字线WLNV(0)到WLNV(n)及WLD(0)到WLD(n)、数字线BLT及BLC及感测组件25。数字线BLT耦合到感测组件25的感测节点A，且数字线BLC耦合到感测组件25的感测节点B。字线、数字线及感测组件可分别为存储器单元105、字线12、数字线15及感测组件25的实例，如参考图1所描述。尽管图2A中展示一列及2n行存储器单元105，但存储器阵列可包含许多存储器单元列及行，如先前所展示。
存储器单元105可包含逻辑存储组件，例如电容器及选择组件(图2A中未展示)。在NVRAM存储器单元NVMC(0)到NVMC(n)中，存储器单元105的电容器可为铁电电容器。在DRAM存储器单元DMC(0)到DMC(n)中，存储器单元105的电容器可为电介质电容器。电容器可在耦合到数字线BLT及BLC之后放电。如先前所描述，可通过使存储器单元105的电容器充电或放电来存储各种状态。可由相应字线激活存储器单元105的选择组件。可由相应字线WLNV(0)到WLNV(n)激活NVRAM存储器单元NVMC(0)到NVMC(n)。可由相应字线WLD(0)到WLD(n)激活DRAM存储器单元DMC(0)到DMC(n)。
NVRAM存储器单元NVMC(0)到NVMC(n)可耦合到可在存取NVRAM存储器单元期间使用的极板线CPNV(0)到CPNV(n)。DRAM存储器单元DMC(0)到DMC(n)可耦合到可在存取DRAM存储器单元105期间使用的极板线CPD。在一些实施例中，极板线CPD链接到恒定电压，而极板线CPNV(0)到CPNV(n)中的一或多者耦合到使用不同电压驱动极板线CPNV(0)到CPNV(n)的电压驱动器。如下文将更详细描述，可在NVRAM写入操作的不同阶段期间使用不同电压驱动极板线CPNV(0)到CPNV(n)。
可通过操作电路200中所表示的各种元件来读取或感测存储器单元105的存储状态。存储器单元105可与数字线BLT及BLC电子连通。举例来说，如下文将更详细描述，当停用存储器单元105的选择组件时，存储器单元105的电容器可与数字线BLT及BLC隔离，且当激活选择组件时，电容器可耦合到数字线BLT及BLC。激活存储器单元105的选择组件可称为选择存储器单元105。在一些情况中，选择组件是晶体管且通过将电压施加于晶体管栅极来控制操作，其中电压量值大于晶体管的阈值电压。字线WLNV及WLD可激活选择组件。举例来说，将施加于字线WLNV或WLD的电压施加于存储器单元105的选择组件的晶体管栅极。因此，选定存储器单元105的电容器分别耦合到数字线BLT及BLC。
字线WLNV(0)到WLNV(n)分别与存储器单元105NVMC(0)到NVMC(n)的选择组件电子连通。因此，激活相应存储器单元105NVMC的字线WLNV可激活存储器单元105NVMC。举例来说，激活WLNV(0)激活存储器单元NVMC(0)，激活WLNV(1)激活存储器单元NVMC(1)，等等。字线WLD(0)到WLD(n)分别与存储器单元105DMC(0)到DMC(n)的选择组件电子连通。因此，激活相应存储器单元105DMC的字线WLD可激活存储器单元105DMC。举例来说，激活WLD(0)激活存储器单元DMC(0)，激活WLD(1)激活存储器单元DMC(1)，等等。
为感测由存储器单元105存储的逻辑值，可加偏压于字线WLNV或WLD以激活相应存储器单元105，且可将电压施加于数字线BLT及BLC以改变数字线BLT及BLC的电压。激活存储器单元105可引起基于存储于存储器单元105的电容器上的电荷的数字线BLT及BLC的电压变化。数字线BLT及BLC的电压变化可分别引起感测组件25的感测节点A及B上的变化。可由感测组件25使数字线BLT及BLC的所得电压彼此比较以确定由每一存储器单元105的存储状态表示的逻辑值。
就NVRAM存储器单元来说，加偏压于激活存储器单元105的极板线CPNV可导致跨激活存储器单元105的电容器的电压差，其可导致电容器上的存储电荷的变化。存储电荷的变化量值可取决于每一电容器的初始状态，举例来说，所存储的初始状态对应于逻辑1或逻辑0。当存储器单元105的选择组件由字线WLNV激活时，归因于加偏压于极板线CPNV的存储电荷的变化可引起基于存储于激活存储器单元105的电容器上的电荷的数字线BLT及BLC的电压变化。就DRAM存储器单元来说，激活存储器单元105可引起存储于电容器上的电荷改变数字线BLT及BLC的电压。如先前所描述，数字线BLT及BLC的所得电压可用于确定存储器单元105的存储状态的逻辑值。
感测组件25可包含各种晶体管或放大器以检测及放大信号的差异，这可包含锁存放大差异。感测组件25可包含接收及比较其感测节点(例如感测节点A及B)的电压的感测放大器。感测节点A及B的电压可分别受数字线BLT及BLC的电压影响。可基于比较来将感测放大器输出(例如感测节点A)驱动到较高(例如正)或较低(例如负或接地)供应电压。可将另一感测节点(例如感测节点B)驱动到互补电压(例如，正供应电压与负或接地电压互补，且负或接地电压与正供应电压互补)。举例来说，如果感测节点A具有高于感测节点B的电压，那么感测放大器可将感测节点A驱动到正供应电压且将感测节点B驱动到负或接地电压。感测组件25可锁存感测放大器的状态(例如感测节点A及/或感测节点B的电压及/或数字线BLT及BLC的电压)，其可用于确定存储器单元105的存储状态及逻辑值(例如逻辑1)。替代地，如果感测节点A具有低于感测节点B的电压，那么感测放大器可将感测节点A驱动到负或接地电压且将感测节点B驱动到正供应电压。感测组件25也可锁存感测放大器状态以确定存储器单元105的存储状态及逻辑值(例如逻辑0)。
参考图1，存储状态可表示存储器单元105的逻辑值，其接着可通过列解码器30输出为输出35。在其中感测组件25还将数字线BLT及BLC驱动到互补电压的实施例中，可将互补电压施加于存储器单元105以恢复原始数据状态读取。由于恢复数据，所以无需单独恢复操作。
特定存储器单元105可由晶体管(T)及电容器(C)的各种组合实施。可根据本发明使用任何适当配置。举例来说，特定存储器单元105可由例如1T1C、2T1C、2T2C、3T2C、4T2C等等的配置实施。此外，不同存储器单元可以任何组合或配置及单元类型彼此堆叠或配对。举例来说，1T1C DRAM单元可与1T1C NVRAM单元配对或堆叠，1T1C DRAM单元可与2T2C NVRAM单元配对或堆叠，2T2C DRAM单元可与1T1C NVRAM单元配对或堆叠，2T2C DRAM单元可与2T2C NVRAM单元配对或堆叠于2T2C NVRAM单元上，等等。
图2B说明根据本发明的实施例的感测组件25。感测组件25包含p型场效应晶体管252及256及n型场效应晶体管262及266。晶体管256及晶体管266的栅极耦合到感测节点A。晶体管252及晶体管262的栅极耦合到感测节点B。晶体管252及256及晶体管262及266表示感测放大器。p型场效应晶体管258经配置以耦合到电源供应器(例如VREAD电压电源供应器)且耦合到晶体管252及256的共同节点。由作用PSA信号(例如作用低逻辑)激活晶体管258。n型场效应晶体管268经配置以耦合到感测放大器参考电压(例如接地)且耦合到晶体管262及266的共同节点。由作用NSA信号(例如作用高逻辑)激活晶体管268。
在操作中，通过激活PSA及NSA信号来激活感测放大器以将感测放大器耦合到电源供应器的电压及感测放大器参考电压。当激活感测放大器时，感测放大器比较感测节点A及B的电压且通过将感测节点A及B驱动到互补电压电平(例如，将感测节点A驱动到VREAD且将感测节点B驱动到接地，或将感测节点A驱动到接地且将感测节点B驱动到VREAD)来放大电压差。当已将感测节点A及B驱动到互补电压电平时，感测节点A及B的电压由感测放大器锁存且保持锁存，直到解除激活感测放大器。
参考图2A，为写入存储器单元105，可跨存储器单元105的电容器施加电压。可使用各种方法。在一些实例中，可分别通过字线WL来激活选择组件以将电容器耦合到数字线BLT及BLC。举例来说，可通过控制数字线BLT及BLC的电压来跨存储器单元105的电容器施加电压以跨电容器施加正或负电压。在一些实施例中，(例如)使用数字线BLT及BLC及极板线CP来将互补电压施加于存储器单元105的电容器以写入存储器单元105。作为非限制性实例，在一些实施例中，为将第一逻辑值写入到存储器单元105，将第一电压施加于电容器的一个极板且将与第一电压互补的第二电压施加于电容器的另一极板，及为将第二逻辑值写入到存储器单元105，将第二电压施加于电容器的一个极板且将第一电压施加于电容器的另一极板。
在一些实例中，可在感测之后执行恢复操作。如先前所论述，感测操作会劣化或破坏存储器单元105的原始存储状态。在感测之后，可将状态写回到存储器单元105。举例来说，感测组件25可确定存储器单元105的存储状态且接着可(例如)通过数字线BLT及BLC写回相同状态。
铁电材料具有非线性极化性质。图3A及图3B说明根据本发明的各种实施例的铁电存储器的存储器单元的非线性电性质的实例的磁滞曲线300-a(图3A)及300-b(图3B)。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如与图2A的非易失性存储器单元NVMC 105相关联的电容器)上的电荷Q。
铁电材料以自发电极化为特征，举例来说，其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面的净电荷且通过电容器端子来吸引相反电荷。因此，将电荷存储于铁电材料与电容器端子的界面处。因为可在不存在外加电场的情况下相对较长时间(甚至无限期)维持电极化，所以可相较于(例如)用于易失性存储器阵列中的电容器而大幅减少电荷泄漏。这可减少执行刷新操作的需要，如上文针对一些易失性存储器架构所描述。
可从电容器的单个端子的观点理解磁滞曲线300。举例来说，如果铁电材料具有负极化，那么正电荷积累于端子处。同样地，如果铁电材料具有正极化，那么负电荷积累于端子处。另外，应了解，磁滞曲线300中的电压表示跨电容器的电压差且是定向的。举例来说，可通过将正电压施加于考虑中的端子且使第二端子维持接地(或约0伏特(0V))来实现正电压。可通过使考虑中的端子维持接地且将正电压施加于第二端子来施加负电压，举例来说，可施加正电压来使考虑中的端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加于适当电容器端子以产生磁滞曲线300中所展示的电压差。
如磁滞曲线300-a中所描绘，铁电材料可使用零电压差来维持正或负极化以导致两种可能充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，可在不影响理解的情况下使相应电荷状态的逻辑值倒换。
可通过控制铁电材料的电极化且因此控制电容器端子上的电荷(通过施加电压)来将逻辑0或1写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。在移除电压315之后，电荷状态305-a以路径320变化，直到其在零电压电势处达到电荷状态305。类似地，通过施加导致电荷状态310-a的净负电压325来写入电荷状态310。在移除负电压325之后，电荷状态310-a依路径330变化，直到其在零电压处达到电荷状态310。电荷状态305及310也可称为剩余极化(Pr)值，其是移除外部偏压(例如电压)之后留下的极化(或电荷)。
为读取或感测铁电电容器的存储状态，可跨电容器施加电压。作为响应，存储电荷Q改变且变化程度取决于初始电荷状态，且最终存储电荷(Q)因此取决于最初存储电荷状态305-b或310-b。举例来说，磁滞曲线300-b说明两种可能的存储电荷状态305-b及310-b。可跨电容器施加电压335，如先前所论述。尽管电压335被描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可以路径340变化。同样地，如果最初存储电荷状态310-b，那么其依路径345变化。电荷状态305-c及电荷状态310-c的最终位置取决于包含特定感测方案及电路的许多因素。
在一些情况中，最终电荷可取决于耦合到存储器单元的数字线的本征电容。举例来说，如果将电容器耦合到数字线且施加电压335，那么数字线的电压可归因于其本征电容而升高。因此，感测组件处所测量的电压可不等于电压335，而是可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定。可相对于数字线电容来界定电荷状态305-c及310-c。因此，电容器的电压360(电压350或电压355)可不同且可取决于电容器的初始状态。
可通过比较数字线电压与参考电压来确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压360(电压350或电压355)之间的差(例如电压335-电压350)或(例如电压335-电压355)。可产生参考电压，使得其量值介于两个可能数字线电压之间以确定存储逻辑状态，举例来说，数字线电压高于或低于参考电压。举例来说，参考电压可为两个数量(电压335-电压350)及(电压335-电压355)的平均值。在另一实例中，可通过以下操作来提供参考电压：隔离感测组件的第一感测节点上的电压，接着通过数字线引起感测组件的第二感测节点上的电压变化，且比较第二感测节点的所得电压与第一感测节点的隔离电压。在由感测组件比较之后，可确定所感测的数字线电压高于或低于参考电压，且可确定铁电存储器单元的存储逻辑值(例如逻辑0或1)。
如上所述，特定存储器单元105可由晶体管(T)及电容器(C)的各种组合实施且可根据本发明使用任何适当配置。举例来说，特定存储器单元105可由例如1T1C、2T1C、2T2C、3T2C、4T2C等等的配置实施。此外，不同存储器单元可以任何组合或配置及单元类型彼此堆叠或配对。为更详细描述根据本发明的实施例的存储器单元105的操作，以下论述参考(例如但不限于)2T2C及2T2C存储器单元。应了解，下文将论述的操作是概念的具体实例，概念可更一般地应用于用于实施存储器单元105实施例的任何存储器单元配置。
图4A是根据本发明的实施例的包含两个存储器单元105(0)及105(1)的实例电路400的示意图。虚线划定存储器单元105的大致边界。存储器单元105中的每一者包含两个选择组件T1及T2及两个电容器C1及C2。第一存储器单元105(0)的电容器C1及C2可为铁电电容器。第二存储器单元105(1)的电容器C1及C2可为电介质电容器。两个存储器单元105(0)及105(1)的选择组件T1及T2可为晶体管，例如n型场效应晶体管。在此实例中，存储器单元105中的每一者包含两个晶体管及两个电容器(例如2T2C)。
通过将电压施加于晶体管栅极来控制选择组件T1及T2的操作。相应字线可激活选择组件。WLNV(0)可激活存储器单元105(0)的选择组件T1及T2。WLD(0)可激活存储器单元105(1)的选择组件T1及T2。电容器C1具有第一极板及第二极板。在第一存储器单元105(0)中，电容器C1的第一极板耦合到极板线CPNV(0)。在第二存储器单元105(1)中，电容器C1的第一极板耦合到极板线CPD。电容器C2具有第一极板及第二极板。在第一存储器单元105(0)中，电容器C2的第一极板耦合到极板线CPNV(0)。在第二存储器单元105(1)中，电容器C2的第一极板耦合到极板线CPD。在第一存储器单元105(0)及第二存储器单元105(1)中，电容器C1的第二极板耦合到选择组件T1，且电容器C2的第二极板耦合到选择组件T2。选择组件T1进一步耦合到数字线BLT，且选择组件T2进一步耦合到数字线BLC。
当例如由相应字线(例如存储器单元105(0)的WLNV(0)及存储器单元105(1)的WLD(0))激活时，电容器C1的第二极板及电容器C2的第二极板分别耦合到数字线BLT及BLC。如先前所论述，当耦合到数字线BLT及BLC时，可存取存储器单元105。举例来说，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可将各种电压(例如一些实施例中的互补电压)通过数字线BLT及BLC及极板线CP施加于电容器C1及C2的极板以存取(例如，读取及/或写入)存储器单元105。在一些实施例中，极板线CPD链接到恒定电压，而极板线CPNV耦合到使用不同电压来驱动极板线CPNV的电压驱动器。可在NVRAM写入操作的不同阶段期间使用不同电压来驱动极板线CPNV。
图4B展示根据本发明的实施例的包含图4A的实例电路400的存储器阵列10的部分。在图4B的实施例中，存储器单元105(0)垂直堆叠于存储器单元105(1)上方。虚线划定存储器单元105(0)及105(1)的大致边界。在一些实施例中，可认为图4A的存储器单元105包括8F2架构内的存储器单元，其中F指示指定技术的最小特征大小。
存储器阵列10的说明部分由基底(未展示)支撑。基底可包括半导体材料，且可(例如)包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。基底可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，半导电材料包含(但不限于)块状半导电材料(例如半导电晶片)(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，其包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底可对应于含有与集成电路制造相关联的一或多个材料的半导体衬底。此类材料可包含(例如)耐火金属材料、势垒材料、扩散材料、绝缘材料等等中的一或多者。
存储器单元105(0)及105(1)位于存储器阵列内的彼此共同列中。数字线BLT及BLC位于存储器单元105(0)与105(1)之间，且相对于图4B的横截面延伸进出页面。数字线BLT及BLC可与先前参考图1及图2所描述的类型的感测组件25耦合。数字线BLT及BLC可由存储器单元105(0)及105(1)共享。
存储器单元105(0)包括相对于彼此横向位移的第一晶体管T1及第二晶体管T2。存储器单元105(0)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。第一晶体管T1相对于第一电容器C1垂直位移且第二晶体管T2相对于第二电容器C2垂直位移。第一电容器C1包括第一极板114、第二极板116及第一极板114与第二极板116之间的铁电材料118。第二电容器C2包括第一极板120、第二极板122及第一极板120与第二极板122之间的铁电材料124。
在所展示的实施例中，第二极板116及122是容器形外极板，且第一极板114及120是延伸到容器形外极板中的内极板。在其它实施例中，第二极板116及122可具有其它配置，且第一极板114及120也可具有其它配置。
第一极板114及120与设置于存储器单元105(0)的第一电容器C1及第二电容器C2上方的极板线结构CPNV(0)耦合。在所说明的实施例中，第一极板114及120与极板线结构CPNV(0)共享共同组合物。在其它实施例中，极板线结构CPNV(0)可包括不同于第一极板114及120的组合物。
第一电容器C1及第二电容器C2相对于彼此横向位移，且在所展示的实施例中，位于彼此相同的水平面中(即，彼此水平对准)。第一晶体管T1位于第一电容器C1与数字线BLT之间，且第二晶体管T2位于第二电容器C2与数字线BLC之间。在所展示的实施例中，第一晶体管T1与第二晶体管T2位于彼此共同的水平面中，且字线WLNV(0)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极130及142。
第一半导体柱128从数字线BLT向上延伸到第一电容器C1的第二极板116，且第一晶体管T1沿此第一半导体柱。第二半导体柱140从数字线BLC向上延伸到第二电容器C2的第二极板122，且第二晶体管T2沿第二半导体柱140。
第一晶体管T1包含栅极电介质材料132，且进一步包含位于半导体柱128内且沿栅极电介质材料132的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域136及138。源极/漏极区域136与第一电容器C1的第二极板116耦合，且源极/漏极区域138与数字线BLT耦合。第二晶体管T2包含栅极电介质材料144，且进一步包含位于半导体柱140内且沿栅极电介质材料144的第二沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域148及150。源极/漏极区域148与第二电容器C2的第二极板122耦合，且源极/漏极区域150与数字线BLC耦合。
存储器单元105(1)包括相对于彼此横向位移的第一晶体管T1及第二晶体管T2。存储器单元105(1)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第一晶体管T1相对于第一电容器C1垂直位移且第二晶体管T2相对于第二电容器C2垂直位移。第一电容器C1包括第一极板115、第二极板117及第一极板115与第二极板117之间的电介质材料119。第二电容器C2包括第一极板121、第二极板123及第一极板121与第二极板123之间的电介质材料125。
在所展示的实施例中，第二极板117及123是容器形外极板，且第一极板115及121是延伸到容器形外极板中的内极板。在其它实施例中，第二极板117及123可具有其它配置，且第一极板115及121也可具有其它配置。在一个实例中，第一极板115及121(耦合到极板线CPD)可呈容器形状且第二极板117(耦合到包含源极/漏极区域137的柱129)及123(耦合到包含源极/漏极区域149的柱141)可为延伸到容器形外极板中的内极板。
第一极板115及121与设置于存储器单元105(1)的第一电容器C1及第二电容器C2下方的极板线结构CPD耦合。在所说明的实施例中，第一极板115及121与极板线结构CPD共享共同组合物。在其它实施例中，极板线结构CPD可包括不同于第一极板115及121的组合物。
第一电容器C1及第二电容器C2相对于彼此横向位移，且在所展示的实施例中，位于相同彼此的水平面中(即，彼此水平对准)。第一晶体管T1位于第一电容器C1与数字线BLT之间，且第二晶体管T2位于第二电容器C2与数字线BLC之间。在所展示的实施例中，第一晶体管T1及第二晶体管T2位于彼此共同的水平面中，且字线WLD(0)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极131及143。
第一半导体柱129从数字线BLT向下延伸到第一电容器C1的第二极板117，且第一晶体管T1沿此第一半导体柱。第二半导体柱141从数字线BLC向下延伸到第二电容器C2的第二极板123，且第二晶体管T2沿第二半导体柱141。
第一晶体管T1包含栅极电介质材料133，且进一步包含位于半导体柱129内且沿栅极电介质材料133的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域137及139。源极/漏极区域137与第一电容器C1的第二极板117耦合，且源极/漏极区域139与数字线BLT耦合。第二晶体管T2包含栅极电介质材料145，且进一步包含位于半导体柱141内且沿栅极电介质材料145的第二沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域149及151。源极/漏极区域149与第二电容器C2的第二极板123耦合，且源极/漏极区域151与数字线BLC耦合。
在所说明的实施例中，数字线BLT及BLC位于彼此共同的水平面中。可认为延伸穿过数字线BLT及BLC的轴线159界定镜面。可认为存储器单元105(1)是存储器单元105(0)相对于镜面的大体上镜像。术语“大体上镜像”用于指示存储器单元105(1)可为存储器单元105(0)在制造及测量的合理公差内的镜像。
图5A是根据本发明的实施例的包含四个存储器单元105(0)到105(3)的实例电路500的示意图。图5B展示根据本发明的实施例的包含图5A的实例电路500的存储器阵列10的部分。图5A及图5B的实例电路500包含以堆叠配置布置的图4A及图4B的实例电路400的两者。虚线划定存储器单元105的大致边界。存储器单元105中的每一者包含两个选择组件T1及T2及两个电容器C1及C2。第一存储器单元105(0)及第三存储器单元105(2)的电容器C1及C2可为铁电电容器。第二存储器单元105(1)及第四存储器单元105(3)的电容器C1及C2可为电介质电容器。四个存储器单元105(0)到105(3)的选择组件T1及T2可为晶体管，例如n型场效应晶体管。在此实例中，存储器单元105中的每一者包含两个晶体管及两个电容器(例如2T2C)。存储器单元105(0)及105(1)可如上文结合图4A及图4B所描述那样操作。类似地，存储器单元105(2)及105(3)可如上文结合图4A及图4B所描述那样操作。实例电路500的堆叠配置可包含隔离层504(如图5B中所展示)，其包含绝缘体、电介质或用于使存储器单元105(1)与存储器单元105(2)隔离的其它适当材料。
图6A是根据本发明的实施例的包含四个存储器单元105(0)到105(3)的实例电路600的示意图。虚线划定存储器单元105的大致边界。存储器单元105中的每一者包含两个选择组件T1及T2及两个电容器C1及C2。第一存储器单元105(0)及第四存储器单元105(3)的电容器C1及C2可为铁电电容器。第二存储器单元105(1)及第三存储器单元105(2)的电容器C1及C2可为电介质电容器。四个存储器单元105(0)到105(3)的选择组件T1及T2可为晶体管，例如n型场效应晶体管。在此实例中，存储器单元105中的每一者包含两个晶体管及两个电容器(例如2T2C)。
通过将电压施加于晶体管栅极来控制选择组件T1及T2的操作。相应字线可激活选择组件。WLNV(0)可激活存储器单元105(0)的选择组件T1及T2。WLD(0)可激活存储器单元105(1)的选择组件T1及T2。WLD(1)可激活存储器单元105(2)的选择组件T1及T2。WLNV(1)可激活存储器单元105(3)的选择组件T1及T2。
电容器C1具有第一极板及第二极板。在第一存储器单元105(0)中，电容器C1的第一极板耦合到极板线CPNV(0)。在第二存储器单元105(1)中，电容器C1的第一极板耦合到极板线CPD。在第三存储器单元105(2)中，电容器C1的第一极板耦合到极板线CPD。在第四存储器单元105(3)中，电容器C1的第一极板耦合到极板线CPNV(1)。
电容器C2具有第一极板及第二极板。在第一存储器单元105(0)中，电容器C2的第一极板耦合到极板线CPNV(0)。在第二存储器单元105(1)中，电容器C2的第一极板耦合到极板线CPD。在第三存储器单元105(2)中，电容器C2的第一极板耦合到极板线CPD。在第四存储器单元105(3)中，电容器C2的第一极板耦合到极板线CPNV(1)。
在第一存储器单元105(0)到第四存储器单元105(3)中，电容器C1的第二极板耦合到选择组件T1且电容器C2的第二极板耦合到选择组件T2。在第一存储器单元105(0)及第二存储器单元105(1)中，选择组件T1进一步耦合到上数字线BLT且选择组件T2进一步耦合到上数字线BLC。在第三存储器单元105(2)及第四存储器单元105(3)中，选择组件T1进一步耦合到下数字线BLT且选择组件T2进一步耦合到下数字线BLC。
当例如由相应字线(例如存储器单元105(0)的WLNV(0)、存储器单元105(1)的WLD(0)、存储器单元105(2)的WLNV(1)及存储器单元105(3)的WLD(1))激活时，电容器C1的第二极板及电容器C2的第二极板分别耦合到数字线BLT及BLC。如先前所论述，当耦合到数字线BLT及BLC时，可存取存储器单元105。举例来说，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可将各种电压(例如一些实施例中的互补电压)通过数字线BLT及BLC及极板线CP施加于电容器C1及C2的极板以存取(例如，读取及/或写入)存储器单元105。在一些实施例中，极板线CPD链接到恒定电压，而极板线CPNV耦合到使用不同电压来驱动极板线CPNV的电压驱动器。可在NVRAM写入操作的不同阶段期间使用不同电压来驱动极板线CPNV。
图6B展示根据本发明的实施例的包含图6A的实例电路600的存储器阵列10的部分。在图6B的实施例中，存储器单元105(0)垂直堆叠于存储器单元105(1)上方，存储器单元105(1)垂直堆叠于存储器单元105(2)上方，存储器单元105(2)垂直堆叠于存储器单元105(3)上方。虚线划定存储器单元105(0)到105(3)的大致边界。在一些实施例中，可认为图6A的存储器单元105包括8F2架构内的存储器单元，其中F指示指定技术的最小特征大小。
存储器阵列10的说明部分可由类同于图4B的基底的基底(未展示)支撑。存储器单元105(0)及105(1)位于存储器阵列内的彼此共同列中。上数字线BLT及BLC位于存储器单元105(0)与105(1)之间且相对于图6B的横截面延伸进出页面。类似地，下数字线BLT及BLC位于存储器单元105(2)与105(3)之间且相对于图6B的横截面延伸进出页面。数字线BLT及BLC可与先前参考图1、2A及2B所描述的类型的感测组件25耦合。上数字线BLT及BLC由存储器单元105(0)及105(1)共享。下数字线BLT及BLC由存储器单元105(2)及105(3)共享。
第一存储器单元105(0)及第四存储器单元105(3)各自包括相对于彼此横向位移的第一晶体管T1及第二晶体管T2。第一存储器单元105(0)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。第四存储器单元105(3)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。在第一存储器单元105(0)及第四存储器单元105(3)中，第一晶体管T1相对于第一电容器C1垂直位移且第二晶体管T2相对于第二电容器C2垂直位移。第一电容器C1包括第一极板114、第二极板116及第一极板114与第二极板116之间的铁电材料118。第二电容器C2包括第一极板120、第二极板122及第一极板120与第二极板122之间的铁电材料124。
在所展示的实施例中，第二极板116及122是容器形外极板，且第一极板114及120是延伸到容器形外极板中的内极板。在其它实施例中，第二极板116及122可具有其它配置，且第一极板114及120也可具有其它配置。
在第一存储器单元105(0)中，第一极板114及120与设置于存储器单元105(0)的第一电容器C1及第二电容器C2上方的极板线结构CPNV(0)耦合。在第四存储器单元105(3)中，第一极板114及120与设置于存储器单元105(3)的第一电容器C1及第二电容器C2下方的极板线结构CPNV(1)耦合。在所说明的实施例中，第一极板114及120与极板线结构CPNV(0)及CPNV(1)共享共同组合物。在其它实施例中，极板线结构CPNV(0)及CPNV(1)可包括不同于第一极板114及120的组合物。
第一电容器C1及第二电容器C2相对于彼此横向位移，且在所展示的实施例中，位于彼此相同的水平面中(即，彼此水平对准)。第一晶体管T1位于第一电容器C1与数字线BLT之间，且第二晶体管T2位于第二电容器C2与数字线BLC之间。在所展示的实施例中，第一晶体管T1及第二晶体管T2位于彼此共同的水平面中。在第一存储器单元105(0)中，字线WLNV(0)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极130及142。在第四存储器单元105(3)中，字线WLNV(1)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极130及142。
在第一存储器单元105(0)中，第一半导体柱128从数字线BLT向上延伸到第一电容器C1的第二极板116，且第一晶体管T1沿此第一半导体柱。第二半导体柱140从数字线BLC向上延伸到第二电容器C2的第二极板122，且第二晶体管T2沿第二半导体柱140。在第四存储器单元105(3)中，第一半导体柱128从数字线BLT向下延伸到第一电容器C1的第二极板116，且第一晶体管T1沿此第一半导体柱。第二半导体柱140从数字线BLC向下延伸到第二电容器C2的第二极板122，且第二晶体管T2沿第二半导体柱140。
在第一存储器单元105(0)及第四存储器单元105(3)中，第一晶体管T1包含栅极电介质材料132，且进一步包含位于半导体柱128内且沿栅极电介质材料132的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域136及138。源极/漏极区域136与第一电容器C1的第二极板116耦合，且源极/漏极区域138与数字线BLT耦合。第二晶体管T2包含栅极电介质材料144，且进一步包含位于半导体柱140内且沿栅极电介质材料144的第二沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域148及150。源极/漏极区域148与第二电容器C2的第二极板122耦合，且源极/漏极区域150与数字线BLC耦合。
第二存储器单元105(1)及第三存储器单元105(2)各自包括相对于彼此横向位移的第一晶体管T1及第二晶体管T2。第二存储器单元105(1)包括第一晶体管T1下方的第一电容器C1，且包括第二晶体管T2下方的第二电容器C2。第三存储器单元105(2)包括第一晶体管T1上方的第一电容器C1，且包括第二晶体管T2上方的第二电容器C2。在第二存储器单元105(1)及第三存储器单元105(2)中，第一晶体管T1相对于第一电容器C1垂直位移且第二晶体管T2相对于第二电容器C2垂直位移。第一电容器C1包括第一极板115、第二极板117及第一极板115与第二极板117之间的电介质材料119。第二电容器C2包括第一极板121、第二极板123及第一极板121与第二极板123之间的电介质材料125。
在所展示的实施例中，第二极板117及123是容器形外极板，且第一极板115及121是延伸到容器形外极板中的内极板。在其它实施例中，第二极板117及123可具有其它配置，且第一极板115及121也可具有其它配置。在一个实例中，第一极板115及121(耦合到极板线CPD)可呈容器形状且第二极板117(耦合到包含源极/漏极区域137的柱129)及123(耦合到包含源极/漏极区域149的柱141)可为延伸到容器形外极板中的内极板。
在第二存储器单元105(1)中，第一极板115及121与设置于存储器单元105(1)的第一电容器C1及第二电容器C2下方的极板线结构CPD耦合。在第三存储器单元105(2)中，第一极板115及121与设置于存储器单元105(2)的第一电容器C1及第二电容器C2上方的极板线结构CPD耦合。在所说明的实施例中，第一极板115及121与极板线结构CPD共享共同组合物。在其它实施例中，极板线结构CPD可包括不同于第一极板115及121的组合物。
第一电容器C1及第二电容器C2相对于彼此横向位移，且在所展示的实施例中，位于彼此相同的水平面中(即，彼此水平对准)。第一晶体管T1位于第一电容器C1与数字线BLT之间，且第二晶体管T2位于第二电容器C2与数字线BLC之间。在所展示的实施例中，第一晶体管T1与第二晶体管T2位于彼此共同的水平面中。在第二存储器单元105(1)中，字线WLD(0)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极131及143。在第三存储器单元105(2)中，字线WLD(1)沿此水平面延伸且包括第一晶体管T1及第二晶体管T2的栅极131及143。
在第二存储器单元105(1)中，第一半导体柱129从数字线BLT向下延伸到第一电容器C1的第二极板117，且第一晶体管T1沿此第一半导体柱。第二半导体柱141从数字线BLC向下延伸到第二电容器C2的第二极板123，且第二晶体管T2沿第二半导体柱141。在第三存储器单元105(2)中，第一半导体柱129从数字线BLT向上延伸到第一电容器C1的第二极板117，且第一晶体管T1沿此第一半导体柱。第二半导体柱141从数字线BLC向上延伸到第二电容器C2的第二极板123，且第二晶体管T2沿第二半导体柱141。
在第二存储器单元105(1)及第三存储器单元105(2)中，第一晶体管T1包含栅极电介质材料133，且进一步包含位于半导体柱129内且沿栅极电介质材料133的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域137及139。源极/漏极区域137与第一电容器C1的第二极板117耦合，且源极/漏极区域139与数字线BLT耦合。第二晶体管T2包含栅极电介质材料145，且进一步包含位于半导体柱141内且沿栅极电介质材料145的第二沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域149及151。源极/漏极区域149与第二电容器C2的第二极板123耦合，且源极/漏极区域151与数字线BLC耦合。
在所说明的实施例中，数字线BLT及BLC位于彼此共同的水平面中。可认为延伸穿过数字线BLT及BLC的轴线159界定镜面。可认为存储器单元105(1)是存储器单元105(0)相对于镜面的大体上镜像。术语“大体上镜像”用于指示存储器单元105(1)可为存储器单元105(0)在制造及测量的合理公差内的镜像。本发明包含具有(例如但不限于)存储器单元及存储器单元层的特定配置及布置的存储器的描述及说明。应了解，各种DRAM/NVRAM单元及/或层可以不同方式布置或根据本发明的存储器可具有比描述实例多或少的DRAM/NVRAM单元及/或层。举例来说，根据本发明的存储器配置可包含具有下DRAM层及上NVRAM层的存储器、具有不相等数目个DRAM单元及NVRAM单元的存储器、具有相邻及/或不相邻DRAM单元及NVRAM单元的存储器等等。
图7A是根据本发明的实施例的将数据从DRAM存储器单元复制到NVRAM存储器单元的存储器操作的时序图。例如但不限于，图7A说明读取及写入逻辑“1”值的存储器操作。图7A的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图7A中特定参考2T2C配置来说明。
行解码器20最初未对WLD或WLNV线施加信号。因此，WLD及WLNV两个信号线由低电平处的电压解除断言。DRAM存储器单元的C1及C2电容器存储表示互补逻辑值的电荷。由于WLD信号线被解除断言，所以C1及C2电容器与位线BLT及BLC断接，使得存储电荷保持存储于DRAM存储器单元中。在此状态中，位线BLT及BLC的电压处于可通过预充电操作建立于位线上的中间电压。在初始状态中，CPNV信号线被解除断言且因此呈低电压。
在时间点A时，行解码器20通过将WLD信号线驱动到高电压来断言此信号线。经断言WLD信号线将高电压提供到DRAM存储器单元的T1及T2晶体管的栅极。此栅极电压接通T1及T2晶体管以因此将C1及C2电容器耦合到位线BLT及BLC。此时，存储于C1及C2电容器中的电荷从DRAM存储器单元向外转移到位线BLT及BLC上。在图7A的实例中，DRAM存储器单元存储逻辑“1”。因此，当C1及C2电容器通过T1及T2晶体管耦合到位线BLT及BLC时，BLT电压小量升高且BLC电压小量降低。
在时间点B时，感测放大器25由位线BLT及BLC上的电压差触发。通过操作感测放大器25来放大位线BLT与BLC之间的小电压差。此时，起初小量升高的位线BLT上的电压由感测放大器25驱动到高电压。在图7A的实例中，感测放大器25将BLT信号线驱动到VCC。另外，起初小量降低的位线BLC上的电压由感测放大器25驱动到低电压。在图7A的实例中，感测放大器25将BLC信号线驱动到接地。将位线BLT及BLC分别驱动到高电压及低电压的感测放大器25使从DRAM单元读取的逻辑值返回到DRAM单元。
驱动位线BLT及BLC的感测放大器25也可将从DRAM存储器单元读取的逻辑值提供到另一位置。在图7A的实例中，将从DRAM存储器单元读取的逻辑值提供到对应NVRAM存储器单元。因此，在时间点C时，将CPNV信号线驱动到高电压以准备将存在于位线BLT及BLC上的逻辑值存储于对应NVRAM存储器单元中。在图7A的实例中，将CPNV信号驱动到VCC。由于将CPNV信号线驱动到高电压，所以将高电压提供到NVRAM存储器单元的C1及C2电容器。更具体来说，将高电压提供到C1电容器的第一极板114及C2电容器的第一极板120。
在时间点D时，行解码器20通过将WLNV信号线驱动到高电压来断言此信号线。经断言WLNV信号线将高电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。此栅极电压接通T1及T2晶体管以因此将C1及C2电容器耦合到位线BLT及BLC。此时，经由操作感测放大器25，BLT信号线保持高电压且BLC信号保持低电压。由于CPNV线的电压处于高电平，所以CPNV线与位线BLC之间存在电压差。通过此电压差且通过操作T2晶体管，将第一极板120与第二极板122之间的铁电材料124的极化驱动到低电平。以此方式，将由位线BLC上的低电压表示的逻辑“0”值存储于NVRAM存储器单元的C2电容器中。由于CPNV线的电压处于高电平，所以CPNV线与位线BLT之间不存在电压差。因此，此时无电荷从位线BLT转移到C1电容器。确切来说，C1电容器的当前逻辑状态保持存储，直到CPNV线切换。
在时间点E时，将CPNV信号线驱动到低电压。在图7A的实例中，将CPNV信号驱动到接地。另外，行解码器20继续通过将WLNV信号线驱动到高电压来断言此信号线。由于将CPNV信号线驱动到低态且将WLNV信号线驱动到高态，所以将CPNV信号的低电压提供到NVRAM存储器单元的C1及C2电容器。更具体来说，将低电压提供到C1电容器的第一极板114及C2电容器的第一极板120。经断言WLNV信号线继续将高电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。如上所述，此栅极电压接通T1及T2晶体管以因此将C1及C2电容器耦合到位线BLT及BLC。经由操作感测放大器25，BLT信号线保持高电压且BLC信号保持低电压。由于CPNV线的电压处于低电平，所以CPNV线与位线BLT之间存在电压差。通过此电压差且通过操作T1晶体管，将第一极板114与第二极板116之间的铁电材料118的极化驱动到高电平。由于CPNV线的电压处于低电平，所以CPNV线与位线BLC之间不存在电压差。此时，先前转移到C2电容器的逻辑状态保持存储。
在时间点F时，行解码器通过将WLD及WLNV信号驱动到低电压来解除断言这些信号。经解除断言WLD信号线将低电压提供到DRAM存储器单元的T1及T2晶体管的栅极。此栅极电压切断T1及T2晶体管以因此使DRAM单元的C1及C2电容器与位线BLT及BLC解耦合。此时，通过操作感测放大器25来返回到DRAM存储器单元的C1及C2电容器的电荷保持存储于DRAM存储器单元中。经解除断言WLNV信号线将低电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。此栅极电压切断T1及T2晶体管以因此使NVRAM单元的C1及C2电容器与位线BLT及BLC解耦合。此时，通过操作感测放大器25来存储到NVRAM存储器单元的C1及C2电容器的电荷保持存储于NVRAM存储器单元中。由于位线BLT及BLC与DRAM及NVRAM单元解耦合，所以这些信号线恢复到其初始状态。如果下一存储器操作是DRAM存取，那么可将位线BLT及BLC预充电到中间电压。
图7B是说明根据本发明的实施例的将数据从DRAM存储器单元复制到NVRAM存储器单元的存储器操作的时序图。图7B的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图7B中特定参考2T2C配置来说明。图7B的存储器操作类似于图7A的存储器操作；然而，在图7B中，存储器操作读取及写入逻辑“0”值。因此，行解码器最初未对WLD或WLNV线施加信号且电路的状态是如上文结合图7A所描述。在时间点A时，行解码器20将高电压提供到WLD以将存储于C1及C2电容器中的电荷转移到位线BLT及BLC上。此时，归因于DRAM存储器单元存储逻辑“0”，BLC电压小量升高且BLT电压小量降低。在时间点B时，触发感测放大器25且将位线BLC上的电压驱动到高电压及将位线BLT上的电压驱动到低电压以因此使从DRAM单元读取的逻辑值返回到DRAM单元。在时间点C时，将CPNV信号线驱动到高电压以准备将存在于位线BLT及BLC上的逻辑值存储于对应NVRAM存储器单元中。在时间点D时，行解码器20将WLNV信号线驱动到高电压以将由位线BLT上的低电压表示的逻辑“0”值存储于NVRAM存储器单元的C1电容器中。在时间点E时，将CPNV信号线驱动到低电压以将由位线BLC上的高电压表示的逻辑“1”值存储于NVRAM存储器单元的C2电容器中。在时间点F时，行解码器解除断言WLD及WLNV以使位线BLT及BLC与DRAM及NVRAM存储器单元解耦合，如上文结合图7A所描述。
图8A是说明根据本发明的实施例的将数据从NVRAM存储器单元复制到DRAM存储器单元的存储器操作的时序图。例如但不限于，图8A说明读取及写入逻辑“0”值的存储器操作。图8A的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图8A中特定参考2T2C配置来说明。
行解码器20最初未对WLD或WLNV线施加信号。因此，WLD及WLNV两个信号线由低电平处的电压解除断言。DRAM存储器单元的C1及C2电容器存储表示互补逻辑值的电荷。由于WLNV信号线被解除断言，所以NVRAM存储器单元的C1及C2电容器与位线BLT及BLC断接，使得由C1及C2电容器存储的电荷保持存储于NVRAM存储器单元中。如果发生NVRAM读取操作，那么位线BLT及BLC不进行预充电。因此，这些信号保持低电压。在初始状态中，CPNV信号线被解除断言且因此呈低电压。
在时间点A时，将CPNV信号线驱动到高电压以准备从NVRAM存储器单元读出存储于C1及C2电容器中的逻辑值。在图8A的实例中，将CPNV信号驱动到VCC。由于将CPNV信号线驱动到高电压，所以将高电压提供到NVRAM存储器单元的C1及C2电容器。更具体来说，将高电压提供到C1电容器的第一极板114及C2电容器的第一极板120。
在时间点B时，行解码器20通过将WLNV信号线驱动到高电压来断言此信号线。经断言WLNV信号线将高电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。此栅极电压接通T1及T2晶体管以因此将C1及C2电容器耦合到位线BLT及BLC。此时，将存储于C1及C2电容器中的电荷从NVRAM存储器单元向外转移到位线BLT及BLC上。在图8A的实例中，DRAM存储器单元存储逻辑“0”。因此，当C1及C2电容器通过T1及T2晶体管耦合到位线BLT及BLC时，BLT电压升高到小量高于接地且与BLT线上的电压升高相比，BLC电压升高到高于接地更多。
在时间点C时，感测放大器25由位线BLT及BLC上的电压差触发。通过操作感测放大器25来放大位线BLT及BLC上的小电压差。此时，起初比位线BLT的电压升得更多的位线BLC的电压由感测放大器25驱动到高电压。在图8A的实例中，感测放大器25将BLC信号线驱动到VCC。另外，起初小量降低的位线BLT上的电压由感测放大器25驱动到低电压。在图8A的实例中，感测放大器25将BLT信号线驱动到接地。在时间点C之后，通过操作感测放大器25，BLC信号线保持高电压且BLT信号保持低电压。
将位线BLC及BLT分别驱动到高电压及低电压的感测放大器25使从NVRAM单元读取的逻辑值返回到NVRAM单元。由于CPNV线的电压处于高电平，所以CPNV线与位线BLT之间存在电压差。通过此电压差及操作T1晶体管，将第一极板114与第二极板116之间的铁电材料118的极化驱动到低电平。以此方式，使由位线BLT上的低电压表示的逻辑“0”值返回到NVRAM存储器单元的C1电容器。由于CPNV线的电压处于高电平，所以CPNV线与位线BLC之间不存在电压差。因此，此时无电荷返回到C2电容器。
在时间点D时，将CPNV信号线驱动到低电压。在图8A的实例中，将CPNV信号驱动到接地。行解码器20继续通过将WLNV信号线驱动到高电压来断言此信号线。由于将CPNV信号线驱动到低态且将WLNV信号驱动到高态，所以将CPNV信号的低电压提供到NVRAM存储器单元的C1及C2电容器。更具体来说，将低电压提供到C1电容器的第一极板114及C2电容器的第一极板120。经断言WLNV信号线继续将高电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。如上所述，此栅极电压接通T1及T2晶体管，因此将C1及C2电容器耦合到位线BLT及BLC。通过操作感测放大器25，BLC信号线保持高电压且BLT信号保持低电压。由于CPNV线的电压处于低电平，所以CPNV线与位线BLC之间存在电压差。通过此电压差及操作T2晶体管，将第一极板120与第二极板122之间的铁电材料124的极化驱动到高电平。以此方式，使由位线BLC上的高电压表示的逻辑“1”值返回到NVRAM存储器单元中的C2电容器中。由于CPNV线的电压处于低电平，所以CPNV线与位线BLT之间不存在电压差。此时，先前返回到C1电容器的逻辑状态保持存储。
驱动位线BLT及BLC的感测放大器25还将从NVRAM存储器单元读取的逻辑值提供到另一位置。在图8A的实例中，将从NVRAM存储器单元读取的逻辑值提供到对应DRAM存储器单元。因此，在时间点E时，行解码器20通过将WLD信号线驱动到高电压来断言此信号线。经断言WLD信号线将高电压提供到DRAM存储器单元的T1及T2晶体管的栅极。此栅极电压接通DRAM存储器单元的T1及T2晶体管，因此将C1及C2电容器耦合到位线BLT及BLC。
在时间点F时，行解码器通过将WLD及WLNV信号驱动到低电压来解除断言这些信号。经解除断言WLNV信号线将低电压提供到NVRAM存储器单元的T1及T2晶体管的栅极。此栅极电压切断T1及T2晶体管，因此使NVRAM单元的C1及C2电容器与位线BLT及BLC解耦合。此时，通过操作感测放大器25来返回到C1及C2电容器的电荷保持存储于NVRAM存储器单元中。经解除断言WLD信号线将低电压提供到DRAM存储器单元的T1及T2晶体管的栅极。此栅极电压切断T1及T2晶体管，因此使DRAM单元的C1及C2电容器与位线BLT及BLC解耦合。此时，通过操作感测放大器25来存储到C1及C2电容器的电荷保持存储于DRAM存储器单元中。由于位线BLT及BLC与DRAM及NVRAM单元解耦合，所以这些信号线恢复到低电压。
图8B是说明根据本发明的实施例的将数据从NVRAM存储器单元复制到DRAM存储器单元的存储器操作的时序图。图8B的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图8B中特定参考2T2C配置来说明。例如但不限于，图8B说明读取及写入逻辑“1”值的存储器操作。图8B的存储器操作类似于图8A的存储器操作；然而，在图8B中，存储器操作读取及写入逻辑“1”值。因此，行解码器最初未对WLD或WLNV线施加信号且电路的状态是如上文结合图8A所描述。在时间点A时，将CPNV信号线驱动到高电压以准备从NVRAM存储器单元读出存储于C1及C2电容器中的逻辑值。在时间点B时，行解码器20将高电压提供到WLNV以将存储于C1及C2电容器中的电荷转移到位线BLT及BLC上。此时，BLC电压升高到小量高于接地且与BLC线上的电压升高相比，BLT电压升高到高于接地更多。在时间点C时，触发感测放大器25且将位线BLT上的电压驱动到高电压及将位线BLC上的电压驱动到低电压。由于CPNV线处于高电压，所以使由BLC线上的低电压表示的逻辑“0”返回到NVRAM存储器单元的C2电容器。在时间点D时，将CPNV信号线驱动到低电压且使由位线BLT上的高电压表示的逻辑“1”返回到NVRAM存储器单元的C1电容器。在时间点E时，行解码器20将WLD驱动到高电压以将从NVRAM单元读取的逻辑值存储于DRAM单元中。
图9A是根据本发明的实施例的包含两个存储器单元105(0)及105(1)的实例电路900的示意图。虚线划定存储器单元105的大致边界。存储器单元105中的每一者包含一个选择组件T1及一个电容器C1。第一存储器单元105(0)的电容器C1可为铁电电容器。第二存储器单元105(1)的电容器C1可为电介质电容器。两个存储器单元105(0)及105(1)的选择组件T1可为晶体管，例如n型场效应晶体管。在此实例中，存储器单元105中的每一者包含一个晶体管及一个电容器(例如1T1C)。
通过将电压施加于晶体管栅极来控制选择组件T1的操作。相应字线可激活选择组件。WLNV(0)可激活存储器单元105(0)的选择组件T1。WLD(0)可激活存储器单元105(1)的选择组件T1。电容器C1具有第一极板及第二极板。在第一存储器单元105(0)中，电容器C1的第一极板耦合到极板线CPNV(0)。在第二存储器单元105(1)中，电容器C1的第一极板耦合到极板线CPD。在第一存储器单元105(0)及第二存储器单元105(1)中，电容器C1的第二极板耦合到选择组件T1。选择组件T1进一步耦合到位线BLT。数字线BLC由参考电压驱动。
当例如由相应字线(例如存储器单元105(0)的WLNV(0)及存储器单元105(1)的WLD(0))激活时，电容器C1的第二极板耦合到数字线BLT。如先前所论述，当耦合到数字线BLT时，可存取存储器单元105。举例来说，可读取存储器单元105的存储状态及/或可写入存储器单元105以存储新状态或相同状态。可将各种电压通过数字线BLT及极板线CP施加于电容器C1的极板以存取(例如，读取及/或写入)存储器单元105。在一些实施例中，极板线CPD链接到恒定电压，而极板线CPNV耦合到使用不同电压来驱动极板线CPNV的电压驱动器。可在NVRAM写入操作的不同阶段期间使用不同电压来驱动极板线CPNV。
图9B是包含两个存储器单元105(0)及105(1)及这些单元到感测放大器25的耦合的实例电路904的示意图。在1T1C配置中，存储器单元105(0)及105(1)通过位线BLT耦合到感测放大器。位线BLC耦合到参考电压。在一些实施例中，位线BLC通过多路复用器908或使不同参考电压能够耦合到位线BLC的其它切换装置来耦合到感测放大器。此处，多路复用器908可提供第一参考电压用于DRAM存取且提供第二参考电压用于NVRAM存取。
图9C展示根据本发明的实施例的包含图9A的实例电路900的存储器阵列10的部分。在图9C的实施例中，存储器单元105(0)垂直堆叠于存储器单元105(1)上方。虚线划定存储器单元105(0)及105(1)的大致边界。在一些实施例中，可认为图9A的存储器单元105包括4F2架构内的存储器单元，其中F指示指定技术的最小特征大小。
存储器阵列10的说明部分由基底(未展示)支撑。基底可包括半导体材料，且可(例如)包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。基底可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何构造，半导电材料包含(但不限于)块状半导电材料(例如半导电晶片)(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，其包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底可对应于含有与集成电路制造相关联的一或多个材料的半导体衬底。此类材料可包含(例如)耐火金属材料、势垒材料、扩散材料、绝缘材料等等中的一或多者。
存储器单元105(0)及105(1)位于存储器阵列内的彼此共同列中。数字线BLT位于存储器单元105(0)与105(1)之间且相对于图9C的横截面延伸进出页面。数字线BLT可与先前参考图1、2A及2B所描述的类型的感测组件25耦合。数字线BLT由存储器单元105(0)及105(1)共享。
存储器单元105(0)包括第一晶体管T1。存储器单元105(0)包括第一晶体管T1上方的第一电容器C1。第一晶体管T1相对于第一电容器C1垂直位移。第一电容器C1包括第一极板114、第二极板116及第一极板114与第二极板116之间的铁电材料118。在所展示的实施例中，第二极板116是容器形外极板，且第一极板114是延伸到容器形外极板中的内极板。在其它实施例中，第二极板116可具有其它配置，且第一极板114也可具有其它配置。
第一极板114与设置于存储器单元105(0)的第一电容器C1上方的极板线结构CPNV(0)耦合。在所说明的实施例中，第一极板114与极板线结构CPNV(0)共享共同组合物。在其它实施例中，极板线结构CPNV(0)可包括不同于第一极板114的组合物。
第一晶体管T1位于第一电容器C1与数字线BLT之间。在所展示的实施例中，字线WLNV(0)沿水平面延伸且包括第一晶体管T1的栅极130。第一半导体柱128从数字线BLT向上延伸到第一电容器C1的第二极板116，且第一晶体管T1沿此第一半导体柱。
第一晶体管T1包含栅极电介质材料132，且进一步包含位于半导体柱128内且沿栅极电介质材料132的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域136及138。源极/漏极区域136与第一电容器C1的第二极板116耦合，且源极/漏极区域138与数字线BLT耦合。
存储器单元105(1)包括第一晶体管T1下方的第一电容器C1。第一晶体管T1相对于第一电容器C1垂直位移。第一电容器C1包括第一极板115、第二极板117及第一极板115与第二极板117之间的电介质材料119。
在所展示的实施例中，第二极板117是容器形外极板，且第一极板115是延伸到容器形外极板中的内极板。在其它实施例中，第二极板117可具有其它配置，且第一极板115还可具有其它配置。在一个实例中，第一极板115及121(耦合到极板线CPD)可呈容器形状且第二极板117(耦合到包含源极/漏极区域137的柱129)及123(耦合到包含源极/漏极区域149的柱141)可为延伸到容器形外极板中的内极板。
第一极板115与设置于存储器单元105(1)的第一电容器C1下方的极板线结构CPD耦合。在所说明的实施例中，第一极板115与极板线结构CPD共享共同组合物。在其它实施例中，极板线结构CPD可包括不同于第一极板115的组合物。
第一晶体管T1位于第一电容器C1与数字线BLT之间。在所展示的实施例中，字线WLD(0)沿水平面延伸且包括第一晶体管T1的栅极131。第一半导体柱129从数字线BLT向下延伸到第一电容器C1的第二极板117，且第一晶体管T1沿此第一半导体柱。
第一晶体管T1包含栅极电介质材料133，且进一步包含位于半导体柱129内且沿栅极电介质材料133的第一沟道区域及位于半导体柱内且位于沟道区域的相对侧上的源极/漏极区域137及139。源极/漏极区域137与第一电容器C1的第二极板117耦合，且源极/漏极区域139与数字线BLT耦合。
在所说明的实施例中，轴线159延伸穿过数字线BLT且可被认为界定镜面。可认为存储器单元105(1)是存储器单元105(0)相对于镜面的大体上镜像。术语“大体上镜像”用于指示存储器单元105(1)可为存储器单元105(0)在制造及测量的合理公差内的镜像。
图10A是说明根据本发明的实施例的将数据从DRAM存储器单元复制到NVRAM存储器单元的存储器操作的时序图。例如但不限于，图10A说明读取及写入逻辑“1”值的存储器操作。图10A的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图10A中特定参考1T1C配置来说明。
行解码器20最初未对WLD或WLNV线施加信号。因此，WLD及WLNV两个信号线由低电平处的电压解除断言。DRAM存储器单元的C1电容器存储表示逻辑值的电荷。由于WLD信号线被解除断言，所以C1电容器与位线BLT断接，使得存储电荷保持存储于DRAM存储器单元中。在此状态中，位线BLT及BLC的电压处于可通过预充电操作建立于位线上的中间电压。在初始状态中，CPNV信号线被解除断言且因此呈低电压。
在时间点A时，行解码器20通过将WLD信号线驱动到高电压来断言此信号线。经断言WLD信号线将高电压提供到DRAM存储器单元的T1晶体管的栅极。此栅极电压接通T1晶体管以因此将C1电容器耦合到位线BLT。此时，将存储于C1电容器中的电荷从DRAM存储器单元向外转移到位线BLT上。在图10A的实例中，DRAM存储器单元存储逻辑“1”。因此，当C1电容器通过T1晶体管耦合到位线BLT时，BLT电压小量升高且BLC电压保持参考电压。
在时间点B时，感测放大器25由位线BLT及BLC上的电压差触发。通过操作感测放大器25来放大位线BLT与BLC之间的小电压差。此时，起初小量升高的位线BLT上的电压由感测放大器25驱动到高电压。在图10A的实例中，感测放大器25将BLT信号线驱动到VCC。另外，保持参考电压的位线BLC上的电压由感测放大器25驱动到低电压。在图10A的实例中，感测放大器25将BLC信号线驱动到接地。将位线BLT及BLC分别驱动到高电压及低电压的感测放大器25使从DRAM单元读取的逻辑值返回到DRAM单元。
驱动位线BLT及BLC的感测放大器25也可将从DRAM存储器单元读取的逻辑值提供到另一位置。在图10A的实例中，将从DRAM存储器单元读取的逻辑值提供到对应NVRAM存储器单元。因此，在时间点C时，将CPNV信号线驱动到高电压以准备将存在于位线BLT的逻辑值存储于对应NVRAM存储器单元中。在图10A的实例中，将CPNV信号驱动到VCC。由于将CPNV信号线驱动到高电压，所以将高电压提供到NVRAM存储器单元的C1电容器。更具体来说，将高电压提供到C1电容器的第一极板114。
在时间点D时，行解码器20通过将WLNV信号线驱动到高电压来断言此信号线。经断言WLNV信号线将高电压提供到NVRAM存储器单元的T1晶体管的栅极。此栅极电压接通T1晶体管以因此将C1电容器耦合到位线BLT。此时，经由操作感测放大器25，BLT信号线保持高电压且BLC信号保持低电压。由于CPNV线的电压处于高电平，所以CPNV线与位线BLT之间不存在电压差。因此，此时无电荷从位线BLT转移到C1电容器。确切来说，C1电容器的当前逻辑状态保持存储，直到CPNV线切换。
在时间点E时，将CPNV信号线驱动到低电压。在图10A的实例中，将CPNV信号驱动到接地。另外，行解码器20继续通过将WLNV信号线驱动到高电压来断言此信号线。由于将CPNV信号线驱动到低态且将WLNV信号驱动到高态，所以将CPNV信号的低电压提供到NVRAM存储器单元的C1电容器。更具体来说，将低电压提供到C1电容器的第一极板114。经断言WLNV信号线继续将高电压提供到NVRAM存储器单元的T1晶体管的栅极。如上所述，此栅极电压接通T1晶体管以因此将C1电容器耦合到位线BLT。经由操作感测放大器25，BLT信号线保持高电压且BLC信号保持低电压。由于CPNV线的电压处于低电平，所以CPNV线与位线BLT之间存在电压差。通过此电压差且通过操作T1晶体管，将第一极板114与第二极板116之间的铁电材料118的极化驱动到高电平。
在时间点F时，行解码器通过将WLD及WLNV信号驱动到低电压来解除断言这些信号。经解除断言WLD信号线将低电压提供到DRAM存储器单元的T1晶体管的栅极。此栅极电压切断T1晶体管以因此使DRAM单元的C1电容器与位线BLT解耦合。此时，通过操作感测放大器25来返回到DRAM存储器单元的C1电容器的电荷保持存储于DRAM存储器单元中。经解除断言WLNV信号线将低电压提供到NVRAM存储器单元的T1晶体管的栅极。此栅极电压切断T1晶体管以因此使NVRAM单元的C1电容器与位线BLT解耦合。此时，通过操作感测放大器25来存储到NVRAM存储器单元的C1电容器的电荷保持存储于NVRAM存储器单元中。由于位线BLT与DRAM及NVRAM单元解耦合，所以这些信号线恢复到其初始状态。如果下一存储器操作是DRAM存取，那么可将位线BLT及BLC预充电到中间电压。
图10B是说明根据本发明的实施例的将数据从DRAM存储器单元复制到NVRAM存储器单元的存储器操作的时序图。图10B的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图10B中特定参考1T1C配置来说明。图10B的存储器操作类似于图10A的存储器操作；然而，在图10B中，存储器操作读取及写入逻辑“0”值。因此，行解码器最初未对WLD或WLNV线施加信号且电路的状态是如上文结合图10A所描述。在时间点A时，行解码器20将高电压提供到WLD以将存储于C1电容器中的电荷转移到位线BLT上。此时，归因于DRAM存储器单元存储逻辑“0”，BLC电压保持参考电压且BLT电压小量降低。在时间点B时，触发感测放大器25且将位线BLC上的电压驱动到高电压及将位线BLT上的电压驱动到低电压以因此使从DRAM单元读取的逻辑值返回到DRAM单元。在时间点C时，将CPNV信号线驱动到高电压以准备将存在于位线BLT上的逻辑值存储于对应NVRAM存储器单元中。在时间点D时，行解码器20将WLNV信号线驱动到高电压以将由位线BLT上的低电压表示的逻辑“0”值存储于NVRAM存储器单元的C1电容器中。在时间点E时，将CPNV信号线驱动到低电压。在时间点F时，行解码器解除断言WLD及WLNV以使位线BLT与DRAM及NVRAM存储器单元解耦合，如上文结合图10A所描述。
图11A是说明根据本发明的实施例的将数据从NVRAM存储器单元复制到DRAM存储器单元的存储器操作的时序图。例如但不限于，图11A说明读取及写入逻辑“0”值的存储器操作。图11A的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图11A中特定参考1T1C配置来说明。
行解码器20最初未对WLD或WLNV线施加信号。因此，WLD及WLNV两个信号线由低电平处的电压解除断言。DRAM存储器单元的C1电容器存储表示逻辑值的电荷。由于WLNV信号线被解除断言，所以NVRAM存储器单元的C1电容器与位线BLT断接，使得由C1电容器存储的电荷保持存储于NVRAM存储器单元中。如果发生NVRAM读取操作，那么位线BLT及BLC不进行预充电。因此，这些信号保持低电压。在初始状态中，CPNV信号线被解除断言且因此呈低电压。
在时间点A时，将CPNV信号线驱动到高电压以准备从NVRAM存储器单元读出存储于C1电容器中的逻辑值。在图11A的实例中，将CPNV信号驱动到VCC。由于将CPNV信号线驱动到高电压，所以将高电压提供到NVRAM存储器单元的C1电容器。更具体来说，将高电压提供到C1电容器的第一极板114。
在时间点B时，行解码器20通过将WLNV信号线驱动到高电压来断言此信号线。经断言WLNV信号线将高电压提供到NVRAM存储器单元的T1晶体管的栅极。此栅极电压接通T1晶体管以因此将C1电容器耦合到位线BLT。此时，将存储于C1电容器中的电荷从NVRAM存储器单元向外转移到位线BLT上。在图11A的实例中，DRAM存储器单元存储逻辑“0”。因此，当C1电容器通过T1晶体管耦合到位线BLT时，BLT电压小量升高到高于接地且BLC电压升高到大于BLT线上的电压升高的参考电压。
在时间点C时，感测放大器25由位线BLT及BLC上的电压差触发。通过操作感测放大器25来放大位线BLT及BLC上的小电压差。此时，起初比位线BLT的电压升高更多的位线BLC的电压由感测放大器25驱动到高电压。在图11A的实例中，感测放大器25将BLC信号线驱动到VCC。另外，起初小量升高的位线BLT上的电压由感测放大器25驱动到低电压。在图11A的实例中，感测放大器25将BLT信号线驱动到接地。在时间点C之后，通过操作感测放大器25，BLC信号线保持高电压且BLT信号保持低电压。
将位线BLC及BLT分别驱动到高电压及低电压的感测放大器25使从NVRAM单元读取的逻辑值返回到NVRAM单元。由于CPNV线的电压处于高电平，所以CPNV线与位线BLT之间存在电压差。通过此电压差及操作T1晶体管，将第一极板114与第二极板116之间的铁电材料118的极化驱动到低电平。以此方式，使由位线BLT上的低电压表示的逻辑“0”值返回到NVRAM存储器单元的C1电容器。
在时间点D时，将CPNV信号线驱动到低电压。在图11A的实例中，将CPNV信号驱动到接地。行解码器20继续通过将WLNV信号线驱动到高电压来断言此信号线。由于将CPNV信号线驱动到低态且将WLNV信号驱动到高态，所以将CPNV信号的低电压提供到NVRAM存储器单元的C1电容器。更具体来说，将低电压提供到C1电容器的第一极板114。经断言WLNV信号线继续将高电压提供到NVRAM存储器单元的T1晶体管的栅极。如上所述，此栅极电压接通T1晶体管以因此将C1电容器耦合到位线BLT。通过操作感测放大器25，BLC信号线保持高电压且BLT信号保持低电压。由于CPNV线的电压处于低电平，所以CPNV线与位线BLT之间不存在电压差。此时，先前返回到C1电容器的逻辑状态保持存储。
驱动位线BLT及BLC的感测放大器25还将从NVRAM存储器单元读取的逻辑值提供到另一位置。在图11A的实例中，将从NVRAM存储器单元读取的逻辑值提供到对应DRAM存储器单元。因此，在时间点E时，行解码器20通过将WLD信号线驱动到高电压来断言此信号线。经断言WLD信号线将高电压提供到DRAM存储器单元的T1晶体管的栅极。此栅极电压接通DRAM存储器单元的T1晶体管以因此将C1电容器耦合到位线BLT。
在时间点F时，行解码器通过将WLD及WLNV信号驱动到低电压来解除断言这些信号。经解除断言WLNV信号线将低电压提供到NVRAM存储器单元的T1晶体管的栅极。此栅极电压切断T1晶体管以因此使NVRAM单元的C1电容器与位线BLT解耦合。此时，通过操作感测放大器25来返回到C1电容器的电荷保持存储于NVRAM存储器单元中。经解除断言WLD信号线将低电压提供到DRAM存储器单元的T1晶体管的栅极。此栅极电压切断T1晶体管以因此使DRAM单元的C1电容器与位线BLT解耦合。此时，通过操作感测放大器25来存储到C1电容器的电荷保持存储于DRAM存储器单元中。由于位线BLT及BLC与DRAM及NVRAM单元解耦合，所以这些信号线恢复到低电压。
图11B是说明根据本发明的实施例的将数据从NVRAM存储器单元复制到DRAM存储器单元的存储器操作的时序图。图11B的存储器操作可发生于本文中所论述的各种混合NVRAM/DRAM结构中的任何者中，但在图11B中特定参考1T1C配置来说明。例如但不限于，图11B说明读取及写入逻辑“1”值的存储器操作。图11B的存储器操作类似于图11A的存储器操作；然而，在图11B中，存储器操作读取及写入逻辑“1”值。因此，行解码器最初未对WLD或WLNV线施加信号且电路的状态是如上文结合图11A所描述。在时间点A时，将CPNV信号线驱动到高电压以准备从NVRAM存储器单元读出存储于C1电容器中的逻辑值。在时间点B时，行解码器20将高电压提供到WLNV以将存储于C1电容器中的电荷转移到位线BLT上。此时，BLC电压升高到高于接地的参考电压且与BLC线上的电压升高相比，BLT电压升高到高于接地更多。在时间点C时，触发感测放大器25且将位线BLC上的电压驱动到低电压及将位线BLT上的电压驱动到高电压。在时间点D时，将CPNV信号线驱动到低电压且使由位线BLT上的高电压表示的逻辑“1”返回到NVRAM存储器单元的C1电容器。在时间点E时，行解码器20将WLD驱动到高电压以将从NVRAM单元读取的逻辑值存储于DRAM单元中。
尽管图4B、5B、6B及9B中将存储器单元105展示为垂直堆叠的，但在本发明的一些实施例中，存储器阵列中包含单层存储器单元105。举例来说，在一些实施例中，存储器阵列包含单层存储器单元105，其上未堆叠存储器单元105。图12说明包含此平面布置的实例电路1200。实例电路1200包含根据本发明的实施例的列存储器单元105。实例电路1200包含DRAM存储器单元1204及NVRAM存储器单元1208。电路1200进一步包含字线WLNV及WLD、数字线BLT及BLC及感测组件25。数字线BLT耦合到感测组件25的感测节点A，且数字线BLC耦合到感测组件25的感测节点B。字线、数字线及感测组件可分别为存储器单元105、字线12、数字线15及感测组件25的实例，如参考图1所描述。尽管图12中展示1列及8行存储器单元105，但存储器阵列可包含多列及多行存储器单元，如先前所展示。
存储器单元105可包含逻辑存储组件，例如电容器及选择组件。在NVRAM存储器单元105NVMC中，存储器单元105的电容器可为铁电电容器。在DRAM存储器单元105中，存储器单元105的电容器可为电介质电容器。电容器可在耦合到数字线BLT及BLC之后放电。如先前所描述，可通过使存储器单元105的电容器充电或放电来存储各种状态。存储器单元105的选择组件可由相应字线激活。NVRAM存储器单元NVMC可由相应字线WLNV激活。DRAM存储器单元DMC可由相应字线WLD激活。NVRAM存储器单元NVMC可耦合到可在存取存储器单元期间使用的极板线CPNV。DRAM存储器单元DMC可耦合到可在存取存储器单元105期间使用的极板线CPD。
已参考图1到12揭示具有两个晶体管及两个电容器的存储器单元的各种实施例。在存储器单元的一些实施例中，晶体管可为各自由相应半导体柱形成的垂直晶体管。电容器C1及C2的第一极板及第二极板的导电材料可为任何合适导电材料，其包含(例如)各种金属(例如钨、钛等等)、含金属组合物(例如金属氮化物、金属碳化物、金属硅化物等等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等等)等等中的一或多者。电容器C1及C2的一些或所有极板可包括彼此相同的组合物，或可包括彼此不同的组合物。
在本文所论述的NVRAM存储器单元中，电容器C1及C2是铁电电容器。电容器C1及C2的铁电材料可包括任何合适组合物或组合物组合。在一些实施例中，电容器电介质材料可包括铁电材料。举例来说，电容器电介质材料可包括一或多个材料，基本上由一或多个材料组成，或由一或多个材料组成，所述一或多个材料选从由过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸钡锶组成的群组且其内具有包括硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素中的一或多者的掺杂物。在一些实施例中，铁电材料可包括彼此相同的组合物，且在其它实施例中，可包括彼此不同的组合物。
极板线结构CP可包括任何合适导电材料，其包含(例如)各种金属(例如钨、钛等等)、含金属组合物(例如金属氮化物、金属碳化物、金属硅化物等等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等等)等等中的一或多者。
半导体柱可包括任何合适半导体材料，其包含(例如)硅及锗中的一或两者。源极/漏极区域及沟道区域可掺杂有任何合适掺杂物。在一些实施例中，源极/漏极区域可为n型多数掺杂，且在其它实施例中，可为p型多数掺杂。
字线(WLNV及WLD)及数字线(BLT及BLC)可包括任何合适导电材料，其包含(例如)各种金属(例如钨、钛等等)、含金属组合物(例如金属氮化物、金属碳化物、金属硅化物等等)、导电掺杂半导体材料(例如导电掺杂硅、导电掺杂锗等等)等等中的一或多者。字线及数字线可包括彼此相同的组合物，或可包括彼此不同的组合物。
绝缘材料可包围本文中所揭示的存储器单元的各种组件。此绝缘材料可包括任何合适组合物或组合物组合，其包含(例如)二氧化硅、氮化硅、硼磷硅酸盐玻璃、旋涂电介质等等中的一或多者。尽管在一些实施例中，绝缘材料可为单个均质材料，但在其它实施例中，绝缘材料可包含两个或两个以上离散绝缘组合物。
图13是根据本发明的各种实施例的包含支持电介质及/或铁电存储器的存储器阵列10的存储器1300的部分的框图。存储器阵列10可称为电子存储器设备且包含存储器控制器40及存储器单元105，其可为参考本文中所论述的各种实施例所描述的存储器控制器40及存储器单元105的实例。
存储器控制器40可包含偏压组件1305及时序组件1310，且可如图1中所描述那样操作存储器阵列10。存储器控制器40可与字线12、电容器极板偏压线14、数字线15及感测组件25(其可为参考图1到12所描述的字线12、极板线(CPD或CPNV)、数字线15及感测组件25的实例)电子连通。存储器阵列10的组件可彼此电子连通且可执行参考图1到13所描述的功能。
存储器控制器40可经配置以通过将电压施加于字线及数字线来激活字线12或数字线15。举例来说，偏压组件1305可经配置以施加电压来操作存储器单元105以如上文所描述那样读取或写入存储器单元105。在一些情况中，存储器控制器40可包含参考图1所描述的列解码器、行解码器或两者。这可使存储器控制器40能够存取一或多个存储器单元105。偏压组件1305也可提供电压电势用于操作感测组件25。
存储器控制器40可基于激活感测组件25来进一步确定铁电及/或电介质存储器单元105的逻辑状态，且将铁电存储器单元105的逻辑状态写回到铁电存储器单元105。
在一些情况中，存储器控制器40可使用时序组件1310来执行其操作。举例来说，时序组件1310可控制各种字线选择或极板线偏压的时序，其包含用于执行本文中所论述的存储器功能(例如读取及写入)的切换及电压施加的时序。在一些情况中，时序组件1310可控制偏压组件1305的操作。举例来说，存储器控制器40可控制偏压组件1305以将读取电压VREAD提供到极板线CP以改变存储器单元、数字线BLT及BLC及感测组件25的感测节点A及感测节点B的电压。在极板线CP的偏压之后，存储器控制器40可控制感测组件25比较感测节点A的电压与感测节点B的电压。
在确定及放大电压差之后，感测组件25可锁存状态，其中可根据电子装置(其部分是存储器阵列10)的操作来使用状态。
图14说明根据本发明的各种实施例的支持铁电存储器的系统1400。系统1400包含装置1405，其可为或包含印刷电路板以连接或物理支撑各种组件。装置1405可为计算机、笔记本计算机、膝上型计算机、平板计算机、移动电话或其类似者。装置1405包含存储器阵列10，其可为参考图1到13所描述的存储器阵列10的实例。存储器阵列10可含有存储器控制器40及存储器单元105，其可为参考图1到13所描述的存储器控制器40及存储器单元105的实例。装置1405也可包含处理器1410、BIOS组件1415、外围组件1420及输入/输出控制组件1425。装置1405的组件可通过总线1430来彼此电子连通。
处理器1410可经配置以通过存储器控制器40操作存储器阵列10。在一些情况中，处理器1410可执行参考图1及13所描述的存储器控制器40的功能。在其它情况中，存储器控制器40可集成到处理器1410中。处理器1410可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。处理器1410可执行各种功能且如本文中所描述那样操作存储器阵列10。处理器1410可(例如)经配置以执行存储于存储器阵列10中的计算机可读指令以引起装置1405执行各种功能或任务。
BIOS组件1415可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化及运行系统1400的各种硬件组件。BIOS组件1415也可管理处理器1410与各种组件(例如外围组件1420、输入/输出控制组件1425等等)之间的数据流。BIOS组件1415可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件1420可为任何输入或输出装置或此类装置的接口，其集成到装置1405中。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连(PCI)或加速图形端口(AGP)槽)。
输入/输出控制组件1425可管理处理器1410与外围组件1420、输入装置1435或输出装置1440之间的数据通信。输入/输出控制组件1425也可管理未集成到装置1405中的接口器件。在一些情况中，输入/输出控制组件1425可表示到外部外围设备的物理连接或端口。
输入1435可表示装置1405外的装置或信号，其将输入提供到装置1405或其组件。这可包含用户接口或与其它装置介接或介接于其它装置之间。在一些情况中，输入1435可为经由外围组件1420与装置1405介接的接口器件或可由输入/输出控制组件1425管理。
输出1440可表示装置1405外的装置或信号，其经配置以从装置1405或其组件中的任何者接收输出。输出1440的实例可包含显示器、扬声器、印刷装置、另一处理器或印刷电路板等等。在一些情况中，输出1440可为经由外围组件1420与装置1405介接的接口器件或可由输入/输出控制组件1425管理。
存储器控制器40、装置1405及存储器阵列10的组件可由经设计以实施其功能的电路组成。这可包含经配置以实施本文中所描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或非有源元件。
上述说明、图式、实例及数据提供权利要求书中所界定的本发明的示范性实施例的结构及使用的完全描述。尽管上文已在一定特殊性下或参考一或多个个别实施例来描述本发明的各种实施例，但所属领域的技术人员可在不背离本发明的精神或范围的情况下对揭示实施例作出许多更改。因此，可考虑其它实施例。希望将以上描述中所含及附图中所展示的所有事项解释为仅说明特定实施例且不具限制性。可在不背离所附权利要求书中所界定的本发明的基本要素的情况下对细节或结构作出改变。

Claims (32)

1.一种用于存储器的设备，其包括：
第一存储器单元，其包括经配置以存储表示互补逻辑值的第一电荷的第一铁电电容器及第二铁电电容器；
第二存储器单元，其包括经配置以存储表示互补逻辑值的第二电荷的第一电介质电容器及第二电介质电容器；
第一位线，其可选择地耦合到所述第一存储器单元的所述第一铁电电容器及所述第二存储器单元的所述第一电介质电容器；
第二位线，其可选择地耦合到所述第一存储器单元的所述第二铁电电容器及所述第二存储器单元的所述第二电介质电容器；
第一字线，其可选择地耦合到所述第一存储器单元；以及
第二字线，其可选择地耦合到所述第二存储器单元，
其中，当所述第一字线和所述第二字线被驱动至相同的低电压时，所述第一存储器单元进一步经配置以，经由感测放大器，将所述第一电荷保持存储于所述第一存储器单元的所述第一铁电电容器及所述第二铁电电容器中，且所述第二存储器单元经配置以将所述第二电荷恢复到所述第一电介质电容器及所述第二电介质电容器。
2.根据权利要求1所述的设备，其中所述感测放大器耦合到所述第一位线及所述第二位线。
3.根据权利要求2所述的设备，所述感测放大器经配置以在所述第一存储器单元与所述第二存储器单元之间转移数据。
4.根据权利要求1所述的设备，其中所述第一存储器单元相对于所述第二存储器单元垂直位移。
5.根据权利要求1所述的设备，其中：
所述第一存储器单元的所述第一铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到第一极板线的第一极板线结构；及
所述第一存储器单元的所述第二铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到所述第一极板线结构。
6.根据权利要求5所述的设备，其中：
所述第二存储器单元的所述第一电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到第二极板线结构；及
所述第二存储器单元的所述第二电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到所述第二极板线结构。
7.根据权利要求6所述的设备，其中：
所述第一存储器单元包含经配置以将所述第一存储器单元的所述第一铁电电容器可选择地耦合到所述第一位线的第一晶体管及经配置以将所述第一存储器单元的所述第二铁电电容器可选择地耦合到所述第二位线的第二晶体管，所述第一晶体管相对于所述第一铁电电容器垂直位移且耦合到所述第一铁电电容器的所述第二极板，所述第二晶体管相对于所述第二铁电电容器垂直位移且耦合到所述第二铁电电容器的所述第二极板。
8.根据权利要求7所述的设备，其中：
所述第二存储器单元包含经配置以将所述第二存储器单元的所述第一电介质电容器可选择地耦合到所述第一位线的第一晶体管及经配置以将所述第二存储器单元的所述第二电介质电容器可选择地耦合到所述第二位线的第二晶体管，所述第一晶体管相对于所述第一电介质电容器垂直位移且耦合到所述第一电介质电容器的所述第二极板，所述第二晶体管相对于所述第二电介质电容器垂直位移且耦合到所述第二电介质电容器的所述第二极板。
9.根据权利要求1所述的设备，其进一步包括：
第三存储器单元，其包括经配置以存储表示互补逻辑值的电荷的第一电介质电容器及第二电介质电容器；
第四存储器单元，其包括经配置以存储表示互补逻辑值的电荷的第一铁电电容器及第二铁电电容器；
第三位线，其可选择地耦合到所述第三存储器单元的所述第一电介质电容器及所述第四存储器单元的第一铁电电容器；
第四位线，其可选择地耦合到所述第三存储器单元的所述第二电介质电容器及所述第四存储器单元的所述第二铁电电容器；及
第二感测放大器，其耦合到所述第三位线及所述第四位线。
10.根据权利要求9所述的设备，其中：
所述第一存储器单元相对于所述第二存储器单元垂直位移；
所述第二存储器单元相对于所述第三存储器单元垂直位移；及
所述第三存储器单元相对于所述第四存储器单元垂直位移。
11.根据权利要求9所述的设备，其中：
所述第一存储器单元的所述第一铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到第一极板线的第一极板线结构；
所述第一存储器单元的所述第二铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到所述第一极板线结构；
所述第二存储器单元的所述第一电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到第二极板线结构；及
所述第二存储器单元的所述第二电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到所述第二极板线结构。
12.根据权利要求11所述的设备，其中：
所述第三存储器单元的所述第一电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到所述第二极板线结构；
所述第三存储器单元的所述第二电介质电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的电介质材料，所述第一极板耦合到所述第二极板线结构；
所述第四存储器单元的所述第一铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到第三极板线结构；及
所述第四存储器单元的所述第二铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到所述第三极板线结构。
13.根据权利要求12所述的设备，其中：
所述第一存储器单元包含经配置以将所述第一存储器单元的所述第一铁电电容器可选择地耦合到所述第一位线的第一晶体管及经配置以将所述第一存储器单元的所述第二铁电电容器可选择地耦合到所述第二位线的第二晶体管，所述第一晶体管相对于所述第一铁电电容器垂直位移且耦合到所述第一铁电电容器的所述第二极板，所述第二晶体管相对于所述第二铁电电容器垂直位移且耦合到所述第二铁电电容器的所述第二极板；
所述第二存储器单元包含经配置以将所述第二存储器单元的所述第一电介质电容器可选择地耦合到所述第一位线的第一晶体管及经配置以将所述第二存储器单元的所述第二电介质电容器可选择地耦合到所述第二位线的第二晶体管，所述第一晶体管相对于所述第一电介质电容器垂直位移且耦合到所述第一电介质电容器的所述第二极板，所述第二晶体管相对于所述第二电介质电容器垂直位移且耦合到所述第二电介质电容器的所述第二极板；
所述第三存储器单元包含经配置以将所述第三存储器单元的所述第一电介质电容器可选择地耦合到所述第三位线的第一晶体管及经配置以将所述第三存储器单元的所述第二电介质电容器可选择地耦合到所述第四位线的第二晶体管，所述第一晶体管相对于所述第一电介质电容器垂直位移且耦合到所述第一电介质电容器的所述第二极板，所述第二晶体管相对于所述第二电介质电容器垂直位移且耦合到所述第二电介质电容器的所述第二极板；及
所述第四存储器单元包含经配置以将所述第四存储器单元的所述第一铁电电容器可选择地耦合到所述第三位线的第一晶体管及经配置以将所述第四存储器单元的所述第二铁电电容器可选择地耦合到所述第四位线的第二晶体管，所述第一晶体管相对于所述第一铁电电容器垂直位移且耦合到所述第一铁电电容器的所述第二极板，所述第二晶体管相对于所述第二铁电电容器垂直位移且耦合到所述第二铁电电容器的所述第二极板。
14.根据权利要求1所述的设备，其中所述第一存储器单元及所述第二存储器单元布置成平面配置。
15.一种用于存储器的设备，其包括：
第一存储器单元，其包括经配置以存储表示逻辑值的第一电荷的铁电电容器；
第二存储器单元，其包括经配置以存储表示逻辑值的第二电荷的电介质电容器；第一位线，其可选择地耦合到所述第一存储器单元的所述铁电电容器及所述第二存储器单元的所述电介质电容器；
第一字线，其可选择地耦合到所述第一存储器单元；以及
第二字线，其可选择地耦合到所述第二存储器单元，
其中，当所述第一字线和所述第二字线被驱动至相同的低电压时，所述第一存储器单元进一步经配置以，经由感测放大器，将所述第一电荷保持存储于所述第一存储器单元的所述铁电电容器中，且所述第二存储器单元经配置以将所述第二电荷恢复到所述电介质电容器。
16.根据权利要求15所述的设备，其中所述感测放大器耦合到所述第一位线及所述设备的第二位线，且其中所述感测放大器经配置以在所述第一存储器单元与所述第二存储器单元之间转移数据。
17.根据权利要求15所述的设备，其中所述第一存储器单元的所述铁电电容器是第一铁电电容器且所述第一存储器单元进一步包括第二铁电电容器，所述第二铁电电容器经配置以存储与由所述第一铁电电容器存储的逻辑值互补的电荷。
18.根据权利要求15所述的设备，其中所述第二存储器单元的所述电介质电容器是第一电介质电容器且所述第二存储器单元进一步包括第二电介质电容器，所述第二电介质电容器经配置以存储与由所述第一电介质电容器存储的逻辑值互补的电荷。
19.根据权利要求15所述的设备，其中所述第一存储器单元相对于所述第二存储器单元垂直位移。
20.根据权利要求15所述的设备，其中：
所述第一存储器单元的所述铁电电容器包含第一极板、第二极板及安置于所述第一极板与所述第二极板之间的铁电材料，所述第一极板耦合到第一极板线结构。
21.一种用于存储器的方法，其包括：
从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一电介质电容器及第二电介质电容器；
将所述数据位锁存于感测放大器处；及
将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一铁电电容器及第二铁电电容器。
22.根据权利要求21所述的方法，其进一步包括：
将所述数据位从所述感测放大器写回到所述第一存储器单元。
23.根据权利要求21所述的方法，其中所述第二存储器单元包含电容器极板线结构且将所述数据位写入到所述第二存储器单元包含：在第一电压与第二电压之间切换所述电容器极板线结构的电压。
24.根据权利要求23所述的方法，其中当将所述第一电压施加于所述电容器极板线结构时，将第一数据值写入到所述第一铁电电容器，及当将所述第二电压施加于所述电容器极板线结构时，将第二数据值写入到所述第二铁电电容器。
25.一种用于存储器的方法，其包括：
从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一铁电电容器及第二铁电电容器；
将所述数据位锁存于感测放大器处；及
将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过互补逻辑值表示所述数据位的电荷的第一电介质电容器及第二电介质电容器。
26.根据权利要求25所述的方法，其进一步包括：
将所述数据位从所述感测放大器写回到所述第一存储器单元。
27.根据权利要求26所述的方法，其中所述第一存储器单元包含电容器极板线结构且将所述数据位写回到所述第一存储器单元包含：在第一电压与第二电压之间切换所述电容器极板线结构的电压。
28.根据权利要求27所述的方法，其中当将所述第一电压施加于所述电容器极板线结构时，将第一数据值写回到所述第一铁电电容器，及当将所述第二电压施加于所述电容器极板线结构时，将第二数据值写回到所述第二铁电电容器。
29.一种用于存储器的方法，其包括：
从第一存储器单元读取数据位，所述第一存储器单元包含经配置以存储通过逻辑值表示所述数据位的电荷的电介质电容器；
将所述数据位锁存于感测放大器处；
将所述数据位从所述感测放大器写回到所述第一存储器单元，以恢复通过所述逻辑值表示所述数据位的所述电荷；及
在将通过所述逻辑值表示所述数据位的所述电荷维持在所述第一存储器单元处时，将所述数据位从所述感测放大器写入到第二存储器单元，所述第二存储器单元包含经配置以存储通过所述逻辑值表示所述数据位的所述电荷的铁电电容器。
30.根据权利要求29所述的方法，其中所述第二存储器单元包含电容器极板线结构且将所述数据位写入到所述第二存储器单元包含：在第一电压与第二电压之间切换所述电容器极板线结构的电压。
31.根据权利要求29所述的方法，其中所述第二存储器单元的所述铁电电容器是第一铁电电容器且所述第二存储器单元进一步包括第二铁电电容器，所述第二铁电电容器经配置以存储与由所述第一铁电电容器存储的逻辑值互补的电荷。
32.根据权利要求29所述的方法，其中所述第一存储器单元的所述电介质电容器是第一电介质电容器且所述第一存储器单元进一步包括第二电介质电容器，所述第二电介质电容器经配置以存储与由所述第一电介质电容器存储的逻辑值互补的电荷。
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