CN110462857A - 用于制造超导集成电路的系统和方法 - Google Patents

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Abstract

本发明公开了各种技术和装置允许超导电路的制造。可形成包括超导螺柱通孔、动态电感器和电容器的超导集成电路。在超导集成电路中形成超导螺柱通孔可包括用硬掩模掩蔽以及用软掩模掩蔽。在超导集成电路中形成超导螺柱通孔可包括沉积介电蚀刻阻挡层。可通过电游标来测量超导集成电路的制造中的层间失准。可通过电游标链和惠斯登电桥来测量超导集成电路的制造中的层间失准。具有三个或更多个金属层的超导集成电路可包括封闭、匹配的片上传输线。可封装超导集成电路中的金属布线层。

Description

用于制造超导集成电路的系统和方法
技术领域
本发明系统和方法涉及用于超导应用的集成电路的制造。
背景技术
相关技术的描述
量子计算的方法
量子计算机的设计和操作有若干通用方法。一种此类方法是量子计算的“电路”或“门”模型。在该方法中，通过逻辑门序列对量子比特起作用，这些逻辑门序列是一种算法的经过编译后的表示。大量研究一直聚焦于开发具有足够相干性的量子比特以形成电路模型量子计算机的基本元件。
量子计算的另一种方法涉及使用耦合量子设备的系统的自然物理演化作为计算系统。该方法可不利用量子门和电路。相反，计算系统可从具有易于达到的基态的已知的初始哈密顿量开始，并且可控地引导到其基态表示问题的答案的最终哈密顿量。该方法通常不需要长量子比特相干时间，并且可比电路模型更稳健。该类型的方法的示例包括绝热量子计算和量子退火。
量子处理器
可使用量子处理器(诸如超导量子处理器)来执行量子计算。超导量子处理器可包括超导集成电路，该超导集成电路包括多个量子比特和相关联的本地偏置设备，例如两个或更多个超导量子比特。有关可根据本发明系统和方法制造的示例性超导量子处理器的系统和方法的更多细节在美国专利7,135,701、美国专利7,418,283、美国专利7,533,068、美国专利7,619,437、美国专利7,639,035、美国专利7,898,282、美国专利8,008,942、美国专利8,190,548、美国专利8,195,596、美国专利8,283,943和美国专利申请公布2011-0022820中有所描述，这些专利均全文以引用方式并入本文。
超导量子比特
超导量子比特是可包括在超导集成电路中的一种类型的超导量子设备。可根据用于编码信息的物理特性将超导量子比特分成若干类别。例如，可将它们分成电荷、磁通和相位设备。电荷设备以设备的电荷状态存储和操纵信息。磁通设备以与通过该设备某部分的磁通量相关的变量存储和操纵信息。相位设备以与该设备两个区域之间的超导相差异相关的变量存储和操纵信息。最近，已开发了使用电荷、磁通和相位自由度中的两者或更多者的混合设备。
超导集成电路可包括单磁通量子(SFQ)设备。SFQ设备与超导量子比特的集成在例如美国专利7,876,248、美国专利8,035,540、美国专利8,098,179和美国专利公布号2011-0065586中有所讨论，这些专利均全文以引用方式并入本文。
超导处理器
计算机处理器可采用超导处理器的形式，其中超导处理器可能不是传统意义上的量子处理器。例如，超导处理器的一些实施方案可不聚焦于量子效应(诸如量子隧穿、叠加和纠缠)，而是可通过强调不同原理(诸如例如控制经典计算机处理器的操作的原理)来操作。然而，此类超导“经典”处理器的实现仍可具有某些优点。由于其自然物理特性，超导经典处理器可能能够实现比非超导处理器更高的切换速度和更短的计算时间，因此在超导经典处理器上解决某些问题可能更切实际。本发明系统和方法特别适用于制造超导量子处理器和超导经典处理器两者。
集成电路制造
传统上，未在现有技术水平的半导体制造设施处执行超导集成电路的制造。这可能是由于超导集成电路中所使用的一些材料可污染半导体设施这一事实。例如，金可用作超导电路中的电阻器，但金可污染用于在半导体设施中生产CMOS晶片的制造工具。因此，含金的超导集成电路通常不由也处理CMOS晶片的工具来处理。
通常在研究环境中执行超导体制造，在研究环境中，可针对超导电路生产来优化标准行业惯例。通常使用与传统上用于制造半导体芯片或集成电路的工具类似的工具来制造超导集成电路。由于超导电路所特有的问题，并非所有半导体工艺和技术都一定可转移到超导体芯片制造。转换半导体工艺和技术以用于超导体芯片和电路制造通常需要改变和细调。此类改变和调整通常不明显，并且可能需要大量实验。半导体工业面临的难题和问题不一定与超导工业相关。同样，涉及超导工业的难题和问题通常与标准半导体制造没有多大关系或没有关系。
超导芯片内的任何杂质均可产生噪声，这可减损或降低单独设备(诸如超导量子比特)和整体超导芯片的功能。由于噪声对于量子计算机的操作是一个严重问题，因此应尽可能采取措施减少介电噪声。
集成电路制造技术通常涉及可被排序和/或组合成产生所需效应的多个工艺。可全部或部分地与本发明系统和方法的至少一些实施方案组合的超导集成电路制造的示例性系统和方法在美国专利公布号2011-0089405和美国专利公布号2015-0119252中有所描述，这些专利全文以引用方式并入本文。
蚀刻
蚀刻根据光致抗蚀剂或其他掩蔽技术所界定的所需图案来去除例如衬底、介电层、氧化物层、电绝缘层和/或金属层的各层。两种示例性蚀刻技术是湿法化学蚀刻和干法化学蚀刻。
湿法化学蚀刻或“湿法蚀刻”通常通过将晶片浸没在腐蚀性浴(诸如酸浴)中而实现。一般来讲，蚀刻溶液容纳在聚丙烯的、温度受控的浴中。这些浴通常在蚀刻台的后部配备有环型抽压联合通风系统或槽式排气装置。竖直层流通风橱通常用于为蚀刻浴的顶表面供应均匀过滤的、无颗粒的空气。
通常采用干法化学蚀刻或“干法蚀刻”，这是由于其能够更好地控制蚀刻工艺并降低污染水平。干法蚀刻通过使用气体来有效地蚀刻所需的层，采用的方式要么是化学反应(诸如使用化学反应性气体)，要么是使用例如氩原子的物理轰击(诸如等离子体蚀刻)。
已开发了等离子体蚀刻系统，其可有效地蚀刻例如硅、二氧化硅、氮化硅、铝、钽、钽化合物、铬、钨、金、以及许多其他材料。通常使用两种类型的等离子体蚀刻反应器系统：筒形反应器系统和平行板反应器系统。这两种反应器类型按相同的原理操作并且主要仅在构型上不同。典型的反应器包括通常由铝、玻璃或石英制成的真空反应器室。射频或微波能量源(统称为RF能量源)用于激活充当蚀刻剂的、基于氟或基于氯的气体。晶片被加载到该室中，泵对该室进行抽空，并且引入试剂气体。RF能量将该气体离子化并且形成蚀刻等离子体，该蚀刻等离子体与这些晶片反应以形成挥发性产物，这些挥发性产物被泵送出去。
物理蚀刻工艺采用物理轰击。例如，氩气原子可用于物理地轰击待蚀刻的层，并且真空泵系统用于去除位错的材料。溅射蚀刻是一种涉及离子碰撞和能量转移的物理技术。待蚀刻的晶片附接到辉光放电电路中的负极或“靶”。正氩离子轰击晶片表面，从而导致表面原子的位错。由RF能量源提供动力。离子束蚀刻和研磨是使用一束低能离子使材料移位的物理蚀刻工艺。该离子束从放电产生的离子化的气体(例如，氩气或氩气/氧气)或等离子体中提取。
反应离子蚀刻(RIE)是化学和物理蚀刻的组合。在RIE期间，将晶片放入室中，该室具有化学反应性气体(例如，CF4、CCl4、CHF3以及许多其他气体)的气氛并处于低压下。放电产生能量为几百电子伏的离子等离子体。这些离子竖直地撞击晶片表面，它们在此反应以形成挥发性物质，这些挥发性物质由低压直列式真空系统去除。
发明内容
用于制造超导集成电路的方法可被概括为包括在衬底上沉积第一超导金属层，该第一超导金属层在相应温度范围内有超导性；使第一超导金属层图案化以形成第一布线层，该第一布线层包括第一组一个或多个超导迹线；沉积第二超导金属层以覆盖第一布线层的至少一部分，该第二超导金属层在相应温度范围内有超导性；使第二超导金属层图案化以在第二超导金属层中形成第一多个超导螺柱通孔，该第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到第一组一个或多个超导迹线中的迹线中的至少一个；以及沉积动态电感层以覆盖所述多个超导螺柱通孔中的至少一个，其中该动态电感层包含在相应温度范围内有超导性的材料，该材料使得存储在动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。在衬底上沉积第一超导金属层可包括在含硅的衬底上沉积第一超导金属层。沉积第一超导金属层可包括沉积包含铌和铝中的至少一者的第一超导金属层。沉积第一超导金属层可包括沉积由铌组成的第一超导金属层。沉积第二超导金属层可包括沉积包含铝和铌中的至少一者的第二超导金属层。沉积动态电感层可包括沉积包含氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)和硅化钨(WSi)中的至少一者的动态电感层。沉积包含氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)和硅化钨(WSi)中的至少一者的动态电感层可包括以25nm至100nm范围内的厚度沉积动态电感层。沉积动态电感层可包括沉积由氮化钛(TiN)组成的动态电感层。
沉积动态电感层以覆盖所述多个超导螺柱通孔中的至少一个超导螺柱通孔可包括沉积动态电感层以覆盖所述多个超导通孔中的至少两个，并且该方法还可包括使动态电感层图案化以形成包括两个电极的动态电感器，每个电极由第一多个超导螺柱通孔中的相应超导螺柱通孔形成，并且每个电极电耦合到第一组一个或多个超导迹线中的迹线中的至少一个。
该方法还可包括沉积第一钝化层以覆盖动态电感器的至少一部分。沉积第一钝化层可包括沉积包含SiN的绝缘层。沉积第一钝化层可包括沉积包含氮化硅(SiN)的第一钝化层。
该方法还可包括沉积第三超导金属层以覆盖第一钝化层的至少一部分，该第三超导金属层在相应温度范围内有超导性；以及使第三超导金属层图案化以形成第二布线层，该第二布线层包括第二组一个或多个超导迹线。沉积第三超导金属层可包括沉积包含铌的第三超导金属层。使第三超导金属层图案化可包括使第三超导金属层图案化以便通过第一多个螺柱通孔中的相应超导螺柱通孔将第二组一个或多个超导迹线中的迹线中的至少一个电耦合到第一组一个或多个超导迹线中的迹线中的至少一个。使第三超导金属层图案化可包括使第三超导金属层图案化以形成电容器，该电容器包括由第一多个超导螺柱通孔中的超导螺柱通孔形成的第一电极；以及由第二组一个或多个超导迹线中的迹线中的一个的至少一部分形成的第二电极，其中第一电极和第二电极由第一钝化层的至少一部分且由动态电感层的至少一部分分开。
该方法还可包括沉积第四超导金属层以覆盖第二布线层的至少一部分，该第四超导金属层在相应温度范围内有超导性；以及使第四超导金属层图案化以形成第二多个超导螺柱通孔，该第二多个超导螺柱通孔中的每个超导螺柱通孔电耦合到第二组一个或多个超导迹线中的迹线中的至少一个。
该方法还可包括在具有或没有中间层的情况下沉积第二钝化层以覆盖第四超导金属层的至少一部分；沉积第五超导金属层以覆盖第二钝化层的至少一部分，该第五超导金属层在相应温度范围内有超导性；以及使第五超导金属层图案化以形成第三布线层，该第三布线层包括第三组一个或多个超导迹线。沉积第五超导金属层可包括沉积包含铌和铝中的至少一者的第五超导金属层。使第五超导金属层图案化可包括使第五超导金属层图案化以便通过第二多个螺柱通孔中的相应超导螺柱通孔将第三组一个或多个超导迹线中的迹线中的至少一个电耦合到第二组一个或多个超导迹线中的迹线中的至少一个。
使第五超导金属层图案化可包括使第五超导金属层图案化以形成电容器，该电容器包括由第三组一个或多个超导迹线中的迹线中的一个的至少一部分形成的第一电极；以及由第二多个超导通孔中的超导螺柱通孔形成的第二电极，其中第一电极和第二电极由第二钝化层的至少一部分分开。
超导集成电路可被概括为包括第一布线层，该第一布线层包括覆盖衬底的第一组一个或多个超导迹线，该第一布线层在相应温度范围内有超导性；第一多个超导螺柱通孔，这些超导螺柱通孔在相应温度范围内有超导性，该第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到第一组一个或多个超导迹线中的一个或多个超导迹线；以及覆盖所述多个超导螺柱通孔中的至少一个的动态电感层，其中该动态电感层包含在相应温度范围内有超导性的材料，该材料使得存储在动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。衬底可包含硅。第一布线层可包含铌。第一布线层可包含铌。超导螺柱通孔可包含铌和铝中的至少一者。动态电感层可包含氮化钛(TiN)。动态电感层可具有25nm至100nm范围内的厚度。
动态电感层可覆盖所述多个超导螺柱通孔中的至少两个，并且超导集成电路还可包括钝化层，该钝化层覆盖动态电感层的至少一部分以形成动态电感器，该动态电感器包括至少两个电极，每个电极通过第一多个超导螺柱通孔中的相应超导螺柱通孔电耦合到第一组一个或多个超导迹线中的迹线中的至少一个。钝化层可包含氮化硅(SiN)。
超导集成电路还可包括第二布线层，该第二布线层包括第二组一个或多个超导迹线，该第二布线层的所述一个或多个超导迹线在相应温度范围内有超导性。第二布线层可包含铌。第二组一个或多个超导迹线中的超导迹线中的至少一个可通过第一多个超导螺柱通孔中的超导螺柱通孔中的至少一个电耦合到第一组一个或多个超导迹线中的超导迹线中的至少一个。
超导集成电路还可包括电容器，该电容器包括由第一组一个或多个超导迹线中的迹线中的一个的至少一部分形成的第一电极；以及由第二组一个或多个超导迹线中的迹线中的一个的至少一部分形成的第二电极，其中第一电极和第二电极由钝化层的至少一部分分开。钝化层可包括绝缘层。绝缘层可包含SiN。
超导集成电路还可包括第二多个超导螺柱通孔，该第二多个超导螺柱通孔覆盖第二布线层的至少一部分，该第二多个超导螺柱通孔中的每个超导螺柱通孔电耦合到第二组一个或多个超导迹线中的迹线中的至少一个。
用于制造超导集成电路的方法可被概括为包括在衬底上沉积第一超导金属层，该第一超导金属层在相应温度范围内有超导性；使第一超导金属层图案化以形成布线层，该布线层包括一组一个或多个超导迹线；沉积蚀刻阻挡层以覆盖布线层的至少一部分，该蚀刻阻挡层在相应温度范围内有超导性；沉积第二超导金属层以覆盖蚀刻阻挡层的至少一部分，该第二超导金属层在相应温度范围内有超导性；沉积硬掩模以覆盖第二超导金属层的至少第一部分；沉积软掩模以覆盖第二超导金属层的第一部分和第二超导金属层的至少第二部分，该第二部分与第一部分不同，该软掩模封闭硬掩模的上表面和至少一个侧表面；蚀刻第二超导金属层的至少第三部分，该第三部分与第一部分和第二部分不同，该第一部分和该第二部分由软掩模保护；以及从第二超导金属层形成至少一个超导螺柱通孔，该超导螺柱通孔电耦合到该组一个或多个超导迹线中的至少一个迹线。从第二超导金属层形成至少一个超导螺柱通孔可包括剥离软掩模，以及蚀刻第二超导金属层和蚀刻阻挡层。
在衬底上沉积第一超导金属层可包括在含硅的衬底上沉积第一超导金属层。沉积第一超导金属层可包括沉积由铌组成的第一超导金属层。沉积第一超导金属层可包括沉积包含铌的第一超导金属层。沉积蚀刻阻挡层可包括沉积铝薄层。沉积第二超导金属层可包括沉积包含铝或铌中的至少一者的第二超导金属层。沉积硬掩模可包括沉积二氧化硅掩模。沉积软掩模可包括沉积光致抗蚀剂掩模。
超导集成电路可被概括为包括第一金属层，该第一金属层包括覆盖衬底的第一组一个或多个超导迹线，该第一金属层在相应温度范围内有超导性；以及第一多个超导螺柱通孔，该第一多个超导螺柱通孔电耦合到第一组一个或多个超导迹线中的超导迹线中的一个或多个，这些超导螺柱通孔中的每一个包括蚀刻阻挡层和第二金属层，该蚀刻阻挡层覆盖布线层且在相应温度范围内有超导性，并且该第二金属层覆盖蚀刻阻挡层且在相应温度范围内有超导性。衬底可包含硅。第一金属层可包含铌。第一金属层可由铌组成。超导螺柱通孔的蚀刻阻挡层可包含铝。超导螺柱通孔的蚀刻阻挡层可包含铝，并且超导螺柱通孔的第二金属层可包含铌和铝中的至少一者。
超导集成电路还可包括氮化硅(SiN)钝化层，该钝化层覆盖超导螺柱通孔的第二金属层。
超导集成电路还可包括硬掩模，该硬掩模在制造期间暂时覆盖第二金属层的至少第一部分；以及软掩模，该软掩模暂时覆盖第二金属层的至少第二部分并且在制造期间暂时覆盖第二金属层的第一部分，该第二部分与第一部分不同，该软掩模在超导集成电路的制造期间暂时封闭硬掩模的上表面和至少一个侧表面。
用于制造超导集成电路的方法可被概括为包括在衬底上沉积第一超导金属层，该第一超导金属层在相应温度范围内有超导性；使第一超导金属层图案化以形成布线层，该布线层包括第一组一个或多个超导迹线；沉积第一介电层以覆盖图案化的第一超导金属层的至少一部分；将第一介电层抛光回到图案化的第一超导金属层；沉积第二介电层以覆盖由第一介电层抛光回到图案化的第一超导金属层所得的结构的至少一部分；掩蔽第二介电层；蚀刻掩蔽的第二介电层；沉积第二超导金属层以覆盖由第二介电层的掩蔽和蚀刻所得的结构的至少一部分，该第二超导金属层在相应温度范围内有超导性；使第二超导金属层图案化以形成第一多个超导螺柱通孔，该第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到布线层中的第一组一个或多个超导迹线中的迹线中的至少一个；沉积第三介电层以覆盖布线层的至少一部分；以及将第三介电层抛光回到第一多个超导螺柱通孔中的至少一个超导通孔。
在衬底上沉积第一超导金属层可包括在含硅的衬底上沉积第一超导金属层。沉积第一超导金属层可包括沉积包含铌和铝中的至少一者的第一超导金属层。沉积第一超导金属层可包括沉积由铌组成的第一超导金属层。沉积第一介电层可包括沉积包含二氧化硅的第一介电层，并且将第一介电层抛光回到图案化的第一超导金属层包括将第一介电层化学机械平面化回到第一超导金属层的上表面。沉积第二介电层可包括沉积二氧化硅层。沉积第二超导金属层可包括沉积包含铝或铌中的至少一者的第二超导金属层。沉积第三介电层可包括沉积二氧化硅层，并且将第三介电层抛光回到图案化的超导螺柱可包括将第三介电层化学机械平面化回到图案化的第二超导金属层的上表面。
该方法还可包括沉积第四介电层以覆盖由抛光的第三介电层所得的结构的至少一部分；掩蔽第四介电层；以及蚀刻掩蔽的第四介电层。
该方法还可包括沉积第三超导金属层以覆盖掩蔽和蚀刻的第四介电层的至少一部分；以及使第三超导金属层图案化以形成第二组一个或多个超导迹线，该第三超导金属层通过第一多个超导通孔中的至少一个超导通孔电耦合到第一超导金属层。沉积第三超导金属层可包括沉积包含铌的第三超导金属层。使第三超导金属层图案化可包括使第三超导金属层图案化以便通过第一多个超导通孔中的至少一个超导通孔将第二组一个或多个超导迹线中的迹线中的至少一个电耦合到第一组一个或多个超导迹线中的迹线中的至少一个。
在衬底上沉积第一超导金属层可包括沉积第一主要超导金属层；以及沉积第一抛光阻挡层以覆盖第一主要超导金属层的至少一部分。沉积第一主要超导金属层可包括沉积铝层。沉积第一抛光阻挡层可包括沉积铌层。将第一介电层抛光回到图案化的第一超导金属层可包括将第一介电层抛光回到第一抛光阻挡层。使第一超导金属层图案化以形成包括第一组一个或多个超导迹线的布线层可以包括使第一抛光阻挡层和第一超导金属层图案化。
在衬底上沉积第二超导金属层可包括沉积第二主要超导金属层；以及沉积第二抛光阻挡层以覆盖第二主要超导金属层的至少一部分。沉积第二主要超导金属层可包括沉积铝层。沉积第二抛光阻挡层可包括沉积铌层。将第三介电层抛光回到图案化的第二超导金属层可包括将第三介电层抛光回到第二抛光阻挡层。使第二超导金属层图案化以形成第一多个超导螺柱通孔可包括使第一抛光阻挡层、第二超导金属层和第二抛光阻挡层图案化。
超导集成电路可被概括为包括衬底；由衬底承载的第一组一个或多个超导迹线；第一电介质，该第一电介质与所述一个或多个超导迹线驻留在一个平面内；第二电介质，该第二电介质覆盖包括第一组一个或多个超导迹线中的超导迹线和第一电介质的结构的至少一部分；第二超导金属层中的第一多个超导螺柱通孔，该第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到第一组一个或多个超导迹线中的迹线中的至少一个；以及第三电介质，该第三电介质与第一多个超导螺柱通孔驻留在一个平面内。衬底可为硅。第一组一个或多个超导迹线中的超导迹线可包含铌。第一组一个或多个超导迹线中的超导迹线可由铌组成。第一电介质可包含二氧化硅。第二电介质可包含二氧化硅。第一多个超导螺柱通孔可包含铝或铌中的至少一者。第三电介质可包含二氧化硅。
超导集成电路还可包括第四电介质，该第四电介质覆盖第三电介质的至少一部分。
超导集成电路还可包括第二组一个或多个超导迹线，该第二组一个或多个超导迹线通过第一多个超导螺柱通孔中的超导螺柱通孔中的至少一个电耦合到第一超导金属层。第二组一个或多个超导迹线中的所述一个或多个超导迹线可包含铌。
集成电路结构可被概括为包括第一布线层，该第一布线层包含导电材料并且驻留在第一平面内，该第一布线层包括第一标记，该第一标记具有第一组标称尺寸以及至少部分地由第一组标称尺寸指定的第一电阻；第二布线层，该第二布线层包含导电材料并且驻留在至少部分地覆盖第一平面的第二平面内，该第二布线层包括第二标记，该第二标记具有第二组标称尺寸以及至少部分地由第二组标称尺寸指定的第二电阻，该第二标记具有沿着至少一个坐标轴的相对于第一标记的标称位置；以及第一螺柱通孔，该第一螺柱通孔包含导电材料并且驻留在第一平面和第二平面之间，该第一螺柱通孔具有第三组标称尺寸以及至少部分地由第三组标称尺寸指定的第三电阻，该第一螺柱通孔提供第一标记与第二标记之间的信号路径，该第二标记在由第二标记在螺柱通孔上的正交投影限定的第一电阻重叠区域中与螺柱通孔重叠，该第一电阻重叠区域至少在临界温度以上的温度下具有大于第一标记、第二标记和螺柱通孔的总电阻的电阻。
第一电阻重叠区域至少在临界温度以上的温度下可具有比第一标记、第二标记和螺柱通孔的总电阻大至少一个数量级的电阻。螺柱通孔可包含至少在临界温度以下有超导性的材料，该螺柱通孔提供第一标记与第二标记之间的超导信号路径。螺柱通孔可包含铌。第一布线层可包含铌和铝中的至少一者。第二布线层可包含铌和铝中的至少一者。
集成电路结构还可包括电耦合到第一标记的第一对引线；以及电耦合到第二标记的第二对引线，其中第一对引线和第二对引线允许惠斯登电桥电路电耦合到第一标记和第二标记以确定第二标记从沿着至少一个坐标轴的相对于第一标记的标称位置的偏移量，如果有的话。第一标记可以具有第一宽度W1、可包括不与螺柱通孔重叠的部分L1和可与螺柱通孔重叠的部分L2的第一长度、以及第一厚度twire1，第二标记可以具有第二宽度W2、可包括不与螺柱通孔重叠的部分L2和可与螺柱通孔重叠的部分d的第二长度、以及第二厚度twire2，螺柱通孔可以具有第三宽度W3和第三长度L3，并且第二标记可以沿着至少一个坐标轴与第一标记横向偏移距离ε。第一标记、第二标记和螺柱通孔可形成第一游标。
第一布线层可包括多个附加标记，该第一布线层的附加标记具有第一组标称尺寸以及至少部分地由第一标记的第一组标称尺寸指定的第一电阻，该第二布线层可包括多个附加标记，该第二布线层的附加标记具有第二组标称尺寸以及至少部分地由第二标记的第一组标称尺寸指定的第二电阻，并且集成电路结构还可包括多个附加螺柱通孔，所述多个附加螺柱通孔将第二布线层的附加标记中的相应标记与第一布线层的附加标记中的相应标记电耦合以形成一组相应附加游标。第一游标和该组附加游标可电耦合为游标链。该游标链可包括串联地电耦合在一起的1,000至3,200个游标。
用于制造超导集成电路的方法可被概括为包括经由对超导集成电路的各部分的电阻的测量来确定在超导集成电路中电可检测的层间失准的目标分辨率；至少部分地基于经由对超导集成电路的各部分的电阻的测量来确定的在超导集成电路中电可检测的层间失准的目标分辨率，而确定要在超导集成电路中形成的多个游标各自的一组尺寸；制造超导集成电路；以及测量所制造的超导集成电路的各部分的电阻。至少部分地基于经由对超导集成电路的各部分的电阻的测量来确定的在超导集成电路中电可检测的层间失准的目标分辨率而确定要在超导集成电路中形成的多个游标各自的一组尺寸可包括确定第一布线层中的第一标记的长度、宽度和厚度；确定第二布线层中的第二标记的长度、宽度和厚度；确定电耦合第一标记和第二标记的螺柱通孔的长度、宽度和厚度；以及确定由第二标记在螺柱通孔上的正交投影限定的第一电阻重叠区域的长度和宽度，使得第一电阻重叠区域至少在临界温度以上的温度下具有大于第一标记、第二标记和螺柱通孔的总电阻的电阻。
该方法还可包括在制造超导集成电路之前，至少部分地基于经由对超导集成电路的各部分的电阻的测量来确定的在超导集成电路中电可检测的层间失准的目标分辨率，而确定要在超导集成电路中形成的游标的总数。
该方法还可包括在制造超导集成电路之前，至少部分地基于经由对超导集成电路的各部分的电阻的测量来确定的在超导集成电路中电可检测的层间失准的目标分辨率，而确定要在超导集成电路中形成的多个游标链各自的游标的总数。
该方法还可包括至少部分地基于所制造的超导集成电路的各部分的所测量的电阻来确定沿着至少一个坐标轴的层间偏移量。
该方法还可包括确定沿着至少一个坐标轴的所确定的层间偏移量是否在阈值容差以内；以及响应于确定沿着至少一个坐标轴的所确定的层间偏移量不在阈值容差以内而破坏所制造的超导集成电路。测量所制造的超导集成电路的各部分的电阻可包括测量所制造的超导集成电路的游标链的电阻。测量所制造的超导集成电路的各部分的电阻可包括经由探针卡和至少一个惠斯登电桥电路来测量所制造的超导集成电路的游标链的电阻。
用于制造超导集成电路的方法可被概括为包括沉积第一超导金属层以覆盖衬底的至少一部分；沉积第一介电层以覆盖第一超导金属层的至少一部分；以及沉积动态电感层以覆盖第一介电层的至少一部分，其中动态电感层形成片上传输线的中心导体。
该方法还可包括沉积钝化层以覆盖动态电感层的至少一部分。沉积第一超导金属层可包括沉积包含铌的第一超导金属层。
该方法还可包括使第一超导金属层图案化以形成至少一个超导迹线。
该方法还可包括使动态电感层图案化以形成至少一个动态电感器。沉积动态电感层可包括沉积氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)或硅化钨(WSi)中的至少一者的层。沉积钝化层以覆盖高动态电感层的至少一部分可包括沉积氮化硅(SiN)层。沉积TiN、NbN、NbTiN、MoN或WSi中的至少一者的层可包括沉积厚度在25nm至100nm范围内的TiN、NbN、NbTiN、MoN或WSi中的至少一者的层，并且沉积SiN层可包括沉积厚度在25nm至100nm范围内的SiN层。
该方法还可包括沉积第二超导金属层以覆盖钝化层的至少一部分；沉积第二介电层以覆盖第二超导金属层的至少一部分；以及沉积第三超导金属层以覆盖第二介电层的至少一部分，其中第一超导金属层和第三超导金属层形成片上传输线的外导体。
该方法还可包括沉积第二介电层以覆盖钝化层的至少一部分；以及沉积第二超导金属层以覆盖第二介电层的至少一部分，其中第一超导金属层和第二超导金属层形成片上传输线的外导体。
超导集成电路可被概括为包括衬底；第一超导金属层，该第一超导金属层覆盖衬底的至少一部分；第一介电层，该第一介电层覆盖第一超导金属层的至少一部分；以及动态电感层，该动态电感层覆盖第一介电层的至少一部分，其中动态电感层形成片上传输线的中心导体。
超导集成电路还可包括钝化层，该钝化层覆盖动态电感层的至少一部分。动态电感层可包含在相应温度范围内有超导性的材料，该材料被选择为使得存储在动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。第一超导金属层可包含铌。动态电感层可包含TiN、NbN、NbTiN、MoN或WSi中的至少一者。钝化层可包含氮化硅(SiN)。动态电感层可包括厚度在25nm至100nm范围内的TiN、NbN、NbTiN、MoN或WSi中的至少一者的层，并且钝化层可包括厚度在25nm至100nm范围内的SiN层。
超导集成电路还可包括第二超导金属层，该第二超导金属层覆盖动态电感层的至少一部分；第二介电层，该第二介电层覆盖第二超导金属层的至少一部分；以及第三超导金属层，该第三超导金属层覆盖第二介电层的至少一部分，其中第一超导金属层和第三超导金属层形成片上传输线的外导体。
超导集成电路还可包括第二介电层，该第二介电层覆盖动态电感层的至少一部分；以及第二超导金属层，该第二超导金属层覆盖第二介电层的至少一部分，其中第一超导金属层和第二超导金属层形成片上传输线的外导体。
用于制造包括封装的布线层的超导集成电路的方法可被概括为包括沉积第一封装层以覆盖衬底的至少一部分；沉积第一超导金属布线层以覆盖第一封装层的至少一部分；沉积第二封装层以覆盖第一超导金属布线层的至少一部分；沉积第一介电层以覆盖第二封装层的至少一部分；通过掩蔽和蚀刻第一封装层、第一超导金属布线层、第二封装层和第一介电层来形成柱；沉积第三封装层以覆盖和封闭柱；沉积第二介电层以覆盖第三封装层的至少一部分并封闭柱；执行第二介电层的空白各向异性蚀刻；以及执行第二封装层的蚀刻。沉积第一封装层以覆盖衬底的至少一部分可包括沉积第一封装层以覆盖第三介电层的至少一部分。沉积第一封装层以覆盖第三介电层的至少一部分可包括沉积第一封装层以覆盖二氧化硅层的至少一部分。沉积第一封装层或第二封装层中的至少一者可包括沉积氮化钛(TiN)。沉积第一封装层或第二封装层中的至少一者可包括沉积铝。沉积第一超导金属布线层可包括沉积铌。执行第二介电层的空白各向异性蚀刻可包括执行第二介电层的空白各向异性蚀刻以暴露第三封装层的至少一部分。执行第二封装层的蚀刻可包括执行第二封装层的蚀刻以暴露第一介电层。
超导集成电路可被概括为包括衬底；以及从衬底垂直地延伸的至少第一柱，该第一柱具有中心堆栈以及围绕中心堆栈的周边的周围结构，按照从衬底开始且垂直向上延伸的顺序，该中心堆栈包括第一封装层、覆盖第一封装层的第一超导金属布线层、覆盖第一超导金属布线层的第二封装层、以及覆盖第二封装层的第一介电层，按照从内部开始且径向向外延伸的顺序，该周围结构包括第三封装层和第二介电层，其中第二介电层暴露在周围结构之外。第一封装层可包括第三介电层。第三介电层可包括二氧化硅层。第一封装层或第二封装层中的至少一者可包含氮化钛(TiN)。第一封装层或第二封装层中的至少一者可包含铝。第一超导金属布线层可包含铌。第三封装层和第二介电层各自可沿周向设置在中心堆栈的周围，并且各自可具有暴露的上边缘，当第一柱从其内部朝向其外部横越时，该暴露的上边缘向下渐缩。第一介电层可具有与衬底的平面平行的上表面。
附图说明
在附图中，相同的附图标号标识类似的元件或动作。附图中元件的尺寸和相对位置并不一定是按比例绘制的。例如，各种元件的形状和角度并不一定是按比例绘制的，并且为了提高附图易读性，这些元件中的一些被任意放大和定位。另外，所绘制元件的特定形状并不一定旨在传达关于特定元件的实际形状的任何信息，而是仅仅为了在附图中易于识别而选择。
图1是根据本发明系统和方法的流程图，该流程图示出了用于制造超导集成电路的一部分的方法。
图2A至图2J是根据本发明系统和方法的在其制造的各个阶段的示例性超导集成电路的一部分的剖视图，该部分包括动态电感器和电容器。
图3是根据本公开的一个所示实施方案的流程图，该流程图示出了用于制造超导集成电路的一部分的方法。
图4A至图4F是根据本发明系统和方法的在其制造的各个阶段的示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔。
图5A至图5E是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括螺柱通孔、上布线层和下布线层。
图6是根据本发明系统和方法的流程图，该流程图示出了用于制造超导集成电路的一部分的方法，该部分包括螺柱通孔。
图7A至图7H是根据本发明系统和方法的在其制造的各个阶段的另一个示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔。
图8A是根据本发明系统和方法的示例性超导集成电路的一部分的剖视图，该部分包括电游标。
图8B是根据本发明系统和方法的图8A的示例性超导集成电路的一部分的平面图。
图8C是根据本发明系统和方法的示意图，该示意图示出了具有附接用于四线测量的引线的图8A的示例性超导集成电路的一部分。
图9是根据本发明系统和方法的示例性曲线图，该曲线图示出了图8A至图8C的示例性超导集成电路中的电阻(单位为欧姆)随顶部布线层的边缘与螺柱通孔的边缘的横向偏移(单位为nm)的变化。
图10A是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标。
图10B是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标链的示例性实施方式。
图10C是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标链的另一个示例性实施方式。
图11是根据本发明系统和方法的惠斯登电桥的示例性实施方式的示意图。
图12是根据本发明系统和方法的示例性曲线图，该曲线图示出了实测电压(单位为mV)随失准(单位为nm)的变化。
图13A是根据本发明系统和方法的示例性超导集成电路的一部分的剖视图，该部分包括片上传输线。
图13B是根据本发明系统和方法的另一个示例性超导集成电路的一部分的剖视图，该部分包括片上传输线。
图13C是根据本发明系统和方法的示例性超导集成电路的一部分的剖视图，该部分包括片上传输线和连接的地平面。
图13D是根据本发明系统和方法的另一个示例性超导集成电路的一部分的剖视图，该部分包括片上传输线和连接的地平面。
图14A至图14C是根据本发明系统和方法的在制造的各个阶段的示例性超导集成电路的剖视图，该超导集成电路包括布线层。
图15A和图15B是根据本发明系统和方法的示例性超导集成电路的视图，该超导集成电路包括螺柱通孔层的过蚀刻。
图16是根据本发明系统和方法的流程图，该流程图示出了用于制造超导集成电路的一部分的方法，该部分包括布线层。
图17A至图17G是根据本发明系统和方法的示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔和超导金属抛光阻挡层。
图18A至图18J是根据本发明系统和方法的超导电路的一部分的剖视图，该部分包括在单独层中制造的动态电感器和电容器。
具体实施方式
在以下描述中，阐述了一些具体细节以便提供对各种所公开的实施方案的透彻理解。然而，相关领域的技术人员将认识到，可在没有这些具体细节中的一个或多个的情况下或在具有其他方法、部件、材料等的情况下实践实施方案。在其他情况下，未详细示出或描述与超导电路或结构、量子计算机电路或结构、和/或低温冷却系统(诸如稀释制冷机)相关联的熟知结构，以避免不必要地使实施方案的描述模糊不清。
除非上下文另有要求，否则在本说明书和以下权利要求书通篇中，词语“包括”及其变体诸如“包含”和“具有”将在一种开放式的、包含性的意义上进行解释，即，解释为“包括但不限于”。
本说明书通篇对“一个实施方案”或“实施方案”的引用意指结合该实施方案描述的特定特征、结构或特性包括在至少一个实施方案中。因此，在本说明书各处出现的短语“在一个实施方案中”、“在实施方案中”并不一定全部是指相同实施方案。此外，特定特征、结构或特性可以以任何合适的方式结合在一个或多个实施方案中。
如在本说明书和所附权利要求书中所用，单数形式的“一个”、“一种”和“该”包括复数指代物，除非文中另外明确指明。还应当注意，术语“或”通常所使用的意义包括“和/或”，除非文中另外明确指明。
如在本说明书和所附权利要求书中所用，术语“由…承载”、“承载在…上”或其变体以及类似地术语“在…上方”和“在…之上”意指一种结构在至少一些情况下直接地或间接地由另一种结构支撑，例如直接在其表面上，在其表面之上或之下被一个或多个中间层或结构间隔开或者位于其中。
本文所提供的标题和说明书摘要只是为了方便，并非解释实施方案的范围或含义。
除非具体上下文另有要求，否则在本说明书通篇中，术语“沉积”、“被沉积”等通常用于涵盖任何材料沉积方法，包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强PVD、等离子体增强CVD和原子层沉积(ALD)。
除非具体上下文另有要求，否则在本说明书通篇中，术语“覆盖”通常用于描述一层的至少一部分至少部分地与另一层的至少一部分配准，且其间有或没有一个或多个中间层。
本文所述的各种实施方案提供了用于制造超导集成电路的系统和方法。如前所述，在本领域中，超导集成电路往往在现有技术水平的半导体制造设施以外的研究环境中制造，即使超导集成电路通常使用传统上用于半导体制造工业中的许多相同类型的工具和技术来制造。由于超导电路所特有的问题，通常需要修改半导体工艺和技术以便用于超导体芯片和电路制造。此类修改通常不明显，并且可能需要一些实验。
用于制造动态电感器和电容器的组合工艺
图1和图2A至图2J中示出了用于制造高动态电感层(本说明书中也称为动态电感器)和电容器的组合工艺。在超导集成电路的一些实施方式中，高动态电感层用于DAC(数模转换器)存储。与超导集成电路中的DAC相关的系统和方法在美国专利8,098,179、美国专利8,786,476、美国专利7,876,248、美国专利8,035,540、美国专利8,604,944和美国专利申请62/405027“Quantum Flux Parametron Based Structures(e.g.,Muxes,Demuxes,ShiftRegisters),Addressing Lines And Related Methods”(基于量子通量参变器的结构(例如，复用器、解复用器、移位寄存器)、寻址行和相关方法)中有所描述，这些专利均全文以引用方式并入本文。
在超导集成电路的一些实施方式中，电容器用于FMRR(频率复用谐振读出)。与FMRR相关的系统和方法在国际PCT专利申请US2016/31885“Frequency MultiplexedResonator Input And/or Output For A Superconducting Device”(用于超导设备的频率复用谐振器输入和/或输出)中有所描述，该专利申请于2016年5月11日提交并且全文以引用方式并入本文。
在一些实施方式中，超导集成电路可包括动态电感器和电容器。
图1是根据本公开的一个所示实施方案的流程图，该流程图示出了用于制造超导集成电路的一部分的方法100。方法100包括动作102-128，但是本领域技术人员将理解，在替代实施方案中，可省略某些动作和/或可添加附加动作。本领域技术人员将理解，动作的所示顺序仅出于示例性目的而示出，并且可在替代实施方案中改变。
方法100从102开始，例如响应于制造工艺的启动而开始。在104处，沉积第一超导金属层(WIRA)以覆盖衬底。第一超导金属层在一定温度范围内有超导性。在一个实施方式中，第一超导金属层包含铌。在106处，通过掩蔽和蚀刻WIRA的至少一部分来使WIRA图案化，以形成包括一个或多个迹线的第一布线层。在108处，沉积第一电介质(HILD)以覆盖WIRA的至少一部分，并且将电介质抛光回到WIRA。在一些实施方式中，第一电介质是高损耗电介质，诸如二氧化硅。在一些实施方式中，抛光第一电介质包括化学机械平面化(CMP)。
在110处，在任选动作中，沉积第二介电层，然后通过掩蔽和蚀刻使之图案化。在一个实施方式中，第二介电层是旨在保护WIRA的二氧化硅薄层。
在112处，沉积第二超导金属层(STV1)以覆盖WIRA和HILD的至少部分。在一个实施方式中，STV1包含铝。在另一个实施方式中，STV1包含铌。在114处，通过掩蔽和蚀刻使STV1图案化以形成第一组超导螺柱通孔。第一组超导通孔中的超导通孔在一定温度范围内有超导性。
在116处，沉积第三电介质(HILDSV1)以覆盖a)形成第一组超导通孔的超导金属层，以及b)先前沉积的电介质，并且将HILDSV1抛光回到第一组超导螺柱通孔(一个或多个)中的至少一些超导螺柱通孔的上表面。在一些实施方式中，HILDSV1是高损耗电介质。在一些实施方式中，抛光包括CMP。
在118处，沉积高动态电感层，并且通过掩蔽和蚀刻使之图案化。在本说明书中，高动态电感层也称为磁通存储层。
动态电感是指交变电场中的移动电荷载子的等效串联电感，并且通常在高载子迁移率导体(诸如超导体)中观察到。高动态电感层可包含因其高载子迁移率而选择的超导材料。高动态电感层可被选择为提供适用于例如图2J的电路200j的操作的等效串联电感。
超导导线的动态电感与其长度成比例，与其横截面积成反比，并且与库珀对密度成反比。伦敦穿透深度是超导体的固有特性，并且表征磁场穿透到超导体中的距离。通常，对于相同物理尺寸而言，具有更大伦敦穿透深度的超导体具有更大动态电感。在一些实施方式中，高动态电感层118包含的材料的穿透深度是形成第一超导金属层104或第二超导金属层112的超导金属的穿透深度的至少三倍。
穿透深度与库珀对密度相关。对于相同电流而言，与具有更高库珀对密度的超导体相比，具有更低库珀对密度的超导体中的库珀对行进得更快，因此具有更大动能，即，更大比例的能量以动能(动态电感)的形式而非以磁场(励磁电感)的形式存储。
在一些实施方式中，磁通存储层是氮化钛(TiN)层。在其他实施方式中，磁通存储层是氮化铌(NbN)层。在其他实施方式中，磁通存储层是氮化铌钛(NbTiN)、氮化钼(MoN)或硅化钨(WSi)中的一者的层。在120处，沉积第四介电层，并且通过掩蔽和蚀刻使之图案化。在一些实施方式中，第四介电层是高质量电介质，诸如SiN。
在122处，沉积第三超导金属层(WIRB)以覆盖第四介电层的至少一部分，并且通过掩蔽和蚀刻使之图案化以形成包括一个或多个迹线的第二布线层。第二超导金属层在一定温度范围内有超导性。在一个实施方式中，第二超导金属层包含铌。在124处，沉积第五电介质(HILD3)以覆盖WIRB的至少一部分，并且将其抛光回到WIRB。在一些实施方式中，HILD3是高损耗电介质，诸如二氧化硅。在一些实施方式中，抛光第五电介质包括化学机械平面化(CMP)。
在126处，形成第二组超导通孔，其中第二组超导通孔中的至少一些超导通孔提供与WIRB的超导电耦合。可例如通过以下方式形成第二组超导通孔：在HILD3中钻削一直通向WIRB的上表面的孔，并且用在一定温度范围内有超导性的第四超导金属层填充这些孔。在一些实施方式中，第四超导金属层包含铌。在128处，方法100结束。
图2A至图2J示出了根据图1的方法100在制造的连续阶段所制造的超导电路的一部分的剖视图。
图2A是在图1的方法100所述的制造工艺的第一阶段的超导集成电路200a的一部分的剖视图。电路200a包括衬底202和第一超导金属层204(WIRA)。在一些实施方式中，衬底202是硅衬底。在一些实施方式中，第一超导金属层204包含铌。
图2B是在制造工艺的后续阶段的超导集成电路200b的一部分的剖视图。可通过以下方式由图2A的电路200a形成超导集成电路200b：使第一超导金属层204(WIRA)图案化以形成包括一个或多个迹线的第一布线层，以及沉积第一介电层206(HILD)并且将第一介电层206抛光回到第一超导金属层204的上表面。第一超导金属层204的图案化可包括掩蔽和蚀刻第一超导金属层204的至少一部分。抛光第一介电层206可包括CMP。
可在沉积超导金属层208之前沉积任选的第二介电层(未在图2A至图2J中示出)。第二介电层例如可为旨在为WIRA的表面提供保护的二氧化硅薄层。
图2C是在制造工艺的后续阶段的超导电路200c的一部分的剖视图。可通过以下方式由图2B的电路200b形成超导集成电路200c：a)沉积第二超导金属层208，b)使第二超导金属层208图案化以形成第一组超导螺柱通孔，c)沉积第三介电层210(HILDSV1)，以及d)将第三介电层210抛光回到第二超导金属层208的上表面。在一些实施方式中，第二超导金属层208包含铝。在其他实施方式中，第二超导金属层208包含铌。使第二超导金属层208图案化可包括掩蔽和蚀刻第二超导金属层208的至少一部分。抛光第三介电层210可包括CMP。
图2D是在制造工艺的后续阶段的超导电路200d的一部分的剖视图。可通过以下方式由图2C的电路200c形成超导集成电路200d：沉积高动态电感层212以覆盖第二超导金属层208和第三介电层210。高动态电感层212在本申请中也称为磁通存储层212。在一些实施方式中，磁通存储层212包含TiN。
图2E是在制造工艺的后续阶段的超导电路200e的一部分的剖视图。可通过使磁通存储层212图案化来由图2D的电路200d形成超导集成电路200e。磁通存储层212的图案化可包括掩蔽和蚀刻磁通存储层212的至少一部分。磁通存储层212的第一部分可形成动态电感器的元件。磁通存储层212的第二部分可形成电容器的元件。在一些实施方式中，磁通存储层212可具有大约50nm的厚度。
在一些实施方式中，磁通存储层212的图案化包括掩蔽和蚀刻磁通存储层212的至少第一部分以形成动态电感器的元件，并且不包括掩蔽和蚀刻磁通存储层212的至少第二部分以形成电容器的元件。将磁通存储层212的至少一部分包括在由本申请的系统和方法形成的电容器中是任选的。
图2F是在制造工艺的后续阶段的超导电路200f的一部分的剖视图。可通过以下方式由图2E的电路200e形成超导集成电路200f：沉积第四介电层214以覆盖磁通存储层212的至少一部分。在一些实施方案中，第四介电层214是高质量电介质，诸如SiN。
图2G是在制造工艺的后续阶段的超导电路200f的一部分的剖视图。可通过使第四介电层214图案化来由图2F的电路200f形成超导集成电路200g。第四介电层214的图案化可包括掩蔽和蚀刻第四介电层214的至少一部分。第四介电层214的第一部分可形成钝化绝缘层，该钝化绝缘层可例如保护动态电感器的元件。第四介电层214的第二部分可形成电容器的介电层。在一些实施方式中，第四介电层214可为薄层，例如，第四介电层214可具有大约50nm的厚度。
图2H是在制造工艺的后续阶段的超导电路200f的一部分的剖视图。可通过以下方式由图2G的电路200g形成超导集成电路200h：沉积第三超导金属层216，以及使第三超导金属层216图案化以形成包括一个或多个迹线的第二布线层。使第三超导金属层216图案化可包括掩蔽和蚀刻第三超导金属层216的至少一部分。在一些实施方式中，第三超导金属层216包含铌。
图2I是在制造工艺的后续阶段的超导电路200i的一部分的剖视图。可通过以下方式由图2H的电路200h形成超导集成电路200i：沉积第五介电层218(HILD3)，以及在第五介电层218中形成通向第二布线层216的上表面的一个或多个孔220(诸如图2I中标注的孔220-1和220-2)。在一些实施方式中，可通过在第五介电层218中钻孔来形成孔220。
图2J是在制造工艺的后续阶段的超导电路200j的一部分的剖视图。可通过以下方式由图2I的电路200i形成超导集成电路200j：在孔220中沉积第四超导金属层222以形成通向第三超导金属层216的超导通孔。在一些实施方式中，第四超导金属层222包含铌。
在另一种方法中，使用与结合图2C所述的方法类似的制造方法来形成通向第三超导金属层216的超导通孔。例如，可沉积任选的第五介电层诸如二氧化硅薄层(未在图2A至图2J中示出)以便为第三超导金属层216的表面提供保护。
沉积第四超导金属层222，并且使之图案化以形成第二组超导螺柱通孔。沉积第六介电层218，并且将其抛光回到第四超导金属层222的上表面。
超导集成电路200j包括通孔壁224、动态电感器226和电容器228。动态电感器226包括两个电极230和232，每个电极电耦合到超导金属层204中形成的迹线。电容器228包括两个电极234和236。电极234电耦合到第一超导金属层204中形成的迹线。电极236电耦合到第四超导金属层222中形成的迹线。在一些实施方式中，电容器228包括磁通存储层212的至少一部分和第四介电层214的至少一部分。在其他实施方式中，电容器228包括第四介电层214的至少一部分，并且不包括磁通存储层212的至少一部分。
上文结合图1和图2A至图2J所述的系统和方法的优点是可减少包括动态电感器和电容器的超导集成电路的制造中的处理动作数量。更少的处理动作通常会降低制造成本并提高制造良品率。
在一些实施方式中，通过单独的动作，例如通过对动态电感器和电容器使用单独的掩蔽和蚀刻动作，来形成相同超导集成电路中的动态电感器中的高动态电感层和电容器中的高动态电感层。例如，图1的动作118可包括对相同超导集成电路中的动态电感器和电容器的单独掩蔽和蚀刻。
在另一种方法中，在超导集成电路的单独层中形成动态电感器和电容器。图18A至图18J中示出了用于制造超导集成电路的工艺，该超导集成电路包括各自处于单独层中的动态电感器和电容器。
用于螺柱通孔形成的双掩模
本部分描述使用双掩模来形成螺柱通孔的系统和方法。在一个实施方式中，螺柱通孔是超导集成电路中的超导螺柱通孔。
下述系统和方法的特征是硬掩模(例如，二氧化硅)和软掩模(例如，光致抗蚀剂)可组合用作双掩模。双掩模方法的优点是其避免了或至少减少了光刻工艺中的台阶高度所带来的复杂性。另一个优点是可减小下层(其封闭螺柱通孔)的尺寸，例如减小到100nm。
在下述系统和方法中，可首先限定螺柱通孔图案和布线层图案，然后使用利用硬掩模材料与软掩模材料之间的差异选择性的工艺来转移这些图案。示例性工艺是反应离子蚀刻。
图3是根据本公开的一个所示实施方案的流程图，该流程图示出了用于制造超导集成电路的一部分的方法300。方法300包括动作302-320，但是本领域技术人员将理解，在替代实施方案中，可省略某些动作和/或可添加附加动作。本领域技术人员将理解，动作的所示顺序仅出于示例性目的而示出，并且可在替代实施方案中改变。
方法300从302开始，例如响应于制造工艺的启动而开始。在304处，沉积第一超导金属层(WIRB)以覆盖衬底。第一超导金属层在一定温度范围内有超导性。在一些实施方式中，第一超导金属层包含铌。第一超导金属层可为布线层。可使布线层图案化以形成一个或多个超导迹线。
在306处，沉积蚀刻阻挡层以覆盖第一超导金属层WIRB的至少一部分。蚀刻阻挡层在一定温度范围内有超导性。在一个实施方式中，蚀刻阻挡层是铝薄层。
在308处，沉积第二超导金属层以覆盖蚀刻阻挡层的至少一部分。第二超导金属层在一定温度范围内有超导性。在一些实施方式中，第二超导金属层包含铌和铝中的至少一者。第二超导金属层是螺柱通孔层。
在310处，沉积或转移硬掩模以覆盖螺柱通孔层的一部分。在一个实施方式中，硬掩模包含二氧化硅。硬掩模是在集成电路(例如，超导集成电路)的制造中用作蚀刻掩模的材料以代替聚合物或其他有机软掩模(或光致抗蚀剂)材料。与软掩模相比，硬掩模的材料不太易受到反应性气体(诸如氧气、氟气或氯气)的蚀刻。
在312处，沉积软掩模以覆盖硬掩模的至少一部分和螺柱通孔层的至少一部分。在一些实施方式中，软掩模包含光致抗蚀剂。软掩模是在集成电路(例如，超导集成电路)的制造中使用的材料，并且通常是聚合物或其他有机软抗蚀材料。例如，与硬掩模相比，软掩模在等离子体蚀刻期间更容易被反应性气体蚀刻。
在314处，蚀刻暴露的螺柱通孔层和下面的或暴露的蚀刻阻挡层。在316处，剥离软掩模并任选地进行冲洗。在318处，蚀刻暴露的螺柱通孔层、布线层和蚀刻阻挡层。在320处，方法300结束。在一些实施方式中，软掩模是光致抗蚀剂，并且清洗剂可用于在316处剥离之后冲洗掉光致抗蚀剂。然而，常用清洗剂(诸如异丙醇)可腐蚀布线层。可能有利的是使用非腐蚀性清洗剂(例如，可从杜邦公司(DuPont)商购获得的EKC4000TM)来冲洗掉光致抗蚀剂。
图4A至图4F是根据本发明系统和方法的在其制造的各个阶段的示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔。
图4A是在图3的方法300所述的制造工艺的第一阶段的超导集成电路400a的一部分的剖视图。电路400a包括第一超导金属层402和蚀刻阻挡层404。
在一些实施方式中，第一超导金属层402覆盖衬底。第一超导金属层402在一定温度范围内有超导性。在一些实施方式中，第一超导金属层402包含铌。第一超导金属层可为布线层。可使布线层图案化以形成一个或多个超导迹线。
蚀刻阻挡层404在一定温度范围内有超导性。在一些实施方式中，蚀刻阻挡层404是铝薄层。
图4B是在制造工艺的后续阶段的超导集成电路400b的一部分的剖视图。可通过以下方式由图4A的电路400a形成超导集成电路400b：沉积第二超导金属层406以覆盖蚀刻阻挡层404的至少一部分。第二超导金属层406在一定温度范围内有超导性。在一些实施方式中，第二超导金属层406包含铌和铝中的至少一者。第二超导金属层可为螺柱通孔层。
图4C是在制造工艺的后续阶段的超导电路400c的一部分的剖视图。可通过沉积或转移硬掩模408来由图4B的电路400b形成超导集成电路400c。在一些实施方式中，硬掩模408包含二氧化硅。
图4D是在制造工艺的后续阶段的超导电路400d的一部分的剖视图。可通过以下方式由图4C的电路400c形成超导集成电路400d：沉积或转移软掩模410以覆盖硬掩模的至少一部分和螺柱通孔层的至少一部分。在一些实施方式中，软掩模包含光致抗蚀剂。
图4E是在制造工艺的后续阶段的超导电路400e的一部分的剖视图。可通过将第二超导金属层406(螺柱通孔层)蚀刻到蚀刻阻挡层404来由图4D的电路400d形成超导集成电路400e。
图4F是在制造工艺的后续阶段的超导电路400f的一部分的剖视图。可通过以下方式由图4E的电路400e形成超导集成电路400f：蚀刻第二超导层406、蚀刻阻挡层404和第一超导层402以形成超导螺柱通孔412。
超导螺柱通孔412可包括第二超导层406、蚀刻阻挡层404和第一超导层402各自的至少一部分。形成超导螺柱通孔412一部分的第一超导金属层402的部分是部分414。
图5A至图5C是根据本发明系统和方法的在自对准双掩模工艺的各个阶段的示例性超导电路的一部分的平面图。图5A至图5C所示的自对准双掩模工艺可为形成超导螺柱通孔的制造工艺的要素，诸如上文结合图3和
图4A至图4F所述的制造工艺。
图5A是包括硬掩模502的示例性超导集成电路500a的一部分的平面图。可通过第一蚀刻工艺使硬掩模502图案化。例如，硬掩模502可限定螺柱通孔。
图5B是包括硬掩模502和软掩模504的示例性超导集成电路500b的一部分的平面图。可沉积或转移软掩模504以覆盖硬掩模502的至少一部分。例如，软掩模504可限定导线。
图5C是在已蚀刻硬掩模502第二次之后包括硬掩模502和软掩模504的示例性超导集成电路500c的一部分的平面图。可使分别由硬掩模502和软掩模504限定的螺柱通孔和导线自对准。
图5D是示例性超导集成电路500d的一部分的平面图，该平面图示出了上布线层508对螺柱通孔506(例如，由图5A至图5C的蚀刻的硬掩模502限定)的封闭。螺柱通孔506可提供上布线层508与下布线层510之间的超导电耦合。图5D所示的构型的优点是上布线层508的蚀刻不太可能影响螺柱通孔506，而螺柱通孔受影响可在制造工艺的稍后阶段产生平面化问题。在一些实施方案中，该封闭件为100nm。
图5E是示例性超导集成电路500e的一部分的平面图，该平面图示出了在彼此交叉的两个导线514和516之间提供电耦合的螺柱通孔512。可通过在上导线514的布线层下方添加蚀刻阻挡层来形成图5E所示的交叉耦合。蚀刻阻挡层可为例如铝薄层。可在上布线层蚀刻之后蚀刻掉蚀刻阻挡层。
用于超导应用的螺柱通孔形成(利用介电蚀刻阻挡层)
图6是根据本发明系统和方法的流程图，该流程图示出了用于制造超导集成电路的一部分的方法600，该部分包括螺柱通孔。方法600包括动作602-622，但是本领域技术人员将理解，在替代实施方案中，可省略某些动作和/或可添加附加动作。本领域技术人员将理解，动作的所示顺序仅出于示例性目的而示出，并且可在替代实施方案中改变。
方法600从602开始，例如响应于制造工艺的启动而开始。在604处，沉积第一超导金属层以覆盖衬底。第一超导金属层在一定温度范围内有超导性。在一些实施方式中，第一超导金属层包含铌。第一超导金属层可为布线层。可使布线层图案化以形成一个或多个超导迹线。在606处，掩蔽和蚀刻第一超导金属层以形成布线层。
在608处，沉积第一介电层以覆盖第一超导金属层的至少一部分，并且将其抛光回到第一超导金属层的上表面。在一些实施方式中，第一电介质包含二氧化硅。
在610处，沉积第二介电层以覆盖第一超导金属层的至少一部分，然后进行掩蔽和蚀刻。在一些实施方式中，第二介电层是二氧化硅薄层。
在612处，沉积第二超导金属层以覆盖布线层的至少一部分。第二超导金属层在一定温度范围内有超导性。在一些实施方式中，第二超导金属层包含铌和铝中的至少一者。第二超导金属层是螺柱通孔层。
在614处，掩蔽和蚀刻第二超导金属以形成一个或多个螺柱通孔。在616处，沉积第三介电层，并且将其抛光回到螺柱通孔中的至少一者的上表面。在一些实施方式中，抛光包括CMP。如果在618处，由于不再需要添加螺柱通孔层，螺柱通孔的制造完成，则方法600的控制进行到620并且方法600结束。
如果在618处，需要添加另一个螺柱通孔层，则方法600的控制进行到622，并且沉积、掩蔽和蚀刻第四介电层。重复动作604至618以添加另一个螺柱通孔层。在一个实施方式中，方法600不包括动作622，并且动作618直接进行到动作604。
在618之后，一些氧化物可留在螺柱通孔的上表面上。任选地，可包括动作以至少减少留在通孔的上表面上的氧化物量。一种方法是使用另一个掩模并且执行螺柱通孔的上表面的温和蚀刻以去除在618之后留下的至少一些氧化物。另一种方法是使用反向掩模工艺，并且将618更换为以下步骤：i)沉积与螺柱通孔层至少大约相同厚度的第三介电层，ii)掩蔽，然后从覆盖螺柱通孔的第三介电层的至少一部分蚀刻电介质，以及iii)执行温和CMP(缓冲层)以去除在蚀刻之后覆盖螺柱通孔的至少一些剩余电介质。
图7A至图7G是根据本发明系统和方法的在其制造的各个阶段的示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔。
图7A是在图6的方法600所述的制造工艺的第一阶段的超导集成电路700a的一部分的剖视图。电路700a包括衬底702和第一布线层704，该第一布线层被沉积和图案化以覆盖衬底702的至少一部分。第一布线层704在一定温度范围内有超导性。在一些实施方式中，第一布线层704包含铌。在其他实施方式中，第一布线层704包含铝。布线层包括一个或多个超导迹线。
图7B是在制造工艺的后续阶段的超导集成电路700b的一部分的剖视图。可通过以下方式由图7A的电路700a形成超导集成电路700b：沉积第一介电层706以覆盖衬底702和第一布线层704的至少一部分，并且将第一介电层706抛光回到第一布线层704的至少一部分的上表面。在一些实施方式中，第一介电层706包含二氧化硅。在一些实施方式中，抛光第一介电层706包括CMP。
图7C是在制造工艺的后续阶段的超导电路700c的一部分的剖视图。可通过以下方式由图7B的电路700b形成超导集成电路700c：沉积第二介电层708，然后进行掩蔽和蚀刻以覆盖第一介电层706的至少一部分。在一些实施方式中，第二介电层708是二氧化硅薄层。
图7D是在制造工艺的后续阶段的超导电路700d的一部分的剖视图。可通过以下方式由图7C的电路700c形成超导集成电路700d：沉积第二超导金属层710以覆盖第一布线层704和第二介电层708的至少一部分。第二超导金属层710在一定温度范围内有超导性。在一些实施方式中，第二超导金属层710包含铌和铝中的至少一者。在一个实施方式中，第二超导金属层710包含铝，且具有覆盖第二超导金属层710的至少一部分的薄铌层。薄铌层可充当抛光阻挡层或保护层。第二超导金属层可为螺柱通孔层。
图7E是在制造工艺的后续阶段的超导电路700e的一部分的剖视图。可通过以下方式由图7D的电路700d形成超导集成电路700e：掩蔽和蚀刻图7D的第二超导金属层710以形成一个或多个超导螺柱通孔，例如图7E的710a和710b。
图7F是在制造工艺的后续阶段的超导电路700f的一部分的剖视图。可通过以下方式由图7E的电路700e形成超导集成电路700f：沉积第三介电层712，并且将第三介电层712抛光回到螺柱通孔710a和710b的至少一部分的上表面。在一些实施方式中，第三介电层712包含二氧化硅。在一些实施方式中，抛光第三介电层712包括CMP。
图7G是在制造工艺的后续阶段的超导电路700g的一部分的剖视图。可通过添加以下各层来由图7F的电路700f形成超导集成电路700g：
a)第四介电层714以覆盖第三介电层712及螺柱通孔710a和710b的至少一部分，
b)第二布线层716以覆盖第四介电层714的至少一部分，
c)第五介电层718以覆盖第四介电层714的至少一部分，并且将第五介电层718抛光回到第二布线层716的上表面，
d)第六介电层720以覆盖第二布线层716的至少一部分，
e)第二螺柱通孔层722，以及
f)第七介电层724以覆盖第六介电层720的至少一部分，并且将第七介电层718抛光回到第二螺柱通孔层722的上表面。
在一些实施方式中，第二布线层716包含铌。在一些实施方式中，第二螺柱通孔层722包含铌和铝中的至少一者。在一些实施方式中，第五介电层718和第七介电层724包含二氧化硅。在一些实施方式中，第六介电层720是二氧化硅薄层。在一些实施方式中，第六介电层720的厚度在50nm至200nm的范围内。
可对附加介电层和布线层(视需要具有附加螺柱通孔连接)重复上文结合图7A至图7G所述的操作或动作以提供任何具体集成电路设计中所需的那样多的层。
在一些实施方式中，可省略图7G所示的一些介电层。例如，在一些实施方式中，用于制造包括螺柱通孔的超导集成电路的工艺可省略以下的至少一者：第二介电层708、第四介电层714和第六介电层720。例如，图7H是在制造工艺的后续阶段的超导电路700h的一部分的剖视图，其中：
a)沉积第一布线层704以覆盖衬底702，然后进行掩蔽和蚀刻；
b)沉积第一介电层706以覆盖衬底和第一布线层704的至少一部分，
然后将其抛光回到第一布线层704的上表面；
c)沉积螺柱通孔层710以覆盖第一布线层704的至少一部分，然后进行掩蔽和蚀刻；
d)沉积第三介电层712以覆盖第一介电层706的至少一部分，并且将其抛光回到螺柱通孔层710的上表面；
e)沉积第二布线层716以覆盖第二螺柱通孔层710的至少一部分，然后进行掩蔽和蚀刻；
f)沉积第五介电层718以覆盖第三介电层712的至少一部分，并且将其抛光回到第二布线层716的上表面；
g)沉积第二螺柱通孔层722以覆盖第二布线层716的至少一部分，然后进行掩蔽和蚀刻；
h)沉积第七介电层724以覆盖第五介电层718，并且将其抛光回到第二螺柱通孔层722的上表面。
图7H示出了一个示例性实施方式，其中从图7G的超导集成电路700g省略了第二介电层708、第四介电层714和第六介电层720。在其他实施方式中，可省略第二介电层708、第四介电层714和第六介电层720中的一者或两者。如前所述，可存在附加介电层和布线层(视需要具有附加螺柱通孔连接)以提供任何具体集成电路设计中所需的那样多的层。
在超导集成电路制造的一些情况下，可能有利的是沉积薄抛光阻挡层以覆盖金属层的至少一部分，从而在抛光回上覆的电介质时保护金属层的至少一部分免于被划伤。图17A至图17G中示出了用于制造超导集成电路的工艺，包括利用抛光阻挡层的螺柱通孔形成。
用于测量层间失准的电游标
可能有利的是在筛选含有包括一个或多个超导布线层和一个或多个超导螺柱通孔的超导集成电路的晶片时识别失准的层。下述系统和方法可测量超导集成电路上的层间失准，精度达到例如10nm。层间失准的光学测量可能具有缺点。下述系统和方法使用电测量来确定层失准。
电游标可通过在晶片探测期间利用四线测量测出电阻来检测层失准。四线测量在图8C中示出并在下文更详细描述。
图8A是根据本发明系统和方法的示例性超导集成电路的一部分的剖视图，该部分包括电游标800。游标800包括第一布线层(例如，WIRA)中的第一标记802、第二布线层(例如，WIRB)中的第二标记804以及螺柱通孔806。标记804在电阻性重叠区域808处与螺柱通孔806重叠。标记802和804及螺柱通孔806的尺寸的适当选择可使电阻性重叠区域808决定从第一布线层经过螺柱通孔到达第二布线层的电阻测量。具体地讲，标记802和804及螺柱通孔806可被选择为足够大，使得它们具有比电阻性重叠区域808低得多的电阻。
图8B是图8A的示例性超导集成电路的一部分的平面图，该部分包括电游标800。第一标记802具有宽度W1、长度(L1+L3)和厚度twire(未在图8B中示出)。第二标记804具有宽度W2、长度(L2+d)和厚度twire。螺柱通孔806具有宽度W3和长度L3。标记804与标记802横向偏移距离ε。
虽然未在图8B所示的示例中示出，第一标记802可相对于平行于第一标记802的长度和/或垂直于第一标记802的长度的螺柱通孔806偏移。
图8C是示出示例性超导集成电路的一部分的示意图，该部分包括具有附接用于四线测量的引线的图8A的电游标800。该电路包括四个引线810a、810b、810c和810d。两个引线810a和810b电连接到标记802，并且两个引线810c和810d电连接到标记804。图8C示出了可使用电游标800来执行层间失准测量的构型。
导线的电阻为R＝ρL/A＝ρL/t×W，其中ρ为电阻率，L为导线的长度，A为导线的面积，t为导线的厚度，并且W为导线的宽度。游标标记的总电阻是上导线和下导线以及螺柱通孔与上导线和下导线之间的重叠区的贡献的总和。导线和螺柱通孔尺寸的合适选择可使螺柱通孔与上导线之间的重叠区的电阻决定总电阻的实测值。可例如通过搜索可能的几何形状并对每一个几何形状确定典型失准之间的电阻变化来找出合适的值。可例如基于在保持芯片上的较小占用面积的同时实现给定失准的所需电阻变化来选择值。
在一个示例性选择中，在0nm和20nm的偏移之间确定电阻变化。在一个测量场景中，0.5％与5％之间的电阻变化适用于测量层间失准。
导线和螺柱通孔尺寸的示例性选择如下：
LA＝LV＝d＝250nm
LB＝500nm
WA＝WV＝2,000nm
WB＝250nm
twire＝300nm
tvia＝200nm
对于铌导线和铌螺柱通孔而言，偏移为ε时的电阻计算如下：
偏移从0nm变化到ε0nm时的电阻变化率为：
对于ρNb＝152nΩm而言，表示为百分比的变化率在ε0＝20nm时为3.2％，并且在ε0＝5nm时为0.8％。
图9是根据本发明系统和方法的示例性曲线图，该曲线图示出了图8A至图8C的示例性超导集成电路中的电阻(单位为欧姆)随顶部布线层的边缘与螺柱通孔的边缘的横向偏移ε(单位为nm)的变化。图9的曲线图上的每个点是不同游标标记的电阻测量值。在图9所示的示例中，存在37个游标标记的测量值，每个游标标记具有相应偏移，这些偏移在-90nm至+90nm的范围内且步长为5nm。可从沿着图9中的曲线的拐点的水平轴的位置推断出该失准。图9所示的示例针对的是32nm的层间失准。在水平轴上的32nm处出现曲线的拐点。
在一些实施方式中，在蚀刻其上方的导线层时可发生螺柱通孔层的过蚀刻。在一些实施方式中，过蚀刻在120nm至200nm的范围内。在存在过蚀刻的情况下可使用电游标(诸如图8A的游标800)测量层间失准。
在一些实施方式中，在蚀刻上导线层时可存在螺柱通孔层的过蚀刻(例如，在蚀刻WIRB时可存在STVB的过蚀刻)。在一些情况下，可存在螺柱通孔层的完全过蚀刻，在这种情况下，螺柱通孔不再延伸超过上导线层的边界。完全过蚀刻的优点是各层之间的实测失准是对上层和下层之间的失准的直接测量。
在完全过蚀刻的情况下，偏移从0nm变化到ε0nm时的电阻变化率为：
对于ρNb＝152nΩm且WB＝500nm而言，表示为百分比的变化率在ε0＝20nm时为1.6％，并且在ε0＝5nm时为0.4％。
游标标记的尺寸的选择可按如下方式一般化为无过蚀刻与完全过蚀刻之间的过蚀刻：
在E过蚀刻的情况下，偏移从0nm变化到ε0nm时的电阻变化率为：
对于ρNb＝152nΩm，LB＝250nm,LV＝500nm,WA＝1,000nm,WB＝500nm,E＝120nm而言，表示为百分比的变化率在ε0＝20nm时为大约2％，并且在ε0＝5nm时为大约0.5％。当过蚀刻增加时，重叠区域变得更具主导性，并且过蚀刻至少大约线性地增加总电阻。
在测量层间失准的电游标的一个实施方式中，螺柱通孔层(STVB)在制造中可相对于下布线层(WIRA)在沿导线尺寸和跨导线尺寸上失准多达100nm(例如，任一情况被称为“平面内”失准)。上布线层(WIRB)在制造中可相对于WIRA在沿导线尺寸和跨导线尺寸上失准多达100nm(例如，任一情况被称为“平面内”失准)。在相同实施方式中，在沿导线方向上，STVB比WIRA与WIRB的重叠区大至少100nm，并且在跨导线方向上，STVB比WIRA与WIRB的重叠区大至少225nm。STVB的各边缘之间的距离为至少1,000nm。在一些实施方式中，WIRA与WIRB的重叠区为250nm×250nm。
图15A和图15B是示例性超导集成电路1500的视图，该超导集成电路包括螺柱通孔层的过蚀刻。图15A和图15B标记了包括上导线和下导线及螺柱通孔的电路1500的尺寸。图15A是平面图，并且图15B是剖视图。
下表1中列出了一个实施方式的示例性尺寸。
表1：示例性尺寸
名称 示例性尺寸
L<sub>A1</sub> 875nm
L<sub>A2</sub> 375nm
W<sub>A1</sub> 500nm
W<sub>A2</sub> 125nm
L<sub>V1</sub> 450nm
L<sub>V2</sub> 100nm
W<sub>V</sub> 750nm
L<sub>B1</sub> 500nm
L<sub>B2</sub> 250nm
W<sub>B1</sub> 125nm
W<sub>B2</sub> 250nm
W<sub>B3</sub> 125nm
上述实施方式和尺寸是示例。可使用其他尺寸和重叠区。本领域普通技术人员将理解，其他尺寸和组合也可用于使用电游标测量层间失准。
在一些实施方式中，一些电游标使用WIRA相对于STVB的偏移来构造，并且其他电游标使用WIRB相对于STVB的偏移来构造。这些游标可用于分开WIRA与STVB之间及WIRB与STVB之间的层间失准的组合效应。
用于测量层间失准的电游标(链和惠斯登电桥)
测量层间失准的一种方法是使用电游标链。该方法可克服测量低电阻的一些挑战。一个挑战是导线中流动的电流可引起发热。例如，流过250nm导线的超过1mA的电流可引起充分的发热而使电阻测量失真。
用于应对该挑战的一种方法是降低流过导线的电流。然而，一些测量仪器不允许进行调整以降低电流。另外，降低电流可影响这些测量的精度。
用于减轻电流所引起的发热且可应用于大多数测量仪器的更佳方法是增加电游标的电阻，例如通过构造电游标链来进行。在一些实施方式中，多达例如1,000个电游标的链可用于测量层间失准。电游标的尺寸可被选择为提供所需的测量灵敏度。
图10A是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标1000a。游标1000a包括第一标记1002、第二标记1004和螺柱通孔1006。
图10B是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标链1000b的示例性实施方式。链1000b包括四个电连接的电游标1008、1010、1012和1014。
图10C是根据本发明系统和方法的示例性超导集成电路的一部分的平面图，该部分包括电游标链1000c的另一个示例性实施方式。链1000c包括四个电连接的电游标1016、1018、1020和1022。链1000c是链1000b在竖直方向上的镜像。链1000b和1000c是具有电游标的不同构型的示例性实施方式。虽然链1000b和1000c各自包括四个游标，但其他实施方式也可包括合适数量的游标。如此前所提及，在一些实施方式中，链可包括例如1,000个游标。
可通过调整链长度来选择游标链的总电阻。该电阻可被选择为在晶片探测系统的合适范围内。在一个示例性实施方式中，可选择2,500欧姆的电阻。在探针能够在偏差在0.2％以内测量电阻的情况下，可检测小至2nm的层间失准。在另一个示例性实施方式中，测量3,200个游标的链的电阻，总电阻为大约6,000欧姆。
用于增加因较小电阻变化所引起的信号的另一种方法是使用电桥电路，诸如惠斯登电桥。惠斯登电桥是四个类似值的电阻器的四线测量。图11是惠斯登电桥1100的示例性实施方式的示意图，该示意图示出了四个电阻器的布置。在图11所示的示例中，电桥的两个臂由处于图10B所示的取向的链组成，每个臂提供R1的相应电阻。电桥的相对两个臂由如图10C所示在竖直方向上成镜像的相同链组成，每个臂提供R2的相应电阻。
当上金属层与下金属层对准时，R1和R2相等，并且在电桥两端测得零电压。在上金属层相对于下金属层失准的第一情况下，R1上的重叠区域相同，并且电阻不改变。在镜像布置R2中，重叠区域会因上层和下层的失准而变小。因此，电阻R2比这些层对准时更高，从而在电桥两端产生非零电压。在第二情况下，相反方向上的失准使R1的电阻增加并且使R2保持相同电阻。在电桥两端产生的非零电压可具有与第一情况相反的符号。
图12是根据本发明系统和方法的示例性曲线图，该曲线图示出了实测电压(单位为mV)随失准(单位为nm)的变化。实测电压可用于确定层间失准。电桥的值可被选择为提供对层间失准的合适灵敏度。
在图12的示例性曲线图中，如果不存在层间失准，则实测电压为零。在所示示例中，在所示电压范围内，层间失准与实测电压之间存在大约线性的关系。正的失准可引起负的实测电压。例如，-20mV的实测电压可由大约100nm的层间失准产生。在施加的信号为1V且测量设备上的分辨率为几微伏的情况下，图11的电桥1100可测量亚nm层间失准。
用于3层(或更高)超导集成电路的封闭匹配片上传输线
片上传输线在理想情况下被设计为被完全封闭(耦合点除外)且是50欧姆匹配的。阻抗匹配确保了发生最少的或至少减少的信号失真。封闭传输线确保了最少的或至少减少的与接线盒模式或片上结构的耦合。另外，封闭传输线的屏蔽件可至少部分地将片上设备(例如，量子比特)与线上传播的高频噪声隔离。
在3层(或更高)超导集成电路中实现50欧姆传输线可能存在挑战。例如，在制造堆栈中的中心线与地面之间可能存在不期望的大电容，特别是在电介质厚度较低且导线宽度过大的情况下。更高的电容可产生更低的特性阻抗。
下文结合图13A和图13B所述的系统和方法包括具有带较大动态电感的中心导体的传输线。例如，传输线的中心导体可包含氮化钛(TiN)。中心线的更高电感可补偿中心线与地面之间的更高电容。该方法可用于在制造堆栈中的少至三个金属层中形成全封闭的50欧姆传输线。图13A和图13B示出了该方法的两个示例性实施方案。
图13A是根据本发明系统和方法的示例性超导集成电路1300a的一部分的剖视图，该部分包括片上传输线。电路1300a包括衬底1302和第一超导金属层1304，该第一超导金属层被沉积以覆盖衬底1302的至少一部分。在一些实施方式中，衬底1302包含硅。第一超导金属层1304在一定温度范围内有超导性。在一些实施方式中，第一超导金属层1304包含铌。在一些实施方式中，第一超导金属层1304具有300nm的厚度。在一些实施方式中，第一超导金属层1304是布线层。可使第一超导金属层1304图案化以形成第一组一个或多个超导迹线。
电路1300a还包括覆盖第一超导金属层1304的至少一部分的第一介电层1306，以及覆盖第一介电层1306的至少一部分的高动态电感层1308。在一些实施方式中，电路1300a还包括覆盖高动态电感层1308和第一介电层1306的至少一部分的钝化层1310。钝化层1310可为扩散屏障以至少减少向高动态电感层1308中的氧扩散，该扩散例如因使用氧等离子体剥离光致抗蚀剂而引起。在其他实施方式中，从制造堆栈省略钝化层1310。
如上文在图1和图2A至图2J的描述中所述，动态电感是指交变电场中的移动电荷载子的等效串联电感，并且通常在高载子迁移率导体(诸如超导体)中观察到。高动态电感层1308可包含因其高载子迁移率而选择的超导材料。高动态电感层1308可被选择为提供适用于电路1300a的操作的等效串联电感。超导导线的动态电感与其长度成比例，与其横截面积成反比，并且与库珀对密度成反比。
伦敦穿透深度是超导体的固有特性，并且表征磁场穿透到超导体中的距离。通常，对于相同物理尺寸而言，具有更大伦敦穿透深度的超导体具有更大动态电感。在一些实施方式中，高动态电感层1308包含的材料的穿透深度是形成第一超导金属层1304的超导金属的穿透深度的至少三倍。
穿透深度与库珀对密度相关。对于相同电流而言，与具有更高库珀对密度的超导体相比，具有更低库珀对密度的超导体中的库珀对行进得更快，因此具有更大动能，即，更大比例的能量以动能(动态电感)的形式而非以磁场(励磁电感)的形式存储。
在动态电感器由高动态电感层1308形成的电路1300a的一个实施方式中，动态电感器具有长度1,000nm、宽度1,000nm和厚度50nm。动态电感为大约5pH。类似尺寸的较低动态电感导线的电感将为大约0.5pH。
可使高动态电感层1308图案化以形成第一组一个或多个高动态电感结构或迹线。在一些实施方式中，第一介电层1306包含二氧化硅。在一些实施方式中，第一介电层1306具有200nm的厚度。高动态电感层1308在一定温度范围内有超导性。在一些实施方式中，高动态电感层1308包含氮化钛(TiN)。在其他实施方式中，高动态电感层1308包含氮化铌(NbN)。在又其他实施方式中，高动态电感层1308包含TiN、NbN、氮化铌钛(NbTiN)、氮化钼(MoN)和硅化钨(WSi)中的至少一者。
在一些实施方式中，高动态电感层1308具有50nm的厚度。在一些实施方式中，钝化层1310包含氮化硅(SiN)。在一些实施方式中，钝化层1310具有50nm的厚度。
电路1300a还包括第二超导金属层1312，该第二超导金属层被沉积以覆盖高动态电感层1308(和任选的钝化层1310)的至少一部分。第二超导金属层1312在一定温度范围内有超导性。在一些实施方式中，第二超导金属层1312包含铌。在一些实施方式中，第二超导金属层1312具有300nm的厚度。在一些实施方式中，第二超导金属层1312是布线层。可使第二超导金属层1312图案化以形成第二组一个或多个超导迹线。
电路1300a还包括覆盖第二超导金属层1312的第二介电层1314。在一些实施方式中，第二介电层1314包含二氧化硅。在一些实施方式中，第二介电层1314具有200nm的厚度。
电路1300a还包括第三超导金属层1316，该第三超导金属层被沉积以覆盖第二介电层1314的至少一部分。第三超导金属层1316在一定温度范围内有超导性。在一些实施方式中，第三超导金属层1316包含铌。在一些实施方式中，第三超导金属层1316具有300nm的厚度。在一些实施方式中，第三超导金属层1316是布线层。可使第三超导金属层1316图案化以形成第三组一个或多个超导迹线。
电路1300a中的每个层的材料和几何形状可联合中心线宽度一起选择以实现所需的50欧姆阻抗。
图13B是根据本发明系统和方法的另一个示例性超导集成电路1300b的一部分的剖视图，该部分包括片上传输线。电路1300b包括衬底1302和第一超导金属层1304，该第一超导金属层被沉积以覆盖衬底1302的至少一部分。在一些实施方式中，衬底1302包含硅。第一超导金属层1304在一定温度范围内有超导性。在一些实施方式中，第一超导金属层1304包含铌。在一些实施方式中，第一超导金属层1304具有300nm的厚度。在一些实施方式中，第一超导金属层1304是布线层。可使第一超导金属层1304图案化以形成第一组一个或多个超导迹线。
电路1300b还包括覆盖第一超导金属层1304的至少一部分的第一介电层1306，以及覆盖第一介电层1306的至少一部分的高动态电感层1308。在一些实施方式中，电路1300b还包括覆盖高动态电感层1308和第一介电层1306的至少一部分的钝化层1310。在其他实施方式中，从制造堆栈省略钝化层1310。
在一些实施方式中，第一介电层1306包含二氧化硅。在一些实施方式中，第一介电层1306具有200nm的厚度。高动态电感层1308在一定温度范围内有超导性。在一些实施方式中，高动态电感层1308包含氮化钛(TiN)。在一些实施方式中，高动态电感层1308具有50nm的厚度。在一些实施方式中，钝化层1310包含氮化硅(SiN)。在一些实施方式中，钝化层1310具有50nm的厚度。
电路1300b还包括覆盖钝化层1310的第二介电层1318。在一些实施方式中，第二介电层1318包含二氧化硅。在一些实施方式中，第二介电层1318具有200nm的厚度。
电路1300b还包括第二超导金属层1320，该第二超导金属层被沉积以覆盖第二介电层1318的至少一部分。第二超导金属层1320在一定温度范围内有超导性。在一些实施方式中，第二超导金属层1320包含铌。在一些实施方式中，第一超导金属层1320具有300nm的厚度。在一些实施方式中，第二超导金属层1320是布线层。可使第二超导金属层1320图案化以形成第二组一个或多个超导迹线。
电路1300b中的每个层的材料和几何形状可联合中心线宽度一起选择以实现所需的50欧姆阻抗。
可由图13A和图13B中的最下布线层和最上布线层形成两个地平面。这两个地平面可由通孔连接。在一些实施方式中，这两个地平面可由超导螺柱通孔连接。在一些实施方式中，连续通孔壁用于连接这两个地平面。在一些实施方式中，这些通孔在每一侧上可与中心线分开中心线宽度的三倍。提供该分隔的优点是可消除或至少减少螺柱通孔对阻抗的影响。
图13C是根据本发明系统和方法的示例性超导集成电路1300c的一部分的剖视图，该部分包括片上传输线和连接的地平面。
图13D是根据本发明系统和方法的另一个示例性超导集成电路1300d的一部分的剖视图，该部分包括片上传输线和连接的地平面。
参见图13C，第一超导层1304和第二超导层1312由通孔1322和1324连接。参见图13D，第一超导层1304和第二超导层1320由通孔1326和1328连接。可通过以下方式形成通孔1322和1324：在钝化层1310和第一介电层1306中蚀刻沟槽，并且沉积超导金属以同时形成第二超导层1312及通孔1322和1324。类似地，可通过以下方式形成通孔1326和1328：在钝化层1310、第一介电层1306和第二介电层1318中蚀刻沟槽，并且沉积超导金属以同时形成第二超导层1320及通孔1326和1328。
用于超导应用的金属布线层的封装
利用另一种导电材料对图案化的金属布线层的封装对于各种应用而言可为所需的，例如以增强超导集成电路的噪声性能。封装在超导体制造中可带来挑战。下文结合图16和图14A至图14C所述的系统和方法是用于封装图案化的金属布线层的新型技术。
一种方法包括：a)形成超导金属布线层并利用第一掩模使之图案化，b)沉积封装层，以及c)利用第二掩模使封装层图案化。为了封装布线层，可将封装层的图案化与第一掩模对准。第一掩模和第二掩模之间的对准误差可限制特征和/或两个特征之间的分隔间隙的尺寸可被设定得有多细小。例如，超导金属布线层可包含铌。
下述系统和方法使用自对准方法来封装图案化的超导金属布线层而不使用第二掩模。自对准可消除或至少减少对准误差，并因此消除或至少减少可由对准误差引起的限制。
图16是根据本发明系统和方法的流程图1600，该流程图示出了用于制造超导集成电路的一部分的方法，该部分包括布线层。方法1600包括动作1602-1622，但是本领域技术人员将理解，在替代实施方案中，可省略某些动作和/或可添加附加动作。本领域技术人员将理解，动作的所示顺序仅出于示例性目的而示出，并且可在替代实施方案中改变。
方法1600从1602开始，例如响应于制造工艺的启动而开始。在1604处，在衬底上沉积第一封装层。在一些实施方式中，衬底是硅。在一些实施方式中，第一封装层包含铝或由铝组成，并且在一定温度范围内有超导性。在其他实施方式中，第一封装层包含氮化钛(TiN)或由氮化钛组成，并且在一定温度范围内有超导性。在1606处，沉积第一超导金属层以覆盖第一封装层的至少一部分。在一些实施方式中，第一超导金属层包含铌。在1608处，沉积第二封装层以覆盖第一超导金属层的至少一部分。在一些实施方式中，第二封装层包含与第一封装层相同的材料。在一些实施方式中，第二封装层包含铝。在其他实施方式中，第二封装层包含TiN。在1610处，沉积第一介电层以覆盖第二封装层的至少一部分。在一些实施方式中，第一介电层包含二氧化硅。
在1612处，可使第一封装层和第二封装层、第一超导金属层及第一介电层图案化以形成一个或多个柱或堆栈。使这些层图案化可包括掩蔽和蚀刻这些层。在一些实施方式中，可在相同动作中掩蔽和蚀刻超过一个层。
在1614处，沉积第三封装层以覆盖第一介电层的至少一部分，并且封装这些柱。可在每个柱的上表面上、每个柱的侧表面上以及每个柱基部处的衬底上沉积第三封装层。在一些实施方式中，第三封装层包含与第一封装层或第二封装层相同的材料。在一些实施方式中，第三封装层包含铝。在其他实施方式中，第三封装层包含TiN。
在1616处，蚀刻第二介电层，并且在1618处，蚀刻第三封装层。在1620处，方法1600结束。
图14A至图14C是根据本发明系统和方法的在制造的各个阶段的示例性超导集成电路的剖视图，该超导集成电路包括布线层。
图14A是根据本发明系统和方法的在制造的初始阶段的示例性超导集成电路1400a的剖视图，该超导集成电路包括布线层。电路1400a包括衬底1402、覆盖衬底1402的至少一部分的第一封装层1404、以及覆盖第一封装层1404的至少一部分的超导金属布线层1406。在一些实施方式中，衬底1402包含硅。在一些实施方式中，衬底1402是介电层，例如二氧化硅层。在一些实施方式中，第一封装层在一定温度范围内有超导性。在一些实施方式中，第一封装层1404包含铝。在其他实施方式中，第一封装层1404包含TiN。超导金属布线层1406在一定温度范围内有超导性。在一些实施方式中，超导金属布线层1406包含铌。
电路1400a还包括覆盖超导金属布线层1406的第二封装层1408，以及覆盖第二封装层1408的第一介电层1410。在一些实施方式中，第二封装层1408在一定温度范围内有超导性。在一些实施方式中，第二封装层1408包含铝。在其他实施方式中，第二封装层1408包含TiN。在一些实施方式中，第一介电层1410包含二氧化硅。
掩蔽和蚀刻层1404、1406、1408和1410以形成一个或多个堆栈或柱，诸如图14A的1412a和1412b。上文结合先前附图所述的系统和方法可用于形成超导螺柱通孔。
图14B是根据本发明系统和方法的在制造的后续阶段的示例性超导集成电路1400b的剖视图，该超导集成电路包括布线层。电路1400b包括第三封装层1414和第二介电层1416。在一些实施方式中，第三封装层1414在一定温度范围内有超导性。在一些实施方式中，第三封装层1414包含铝。在其他实施方式中，第三封装层1414包含TiN。在一些实施方式中，第二介电层1416包含二氧化硅。
图14C是根据本发明系统和方法的在制造的后续阶段的示例性超导集成电路1400c的剖视图，该超导集成电路包括布线层。可通过以下方式由图14B的电路1400b形成电路1400c：a)第二介电层1416的空白各向异性蚀刻，以及b)第二封装层1414的蚀刻，这去除了导线的非期望电耦合(例如，在图14的位置1418处)。
在一些情况下，特别是在氧等离子体用于蚀刻光致抗蚀剂时，图案化的布线层(例如，图14A的超导金属布线层1406)的表面上可存在氧化物，并且可能希望在封装图案化的布线层之前至少减少氧化物的量。一种方法是使用CF4、NF3或另一种合适的氟化学物质或另一种合适的非氟化学物质来从这些表面去除氧化物。氧化物的去除可在与用于剥离光致抗蚀剂的室相同的室中执行。氧化物的去除可引起图案化的布线层中的超导金属的一些蚀刻，并且可在电路设计中补偿该蚀刻(例如，通过增加该设计中的导线厚度)。
在超导集成电路的制造中，可能希望在制造的后续阶段期间至少减少超导通孔中的超导金属(例如，铌)中的氧扩散。一种方法是在电介质沉积之前使用氮气和氩气的组合来产生氮等离子体。氮等离子体可与金属布线层反应而形成保护性外皮，该保护性外皮保护金属布线层免于在通常使用氧等离子体的电介质沉积期间被氧化。例如，由流动的氮气和氩气形成的氮等离子体可在铌布线层上生长薄保护性氮化铌层。另一种方法是使用含氮气体(诸如氨气)来产生形成氮化铌层的等离子体。用于封装超导导线的上述系统和方法可用于封装形成通孔的超导金属。形成通孔的超导金属(例如，铌)的封装可在制造的后续阶段期间至少减少氧扩散。
用于超导应用的螺柱通孔形成(利用超导金属抛光阻挡层)
在超导集成电路制造的一些情况(诸如图7A至图7H所述的方法)中，用于布线层或螺柱通孔层的材料可包含软金属，并且软金属可易于在抛光工艺(诸如CMP)期间划伤。因此，可能有利的是沉积薄抛光阻挡层，该薄抛光阻挡层包括布线层或螺柱通孔层的顶部上的相对较硬金属以保护布线层或螺柱通孔层免于被划伤。
图17A至图17G是示例性超导集成电路的一部分的剖视图，该部分包括螺柱通孔和超导金属抛光阻挡层。
图17A是在制造工艺的第一阶段的超导集成电路1700a的一部分的剖视图。电路1700a包括衬底1702、覆盖衬底1702的至少一部分的第一超导层1704、以及覆盖第一超导金属层1704的至少一部分的薄第一抛光阻挡层1706。第一超导金属层可为布线层。第一超导金属层1704和第一抛光阻挡层1706可能在一定温度范围内有超导性。第一抛光阻挡层1706可薄于第一超导金属层1704。在一个实施方式中，第一超导金属层1704包含铝，并且第一抛光阻挡层1706包含铌。
图17B是在制造工艺的后续阶段的超导集成电路1700b的一部分的剖视图。可通过以下方式由图17A的电路1700a形成超导电路1700b：掩蔽和蚀刻第一超导金属层1704的至少一部分和第一抛光阻挡层1706的至少一部分。
图17C是在制造工艺的后续阶段的超导集成电路1700c的一部分的剖视图。可通过以下方式由图17B的超导集成电路1700b形成超导集成电路1700c：沉积第一介电层1708以覆盖衬底1702的至少一部分和第一抛光阻挡层1708的至少一部分，然后将第一介电层1708抛光回到第一抛光阻挡层1706的至少一部分的上表面。在一个实施方式中，抛光第一介电层1708包括CMP。
图17D是在制造工艺的后续阶段的超导集成电路1700d的一部分的剖视图。可通过以下方式由图17C的电路1700c形成超导集成电路1700d：沉积第二超导金属层1710以覆盖第一介电层1708的至少一部分和第一抛光阻挡层1706的至少一部分，然后沉积第二抛光阻挡层1712以覆盖第二超导金属层1710的至少一部分。第二超导金属层1710和第二抛光阻挡层1712可能在一定温度范围内有超导性。第二超导金属层1710可为螺柱通孔层。第二抛光阻挡层1712可薄于第二超导金属层1710。在一个实施方式中，第二超导金属层1710包含铝，并且第二抛光阻挡层1712包含铌。在另一个实施方式中，第二超导金属层1710包含铌，并且第二抛光阻挡层1712包含铌。
图17E是在制造工艺的后续阶段的超导集成电路1700e的一部分的剖视图。可通过以下方式由图17D的电路1700d形成超导集成电路1700e：掩蔽和蚀刻第二抛光阻挡层1712、第二超导金属层1710和第一抛光阻挡层1706各自的至少一部分。在一个实施方式中，蚀刻可停止在第一超导金属层1704上。
图17F是在制造工艺的后续阶段的超导集成电路1700f的一部分的剖视图。可通过以下方式由图17E的电路1700e形成超导集成电路1700f：沉积第二介电层1714以覆盖第二抛光阻挡层1712、第二超导金属层1710、第一介电层1708和第一超导金属层1704各自的至少一部分，然后将第二介电层1714抛光回到第二抛光阻挡层1712。在一个实施方式中，抛光第二介电层1714包括CMP。
图17G是在制造工艺的后续阶段的超导集成电路1700f的一部分的剖视图。可通过以下方式由图17F的电路1700f形成超导集成电路1700g：沉积第三超导金属层1716以覆盖第二介电层1714和第二抛光阻挡层1712各自的至少一部分，然后掩蔽和蚀刻第三超导金属层1716的至少一部分。第三超导金属层1716可为布线层。第三超导金属层1716可能在一定温度范围内有超导性。在一个实施方式中，第三超导金属层1716包含铝。在一些实施方式中，在图17A至图17G所示的制造工艺中省略第一抛光阻挡层1706和第二抛光阻挡层1712中的一者。
用于在单独层中制造动态电感器和电容器的组合工艺
图1和图2A至图2J所示的系统和方法描述了用于在超导集成电路的相同层中制造动态电感器和电容器的组合工艺。图2E和图2F描述了掩蔽和蚀刻磁通存储层，然后掩蔽和蚀刻介电层以在相同层中形成动态电感器和电容器。例如，可能有利的是在单独层中制造动态电感器和电容器以降低动态电感器与电容器之间非期望的电耦合或通信耦合的风险。
图18A至图18J是超导电路的一部分的剖视图，该部分包括在制造的连续阶段在单独层中制造的动态电感器和电容器。
图18A是在制造工艺的中间阶段的超导集成电路1800a的一部分的剖视图。例如，电路1800a可为根据图2A至图2D所示的系统和方法的制造工艺各阶段之后的阶段。可通过以下方式由例如图2D的电路200d形成电路1800a：使高动态电感层212图案化以形成高动态电感元件1812。(高动态电感层212在本申请中结合图2A至图2D也称为磁通存储层212。)
电路1800a还可包括衬底1802、覆盖衬底1802的至少一部分的第一超导金属层1804、覆盖衬底1802的至少一部分的第一介电层1806、覆盖第一布线层1804的至少一部分的第二超导金属层1808、覆盖第一布线层1804和第一介电层1806的至少一部分的第二介电层1810。
高动态电感元件1812覆盖第二超导金属层1808的至少一部分。使高动态电感层212图案化以形成高动态电感元件1812可包括掩蔽和蚀刻高动态电感层212的至少一部分。在一些实施方式中，高动态电感元件1812包含TiN。在一些实施方式中，高动态电感元件1812包含NbN。在一些实施方式中，高动态电感元件1812具有大约50nm的厚度。
图18B是在制造工艺的后续阶段的超导集成电路1800b的一部分的剖视图。可通过以下方式由图18A的电路1800a形成电路1800b：沉积第三介电层1814以覆盖高动态电感元件1812、第二介电层1810和第二超导金属层1808各自的至少一部分。在一个实施方式中，沉积第三介电层1814包括原位沉积。在一些实施方式中，第三介电层1814是高质量电介质，诸如氮化硅(SiN)。第三介电层1814可充当钝化绝缘层以保护高动态电感元件1812。
图18C是在制造工艺的后续阶段的超导集成电路1800c的一部分的剖视图。可通过以下方式由图18B的电路1800b形成电路1800c：蚀刻第三介电层1814和高动态电感元件1812各自的至少一部分。可蚀刻第三介电层1814，使得第三介电层1814与第二超导金属层1808和/或第二介电层1810具有很少接触或没有接触。
图18D是在制造工艺的后续阶段的超导集成电路1800d的一部分的剖视图。可通过以下方式由图18C的电路1800c形成电路1800d：沉积第三超导金属层1816以覆盖第二超导金属层1808的至少一部分，然后掩蔽和蚀刻第三超导金属层1816的至少一部分。第三超导金属层1816可为布线层。在一些实施方式中，第三超导金属层1816可包含铌。
图18E是在制造工艺的后续阶段的超导集成电路1800e的一部分的剖视图。可通过以下方式由图18D的电路1800d形成电路1800e：沉积第四介电层1818以覆盖第三超导金属层1816、第三介电层1814和第二介电层1810各自的至少一部分，然后将第四介电层1818抛光回到第三超导金属层1816的上表面。
在一个实施方式中，第三介电层1814包含SiN，并且高动态电感元件1812包含TiN和NbN中的至少一者以形成动态电感器1834的一部分。在一个实施方式中，第一超导金属层1804和第二超导金属层1808包含铌和铝中的至少一者。在一个实施方式中，第四介电层1818包含二氧化硅。
图18F是在制造工艺的后续阶段的超导集成电路1800f的一部分的剖视图。可通过以下方式由图18E的电路1800e形成电路1800f：沉积第四超导金属层1820以覆盖第三超导金属层1816的至少一部分，然后掩蔽和蚀刻第四超导金属层1820的至少一部分。第四超导金属层1820可包含铌和铝中的至少一者。
任选地，可在第三超导金属层1816上沉积薄介电层(未示出)作为保护层，并且可掩蔽和蚀刻薄介电层以产生一个或多个通孔，可穿过所述一个或多个通孔使第三超导金属层1816和第四超导金属层1820电耦合。
图18G是在制造工艺的后续阶段的超导集成电路1800g的一部分的剖视图。可通过以下方式由图18F的电路1800f形成电路1800g：a)沉积第五介电层1822以覆盖第四介电层1818、第三超导金属层1816和第四超导金属层1820各自的至少一部分；b)将第五介电层抛光回到第四超导金属层1820的至少一部分的上表面；c)沉积第六介电层1824以覆盖第四超导金属层1820和第五介电层1822各自的至少一部分；以及d)掩蔽和蚀刻第六介电层1824的至少一部分。在一个实施方式中，第六介电层1824是高质量电介质，诸如SiN。在一些实施方式中，第六介电层1824具有在大约50nm至70nm范围内的厚度。在一些实施方式中，第六介电层1824是电容器的元件。在一些实施方式中，第五介电层1822包含二氧化硅。
在一些实施方式中，超导集成电路的制造可包括沉积附加磁通存储层以覆盖第四超导金属层1820的至少一部分，并且掩蔽和蚀刻附加磁通存储层以形成至少一个磁通存储元件(未在图18G中示出)。在包括附加磁通存储层的实施方式中的一些实施方式中，由附加磁通存储层形成的磁通存储元件中的一个可形成电容器的至少一部分。在包括附加磁通存储层的其他实施方式中，由附加磁通存储层形成的磁通存储元件中的一个可形成动态电感器的至少一部分。
图18H是在制造工艺的后续阶段的超导集成电路1800h的一部分的剖视图。可通过以下方式由图18G的电路1800g形成电路1800h：沉积第五超导金属层1826以覆盖第四超导金属层1820和第六介电层1824各自的至少一部分，然后掩蔽和蚀刻第五超导金属层1826的至少一部分。第五超导金属层1826可为布线层。可蚀刻第五超导金属层1826，使得与第四超导金属层1820形成很少接触或没有形成接触。第五超导金属层1826可包括一个或多个超导迹线。
图18I是在制造工艺的后续阶段的超导集成电路1800i的一部分的剖视图。可通过以下方式由图18H的电路1800h形成电路1800i：沉积第七介电层1828以覆盖第五介电层1822、第五超导金属层1826和第六介电层1824各自的至少一部分，然后将第七介电层1828抛光回到第五超导金属层1826的上表面。在一些实施方式中，第七介电层1828包含二氧化硅。
可由第一超导金属层1804、第二超导金属层1808、第三超导金属层1816、第四超导金属层1820和第五超导金属层1826各自的至少一部分形成通孔壁1830。可由第三介电层1814、高动态电感元件1812各自的至少一部分形成动态电感器1832。可由每个第一超导金属层1804和第二超导金属层1808的至少一部分形成两个电极。
可由第六介电层1824的至少一部分形成电容器1834，并且由第五超导金属层1826和第四超导金属层1820各自的至少一部分形成两个电极。电容器1834可任选地包括附加磁通存储层的至少一部分。在一个实施方式中，第五超导金属层1826可包含铌和铝中的至少一者。在一些实施方式中，第六介电层1824可包含SiN。
图18J是在制造工艺的后续阶段的超导集成电路1800j的一部分的剖视图。可通过以下方式由图18I的电路1800i形成电路1800j：沉积第六超导金属层1836以覆盖第五超导金属层1826的至少一部分，然后掩蔽和蚀刻第六超导金属层1836的至少一部分。
第六超导金属层1836的至少一部分可形成通孔壁1830的一部分。第六超导金属层1836可包含铌和铝中的至少一者。
任选地，可在第五超导金属层1826上沉积薄介电层(未示出)作为保护层，并且可掩蔽和蚀刻薄介电层以产生一个或多个通孔，可穿过所述一个或多个通孔使第五超导金属层1826和第六超导金属层1836电耦合。
虽然图18A至图18J示出了包括处于堆栈中的一个层级的动态电感器以及处于堆栈中的更高层级的电容器的超导集成电路的示例性实施方式的制造，但其他实施方式可包括处于堆栈中的一个层级的动态电感器以及处于堆栈中的更低层级的电容器。在一些实施方式中，超导集成电路可包括处于堆栈中的一个层级的一个或多个动态电感器以及处于堆栈中的更高或更低层级的一个或多个电容器。一些实施方式包括处于堆栈中的相同层级的一个或多个动态电感器和一个或多个电容器。因此，动态电感器和电容器可位于相同层中(图2)、位于不同层中(图18)，并且在这些实施方式任一者中，电容器可包括或不包括(省略)磁通存储层。
扩散辅助氧化
在超导集成电路中制造约瑟夫逊结的一种方法例如是使用三层构造，诸如超导体-绝缘体-超导体(SIS)三层。在一个实施方式中，SIS三层是Nb/Al-AlOx/Nb三层，其中超导上层和下层包含铌，并且中间层包含铝和氧化铝薄屏障层。例如在美国专利6,753,546中更详细描述了三层约瑟夫逊结。
可能希望具有氧化铝(Al2O3)屏障层的至少大约均匀厚度。约瑟夫逊结的常态电阻与其面积的乘积在本文中称为RnA。RnA可与屏障层的厚度相关。在包含超导集成电路的晶片上的RnA的测量值可表现出指示屏障层的非均匀厚度的变异性。
可通过以下方式形成该三层的中间层：在下超导层上沉积铝层，并且在氧化室中氧化该铝的表面以形成Al2O3薄屏障层。屏障层的非均匀厚度可因进入氧化室的气态氧的分布不均而产生。氧在氧化室中及每个晶片上的更均匀分布可改善Al2O3厚度的均匀性。
氧化室的氧供应源中的一个或多个气体扩散器可用于提供氧的更均匀分布，例如通过调节该气体的粘性流和分子流特征。气体扩散器可例如在供应源到达氧化室后增加气体分布的面积。气体扩散器可例如在氧气进入氧化室时降低氧气流的方向性。气体扩散器可例如有助于氧在氧化室中的更均匀分布。
在一个实施方式中，多个晶片在氧化室中的晶片盒中竖直地堆叠。例如，一个或多个气体扩散器可用于配置通向这些晶片的氧气流以使屏障层在每个晶片上和/或各晶片之间具有更均匀的厚度。
远程耦合器的制造
在一些实施方式(诸如美国专利申请15/418,497中所述的实施方式)中，超导集成电路可包括一个或多个耦合器。一些耦合器提供本地或邻近的量子比特之间的通信耦合。本地或邻近的量子比特可属于量子比特和相关联的耦合器的拓扑的相同子拓扑。其他耦合器是远程耦合器，这些远程耦合器提供位置比本地或邻近的量子比特离得更远的量子比特之间的通信耦合。远程耦合器可提供属于拓扑中的不同子拓扑的量子比特之间的通信耦合。
可使用专用于远程耦合器的一个或多个制造层来在超导集成电路中制造远程耦合器。
对远程耦合器使用专用制造层的一个优点是更容易避免远程耦合器与其他耦合器(诸如本地耦合器)之间的交叉。为远程耦合器添加制造层增加了超导集成电路的有效维度，这可提供更大的拓扑灵活性，特别是例如更大的连接性。
对远程耦合器使用专用制造层的另一个优点是用于制造远程耦合器的材料可不同于用于制造量子比特和/或本地耦合器的材料。例如，使用围绕远程耦合器的超导金属层的电介质可能有性能优势，该电介质的介电常数比围绕其他设备(诸如量子比特和/或本地耦合器)的超导金属层的电介质的介电常数更低。
在一个实施方式中，使用由低温、高密度等离子体化学气相沉积的SiOx电介质围绕的铌超导金属层来制造量子比特和/或本地耦合器。该第一电介质的介电常数可在5.5ε0至6ε0的范围内。第一电介质至少部分地被选择为低噪声电介质，这是由于噪声可影响诸如量子比特的设备的性能。
在相同实施方式中，使用由介电常数<4ε0的第二电介质围绕的铌超导金属层来制造远程耦合器。虽然第二电介质可具有更大噪声，但较低介电常数的有益效果是这可降低设备电容(在这种情况下，远程耦合器的电容)，从而增加远程耦合器的潜在范围。
可在室温下实现本发明系统和方法的某些方面，并且可在超导温度下实现某些方面。因此，在整个本说明书和所附权利要求书中，当用于描述诸如“超导金属”之类的物理结构时，术语“超导”用于表示在适当温度下能够表现为超导体的材料。超导材料可能并不一定总是在本发明系统和方法的所有实施方案中充当超导体。
以上对所示实施方案的描述(包括说明书摘要中的描述内容)并非旨在为详尽的或将这些实施方案限于所公开的精确形式。尽管本文为举例说明的目的描述了特定实施方案和示例，但相关领域技术人员将认识到，在不脱离本公开的实质和范围的前提下可以做出各种等同的修改。本文所提供的各种实施方案的教导内容可应用于其他超导电路和结构，而不一定是上文一般性地描述的示例性超导电路和结构。
上述各种实施方案可组合以提供另外的实施方案。只要与本文的具体教导内容和定义并非不一致，在本说明书中提及的和/或在申请数据表中列出的转让给D-Wave系统公司(D-Wave Systems Inc.)的所有美国专利、美国专利申请公布、美国专利申请、美国临时专利申请62/453,358、外国专利、外国专利申请均全文以引用方式本文。如有必要，可以修改这些实施方案的各方面，以采用各种专利、申请和公布的系统、电路和概念来提供另外的实施方案。
鉴于以上的详细描述，可对这些实施方案做出这些和其他改变。一般来讲，在以下权利要求中，所使用的术语不应当解释为将权利要求限制于本说明书和权利要求中所公开的特定实施方案，而是应当解释为包括所有可能的实施方案，以及这些权利要求所享有的等同物的整个范围。因此，权利要求并不受到公开内容的限制。

Claims (142)

1.一种用于制造超导集成电路的方法，所述方法包括：
在衬底上沉积第一超导金属层，所述第一超导金属层在相应温度范围内有超导性；
使所述第一超导金属层图案化以形成第一布线层，所述第一布线层包括第一组一个或多个超导迹线；
沉积第二超导金属层以覆盖所述第一布线层的至少一部分，所述第二超导金属层在相应温度范围内有超导性；
使所述第二超导金属层图案化以在所述第二超导金属层中形成第一多个超导螺柱通孔，所述第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述第一组一个或多个超导迹线中的迹线中的至少一个；以及
沉积动态电感层以覆盖所述多个超导螺柱通孔中的至少一个，其中所述动态电感层包含在相应温度范围内有超导性的材料，所述材料使得存储在所述动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。
2.根据权利要求1所述的方法，其中在衬底上沉积第一超导金属层包括在含硅的衬底上沉积第一超导金属层。
3.根据权利要求1或2所述的方法，其中沉积第一超导金属层包括沉积包含铌和铝中的至少一者的第一超导金属层。
4.根据权利要求1或2所述的方法，其中沉积第一超导金属层包括沉积由铌组成的第一超导金属层。
5.根据权利要求1或2所述的方法，其中沉积第二超导金属层包括沉积包含铝和铌中的至少一者的第二超导金属层。
6.根据权利要求1或2所述的方法，其中沉积动态电感层包括沉积包含氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)和硅化钨(WSi)中的至少一者的动态电感层。
7.根据权利要求6所述的方法，其中沉积包含氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)和硅化钨(WSi)中的至少一者的动态电感层包括以25nm至100nm范围内的厚度沉积动态电感层。
8.根据权利要求1或2所述的方法，其中沉积动态电感层包括沉积由氮化钛(TiN)组成的动态电感层。
9.根据权利要求1或2所述的方法，其中沉积动态电感层以覆盖所述多个超导螺柱通孔中的至少一个超导螺柱通孔包括沉积动态电感层以覆盖所述多个超导通孔中的至少两个，所述方法还包括使所述动态电感层图案化以形成包括两个电极的动态电感器，每个电极由所述第一多个超导螺柱通孔中的相应超导螺柱通孔形成，并且每个电极电耦合到所述第一组一个或多个超导迹线中的所述迹线中的至少一个。
10.根据权利要求9所述的方法，还包括沉积第一钝化层以覆盖所述动态电感器的至少一部分。
11.根据权利要求10所述的方法，其中沉积第一钝化层包括沉积包含SiN的绝缘层。
12.根据权利要求10所述的方法，其中沉积第一钝化层包括沉积包含氮化硅(SiN)的第一钝化层。
13.根据权利要求10所述的方法，还包括：
沉积第三超导金属层以覆盖所述第一钝化层的至少一部分，所述第三超导金属层在相应温度范围内有超导性；以及
使所述第三超导金属层图案化以形成第二布线层，所述第二布线层包括第二组一个或多个超导迹线。
14.根据权利要求13所述的方法，其中沉积第三超导金属层包括沉积包含铌的第三超导金属层。
15.根据权利要求13所述的方法，其中使所述第三超导金属层图案化包括使所述第三超导金属层图案化以便通过所述第一多个螺柱通孔中的相应超导螺柱通孔将所述第二组一个或多个超导迹线中的迹线中的至少一个电耦合到所述第一组一个或多个超导迹线中的所述迹线中的至少一个。
16.根据权利要求13所述的方法，其中使所述第三超导金属层图案化包括使所述第三超导金属层图案化以形成电容器，所述电容器包括：
第一电极，所述第一电极由所述第一多个超导螺柱通孔中的超导螺柱通孔形成；和
第二电极，所述第二电极由所述第二组一个或多个超导迹线中的所述迹线中的一个的至少一部分形成，其中所述第一电极和所述第二电极由所述第一钝化层的至少一部分且由所述动态电感层的至少一部分分开。
17.根据权利要求13所述的方法，还包括：
沉积第四超导金属层以覆盖所述第二布线层的至少一部分，所述第四超导金属层在相应温度范围内有超导性；以及
使所述第四超导金属层图案化以形成第二多个超导螺柱通孔，所述第二多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述第二组一个或多个超导迹线中的所述迹线中的至少一个。
18.根据权利要求17所述的方法，还包括：
在具有或没有中间层的情况下沉积第二钝化层以覆盖所述第四超导金属层的至少一部分；
沉积第五超导金属层以覆盖所述第二钝化层的至少一部分，所述第五超导金属层在相应温度范围内有超导性；以及
使所述第五超导金属层图案化以形成第三布线层，所述第三布线层包括第三组一个或多个超导迹线。
19.根据权利要求18所述的方法，其中沉积第五超导金属层包括沉积包含铌和铝中的至少一者的第五超导金属层。
20.根据权利要求19所述的方法，其中使所述第五超导金属层图案化包括使所述第五超导金属层图案化以便通过所述第二多个螺柱通孔中的相应超导螺柱通孔将所述第三组一个或多个超导迹线中的迹线中的至少一个电耦合到所述第二组一个或多个超导迹线中的所述迹线中的至少一个。
21.根据权利要求19所述的方法，其中使所述第五超导金属层图案化包括使所述第五超导金属层图案化以形成电容器，所述电容器包括：
第一电极，所述第一电极由所述第三组一个或多个超导迹线中的所述迹线中的一个的至少一部分形成；和
第二电极，所述第二电极由所述第二多个超导通孔中的超导螺柱通孔形成，其中所述第一电极和所述第二电极由所述第二钝化层的至少一部分分开。
22.一种超导集成电路，包括：
第一布线层，所述第一布线层包括覆盖衬底的第一组一个或多个超导迹线，所述第一布线层在相应温度范围内有超导性；
第一多个超导螺柱通孔，所述超导螺柱通孔在相应温度范围内有超导性，所述第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述第一组一个或多个超导迹线中的一个或多个超导迹线；和
动态电感层，所述动态电感层覆盖所述多个超导螺柱通孔中的至少一个，其中所述动态电感层包含在相应温度范围内有超导性的材料，所述材料使得存储在所述动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。
23.根据权利要求22所述的超导集成电路，其中所述衬底包含硅。
24.根据权利要求22或23所述的超导集成电路，其中所述第一布线层包含铌。
25.根据权利要求22或23所述的超导集成电路，其中所述第一布线层由铌组成。
26.根据权利要求22或23所述的超导集成电路，其中所述超导螺柱通孔包含铌和铝中的至少一者。
27.根据权利要求22或23所述的超导集成电路，其中所述动态电感层包含氮化钛(TiN)。
28.根据权利要求27所述的超导集成电路，其中所述动态电感层具有25nm至100nm范围内的厚度。
29.根据权利要求27所述的超导集成电路，其中所述动态电感层覆盖所述多个超导螺柱通孔中的至少两个，所述超导集成电路还包括钝化层，所述钝化层覆盖所述动态电感层的至少一部分以形成动态电感器，所述动态电感器包括至少两个电极，每个电极通过所述第一多个超导螺柱通孔中的相应超导螺柱通孔电耦合到所述第一组一个或多个超导迹线中的所述迹线中的至少一个。
30.根据权利要求29所述的超导集成电路，其中所述钝化层包含氮化硅(SiN)。
31.根据权利要求22或23所述的超导集成电路，还包括第二布线层，所述第二布线层包括第二组一个或多个超导迹线，所述第二布线层的所述一个或多个超导迹线在相应温度范围内有超导性。
32.根据权利要求31所述的超导集成电路，其中所述第二布线层包含铌。
33.根据权利要求31所述的超导集成电路，其中所述第二组一个或多个超导迹线中的所述超导迹线中的至少一个通过所述第一多个超导螺柱通孔中的所述超导螺柱通孔中的至少一个电耦合到所述第一组一个或多个超导迹线中的所述超导迹线中的至少一个。
34.根据权利要求31所述的超导集成电路，还包括电容器，所述电容器包括：
第一电极，所述第一电极由所述第一组一个或多个超导迹线中的所述迹线中的一个的至少一部分形成；和
第二电极，所述第二电极由所述第二组一个或多个超导迹线中的所述迹线中的一个的至少一部分形成，其中所述第一电极和所述第二电极由所述钝化层的至少一部分分开。
35.根据权利要求34所述的超导集成电路，其中所述钝化层包括绝缘层。
36.根据权利要求35所述的超导集成电路，其中所述绝缘层包含SiN。
37.根据权利要求31所述的超导集成电路，还包括：
第二多个超导螺柱通孔，所述第二多个超导螺柱通孔覆盖所述第二布线层的至少一部分，所述第二多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述第二组一个或多个超导迹线中的所述迹线中的至少一个。
38.一种用于制造超导集成电路的方法，所述方法包括：
在衬底上沉积第一超导金属层，所述第一超导金属层在相应温度范围内有超导性；
使所述第一超导金属层图案化以形成布线层，所述布线层包括一组一个或多个超导迹线；
沉积蚀刻阻挡层以覆盖所述布线层的至少一部分，所述蚀刻阻挡层在相应温度范围内有超导性；
沉积第二超导金属层以覆盖所述蚀刻阻挡层的至少一部分，所述第二超导金属层在相应温度范围内有超导性；
沉积硬掩模以覆盖所述第二超导金属层的至少第一部分；
沉积软掩模以覆盖所述第二超导金属层的所述第一部分和所述第二超导金属层的至少第二部分，所述第二部分与所述第一部分不同，所述软掩模封闭所述硬掩模的上表面和至少一个侧表面；
蚀刻所述第二超导金属层的至少第三部分，所述第三部分与所述第一部分和所述第二部分不同，所述第一部分和所述第二部分由所述软掩模保护；以及
从所述第二超导金属层形成至少一个超导螺柱通孔，所述超导螺柱通孔电耦合到所述一组一个或多个超导迹线中的至少一个迹线。
39.根据权利要求38所述的方法，其中从所述第二超导金属层形成至少一个超导螺柱通孔包括：剥离所述软掩模，并且蚀刻所述第二超导金属层和所述蚀刻阻挡层。
40.根据权利要求38或39所述的方法，其中在衬底上沉积第一超导金属层包括在含硅的衬底上沉积第一超导金属层。
41.根据权利要求38或39所述的方法，其中沉积第一超导金属层包括沉积由铌组成的第一超导金属层。
42.根据权利要求38或39所述的方法，其中沉积第一超导金属层包括沉积包含铌的第一超导金属层。
43.根据权利要求38或39所述的方法，其中沉积蚀刻阻挡层包括沉积铝薄层。
44.根据权利要求38或39所述的方法，其中沉积第二超导金属层包括沉积包含铝或铌中的至少一者的第二超导金属层。
45.根据权利要求38所述的方法，其中沉积硬掩模包括沉积二氧化硅掩模。
46.根据权利要求38或39所述的方法，其中沉积软掩模包括沉积光致抗蚀剂掩模。
47.一种超导集成电路，包括：
第一金属层，所述第一金属层包括覆盖衬底的第一组一个或多个超导迹线，所述第一金属层在相应温度范围内有超导性；和
第一多个超导螺柱通孔，所述第一多个超导螺柱通孔电耦合到所述第一组一个或多个超导迹线中的所述超导迹线中的一个或多个，所述超导螺柱通孔中的每一个包括蚀刻阻挡层和第二金属层，所述蚀刻阻挡层覆盖所述布线层且在相应温度范围内有超导性，并且所述第二金属层覆盖所述蚀刻阻挡层且在相应温度范围内有超导性。
48.根据权利要求47所述的超导集成电路，其中所述衬底包含硅。
49.根据权利要求47或48所述的超导集成电路，其中所述第一金属层包含铌。
50.根据权利要求47或48所述的超导集成电路，其中所述第一金属层由铌组成。
51.根据权利要求47或48所述的超导集成电路，其中所述超导螺柱通孔的所述蚀刻阻挡层包含铝。
52.根据权利要求47或48所述的超导集成电路，其中所述超导螺柱通孔的所述蚀刻阻挡层包含铝，并且所述超导螺柱通孔的所述第二金属层包含铌和铝中的至少一者。
53.根据权利要求47或48所述的超导集成电路，还包括氮化硅(SiN)钝化层，所述钝化层覆盖所述超导螺柱通孔的所述第二金属层。
54.根据权利要求47或48所述的超导集成电路，还包括硬掩模，所述硬掩模在制造期间暂时覆盖所述第二金属层的至少第一部分；以及软掩模，所述软掩模暂时覆盖所述第二金属层的至少第二部分并且在制造期间暂时覆盖所述第二金属层的所述第一部分，所述第二部分与所述第一部分不同，所述软掩模在所述超导集成电路的制造期间暂时封闭所述硬掩模的上表面和至少一个侧表面。
55.一种用于制造超导集成电路的方法，所述方法包括：
在衬底上沉积第一超导金属层，所述第一超导金属层在相应温度范围内有超导性；
使所述第一超导金属层图案化以形成布线层，所述布线层包括第一组一个或多个超导迹线；
沉积第一介电层以覆盖所述图案化的第一超导金属层的至少一部分；
将所述第一介电层抛光回到所述图案化的第一超导金属层；
沉积第二介电层以覆盖由所述第一介电层抛光回到所述图案化的第一超导金属层所得的结构的至少一部分；
掩蔽所述第二介电层；
蚀刻所述掩蔽的第二介电层；
沉积第二超导金属层以覆盖由所述第二介电层的所述掩蔽和所述蚀刻所得的结构的至少一部分，所述第二超导金属层在相应温度范围内有超导性；
使所述第二超导金属层图案化以形成第一多个超导螺柱通孔，所述第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述布线层中的所述第一组一个或多个超导迹线中的所述迹线中的至少一个；
沉积第三介电层以覆盖所述布线层的至少一部分；以及
将所述第三介电层抛光回到所述第一多个超导螺柱通孔中的至少一个超导通孔。
56.根据权利要求55所述的方法，其中在衬底上沉积第一超导金属层包括在含硅的衬底上沉积第一超导金属层。
57.根据权利要求55或56所述的方法，其中沉积第一超导金属层包括沉积包含铌和铝中的至少一者的第一超导金属层。
58.根据权利要求55或56所述的方法，其中沉积第一超导金属层包括沉积由铌组成的第一超导金属层。
59.根据权利要求55或56所述的方法，其中沉积第一介电层包括沉积包含二氧化硅的第一介电层，并且将所述第一介电层抛光回到所述图案化的第一超导金属层包括将所述第一介电层化学机械平面化回到所述第一超导金属层的上表面。
60.根据权利要求55或56所述的方法，其中沉积第二介电层包括沉积二氧化硅层。
61.根据权利要求55或56所述的方法，其中沉积第二超导金属层包括沉积包含铝或铌中的至少一者的第二超导金属层。
62.根据权利要求55或56所述的方法，其中沉积第三介电层包括沉积二氧化硅层，并且将所述第三介电层抛光回到所述图案化的超导螺柱包括将所述第三介电层化学机械平面化回到所述图案化的第二超导金属层的上表面。
63.根据权利要求55或56所述的方法，还包括：
沉积第四介电层以覆盖由所述抛光的第三介电层所得的结构的至少一部分；
掩蔽所述第四介电层；以及
蚀刻所述掩蔽的第四介电层。
64.根据权利要求63所述的方法，还包括：
沉积第三超导金属层以覆盖所述掩蔽和蚀刻的第四介电层的至少一部分；以及
使所述第三超导金属层图案化以形成第二组一个或多个超导迹线，所述第三超导金属层通过所述第一多个超导通孔中的至少一个超导通孔电耦合到所述第一超导金属层。
65.根据权利要求64所述的方法，其中沉积第三超导金属层包括沉积包含铌的第三超导金属层。
66.根据权利要求65所述的方法，其中使所述第三超导金属层图案化包括使所述第三超导金属层图案化以便通过所述第一多个超导通孔中的至少一个超导通孔将所述第二组一个或多个超导迹线中的所述迹线中的至少一个电耦合到所述第一组一个或多个超导迹线中的所述迹线中的至少一个。
67.根据权利要求55所述的方法，其中在衬底上沉积第一超导金属层包括：
沉积第一主要超导金属层；以及
沉积第一抛光阻挡层以覆盖所述第一主要超导金属层的至少一部分。
68.根据权利要求67所述的方法，其中沉积第一主要超导金属层包括沉积铝层。
69.根据权利要求67或68所述的方法，其中沉积第一抛光阻挡层包括沉积铌层。
70.根据权利要求67或68所述的方法，其中将所述第一介电层抛光回到所述图案化的第一超导金属层包括将所述第一介电层抛光回到所述第一抛光阻挡层。
71.根据权利要求67或68所述的方法，其中使所述第一超导金属层图案化以形成包括第一组一个或多个超导迹线的布线层包括使所述第一抛光阻挡层和所述第一超导金属层图案化。
72.根据权利要求55所述的方法，其中在衬底上沉积第二超导金属层包括：
沉积第二主要超导金属层；以及
沉积第二抛光阻挡层以覆盖所述第二主要超导金属层的至少一部分。
73.根据权利要求72所述的方法，其中沉积第二主要超导金属层包括沉积铝层。
74.根据权利要求72或73所述的方法，其中沉积第二抛光阻挡层包括沉积铌层。
75.根据权利要求72或73所述的方法，其中将所述第三介电层抛光回到所述图案化的第二超导金属层包括将所述第三介电层抛光回到所述第二抛光阻挡层。
76.根据权利要求72或73所述的方法，其中使所述第二超导金属层图案化以形成第一多个超导螺柱通孔包括使所述第一抛光阻挡层、所述第二超导金属层和所述第二抛光阻挡层图案化。
77.一种超导集成电路，包括：
衬底；
由所述衬底承载的第一组一个或多个超导迹线；
第一电介质，所述第一电介质与所述一个或多个超导迹线驻留在一个平面内；
第二电介质，所述第二电介质覆盖包括所述第一组一个或多个超导迹线中的所述超导迹线和所述第一电介质的结构的至少一部分；
第二超导金属层中的第一多个超导螺柱通孔，所述第一多个超导螺柱通孔中的每个超导螺柱通孔电耦合到所述第一组一个或多个超导迹线中的所述迹线中的至少一个；和
第三电介质，所述第三电介质与所述第一多个超导螺柱通孔驻留在一个平面内。
78.根据权利要求77所述的超导集成电路，其中所述衬底是硅。
79.根据权利要求77或78所述的超导集成电路，其中所述第一组一个或多个超导迹线中的所述超导迹线包含铌。
80.根据权利要求77或78所述的超导集成电路，其中所述第一组一个或多个超导迹线中的所述超导迹线由铌组成。
81.根据权利要求77或78所述的超导集成电路，其中所述第一电介质包含二氧化硅。
82.根据权利要求77或78所述的超导集成电路，其中所述第二电介质包含二氧化硅。
83.根据权利要求77或78所述的超导集成电路，其中所述第一多个超导螺柱通孔包含铝或铌中的至少一者。
84.根据权利要求77或78所述的超导集成电路，其中所述第三电介质包含二氧化硅。
85.根据权利要求77或78所述的超导集成电路，还包括：
第四电介质，所述第四电介质覆盖所述第三电介质的至少一部分。
86.根据权利要求85所述的超导集成电路，还包括：
第二组一个或多个超导迹线，所述第二组一个或多个超导迹线通过所述第一多个超导螺柱通孔中的超导螺柱通孔中的至少一个电耦合到所述第一超导金属层。
87.根据权利要求86所述的超导集成电路，其中所述第二组一个或多个超导迹线中的所述一个或多个超导迹线包含铌。
88.一种集成电路结构，包括：
第一布线层，所述第一布线层包含导电材料并且驻留在第一平面内，所述第一布线层包括第一标记，所述第一标记具有第一组标称尺寸以及至少部分地由所述第一组标称尺寸指定的第一电阻；
第二布线层，所述第二布线层包含导电材料并且驻留在至少部分地覆盖所述第一平面的第二平面内，所述第二布线层包括第二标记，所述第二标记具有第二组标称尺寸以及至少部分地由所述第二组标称尺寸指定的第二电阻，所述第二标记具有沿着至少一个坐标轴的相对于所述第一标记的标称位置；和
第一螺柱通孔，所述第一螺柱通孔包含导电材料并且驻留在所述第一平面和所述第二平面之间，所述第一螺柱通孔具有第三组标称尺寸以及至少部分地由所述第三组标称尺寸指定的第三电阻，所述第一螺柱通孔提供所述第一标记与所述第二标记之间的信号路径，所述第二标记在由所述第二标记在所述螺柱通孔上的正交投影限定的第一电阻重叠区域中与所述螺柱通孔重叠，所述第一电阻重叠区域至少在临界温度以上的温度下具有大于所述第一标记、所述第二标记和所述螺柱通孔的总电阻的电阻。
89.根据权利要求88所述的集成电路结构，其中所述第一电阻重叠区域至少在所述临界温度以上的温度下具有比所述第一标记、所述第二标记和所述螺柱通孔的总电阻大至少一个数量级的电阻。
90.根据权利要求88所述的集成电路结构，其中所述螺柱通孔包含至少在临界温度以下有超导性的材料，所述螺柱通孔提供所述第一标记与所述第二标记之间的超导信号路径。
91.根据权利要求88所述的集成电路结构，其中所述螺柱通孔包含铌。
92.根据权利要求88所述的集成电路结构，其中所述第一布线层包含铌和铝中的至少一者。
93.根据权利要求88所述的集成电路结构，其中所述第二布线层包含铌和铝中的至少一者。
94.根据权利要求88所述的集成电路结构，还包括：
第一对引线，所述第一对引线电耦合到所述第一标记；和
第二对引线，所述第二对引线电耦合到所述第二标记，其中所述第一对引线和所述第二对引线允许惠斯登电桥电路电耦合到所述第一标记和所述第二标记以确定所述第二标记从沿着至少一个坐标轴的相对于所述第一标记的所述标称位置的偏移量，如果有的话。
95.根据权利要求88所述的集成电路结构，其中所述第一标记具有第一宽度W1、包括不与所述螺柱通孔重叠的部分L1和与所述螺柱通孔重叠的部分L2的第一长度、以及第一厚度twire1，所述第二标记具有第二宽度W2、包括不与所述螺柱通孔重叠的部分L2和与所述螺柱通孔重叠的部分d的第二长度、以及第二厚度twire2，所述螺柱通孔具有第三宽度W3和第三长度L3，并且所述第二标记沿着至少一个坐标轴与所述第一标记横向偏移距离ε。
96.根据权利要求88所述的集成电路结构，其中所述第一标记、所述第二标记和所述螺柱通孔形成第一游标。
97.根据权利要求96所述的集成电路结构，其中所述第一布线层包括多个附加标记，所述第一布线层的所述附加标记具有第一组标称尺寸以及至少部分地由所述第一标记的所述第一组标称尺寸指定的第一电阻，所述第二布线层包括多个附加标记，所述第二布线层的所述附加标记具有第二组标称尺寸以及至少部分地由所述第二标记的所述第一组标称尺寸指定的第二电阻，所述集成电路结构还包括多个附加螺柱通孔，所述多个附加螺柱通孔将所述第二布线层的所述附加标记中的相应标记与所述第一布线层的所述附加标记中的相应标记电耦合以形成一组相应附加游标。
98.根据权利要求97所述的集成电路结构，其中所述第一游标和所述一组附加游标电耦合为游标链。
99.根据权利要求98所述的集成电路结构，其中所述游标链包括串联地电耦合在一起的1,000至3,200个游标。
100.一种用于制造超导集成电路的方法，所述方法包括：
经由对所述超导集成电路的各部分的电阻的测量来确定在所述超导集成电路中电可检测的层间失准的目标分辨率；
至少部分地基于经由对所述超导集成电路的各部分的电阻的测量来确定的在所述超导集成电路中电可检测的层间失准的目标分辨率，而确定要在所述超导集成电路中形成的多个游标各自的一组尺寸；
制造所述超导集成电路；以及
测量所制造的超导集成电路的各部分的电阻。
101.根据权利要求100所述的方法，其中至少部分地基于经由对所述超导集成电路的各部分的电阻的测量来确定的在所述超导集成电路中电可检测的层间失准的目标分辨率而确定要在所述超导集成电路中形成的多个游标各自的一组尺寸包括：确定第一布线层中的第一标记的长度、宽度和厚度；确定第二布线层中的第二标记的长度、宽度和厚度；确定电耦合所述第一标记和所述第二标记的螺柱通孔的长度、宽度和厚度；以及确定由所述第二标记在所述螺柱通孔上的正交投影限定的第一电阻重叠区域的长度和宽度，使得所述第一电阻重叠区域至少在临界温度以上的温度下具有大于所述第一标记、所述第二标记和所述螺柱通孔的总电阻的电阻。
102.根据权利要求100或101中任一项所述的方法，还包括：
在制造所述超导集成电路之前，至少部分地基于经由对所述超导集成电路的各部分的电阻的测量来确定的在所述超导集成电路中电可检测的层间失准的目标分辨率，而确定要在所述超导集成电路中形成的所述游标的总数。
103.根据权利要求100或101中任一项所述的方法，还包括：
在制造所述超导集成电路之前，至少部分地基于经由对所述超导集成电路的各部分的电阻的测量来确定的在所述超导集成电路中电可检测的层间失准的目标分辨率，而确定要在所述超导集成电路中形成的多个游标链各自的所述游标的总数。
104.根据权利要求100或101中任一项所述的方法，还包括：
至少部分地基于所制造的超导集成电路的所述部分的所测量的电阻来确定沿着至少一个坐标轴的层间偏移量。
105.根据权利要求104所述的方法，还包括：
确定沿着至少一个坐标轴的所确定的层间偏移量是否在阈值容差以内；以及
响应于确定沿着至少一个坐标轴的所确定的层间偏移量不在所述阈值容差以内而破坏所制造的超导集成电路。
106.根据权利要求100或101中任一项所述的方法，其中测量所制造的超导集成电路的各部分的电阻包括测量所制造的超导集成电路的游标链的电阻。
107.根据权利要求100或101中任一项所述的方法，其中测量所制造的超导集成电路的各部分的电阻包括经由探针卡和至少一个惠斯登电桥电路来测量所制造的超导集成电路的游标链的电阻。
108.一种用于制造超导集成电路的方法，所述方法包括：
沉积第一超导金属层以覆盖衬底的至少一部分；
沉积第一介电层以覆盖所述第一超导金属层的至少一部分；以及
沉积动态电感层以覆盖所述第一介电层的至少一部分，其中所述动态电感层形成片上传输线的中心导体。
109.根据权利要求108所述的方法，还包括沉积钝化层以覆盖所述动态电感层的至少一部分。
110.根据权利要求108所述的方法，其中沉积第一超导金属层包括沉积包含铌的第一超导金属层。
111.根据权利要求108所述的方法，还包括：
使所述第一超导金属层图案化以形成至少一个超导迹线。
112.根据权利要求111所述的方法，还包括：
使所述动态电感层图案化以形成至少一个动态电感器。
113.根据权利要求108至112中任一项所述的方法，其中沉积动态电感层包括沉积氮化钛(TiN)、氮化铌(NbN)、氮化铌钛(NbTiN)、氮化钼(MoN)或硅化钨(WSi)中的至少一者的层。
114.根据权利要求108所述的方法，其中沉积钝化层以覆盖所述高动态电感层的至少一部分包括沉积氮化硅(SiN)层。
115.根据权利要求114所述的方法，其中沉积TiN、NbN、NbTiN、MoN或WSi中的至少一者的层包括沉积厚度在25nm至100nm范围内的TiN、NbN、NbTiN、MoN或WSi中的至少一者的层，并且沉积SiN层包括沉积厚度在25nm至100nm范围内的SiN层。
116.根据权利要求108至112中任一项所述的方法，还包括：
沉积第二超导金属层以覆盖所述钝化层的至少一部分；
沉积第二介电层以覆盖所述第二超导金属层的至少一部分；以及
沉积第三超导金属层以覆盖所述第二介电层的至少一部分，其中所述第一超导金属层和所述第三超导金属层形成所述片上传输线的外导体。
117.根据权利要求108至112中任一项所述的方法，还包括：
沉积第二介电层以覆盖所述钝化层的至少一部分；以及
沉积第二超导金属层以覆盖所述第二介电层的至少一部分，其中所述第一超导金属层和所述第二超导金属层形成所述片上传输线的外导体。
118.一种超导集成电路，包括：
衬底；
第一超导金属层，所述第一超导金属层覆盖所述衬底的至少一部分；
第一介电层，所述第一介电层覆盖所述第一超导金属层的至少一部分；和
动态电感层，所述动态电感层覆盖所述第一介电层的至少一部分，其中所述动态电感层形成片上传输线的中心导体。
119.根据权利要求118所述的超导集成电路，还包括钝化层，所述钝化层覆盖所述动态电感层的至少一部分。
120.根据权利要求118所述的超导集成电路，其中所述动态电感层包含在相应温度范围内有超导性的材料，所述材料被选择为使得存储在所述动态电感层中的更大比例的能量被存储为动态电感而非励磁电感。
121.根据权利要求118所述的超导集成电路，其中所述第一超导金属层包含铌。
122.根据权利要求118所述的超导集成电路，其中所述动态电感层包含TiN、NbN、NbTiN、MoN或WSi中的至少一者。
123.根据权利要求108所述的超导集成电路，其中所述钝化层包含氮化硅(SiN)。
124.根据权利要求108所述的超导集成电路，其中所述动态电感层包括厚度在25nm至100nm范围内的TiN、NbN、NbTiN、MoN或WSi中的至少一者的层，并且所述钝化层包括厚度在25nm至100nm范围内的SiN层。
125.根据权利要求108所述的超导集成电路，还包括：
第二超导金属层，所述第二超导金属层覆盖所述动态电感层的至少一部分；
第二介电层，所述第二介电层覆盖所述第二超导金属层的至少一部分；和
第三超导金属层，所述第三超导金属层覆盖所述第二介电层的至少一部分，其中所述第一超导金属层和所述第三超导金属层形成所述片上传输线的外导体。
126.根据权利要求108所述的超导集成电路，还包括：
第二介电层，所述第二介电层覆盖所述动态电感层的至少一部分；和
第二超导金属层，所述第二超导金属层覆盖所述第二介电层的至少一部分，其中所述第一超导金属层和所述第二超导金属层形成所述片上传输线的外导体。
127.一种用于制造包括封装的布线层的超导集成电路的方法，所述方法包括：
沉积第一封装层以覆盖衬底的至少一部分；
沉积第一超导金属布线层以覆盖所述第一封装层的至少一部分；
沉积第二封装层以覆盖所述第一超导金属布线层的至少一部分；
沉积第一介电层以覆盖所述第二封装层的至少一部分；
通过掩蔽和蚀刻所述第一封装层、所述第一超导金属布线层、所述第二封装层和所述第一介电层来形成柱；
沉积第三封装层以覆盖和封闭所述柱；
沉积第二介电层以覆盖所述第三封装层的至少一部分并封闭所述柱；
执行所述第二介电层的空白各向异性蚀刻；以及
执行所述第二封装层的蚀刻。
128.根据权利要求127所述的方法，其中沉积第一封装层以覆盖衬底的至少一部分包括沉积第一封装层以覆盖第三介电层的至少一部分。
129.根据权利要求128所述的方法，其中沉积所述第一封装层以覆盖第三介电层的至少一部分包括沉积所述第一封装层以覆盖二氧化硅层的至少一部分。
130.根据权利要求127所述的方法，其中沉积所述第一封装层或所述第二封装层中的至少一者包括沉积氮化钛(TiN)。
131.根据权利要求127所述的方法，其中沉积所述第一封装层或所述第二封装层中的至少一者包括沉积铝。
132.根据权利要求127所述的方法，其中沉积第一超导金属布线层包括沉积铌。
133.根据权利要求127所述的方法，其中执行所述第二介电层的空白各向异性蚀刻包括执行所述第二介电层的空白各向异性蚀刻以暴露所述第三封装层的至少一部分。
134.根据权利要求133所述的方法，其中执行所述第二封装层的蚀刻包括执行所述第二封装层的蚀刻以暴露所述第一介电层。
135.一种超导集成电路，包括：
衬底；和
至少第一柱，所述至少第一柱从所述衬底垂直地延伸，所述第一柱具有中心堆栈以及围绕所述中心堆栈的周边的周围结构，按照从所述衬底开始且垂直向上延伸的顺序，所述中心堆栈包括第一封装层、覆盖所述第一封装层的第一超导金属布线层、覆盖所述第一超导金属布线层的第二封装层、以及覆盖所述第二封装层的第一介电层，按照从内部开始且径向向外延伸的顺序，所述周围结构包括第三封装层和第二介电层，其中所述第二介电层暴露在所述周围结构之外。
136.根据权利要求135所述的方法，其中所述第一封装层包括第三介电层。
137.根据权利要求136所述的方法，其中所述第三介电层包括二氧化硅层。
138.根据权利要求135所述的方法，其中所述第一封装层或所述第二封装层中的至少一者包含氮化钛(TiN)。
139.根据权利要求135所述的方法，其中所述第一封装层或所述第二封装层中的至少一者包含铝。
140.根据权利要求135所述的方法，其中所述第一超导金属布线层包含铌。
141.根据权利要求140所述的方法，其中所述第三封装层和所述第二介电层各自沿周向设置在所述中心堆栈的周围，并且各自具有暴露的上边缘，当所述第一柱从其内部朝向其外部横越时，所述暴露的上边缘向下渐缩。
142.根据权利要求141所述的方法，其中所述第一介电层具有与所述衬底的平面平行的上表面。
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