JPS6215869A - ジヨセフソン素子の作製方法 - Google Patents
ジヨセフソン素子の作製方法Info
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- JPS6215869A JPS6215869A JP60154530A JP15453085A JPS6215869A JP S6215869 A JPS6215869 A JP S6215869A JP 60154530 A JP60154530 A JP 60154530A JP 15453085 A JP15453085 A JP 15453085A JP S6215869 A JPS6215869 A JP S6215869A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はジョセフソン素子の作製方法に関する。
更に詳しくは、微細な接合面積を有し、かつ高密度のジ
ョセフソン素子の作製法に関するものである。
ョセフソン素子の作製法に関するものである。
従来の技術
超伝導現象を示す超伝導体を絶縁層を介して接触させた
場合に得られるジョセフソン接合を通して、電子対のト
ンネル電流が流れる現象を利用して、各種の素子、機器
が実現されている。例えば、ジョセフソン素子の有する
高感度性、高精度性、低雑音性等を利用した5QUID
並びにその精密計測への利用等、またジョセフソン接合
の応答の高速性、経済性を利用した電子計算機等への応
用など、超伝導エレクトロニクスと呼ばれる新分野が開
拓された。これらの応用例はいずれもジョセフソン接合
の有する電磁応答性、非線形性などといった興味ある性
質を利用して、従来の電子デバイスでは得られない高度
の性能を得ようとすることを意図しているものである。
場合に得られるジョセフソン接合を通して、電子対のト
ンネル電流が流れる現象を利用して、各種の素子、機器
が実現されている。例えば、ジョセフソン素子の有する
高感度性、高精度性、低雑音性等を利用した5QUID
並びにその精密計測への利用等、またジョセフソン接合
の応答の高速性、経済性を利用した電子計算機等への応
用など、超伝導エレクトロニクスと呼ばれる新分野が開
拓された。これらの応用例はいずれもジョセフソン接合
の有する電磁応答性、非線形性などといった興味ある性
質を利用して、従来の電子デバイスでは得られない高度
の性能を得ようとすることを意図しているものである。
このように、ジョセフソン素子の応用は超伝導エレクト
ロニクス技術の中心課題となっており、今後の発展が期
待され広範な研究が行われている。
ロニクス技術の中心課題となっており、今後の発展が期
待され広範な研究が行われている。
従来ジョセフソン素子は、表面にSi酸化物からなる絶
縁膜を形成している基板上にNb、 Nb化合物、pb
、 pb化合物などから成る超伝導体層を形成し、その
超伝導体層に対するエツチング処理によって所定のパタ
ーンを有する第1の超伝導体電極を形成し、次いで第2
の超伝導体層電極に対して不必要なところで電気的な導
通をおこさないようSi酸化物等の絶縁体層を形成する
工程を経て作製される。
縁膜を形成している基板上にNb、 Nb化合物、pb
、 pb化合物などから成る超伝導体層を形成し、その
超伝導体層に対するエツチング処理によって所定のパタ
ーンを有する第1の超伝導体電極を形成し、次いで第2
の超伝導体層電極に対して不必要なところで電気的な導
通をおこさないようSi酸化物等の絶縁体層を形成する
工程を経て作製される。
ところで第1及び第2の超伝導体層がトンネルバリアを
はさんで対向する電極接合部形状の形成には次の2つの
方法のいずれかを使用するのが普通である。
はさんで対向する電極接合部形状の形成には次の2つの
方法のいずれかを使用するのが普通である。
すなわち、第1の方法は、第1の電極パターンの形成後
、所定の接合部形状を有するレジストを形成し、残部を
絶縁体層で埋めた後、レジストを除去するリフトオフ法
を用いる方法である。
、所定の接合部形状を有するレジストを形成し、残部を
絶縁体層で埋めた後、レジストを除去するリフトオフ法
を用いる方法である。
第2の方法は、第1の超伝導体層を所定のパターンに形
成した後、この上部を絶縁体層で覆い、所定のパターン
を有する第2の超伝導体電極形成用レジスト層を形成し
た後、CF、等のエツチングガスを用いた反応性イオン
エツチングにより絶縁体層を所定のパターンに形成し、
配線部や接合部を形成するドライエツチング法を用いる
方法である。
成した後、この上部を絶縁体層で覆い、所定のパターン
を有する第2の超伝導体電極形成用レジスト層を形成し
た後、CF、等のエツチングガスを用いた反応性イオン
エツチングにより絶縁体層を所定のパターンに形成し、
配線部や接合部を形成するドライエツチング法を用いる
方法である。
これらの方法においては、いずれもレジストをバターニ
ングするのに、レジストパターニンク用マスクを用い、
通常3000人〜5000への波長を有する光でレジス
トを露光し、現像処理する方法を用いるのが普通である
。
ングするのに、レジストパターニンク用マスクを用い、
通常3000人〜5000への波長を有する光でレジス
トを露光し、現像処理する方法を用いるのが普通である
。
しかしながら、このような方法では、接合部形成用のレ
ジストパターン面積が約10μm′以下になると、同一
形状の接合を形成する必要がある場合、ウェハ上の露光
強度分布や現象液の濃度分布のために電極接合面積を規
定するレジスト形状の乱れなどが生じ、これが接合面積
のばらつきに大きな影響を及ぼすようになる。例えば、
3mm角チップ内での接合面積のばらつきは3μm′の
面積で釣上8%、1μm′になると約±15〜30%に
も達する(第3図参照)(文献:竹中他、昭和59年度
秋期電子通信学会講演会予稿集、分冊1、・第146頁
参照)。
ジストパターン面積が約10μm′以下になると、同一
形状の接合を形成する必要がある場合、ウェハ上の露光
強度分布や現象液の濃度分布のために電極接合面積を規
定するレジスト形状の乱れなどが生じ、これが接合面積
のばらつきに大きな影響を及ぼすようになる。例えば、
3mm角チップ内での接合面積のばらつきは3μm′の
面積で釣上8%、1μm′になると約±15〜30%に
も達する(第3図参照)(文献:竹中他、昭和59年度
秋期電子通信学会講演会予稿集、分冊1、・第146頁
参照)。
一方、超伝導回路を駆動する上で、ジョセフソン電流値
のばらつきを±10%以内に抑えることが回路マージン
上必要とされている。このジョセフソン電流のばらつき
は主に接合面積のばらつきに依ることが明らかにされて
いる。
のばらつきを±10%以内に抑えることが回路マージン
上必要とされている。このジョセフソン電流のばらつき
は主に接合面積のばらつきに依ることが明らかにされて
いる。
発明が解決しようとする問題点
以上説明したように、現在のジョセフソン素子の作製方
法では、上記の原因から接合面積の微細化(約1μm″
以下)を行うと接合面積のばらつきが生じ、その結果ジ
ョセフソン電流値のばらつきが大きくなり、高集積化さ
れた高スィッチング速度の超伝導回路を作製することが
不可能になるという欠点を有していた。
法では、上記の原因から接合面積の微細化(約1μm″
以下)を行うと接合面積のばらつきが生じ、その結果ジ
ョセフソン電流値のばらつきが大きくなり、高集積化さ
れた高スィッチング速度の超伝導回路を作製することが
不可能になるという欠点を有していた。
従って、上記の如き従来法の有する問題点を解決し、接
合面積を微細化しても電流値のばらつきが小さく、高ス
ィッチング速度の高集積化超伝導回路を得ることのでき
る新しいジョセフソン素子の製造方法の開発が切に望ま
れている。
合面積を微細化しても電流値のばらつきが小さく、高ス
ィッチング速度の高集積化超伝導回路を得ることのでき
る新しいジョセフソン素子の製造方法の開発が切に望ま
れている。
そこで本発明の目的は、ジョセフソン電流のばらつきと
いう問題点を解決した多層薄膜構造の高集積・高スイツ
チング速度ジョセフソン素子の製造方法を提供すること
にある。
いう問題点を解決した多層薄膜構造の高集積・高スイツ
チング速度ジョセフソン素子の製造方法を提供すること
にある。
問題点を解決するための手段
本発明者等は、ジョセフソン素子の製造方法における上
記のような現状に鑑みて、上記目的を達成すべく種々検
討した結果、接合面積の微細化・均一化を図るためには
、超伝導体薄膜、絶縁材料薄膜を交互に積層させ、その
断面を利用して接合部面積を決定することが極めて有利
であることを見出し、本発明を完成した。
記のような現状に鑑みて、上記目的を達成すべく種々検
討した結果、接合面積の微細化・均一化を図るためには
、超伝導体薄膜、絶縁材料薄膜を交互に積層させ、その
断面を利用して接合部面積を決定することが極めて有利
であることを見出し、本発明を完成した。
即ち、本発明のジョセフソン素子の作製方法は超伝導体
層と絶縁体層とを交互に積層して多層薄膜層を形成し、
これを斜めエツチングし、該多層薄膜のうち超伝導体層
を下部の超伝導電極とし、次いで該下部超伝導電極上に
バリア層を形成し、その上に上部の超伝導電極を形成す
ることを特徴とするものである。
層と絶縁体層とを交互に積層して多層薄膜層を形成し、
これを斜めエツチングし、該多層薄膜のうち超伝導体層
を下部の超伝導電極とし、次いで該下部超伝導電極上に
バリア層を形成し、その上に上部の超伝導電極を形成す
ることを特徴とするものである。
本発明の方法においては、超伝導体層と絶縁体層との交
互堆積層を斜めにエツチングする必要があるが、これは
、例えば上記超伝導体層および絶縁体層よりも大きなエ
ッチレートを有するレジスト材料を用いることにより可
能となる。このようなレジスト材料としては例えばAZ
1470、八Z1350などを典型例として挙げること
ができるが、これに制限されるわけではなく、本発明で
使用する超伝導体材料および絶縁体材料よりも大きなエ
ッチレートを有するいかなる公知のレジスト材料を使用
してもよい。
互堆積層を斜めにエツチングする必要があるが、これは
、例えば上記超伝導体層および絶縁体層よりも大きなエ
ッチレートを有するレジスト材料を用いることにより可
能となる。このようなレジスト材料としては例えばAZ
1470、八Z1350などを典型例として挙げること
ができるが、これに制限されるわけではなく、本発明で
使用する超伝導体材料および絶縁体材料よりも大きなエ
ッチレートを有するいかなる公知のレジスト材料を使用
してもよい。
本発明において有用な超伝導材料としてはNb。
Nb化合物(例えば、AI、Snとの化合物)、Pbま
たはPb化合物を挙げることができる。また、絶縁体材
料としては珪素酸化物、例えばSi O,Si O2の
他Nb2O5などを典型例として挙げることができる。
たはPb化合物を挙げることができる。また、絶縁体材
料としては珪素酸化物、例えばSi O,Si O2の
他Nb2O5などを典型例として挙げることができる。
ただし、超伝導体材料および絶縁体材料としてはエッチ
レートのほぼ等しいものを選ぶ必要があり、そのような
組合せを用いることにより良好な結果を達成することが
できる。
レートのほぼ等しいものを選ぶ必要があり、そのような
組合せを用いることにより良好な結果を達成することが
できる。
これら超伝導体層、絶縁体層は従来公知の各種堆積法、
例えば真空蒸着法、スパッタリング法、イオンブレーテ
ィング法などにより形成することができる。
例えば真空蒸着法、スパッタリング法、イオンブレーテ
ィング法などにより形成することができる。
これら超伝導体層および絶縁体層の堆積順序は特に制限
はなく、どちらを先に基板(ウェハ)上に堆積してもよ
い。またこれら両者の膜厚は同一であっても異なっても
よい。
はなく、どちらを先に基板(ウェハ)上に堆積してもよ
い。またこれら両者の膜厚は同一であっても異なっても
よい。
更に、エツチング法としては、CF=、C2F8C,F
、(一般にC,F2.8、、)あるいはCB、F。
、(一般にC,F2.8、、)あるいはCB、F。
もしくはこれらの混合物等のエツチング法不と02ガス
等との混合ガスを用いたプラズマエツチング、反応性イ
オンエツチングなどを主として利用することができ、こ
れによって斜めエツチングを有利に行うことができる。
等との混合ガスを用いたプラズマエツチング、反応性イ
オンエツチングなどを主として利用することができ、こ
れによって斜めエツチングを有利に行うことができる。
尚、この斜めエツチングにおいて、エツチング用ガスの
圧力および濃度を適当に調整することにより、上記レジ
ストおよび超伝導体、絶縁体相互のエッチレートを上記
のような斜めエツチングに適したものとすることができ
る。従って、このような調整により、必ずしも超伝導体
および絶縁体の各材質として、ある一定のエツチング条
件下で同じエッチレートのものを組合せる必要はなくな
る。
圧力および濃度を適当に調整することにより、上記レジ
ストおよび超伝導体、絶縁体相互のエッチレートを上記
のような斜めエツチングに適したものとすることができ
る。従って、このような調整により、必ずしも超伝導体
および絶縁体の各材質として、ある一定のエツチング条
件下で同じエッチレートのものを組合せる必要はなくな
る。
以上述べた斜めエツチングについては、アール。
エフ、ブルーム等のアプライドフィジックス レターズ
(R,F、Broom et al8、 Appl、P
hys、 Lett、)。
(R,F、Broom et al8、 Appl、P
hys、 Lett、)。
19g0.37.237あるいは東海林地の、昭和58
年度電子通信学会講演予稿集(半導体・材料部門)。
年度電子通信学会講演予稿集(半導体・材料部門)。
S7−5.頁483などを参照することができ、これら
は、上記条件で積層膜がほぼ45°の角度でエツチング
されることを開示している。
は、上記条件で積層膜がほぼ45°の角度でエツチング
されることを開示している。
かくして斜めエツチングした後、下部電極を形成するが
、この下部電極としては多層膜のうちの超伝導体層自体
を利用する。この操作は公知のフォトリソグラフィー法
で電極面積規定用のレジスト(公知の任意の材料が使用
できる)パターンを形成し、絶縁体層を堆積し、次いで
レジストを除去することにより実施できる。この絶縁体
層材料としては各種公知の絶縁体が使用でき、例えば上
記多層膜用の絶縁材料5tO1SiO3、Nb2O5な
どを用いることができる。
、この下部電極としては多層膜のうちの超伝導体層自体
を利用する。この操作は公知のフォトリソグラフィー法
で電極面積規定用のレジスト(公知の任意の材料が使用
できる)パターンを形成し、絶縁体層を堆積し、次いで
レジストを除去することにより実施できる。この絶縁体
層材料としては各種公知の絶縁体が使用でき、例えば上
記多層膜用の絶縁材料5tO1SiO3、Nb2O5な
どを用いることができる。
ここで電極面積規定用レジストパターン(即ち、ジョセ
フソン接合面積規定用パターン)は斜めエツチングで形
成した斜面の上端から下端まで連続した一つの開口部で
なっていても(第9図(a)。
フソン接合面積規定用パターン)は斜めエツチングで形
成した斜面の上端から下端まで連続した一つの開口部で
なっていても(第9図(a)。
(b)参照)、また各超伝導層ごとに区切った開口部を
もったもの(第1図(e)、(f)参照)であってもよ
い。
もったもの(第1図(e)、(f)参照)であってもよ
い。
また、いわゆるコンタクト接合を形成するために、幅の
広いパターンを設ける。これは通常は回路上、ジョセフ
ソン接合として動作する接合の面積と、コンタクト接合
のジョセフソン電流値の比率(即ち面積比)が3〜5以
上の比率をとっているので、第2図における開口部また
はレジストの幅W1とW2とはW2>3層1程度となる
ように作製される。
広いパターンを設ける。これは通常は回路上、ジョセフ
ソン接合として動作する接合の面積と、コンタクト接合
のジョセフソン電流値の比率(即ち面積比)が3〜5以
上の比率をとっているので、第2図における開口部また
はレジストの幅W1とW2とはW2>3層1程度となる
ように作製される。
更に、上部電極の形成は、同様にフォトリソグラフィー
法によりレジストパターン(上部電極およびコンタクト
配線用)を形成し、トンネルバリアを下部電極表面に形
成した後、公知の任意の成膜法、例えば真空蒸着、スパ
ッタ法、プラズマCVD法などで上部電極用金属層を形
成する。これら電極、コンタクト配線パターンはりフト
オフ法などで形成される。電極材料としては特に制限は
なく、例えばpb金合金Pb−Bi、 Pb −Au−
In等)を挙げることができる。
法によりレジストパターン(上部電極およびコンタクト
配線用)を形成し、トンネルバリアを下部電極表面に形
成した後、公知の任意の成膜法、例えば真空蒸着、スパ
ッタ法、プラズマCVD法などで上部電極用金属層を形
成する。これら電極、コンタクト配線パターンはりフト
オフ法などで形成される。電極材料としては特に制限は
なく、例えばpb金合金Pb−Bi、 Pb −Au−
In等)を挙げることができる。
かくして、本発明の方法により作製されるジョセフソン
素子の構成は、その特徴を最も良く表している第1図(
g)を参照することにより一層良く理解することができ
る。この例では超伝導体層が3層の例を示しているが、
積層数は本質的なものではなく、種々の場合が可能であ
ることはいうまでもない。
素子の構成は、その特徴を最も良く表している第1図(
g)を参照することにより一層良く理解することができ
る。この例では超伝導体層が3層の例を示しているが、
積層数は本質的なものではなく、種々の場合が可能であ
ることはいうまでもない。
作用
以上述べたように、ジョセフソン素子を作成する際には
、特に接合部形成用レジストパターン面積が小さくなっ
た場合に、ウェハ上の露光強度分布や現像液の濃度分布
のために生ずる、接合面積のばらつきの問題を改善する
必要がある。
、特に接合部形成用レジストパターン面積が小さくなっ
た場合に、ウェハ上の露光強度分布や現像液の濃度分布
のために生ずる、接合面積のばらつきの問題を改善する
必要がある。
この点、本発明においては接合面積の微細化・均一化を
はかるために、超伝導材料薄膜、絶縁材料薄膜を交互に
積層させ、その断面を利用して接合部面積を決定するこ
とを特徴としており、従来の技術である平面上に接合部
を並べていく2次元配列でなく、3次元配列であるとこ
ろが異なっており、これによって従来の諸欠点が有利に
解決されることになる。
はかるために、超伝導材料薄膜、絶縁材料薄膜を交互に
積層させ、その断面を利用して接合部面積を決定するこ
とを特徴としており、従来の技術である平面上に接合部
を並べていく2次元配列でなく、3次元配列であるとこ
ろが異なっており、これによって従来の諸欠点が有利に
解決されることになる。
本発明の方法により得られるジョセフソン接合の面積は
第1図(g)から明らかな如く、超伝導体薄膜3の厚さ
dと上部電極(9:9A+、9A2.9A3)の幅Wに
よって決定される。ここで厚さdは極めて高精度に膜厚
モニタにより検出しなから ゛i制御でき
る。
第1図(g)から明らかな如く、超伝導体薄膜3の厚さ
dと上部電極(9:9A+、9A2.9A3)の幅Wに
よって決定される。ここで厚さdは極めて高精度に膜厚
モニタにより検出しなから ゛i制御でき
る。
本発明の方法における接合面積のばらつきは超伝導材料
薄膜の厚さのばらつきと厚さ方向に直交する一次元方向
のパターニングのばらつきとによることとなる。ここで
厚さのばらつきについて実験したところ第4図のような
結果となった。即ち、膜厚が100〜5000への範囲
内では各層間の分布はおよそ±1%〜±0.5%の範囲
に収まっている。
薄膜の厚さのばらつきと厚さ方向に直交する一次元方向
のパターニングのばらつきとによることとなる。ここで
厚さのばらつきについて実験したところ第4図のような
結果となった。即ち、膜厚が100〜5000への範囲
内では各層間の分布はおよそ±1%〜±0.5%の範囲
に収まっている。
以上の理由により本発明によれば接合面積のばらつきは
実質上厚さ方向に直交する一次元方向のパターニングの
ばらつき、即ち、ばらつきが1乗でのみ効くため、面積
制御性が向上し、接合面積の微細化が可能になる。
実質上厚さ方向に直交する一次元方向のパターニングの
ばらつき、即ち、ばらつきが1乗でのみ効くため、面積
制御性が向上し、接合面積の微細化が可能になる。
実施例
第1図(g)に示したような、接合面積が極めて均質化
された複数のジョセフソン接合をいかに接続し、回路動
作に必要な結合関係を実現するか、あるいはそれらをい
かに製造するかについて、以下実施例により具体的に説
明する。
された複数のジョセフソン接合をいかに接続し、回路動
作に必要な結合関係を実現するか、あるいはそれらをい
かに製造するかについて、以下実施例により具体的に説
明する。
まずはじめに接合面積を均一化した複数の独立したジョ
セフソン接合群の製造工程について説明する。
セフソン接合群の製造工程について説明する。
実施例1
添付第1図は本発明によるジョセフソン素子の作製方法
の第1の実施例を示すものであり、例えば以下に述べる
一連の工程に従ってジョセフソン素子を製造することが
できる。
の第1の実施例を示すものであり、例えば以下に述べる
一連の工程に従ってジョセフソン素子を製造することが
できる。
まず、直径3インチ、厚さ約100μm(DSiウェハ
1の表面にシリコン酸化成約0,3μmからなる絶縁層
2を設ける。更に、その上に超伝導体層3(Nb)およ
び絶縁体層4 (Sin)を夫々0.1μm。
1の表面にシリコン酸化成約0,3μmからなる絶縁層
2を設ける。更に、その上に超伝導体層3(Nb)およ
び絶縁体層4 (Sin)を夫々0.1μm。
8、0.2μmの厚さに交互にスパッタ法によって積層
°する。ここでは第1図(a)に示すように超伝導体層
3および絶縁体層4を夫々3層ずつ積層させた場合につ
いて説明する。次に、第1図(b)に示すように薄膜層
3および4の積層膜上にその斜めエツチング用レジスト
層5 (Az 1470)を形成する。次いで、CF4
+ 25vo1%02ガス混合物を使用して、20P
a、 20 W / cmの条件でエッンチングする。
°する。ここでは第1図(a)に示すように超伝導体層
3および絶縁体層4を夫々3層ずつ積層させた場合につ
いて説明する。次に、第1図(b)に示すように薄膜層
3および4の積層膜上にその斜めエツチング用レジスト
層5 (Az 1470)を形成する。次いで、CF4
+ 25vo1%02ガス混合物を使用して、20P
a、 20 W / cmの条件でエッンチングする。
このとき(NbとSiOのエッチレートはほぼ等しく、
またレジスト5のそれはNb、SiOよりも大きな値を
有しているので、積層膜は約45°の角度でエツチング
され斜面が形成される(第1(C)参照)。エツチング
後レジスト5を除去しく第1図(d)#照)、次いで、
ジョセフソン接合面積規定用のレジストパターン6を公
知の露光法で形成する(第1図(e)参照)。この際、
マスクは斜面に密着せずに、Siウェハ1の主面と平行
に配置されるので、斜面上のレジストパターンは斜面下
部と上部ではマスクからの距離が異なるため、厳密には
寸法誤差が生ずる。しかしながら、積層構造の一層の厚
さが0.2μm1積層数を10層(絶縁層4および超伝
導層3を各5層)としても高々2μmの高低差であり、
これに基づく、パターン幅(W)の偏差は殆ど無視でき
る範囲である。次ぎに、絶縁用のS r 02膜7を蒸
着した後、リフトオフ法により絶縁層を形成しく第1図
(f)参照)、その後上部電極形成用レジストパターン
を形成し、更に下部電極即ち超伝導層3の斜面露出部に
プラズマクリーニングおよびプラズマ酸化を施して、ト
ンネルバリヤを形成した後、Pb−B1合金の上部電極
用材料を蒸着により堆積させた後、リフトオフ法により
上部電極9 (9A119A2.9A3)を形成する(
第1図(g)参照)。
またレジスト5のそれはNb、SiOよりも大きな値を
有しているので、積層膜は約45°の角度でエツチング
され斜面が形成される(第1(C)参照)。エツチング
後レジスト5を除去しく第1図(d)#照)、次いで、
ジョセフソン接合面積規定用のレジストパターン6を公
知の露光法で形成する(第1図(e)参照)。この際、
マスクは斜面に密着せずに、Siウェハ1の主面と平行
に配置されるので、斜面上のレジストパターンは斜面下
部と上部ではマスクからの距離が異なるため、厳密には
寸法誤差が生ずる。しかしながら、積層構造の一層の厚
さが0.2μm1積層数を10層(絶縁層4および超伝
導層3を各5層)としても高々2μmの高低差であり、
これに基づく、パターン幅(W)の偏差は殆ど無視でき
る範囲である。次ぎに、絶縁用のS r 02膜7を蒸
着した後、リフトオフ法により絶縁層を形成しく第1図
(f)参照)、その後上部電極形成用レジストパターン
を形成し、更に下部電極即ち超伝導層3の斜面露出部に
プラズマクリーニングおよびプラズマ酸化を施して、ト
ンネルバリヤを形成した後、Pb−B1合金の上部電極
用材料を蒸着により堆積させた後、リフトオフ法により
上部電極9 (9A119A2.9A3)を形成する(
第1図(g)参照)。
次に、このようにして形成されたジョセフソン接合の均
一性を評価する際に有効であり、また実際の回路を構成
する際にも不可欠なジョセフソン接合の直列接続方法に
つき説明する。
一性を評価する際に有効であり、また実際の回路を構成
する際にも不可欠なジョセフソン接合の直列接続方法に
つき説明する。
実施例2
第2図(a)は第1図(a)の斜面形成後に、ジョセフ
ソン接合面積規定用パターン6Aと6Bを設けた状態を
示すものである。ここで、6A、6Bは第2図の如く、
斜面の上端から下端まで連続した1つの開口部で構成さ
れている。次に、第2図(b)に示すように、レジスト
パターン6A、6Bl、とに、リフトオフによりプラズ
マ酸化時の窓となる絶縁層8を形成する(第2図(C)
参照)。更に、上部電極9(9A、9B)を形成する(
第2図(d)参 j照)。この際、上部電極
の切断個所と下部電極が積層されていることにより、種
々のジョセフソン接合の接続関係をとることが可能とな
る。
ソン接合面積規定用パターン6Aと6Bを設けた状態を
示すものである。ここで、6A、6Bは第2図の如く、
斜面の上端から下端まで連続した1つの開口部で構成さ
れている。次に、第2図(b)に示すように、レジスト
パターン6A、6Bl、とに、リフトオフによりプラズ
マ酸化時の窓となる絶縁層8を形成する(第2図(C)
参照)。更に、上部電極9(9A、9B)を形成する(
第2図(d)参 j照)。この際、上部電極
の切断個所と下部電極が積層されていることにより、種
々のジョセフソン接合の接続関係をとることが可能とな
る。
即ち、第2図(C)、(d)の如く絶縁膜8を用いて上
部電極パターンを形成すると、積層体の斜面上では第2
図(e)の構成となって、計6個所のジョセフソン接合
が形成されていることになる。ただし、第2図(e)で
は上部電極(9A、9B)および下部電極のみを示し、
これらの間の絶縁層は省略しである。
部電極パターンを形成すると、積層体の斜面上では第2
図(e)の構成となって、計6個所のジョセフソン接合
が形成されていることになる。ただし、第2図(e)で
は上部電極(9A、9B)および下部電極のみを示し、
これらの間の絶縁層は省略しである。
該2図(e)の構成において、A点からB点に電流経路
が形成されている。即ち、A ’= J B3→JA3
→J^2→JB2→JB、−JA、→Bの如く、3個の
小面積接合(JA0、JA2、JA3)及び3個の大面
積接合(JB8、 JB2、JL)の直列接続回路が実
現される。今、W2>3Wlとしているので、JB、。
が形成されている。即ち、A ’= J B3→JA3
→J^2→JB2→JB、−JA、→Bの如く、3個の
小面積接合(JA0、JA2、JA3)及び3個の大面
積接合(JB8、 JB2、JL)の直列接続回路が実
現される。今、W2>3Wlとしているので、JB、。
JB2、JB3はコンタクト接合として作用し、JA+
、JA2、JA3が電圧状態に転移する程度の電流レベ
ルでは、超伝導状態のコンタクト機能を有している。従
って、AB間で評価すればJA8、JA2、JA3の偏
差が評価できる。このようにして評価した接合部面積と
、ジョセフソン電流のばらつきとの関係を第1表に示す
。
、JA2、JA3が電圧状態に転移する程度の電流レベ
ルでは、超伝導状態のコンタクト機能を有している。従
って、AB間で評価すればJA8、JA2、JA3の偏
差が評価できる。このようにして評価した接合部面積と
、ジョセフソン電流のばらつきとの関係を第1表に示す
。
第1表:接合部形状とジョセフソン電流のばらつきとの
関係 (3段直列接合、0.14μmは膜厚を斜めエツチング
して形成されたものであり、この厚み方向のみのばらつ
きは3mmロチツブ内でおよそ±1%〜±0.5%であ
る) 第1表の結果は、ばらつきがパターン幅の減少に伴いほ
ぼ比例して増大し、乱れが1乗で効いていることを示し
ており、かつ微細でばらつきの少ない接合が形成されて
いることを示している。
関係 (3段直列接合、0.14μmは膜厚を斜めエツチング
して形成されたものであり、この厚み方向のみのばらつ
きは3mmロチツブ内でおよそ±1%〜±0.5%であ
る) 第1表の結果は、ばらつきがパターン幅の減少に伴いほ
ぼ比例して増大し、乱れが1乗で効いていることを示し
ており、かつ微細でばらつきの少ない接合が形成されて
いることを示している。
実施例3
実施例1.2よりも微細で多段の接合を形成する目的で
、レジストとして!tAIF、を用いた。実施例2と同
様の操作に従って、多層1漢としてNbとSiOをそれ
ぞれ0.05μm、0.2μm厚で、4組積層させたの
ち、3mm口(1チップ面積)を通常のレジストAZ1
470を用いたマスクにより36等分に素子分離を行い
、また上部電極形成用レジストとしてAlF3を用い公
知の電子ビーム露光法に従って上部電極用パターンを形
成し〔文献:工−、ミニレイ等、アプライド フィジッ
クス レターズ(A。
、レジストとして!tAIF、を用いた。実施例2と同
様の操作に従って、多層1漢としてNbとSiOをそれ
ぞれ0.05μm、0.2μm厚で、4組積層させたの
ち、3mm口(1チップ面積)を通常のレジストAZ1
470を用いたマスクにより36等分に素子分離を行い
、また上部電極形成用レジストとしてAlF3を用い公
知の電子ビーム露光法に従って上部電極用パターンを形
成し〔文献:工−、ミニレイ等、アプライド フィジッ
クス レターズ(A。
Muray et al、 、 Appl、 phys
、 Lett、)、 1984.45゜589〕、最後
に144個の素子をpb金合金用いて、通常のパターニ
ング法(光露光法)により直列に配線し、直列144段
接合音形成した。このときの接合部形状とジョセフソン
電流のばらつきとの関係を第2表に示す。
、 Lett、)、 1984.45゜589〕、最後
に144個の素子をpb金合金用いて、通常のパターニ
ング法(光露光法)により直列に配線し、直列144段
接合音形成した。このときの接合部形状とジョセフソン
電流のばらつきとの関係を第2表に示す。
第2表ニー接合部形状と直列144段接合音子のジョ(
但し、0.07μmは膜厚を斜めエツチングすることに
より得られたものであり、この厚み分布は3市ロチツブ
面内で±1%近く存在する)これまで、直列の数10〜
100段直列接合では、接合部面積が約1μm゛と小さ
い場合、ジョセフソン電流値のばらつきが±10〜20
%程度あったが、本方法では0.07〜0.14μm′
と一桁小さな面積で同程度のばらつきに収まっている。
但し、0.07μmは膜厚を斜めエツチングすることに
より得られたものであり、この厚み分布は3市ロチツブ
面内で±1%近く存在する)これまで、直列の数10〜
100段直列接合では、接合部面積が約1μm゛と小さ
い場合、ジョセフソン電流値のばらつきが±10〜20
%程度あったが、本方法では0.07〜0.14μm′
と一桁小さな面積で同程度のばらつきに収まっている。
発明の詳細
な説明したように、本発明によるジョセフソ1′
ン素子の作製方法によれば、極薄膜(数10人)に右け
る膜厚方向の優れた均−性及び多層膜の三次元配列を利
用して精度良く微細(接合面積〜1μm2以下)な接合
を形成できる。従って、ジョセフソン接合の均一性が向
上し、かつ接合容量の減少、接合の高電流密度化に伴う
スイッチングスピードの向上がはかれる。更に接合面積
の微細化に伴いジョセフソン素子の高密度化が可能にな
り、この高密度化に伴って遅延時間が減少し、超伝導回
路の論理動作が高速化されるという効果が生ずる。
る膜厚方向の優れた均−性及び多層膜の三次元配列を利
用して精度良く微細(接合面積〜1μm2以下)な接合
を形成できる。従って、ジョセフソン接合の均一性が向
上し、かつ接合容量の減少、接合の高電流密度化に伴う
スイッチングスピードの向上がはかれる。更に接合面積
の微細化に伴いジョセフソン素子の高密度化が可能にな
り、この高密度化に伴って遅延時間が減少し、超伝導回
路の論理動作が高速化されるという効果が生ずる。
Si単結晶を絶縁層ではさむ構造の多層膜を用いると種
々のSiデバイスの微細化、高密度化にも上記理由によ
り適用できる。
々のSiデバイスの微細化、高密度化にも上記理由によ
り適用できる。
第1図(a)〜(匂は本発明によるジョセフソン素子の
作製方法の第1の実施例の各工程を図解したものであり
、 第2図(a)〜(e)は本発明の方法の第2の実施例を
説明するための図であり、 第3図は膜厚の最大分布幅(3ボロチツプ内)と膜厚と
の関係を示したものであり、 第4図は接合面積の最大分布幅(3mmロチツブ内)と
接合面積との関係を示したものである。 (主な参照番号) 1・・Siウェハ、 2・・シリコン酸化膜3・・超
伝導体層、 4・・絶縁体層5・・レジスト層 6・・接合面積規定用レジストパターン7・・SiO絶
縁層、 8・・絶縁体層、9・・上部電極 〜特許出願人 日本電信電話株式会社 ゛代理人弁理士新居正彦
作製方法の第1の実施例の各工程を図解したものであり
、 第2図(a)〜(e)は本発明の方法の第2の実施例を
説明するための図であり、 第3図は膜厚の最大分布幅(3ボロチツプ内)と膜厚と
の関係を示したものであり、 第4図は接合面積の最大分布幅(3mmロチツブ内)と
接合面積との関係を示したものである。 (主な参照番号) 1・・Siウェハ、 2・・シリコン酸化膜3・・超
伝導体層、 4・・絶縁体層5・・レジスト層 6・・接合面積規定用レジストパターン7・・SiO絶
縁層、 8・・絶縁体層、9・・上部電極 〜特許出願人 日本電信電話株式会社 ゛代理人弁理士新居正彦
Claims (3)
- (1)超伝導体層と絶縁体層を交互に積層して多層薄膜
層を形成し、これを斜めエッチングし、このうちの超伝
導体層を下部の超伝導電極とし、次いでこの下部の超伝
導電極上にバリア層を形成し、その上に上部の超伝導電
極を形成することを特徴とするジョセフソン素子の作製
方法。 - (2)上記斜めエッチングが、エッチングガスの濃度お
よびガス圧を調整することにより、レジスト、超伝導体
層および絶縁体層間のエッチレートを制御することを特
徴とする特許請求の範囲第1項記載の方法。 - (3)上記エッチングガスが、CF_4、C_2F_6
、C_3F_8、およびCBrF_2から選ばれる少な
くとも1種とO_2との混合ガスであることを特徴とす
る特許請求の範囲第2項記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154530A JPS6215869A (ja) | 1985-07-13 | 1985-07-13 | ジヨセフソン素子の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60154530A JPS6215869A (ja) | 1985-07-13 | 1985-07-13 | ジヨセフソン素子の作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6215869A true JPS6215869A (ja) | 1987-01-24 |
Family
ID=15586269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60154530A Pending JPS6215869A (ja) | 1985-07-13 | 1985-07-13 | ジヨセフソン素子の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6215869A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994017561A1 (de) * | 1993-01-20 | 1994-08-04 | Mueller Paul | Quasiteilchen-injektionstransistor |
WO2010099312A3 (en) * | 2009-02-27 | 2010-12-29 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
US10454015B2 (en) | 2014-08-13 | 2019-10-22 | D-Wave Systems Inc. | Method of forming superconducting wiring layers with low magnetic noise |
US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
US12102017B2 (en) | 2019-02-15 | 2024-09-24 | D-Wave Systems Inc. | Kinetic inductance for couplers and compact qubits |
-
1985
- 1985-07-13 JP JP60154530A patent/JPS6215869A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994017561A1 (de) * | 1993-01-20 | 1994-08-04 | Mueller Paul | Quasiteilchen-injektionstransistor |
US10453894B2 (en) | 2009-02-25 | 2019-10-22 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
WO2010099312A3 (en) * | 2009-02-27 | 2010-12-29 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
US8951808B2 (en) | 2009-02-27 | 2015-02-10 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
CN105914219A (zh) * | 2009-02-27 | 2016-08-31 | D-波系统公司 | 用于制造超导集成电路的系统及方法 |
US9490296B2 (en) | 2009-02-27 | 2016-11-08 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
US9978809B2 (en) | 2009-02-27 | 2018-05-22 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
US10991755B2 (en) | 2009-02-27 | 2021-04-27 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
US10454015B2 (en) | 2014-08-13 | 2019-10-22 | D-Wave Systems Inc. | Method of forming superconducting wiring layers with low magnetic noise |
US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
US12102017B2 (en) | 2019-02-15 | 2024-09-24 | D-Wave Systems Inc. | Kinetic inductance for couplers and compact qubits |
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