JPH05102547A - ジヨセフソン集積回路装置の製造方法 - Google Patents
ジヨセフソン集積回路装置の製造方法Info
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- JPH05102547A JPH05102547A JP3127765A JP12776591A JPH05102547A JP H05102547 A JPH05102547 A JP H05102547A JP 3127765 A JP3127765 A JP 3127765A JP 12776591 A JP12776591 A JP 12776591A JP H05102547 A JPH05102547 A JP H05102547A
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ジョセフソン集積回路装置の製造
方法に関し、ジョセフソン集積回路装置を構成するジョ
セフソン素子の接合径が異なっても、その上に形成され
る層間絶縁膜の厚さを実質的に均一にし、層間絶縁膜に
配線用の接続孔を形成するために必要なエッチング時間
をほぼ同一にすることを目的とする。 【構成】 基板の上に所要電流によって異なる径のジョ
セフソン接合を形成する場合に、その下部電極、基板の
台形部の幅を適宜選定して、その上面の形状を近似させ
ることによって、その上に堆積する層間絶縁膜の厚さを
ほぼ均一にするように構成した。その態様としては、例
えば、つぎのものがある。１．同一の面積を有する単位
ジョセフソン接合を所要電流に対応する数だけ形成す
る。２．面積が異なるジョセフソン接合に同一の幅の下
部電極を形成する。３．面積が異なるジョセフソン接合
と下部電極に同一の幅の基板台形部を形成する。
方法に関し、ジョセフソン集積回路装置を構成するジョ
セフソン素子の接合径が異なっても、その上に形成され
る層間絶縁膜の厚さを実質的に均一にし、層間絶縁膜に
配線用の接続孔を形成するために必要なエッチング時間
をほぼ同一にすることを目的とする。 【構成】 基板の上に所要電流によって異なる径のジョ
セフソン接合を形成する場合に、その下部電極、基板の
台形部の幅を適宜選定して、その上面の形状を近似させ
ることによって、その上に堆積する層間絶縁膜の厚さを
ほぼ均一にするように構成した。その態様としては、例
えば、つぎのものがある。１．同一の面積を有する単位
ジョセフソン接合を所要電流に対応する数だけ形成す
る。２．面積が異なるジョセフソン接合に同一の幅の下
部電極を形成する。３．面積が異なるジョセフソン接合
と下部電極に同一の幅の基板台形部を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ジョセフソン接合素
子、特に、ジョセフソン集積回路装置の製造方法に関す
る。
子、特に、ジョセフソン集積回路装置の製造方法に関す
る。
【０００２】
【従来の技術】ジョセフソン接合素子は、超高速動作が
可能で、かつ、消費電力が低いため、コンピュータ等に
おける高速スイッチング素子として有望視されている。
また、磁場に対して高感度であることから、ＳＱＵＩＤ
として、医療分野での計測に使用する研究が進められて
いる。
可能で、かつ、消費電力が低いため、コンピュータ等に
おける高速スイッチング素子として有望視されている。
また、磁場に対して高感度であることから、ＳＱＵＩＤ
として、医療分野での計測に使用する研究が進められて
いる。
【０００３】一般に、ジョセフソン接合素子は、配線層
の間を層間絶縁膜で分離する構造になっているため、ジ
ョセフソン接合素子の信頼性は、層間絶縁膜の信頼性に
依存している。今後、接合や配線寸法などを微細化する
ことにより、ジョセフソン接合素子の高集積化、高速化
を図る必要があり、その信頼性が益々重要になってく
る。
の間を層間絶縁膜で分離する構造になっているため、ジ
ョセフソン接合素子の信頼性は、層間絶縁膜の信頼性に
依存している。今後、接合や配線寸法などを微細化する
ことにより、ジョセフソン接合素子の高集積化、高速化
を図る必要があり、その信頼性が益々重要になってく
る。
【０００４】ジョセフソン接合素子を集積化した集積回
路装置においても、集積化された微細な接合や回路の信
頼性を高めることが重要で、そのためには、層間絶縁膜
の平坦化プロセスを導入する必要がある。
路装置においても、集積化された微細な接合や回路の信
頼性を高めることが重要で、そのためには、層間絶縁膜
の平坦化プロセスを導入する必要がある。
【０００５】従来、ジョセフソン集積回路装置の層間絶
縁膜には、ジョセフソン接合特性を劣化させる高温工程
を採用することができないため、バイアススパッタ法に
よって形成したＳｉＯ2 膜が用いられてきたが、ジョセ
フソン接合の微細化、高集積化が進むにつれ、層間絶縁
膜のより高い信頼性が求められている。
縁膜には、ジョセフソン接合特性を劣化させる高温工程
を採用することができないため、バイアススパッタ法に
よって形成したＳｉＯ2 膜が用いられてきたが、ジョセ
フソン接合の微細化、高集積化が進むにつれ、層間絶縁
膜のより高い信頼性が求められている。
【０００６】
【発明が解決しようとする課題】このように、従来、ジ
ョセフソン集積回路装置における層間絶縁膜はバイアス
スパッタ法によって形成されていたが、この従来工程に
はいくつかの問題があった。
ョセフソン集積回路装置における層間絶縁膜はバイアス
スパッタ法によって形成されていたが、この従来工程に
はいくつかの問題があった。
【０００７】図５は、従来のジョセフソン集積回路装置
の構成説明図である。この図の、１は基板、２1 は小接
合径ジョセフソン接合用の下部電極、３1 は小接合径ジ
ョセフソン接合、４1 は小接合径ジョセフソン接合用の
上部電極、２ 2 は大接合径ジョセフソン接合用の下部電
極、３2 は大接合径ジョセフソン接合、４2 は大接合径
ジョセフソン接合用の上部電極、５は層間絶縁膜であ
る。
の構成説明図である。この図の、１は基板、２1 は小接
合径ジョセフソン接合用の下部電極、３1 は小接合径ジ
ョセフソン接合、４1 は小接合径ジョセフソン接合用の
上部電極、２ 2 は大接合径ジョセフソン接合用の下部電
極、３2 は大接合径ジョセフソン接合、４2 は大接合径
ジョセフソン接合用の上部電極、５は層間絶縁膜であ
る。
【０００８】従来のジョセフソン集積回路装置において
は、図５に示されるように、各ジョセフソン接合の所要
電流が異なる場合、その所要電流の大きさに応じてジョ
セフソン接合の直径（接合面積）を変えることにより各
ジョセフソン接合の正常な動作を達成していた。
は、図５に示されるように、各ジョセフソン接合の所要
電流が異なる場合、その所要電流の大きさに応じてジョ
セフソン接合の直径（接合面積）を変えることにより各
ジョセフソン接合の正常な動作を達成していた。
【０００９】すなわち、基板１の上に、下部電極２1 、
ジョセフソン接合３1 、上部電極４ 1 を形成して小接合
径ジョセフソン接合を構成し、基板１の上に、下部電極
２2 、ジョセフソン接合３2 、上部電極４2 を形成して
大接合径ジョセフソン接合を構成し、その上にバイアス
スパッタ法によって、ＳｉＯ2 層間絶縁膜５を形成して
いた。
ジョセフソン接合３1 、上部電極４ 1 を形成して小接合
径ジョセフソン接合を構成し、基板１の上に、下部電極
２2 、ジョセフソン接合３2 、上部電極４2 を形成して
大接合径ジョセフソン接合を構成し、その上にバイアス
スパッタ法によって、ＳｉＯ2 層間絶縁膜５を形成して
いた。
【００１０】この場合、設計による各接合の所要電流の
大小によって、小接合径ジョセフソン接合用の下部電極
２1 の幅をＷ2 、ジョセフソン接合３1 および上部電極
４1 の径をＷ1 とし、大接合径ジョセフソン接合用の下
部電極２2 の幅をＷ4 、ジョセフソン接合３2 および上
部電極４2 の径をＷ3 とするとき、Ｗ1 ＜Ｗ3 、Ｗ2 ＜
Ｗ4 の関係になるように設定していたため、その上にバ
イアススパッタ法によって形成されるＳｉＯ2 層間絶縁
膜５の厚さは、下地の凸部の面積の大小に影響され、小
接合径ジョセフソン接合上の層間絶縁膜の厚さをｄ1 、
大接合径ジョセフソン接合上の層間絶縁膜の厚さをｄ2
とするとき、ｄ1 ＜ｄ2 となり、堆積する層間絶縁膜の
膜厚に差が生じることが避けられなかった。
大小によって、小接合径ジョセフソン接合用の下部電極
２1 の幅をＷ2 、ジョセフソン接合３1 および上部電極
４1 の径をＷ1 とし、大接合径ジョセフソン接合用の下
部電極２2 の幅をＷ4 、ジョセフソン接合３2 および上
部電極４2 の径をＷ3 とするとき、Ｗ1 ＜Ｗ3 、Ｗ2 ＜
Ｗ4 の関係になるように設定していたため、その上にバ
イアススパッタ法によって形成されるＳｉＯ2 層間絶縁
膜５の厚さは、下地の凸部の面積の大小に影響され、小
接合径ジョセフソン接合上の層間絶縁膜の厚さをｄ1 、
大接合径ジョセフソン接合上の層間絶縁膜の厚さをｄ2
とするとき、ｄ1 ＜ｄ2 となり、堆積する層間絶縁膜の
膜厚に差が生じることが避けられなかった。
【００１１】その結果、この層間絶縁膜に配線接続用の
孔をエッチングによって形成するとき、接合径の異なる
ジョセフソン接合用の上部電極上の層間絶縁膜の厚さが
異なり、孔開けのために必要なエッチング時間が異なる
という不都合が生じる。
孔をエッチングによって形成するとき、接合径の異なる
ジョセフソン接合用の上部電極上の層間絶縁膜の厚さが
異なり、孔開けのために必要なエッチング時間が異なる
という不都合が生じる。
【００１２】例えば、小接合径ジョセフソン接合用の上
部電極上の層間絶縁膜に接続孔が開いたときには、大接
合径ジョセフソン接合用の上部電極上の層間絶縁膜の接
続孔では、絶縁膜が除去しきれていないで残ることにな
り、逆に、大接合径ジョセフソン接合の上の層間絶縁膜
に接続孔が開いたときには、小接合径ジョセフソン接合
の上の層間絶縁膜は既に除去されて、上部電極あるいは
ジョセフソン接合までエッチングが進むことになり、そ
の結果、ジョセフソン集積回路装置の特性の不均一と信
頼性の低下を招くことになる。
部電極上の層間絶縁膜に接続孔が開いたときには、大接
合径ジョセフソン接合用の上部電極上の層間絶縁膜の接
続孔では、絶縁膜が除去しきれていないで残ることにな
り、逆に、大接合径ジョセフソン接合の上の層間絶縁膜
に接続孔が開いたときには、小接合径ジョセフソン接合
の上の層間絶縁膜は既に除去されて、上部電極あるいは
ジョセフソン接合までエッチングが進むことになり、そ
の結果、ジョセフソン集積回路装置の特性の不均一と信
頼性の低下を招くことになる。
【００１３】したがって、本発明は、ジョセフソン集積
回路装置を構成するジョセフソン接合の接合径が異なっ
ていても、その上に形成される層間絶縁膜の厚さを実質
的に均一にし、配線用の接続孔を形成するために必要な
エッチング時間をほぼ同一にすることを目的とする。
回路装置を構成するジョセフソン接合の接合径が異なっ
ていても、その上に形成される層間絶縁膜の厚さを実質
的に均一にし、配線用の接続孔を形成するために必要な
エッチング時間をほぼ同一にすることを目的とする。
【００１４】
【課題を解決するための手段】本発明にかかるジョセフ
ソン集積回路装置の製造方法においては、基板の上に異
なる幅を有する複数の下部電極を形成する工程と、この
各々の下部電極の上に、実質的に同一の面積を有するジ
ョセフソン接合と、このジョセフソン接合上に接続する
上部電極を、設計による所要の電流容量に対応する数だ
け形成する工程と、その上に層間絶縁膜を堆積する工程
と、この層間絶縁膜に各上部電極の上面に達する接続孔
を形成する工程を採用した。
ソン集積回路装置の製造方法においては、基板の上に異
なる幅を有する複数の下部電極を形成する工程と、この
各々の下部電極の上に、実質的に同一の面積を有するジ
ョセフソン接合と、このジョセフソン接合上に接続する
上部電極を、設計による所要の電流容量に対応する数だ
け形成する工程と、その上に層間絶縁膜を堆積する工程
と、この層間絶縁膜に各上部電極の上面に達する接続孔
を形成する工程を採用した。
【００１５】また、基板上に実質的に同一の幅を有する
複数の下部電極を形成する工程と、この各々の下部電極
の上に、設計による所要の電流容量に相当する面積のジ
ョセフソン接合と、このジョセフソン接合上に接続する
上部電極を形成する工程と、その上に層間絶縁膜を堆積
する工程と、この層間絶縁膜に各上部電極の上面に達す
る接続孔を形成する工程を採用した。
複数の下部電極を形成する工程と、この各々の下部電極
の上に、設計による所要の電流容量に相当する面積のジ
ョセフソン接合と、このジョセフソン接合上に接続する
上部電極を形成する工程と、その上に層間絶縁膜を堆積
する工程と、この層間絶縁膜に各上部電極の上面に達す
る接続孔を形成する工程を採用した。
【００１６】そしてまた、基板に実質的に同一の幅を有
する複数の台形部を形成する工程と、この各々の台形部
の上に所定の幅の下部電極を形成する工程と、この各々
の下部電極の上に、設計による所要の電流容量に相当す
る面積のジョセフソン接合と、このジョセフソン接合上
に接続する上部電極を形成する工程と、その上に層間絶
縁膜を堆積する工程と、この層間絶縁膜に各上部電極の
上面に達する接続孔を形成する工程を採用した。
する複数の台形部を形成する工程と、この各々の台形部
の上に所定の幅の下部電極を形成する工程と、この各々
の下部電極の上に、設計による所要の電流容量に相当す
る面積のジョセフソン接合と、このジョセフソン接合上
に接続する上部電極を形成する工程と、その上に層間絶
縁膜を堆積する工程と、この層間絶縁膜に各上部電極の
上面に達する接続孔を形成する工程を採用した。
【００１７】
【作用】図１（Ａ）〜（Ｃ）は、本発明の原理説明図で
ある。本発明の原理は、ジョセフソン接合の接合径の大
小にかかわらず、層間絶縁膜をバイアススパッタ法によ
って形成する際の下地の形状を可能な限り近似させて、
堆積される層間絶縁膜の厚さをほぼ同一にすることであ
る。この原理を実現するために、次の態様が考えられ
る。
ある。本発明の原理は、ジョセフソン接合の接合径の大
小にかかわらず、層間絶縁膜をバイアススパッタ法によ
って形成する際の下地の形状を可能な限り近似させて、
堆積される層間絶縁膜の厚さをほぼ同一にすることであ
る。この原理を実現するために、次の態様が考えられ
る。
【００１８】態様１（図１（Ａ）参照） この図の、１は基板、２1 は小接合径ジョセフソン接合
用の下部電極、３1 は小接合径ジョセフソン接合、４1
は小接合径ジョセフソン接合用の上部電極、２ 2 は大接
合径ジョセフソン接合用の下部電極、３2 は大接合径ジ
ョセフソン接合、４2 は大接合径ジョセフソン接合用の
上部電極、５は層間絶縁膜である。この態様において
は、基板１の上に、接合径に応じて異なる幅を有する複
数の下部電極、すなわち、小接合径ジョセフソン接合用
の下部電極２1 、大接合径ジョセフソン接合用の下部電
極２2 を形成し、これらの下部電極２1、２2 の上に、
実質的に同一の面積を有する単位ジョセフソン接合
３1 、３2 とその上部電極４1 、４2 を、設計による所
要の電流容量に対応する数だけ形成する。この態様１に
よると、所要電流が異なるジョセフソン接合素子を形成
するにかかわらず、バイアススパッタの下地の形状を近
似させることができ、その上に堆積する層間絶縁膜５の
厚さをほぼ同一にすることができる。
用の下部電極、３1 は小接合径ジョセフソン接合、４1
は小接合径ジョセフソン接合用の上部電極、２ 2 は大接
合径ジョセフソン接合用の下部電極、３2 は大接合径ジ
ョセフソン接合、４2 は大接合径ジョセフソン接合用の
上部電極、５は層間絶縁膜である。この態様において
は、基板１の上に、接合径に応じて異なる幅を有する複
数の下部電極、すなわち、小接合径ジョセフソン接合用
の下部電極２1 、大接合径ジョセフソン接合用の下部電
極２2 を形成し、これらの下部電極２1、２2 の上に、
実質的に同一の面積を有する単位ジョセフソン接合
３1 、３2 とその上部電極４1 、４2 を、設計による所
要の電流容量に対応する数だけ形成する。この態様１に
よると、所要電流が異なるジョセフソン接合素子を形成
するにかかわらず、バイアススパッタの下地の形状を近
似させることができ、その上に堆積する層間絶縁膜５の
厚さをほぼ同一にすることができる。
【００１９】この態様における各電極の大きさは、小接
合径ジョセフソン接合用の下部電極２1 の幅をＷ6 、上
部電極の幅をＷ5 、層間絶縁膜の厚さをｄ3 、大接合径
ジョセフソン接合用の下部電極２2 の幅をＷ8 、上部電
極の幅をＷ7 、層間絶縁膜の厚さをｄ4 とするとき、 Ｗ6 ≠Ｗ8 、Ｗ5 ＝Ｗ7 、ｄ3 ＝ｄ4 である。
合径ジョセフソン接合用の下部電極２1 の幅をＷ6 、上
部電極の幅をＷ5 、層間絶縁膜の厚さをｄ3 、大接合径
ジョセフソン接合用の下部電極２2 の幅をＷ8 、上部電
極の幅をＷ7 、層間絶縁膜の厚さをｄ4 とするとき、 Ｗ6 ≠Ｗ8 、Ｗ5 ＝Ｗ7 、ｄ3 ＝ｄ4 である。
【００２０】態様２（図１（Ｂ）参照） この図における符号は、図１（Ａ）における符号と同様
である。この態様においては、基板１の上に、実質的に
同一の幅を有する複数の下部電極、すなわち、小接合径
ジョセフソン接合用の下部電極２1 、大接合径ジョセフ
ソン接合用の下部電極２2 を形成し、これらの下部電極
２1 、２2 の上に、所要の電流容量に相当する面積のジ
ョセフソン接合３1 、３2 とその上部電極４1 、４2 を
形成する。この態様２によると、幅が異なる上部電極４
1 、４2 を形成するにかかわらず、バイアススパッタの
下地の形状を近似させることができ、その上に堆積する
層間絶縁膜５の厚さをほぼ同一にすることができる。
である。この態様においては、基板１の上に、実質的に
同一の幅を有する複数の下部電極、すなわち、小接合径
ジョセフソン接合用の下部電極２1 、大接合径ジョセフ
ソン接合用の下部電極２2 を形成し、これらの下部電極
２1 、２2 の上に、所要の電流容量に相当する面積のジ
ョセフソン接合３1 、３2 とその上部電極４1 、４2 を
形成する。この態様２によると、幅が異なる上部電極４
1 、４2 を形成するにかかわらず、バイアススパッタの
下地の形状を近似させることができ、その上に堆積する
層間絶縁膜５の厚さをほぼ同一にすることができる。
【００２１】この態様における各電極の大きさは、小接
合径ジョセフソン接合用の下部電極２1 の幅をＷ10、上
部電極の幅をＷ9 、層間絶縁膜の厚さをｄ5 、大接合径
ジョセフソン接合用の下部電極２2 の幅をＷ12、上部電
極の幅をＷ11、層間絶縁膜の厚さをｄ6 とするとき、 Ｗ9 ≠Ｗ11、Ｗ10＝Ｗ12、ｄ5 ＝ｄ6 である。
合径ジョセフソン接合用の下部電極２1 の幅をＷ10、上
部電極の幅をＷ9 、層間絶縁膜の厚さをｄ5 、大接合径
ジョセフソン接合用の下部電極２2 の幅をＷ12、上部電
極の幅をＷ11、層間絶縁膜の厚さをｄ6 とするとき、 Ｗ9 ≠Ｗ11、Ｗ10＝Ｗ12、ｄ5 ＝ｄ6 である。
【００２２】態様３（図１（Ｃ）参照） この図における符号は、図１（Ａ）における符号と同様
である。この態様においては、基板１に実質的に同一の
幅を有する複数の台形部を形成し、この各々の台形部の
上に所要の幅の下部電極、すなわち、小接合径ジョセフ
ソン接合用の下部電極２1 、大接合径ジョセフソン接合
用の下部電極２2を形成し、これらの下部電極２1 、２
2 の上に、設計による所要の電流容量に相当する面積の
ジョセフソン接合３1 、３2 と上部電極４1 、４2 を形
成する。この態様３によると、幅が異なる下部電極
２1 、２2 、上部電極４1 、４2 を形成するにかかわら
ず、バイアススパッタの下地の形状を近似させることが
でき、その上に堆積する層間絶縁膜５の厚さをほぼ同一
にすることができる。
である。この態様においては、基板１に実質的に同一の
幅を有する複数の台形部を形成し、この各々の台形部の
上に所要の幅の下部電極、すなわち、小接合径ジョセフ
ソン接合用の下部電極２1 、大接合径ジョセフソン接合
用の下部電極２2を形成し、これらの下部電極２1 、２
2 の上に、設計による所要の電流容量に相当する面積の
ジョセフソン接合３1 、３2 と上部電極４1 、４2 を形
成する。この態様３によると、幅が異なる下部電極
２1 、２2 、上部電極４1 、４2 を形成するにかかわら
ず、バイアススパッタの下地の形状を近似させることが
でき、その上に堆積する層間絶縁膜５の厚さをほぼ同一
にすることができる。
【００２３】この態様における基板と各電極の大きさ
は、基板１の小接合径ジョセフソン接合用の台形部の幅
をＷ15、大接合径ジョセフソン接合用の台形部の幅をＷ
17、小接合径ジョセフソン接合用の下部電極２1の幅を
Ｗ14、上部電極の幅をＷ13、層間絶縁膜の厚さをｄ7 、
大接合径ジョセフソン接合用の下部電極２2 の幅を
Ｗ17、上部電極の幅をＷ16、層間絶縁膜の厚さをｄ8 と
するとき、 Ｗ13≠Ｗ16、Ｗ14≠Ｗ17、Ｗ15＝Ｗ17、ｄ7 ＝ｄ8 であ
る。
は、基板１の小接合径ジョセフソン接合用の台形部の幅
をＷ15、大接合径ジョセフソン接合用の台形部の幅をＷ
17、小接合径ジョセフソン接合用の下部電極２1の幅を
Ｗ14、上部電極の幅をＷ13、層間絶縁膜の厚さをｄ7 、
大接合径ジョセフソン接合用の下部電極２2 の幅を
Ｗ17、上部電極の幅をＷ16、層間絶縁膜の厚さをｄ8 と
するとき、 Ｗ13≠Ｗ16、Ｗ14≠Ｗ17、Ｗ15＝Ｗ17、ｄ7 ＝ｄ8 であ
る。
【００２４】上記の各態様のように、各ジョセフソン接
合上の層間絶縁膜の膜厚をほぼ同一にすると、ジョセフ
ソン接合上の層間絶縁膜に配線を形成するための接続孔
を開ける場合、ジョセフソン接合の径の差に関係なく、
同じ条件でエッチングすることができる。
合上の層間絶縁膜の膜厚をほぼ同一にすると、ジョセフ
ソン接合上の層間絶縁膜に配線を形成するための接続孔
を開ける場合、ジョセフソン接合の径の差に関係なく、
同じ条件でエッチングすることができる。
【００２５】このように、従来のように、ジョセフソン
接合の径が異なることに起因して層間絶縁膜の厚さが異
なり、小接合径ジョセフソン接合上の開口部の層間絶縁
膜の除去が終了しても、大接合径ジョセフソン接合上の
層間絶縁膜ではその開口内に層間絶縁膜がまだ残ってい
て、その後形成される配線との接続が不良になり、ジョ
セフソン集積回路装置の信頼性を落とすという問題を除
くことができる。
接合の径が異なることに起因して層間絶縁膜の厚さが異
なり、小接合径ジョセフソン接合上の開口部の層間絶縁
膜の除去が終了しても、大接合径ジョセフソン接合上の
層間絶縁膜ではその開口内に層間絶縁膜がまだ残ってい
て、その後形成される配線との接続が不良になり、ジョ
セフソン集積回路装置の信頼性を落とすという問題を除
くことができる。
【００２６】また、径が同じ単位ジョセフソン接合を用
い、設計による所要電流の大きさを単位ジョセフソン接
合の数によって調節する方法を採用すると、従来技術に
おいて生じていたジョセフソン接合の径の差によって生
じる接合の寸法のバラツキを抑えることが可能となり、
それによって生じるジョセフソン接合電流のバラツキを
抑えることが可能で、回路マージンの減少も小さくな
り、回路の信頼性が向上する。
い、設計による所要電流の大きさを単位ジョセフソン接
合の数によって調節する方法を採用すると、従来技術に
おいて生じていたジョセフソン接合の径の差によって生
じる接合の寸法のバラツキを抑えることが可能となり、
それによって生じるジョセフソン接合電流のバラツキを
抑えることが可能で、回路マージンの減少も小さくな
り、回路の信頼性が向上する。
【００２７】
【実施例】以下、本発明の実施例を説明する。
【００２８】第１実施例（原理１） 図２（Ａ）〜（Ｆ）は、第１実施例の製造方法の工程説
明図である。この図の、１１は基板、１２は下部電極、
１３はバリア層、１４は上部電極、１５はレジスト膜、
１６はレジスト膜、１７はＳｉＯ2 膜、１８はレジスト
膜、１９は開口、２０は接続孔、２１はＮｂ層、２２は
レジスト膜である。この工程説明図に沿って本実施例を
説明する。
明図である。この図の、１１は基板、１２は下部電極、
１３はバリア層、１４は上部電極、１５はレジスト膜、
１６はレジスト膜、１７はＳｉＯ2 膜、１８はレジスト
膜、１９は開口、２０は接続孔、２１はＮｂ層、２２は
レジスト膜である。この工程説明図に沿って本実施例を
説明する。
【００２９】第１工程（図２（Ａ）参照） 先ず、基板１１の上にＮｂからなる下部電極１２を２０
０ｎｍ、ＡｌＯx からなるバリア層１３を７ｎｍ、Ｎｂ
からなる上部電極１４を１５０ｎｍを順次堆積する。
０ｎｍ、ＡｌＯx からなるバリア層１３を７ｎｍ、Ｎｂ
からなる上部電極１４を１５０ｎｍを順次堆積する。
【００３０】第２工程（図２（Ｂ）参照） 次に、レジスト膜１５を形成し、これをパターニング
し、このパターニングされたレジスト膜１５をマスクと
してＮｂからなる上部電極１４とＡｌＯx からなるバリ
ア層１３を選択的にエッチングして、この実施例におい
ては、実質的に同一径（１．５μｍ）のジョセフソン接
合を１個有する領域と、３個有する領域を形成する。こ
の工程においては、上部電極１４のＮｂを例えば、ＣＦ
4 −５％Ｏ2 ガス、５０ｍＴｏｒｒ、ＲＦパワー５０Ｗ
の条件で反応性イオンエッチング（ＲＩＥ）し、次にバ
リア層１３のＡｌＯx を、例えば、Ａｒガス１０ｍＴｏ
ｒｒ、ＲＦパワー１００Ｗの条件でエッチングして除去
する。
し、このパターニングされたレジスト膜１５をマスクと
してＮｂからなる上部電極１４とＡｌＯx からなるバリ
ア層１３を選択的にエッチングして、この実施例におい
ては、実質的に同一径（１．５μｍ）のジョセフソン接
合を１個有する領域と、３個有する領域を形成する。こ
の工程においては、上部電極１４のＮｂを例えば、ＣＦ
4 −５％Ｏ2 ガス、５０ｍＴｏｒｒ、ＲＦパワー５０Ｗ
の条件で反応性イオンエッチング（ＲＩＥ）し、次にバ
リア層１３のＡｌＯx を、例えば、Ａｒガス１０ｍＴｏ
ｒｒ、ＲＦパワー１００Ｗの条件でエッチングして除去
する。
【００３１】第３工程（図２（Ｃ）参照） 次に、ジョセフソン接合を１個有する領域と、３個有す
る領域の上に、例えば、レジスト膜１６を形成し、この
レジスト膜をマスクとして下部電極１２の露出している
部分を、例えば、ＣＦ4 −５％Ｏ2 ガス５０ｍＴｏｒ
ｒ、ＲＦパワー５０Ｗの条件でエッチングして除去す
る。
る領域の上に、例えば、レジスト膜１６を形成し、この
レジスト膜をマスクとして下部電極１２の露出している
部分を、例えば、ＣＦ4 −５％Ｏ2 ガス５０ｍＴｏｒ
ｒ、ＲＦパワー５０Ｗの条件でエッチングして除去す
る。
【００３２】第４工程（図２（Ｄ）参照） 次に、例えば、Ａｒガス１０ｍＴｏｒｒ、バイアス電圧
−１８０Ｖ、ＲＦパワー１０Ｗ／ｃｍ2 の条件下におけ
るバイアススパッタ法によって層間絶縁膜となるＳｉＯ
2 膜１７を堆積する。この層間絶縁膜の膜厚は、例えば
５００ｎｍである。このバイアススパッタ法によって層
間絶縁膜を形成すると、ＳｉＯ2 を堆積する工程と突出
部のＳｉＯ2 をエッチングする工程が並行的に行われる
ため、ジョセフソン接合上には概ね平坦化されたＳｉＯ
2 膜が形成される。
−１８０Ｖ、ＲＦパワー１０Ｗ／ｃｍ2 の条件下におけ
るバイアススパッタ法によって層間絶縁膜となるＳｉＯ
2 膜１７を堆積する。この層間絶縁膜の膜厚は、例えば
５００ｎｍである。このバイアススパッタ法によって層
間絶縁膜を形成すると、ＳｉＯ2 を堆積する工程と突出
部のＳｉＯ2 をエッチングする工程が並行的に行われる
ため、ジョセフソン接合上には概ね平坦化されたＳｉＯ
2 膜が形成される。
【００３３】第５工程（図２（Ｅ）参照） 次にレジスト膜１８を形成し、その各上部電極１４の位
置に径１．０μｍの開口１９を形成し、この開口１９を
とおして、ＳｉＯ2 膜１７をエッチングし、接続孔２０
を形成する。この工程におけるエッチングは、ＣＨＦ3
−２０％Ｏ2 ガス１５ｍＴｏｒｒ、ＲＦパワー１００Ｗ
の条件下でのＲＩＥである。
置に径１．０μｍの開口１９を形成し、この開口１９を
とおして、ＳｉＯ2 膜１７をエッチングし、接続孔２０
を形成する。この工程におけるエッチングは、ＣＨＦ3
−２０％Ｏ2 ガス１５ｍＴｏｒｒ、ＲＦパワー１００Ｗ
の条件下でのＲＩＥである。
【００３４】第６工程（図２（Ｆ）参照） そして、全体にＮｂ層２１を堆積し、レジスト膜２２で
配線パターンを形成した後、これをマスクとしてＣＦ4
−５％Ｏ2 ガス５０ｍＴｏｒｒ、ＲＦパワー５０Ｗの条
件下でＮｂ層２１をエッチングして完成する。
配線パターンを形成した後、これをマスクとしてＣＦ4
−５％Ｏ2 ガス５０ｍＴｏｒｒ、ＲＦパワー５０Ｗの条
件下でＮｂ層２１をエッチングして完成する。
【００３５】第２実施例（原理２） 図３（Ａ）、（Ｂ）は、第２実施例の製造方法の工程説
明図である。この図において使用する符号は図２におけ
る符号と同様である。この工程説明図に沿って本実施例
を説明する。
明図である。この図において使用する符号は図２におけ
る符号と同様である。この工程説明図に沿って本実施例
を説明する。
【００３６】第１工程（図３（Ａ）参照） 図１（Ａ）と同様の工程に続いて、設計によるジョセフ
ソン接合に流れる電流の比が例えば３：１である場合
は、ジョセフソン接合の径を、小接合径のジョセフソン
接合の径を１．５μｍとし、大接合径ジョセフソン接合
の径を２．６μｍとする。
ソン接合に流れる電流の比が例えば３：１である場合
は、ジョセフソン接合の径を、小接合径のジョセフソン
接合の径を１．５μｍとし、大接合径ジョセフソン接合
の径を２．６μｍとする。
【００３７】第２工程（図３（Ｂ）参照） このように接合の径が異なる場合には、従来技術による
と、層間絶縁膜の厚さが異なるという不都合を生じてい
たが、本実施例においては下部電極１２の幅を例えば、
共に３．５μｍにし、上面の形状を概ね近似させるか
ら、例えば、バイアススパッタ法でＳｉＯ2 膜１７を５
００ｎｍ堆積することにより、両ジョセフソン接合上の
層間絶縁膜をほぼ同じ膜厚にすることができる。したが
って、この後行われる接続孔の形成も、前記従来技術が
有していた不都合を伴うことなく行うことができる。こ
の工程の後は、図１（Ｅ）、（Ｆ）の工程と同様であ
る。
と、層間絶縁膜の厚さが異なるという不都合を生じてい
たが、本実施例においては下部電極１２の幅を例えば、
共に３．５μｍにし、上面の形状を概ね近似させるか
ら、例えば、バイアススパッタ法でＳｉＯ2 膜１７を５
００ｎｍ堆積することにより、両ジョセフソン接合上の
層間絶縁膜をほぼ同じ膜厚にすることができる。したが
って、この後行われる接続孔の形成も、前記従来技術が
有していた不都合を伴うことなく行うことができる。こ
の工程の後は、図１（Ｅ）、（Ｆ）の工程と同様であ
る。
【００３８】第３実施例（原理３） 図４（Ａ）、（Ｂ）は、第３実施例の製造方法の工程説
明図である。この図において使用する符号は図２におけ
る符号と同様である。この工程説明図に沿って本実施例
を説明する。
明図である。この図において使用する符号は図２におけ
る符号と同様である。この工程説明図に沿って本実施例
を説明する。
【００３９】第１工程（図４（Ａ）参照） 下部電極１２の幅を同一にすることができない場合は、
この工程による。例えば小接合径ジョセフソン接合の径
が１．５μｍでその下部電極の幅が２．５μｍ、大接合
径ジョセフソン接合の径が２．６μｍでその下部電極の
幅が３．５μｍの場合を考える。この場合には、２．５
μｍの幅の下部電極１２の下、および、３．５μｍ幅の
下部電極１２の下に相当する絶縁膜（基板）１１上に共
に３．５μｍ幅のレジストパターンを形成し、このレジ
ストパターンをマスクにして、例えば、ＣＨＦ3 ガス、
１５ｍＴｏｒｒ、１００Ｗの条件下で絶縁膜（基板）１
１を２００ｎｍＲＩＥ加工して除去し台形部を形成す
る。
この工程による。例えば小接合径ジョセフソン接合の径
が１．５μｍでその下部電極の幅が２．５μｍ、大接合
径ジョセフソン接合の径が２．６μｍでその下部電極の
幅が３．５μｍの場合を考える。この場合には、２．５
μｍの幅の下部電極１２の下、および、３．５μｍ幅の
下部電極１２の下に相当する絶縁膜（基板）１１上に共
に３．５μｍ幅のレジストパターンを形成し、このレジ
ストパターンをマスクにして、例えば、ＣＨＦ3 ガス、
１５ｍＴｏｒｒ、１００Ｗの条件下で絶縁膜（基板）１
１を２００ｎｍＲＩＥ加工して除去し台形部を形成す
る。
【００４０】第２工程（図４（Ｂ）参照） 本実施例においては、下部電極１２の幅を同一にするこ
とができない場合であるが、絶縁膜（基板）１１の台形
部の幅を同一にして、バイアススパッタする下地を概ね
近似した形状にすることによって、ＳｉＯ2 膜１７の厚
さをほぼ同一にしようとするものである。
とができない場合であるが、絶縁膜（基板）１１の台形
部の幅を同一にして、バイアススパッタする下地を概ね
近似した形状にすることによって、ＳｉＯ2 膜１７の厚
さをほぼ同一にしようとするものである。
【００４１】この例において、バイアススパッタ法でＳ
ｉＯ2 膜１７を例えば、５００ｎｍ堆積すると、小接合
径ジョセフソン接合と大接合径ジョセフソン接合の上の
ＳｉＯ2 膜１７の厚さをほぼ同一にすることが可能であ
る。この工程に続いて図１（Ｅ）、（Ｆ）について説明
した工程と同様の工程を施して完成する。
ｉＯ2 膜１７を例えば、５００ｎｍ堆積すると、小接合
径ジョセフソン接合と大接合径ジョセフソン接合の上の
ＳｉＯ2 膜１７の厚さをほぼ同一にすることが可能であ
る。この工程に続いて図１（Ｅ）、（Ｆ）について説明
した工程と同様の工程を施して完成する。
【００４２】
【発明の効果】先に述べたように、本発明の製造方法に
よると、スパッタ法あるいはバイアススパッタ法によっ
て層間絶縁膜となるＳｉＯ2 膜を堆積する場合、従来技
術において生じていたジョセフソン接合の径の違いによ
り、ジョセフソン接合上に堆積されるＳｉＯ2 膜の膜厚
が異なるという事態は生じない。
よると、スパッタ法あるいはバイアススパッタ法によっ
て層間絶縁膜となるＳｉＯ2 膜を堆積する場合、従来技
術において生じていたジョセフソン接合の径の違いによ
り、ジョセフソン接合上に堆積されるＳｉＯ2 膜の膜厚
が異なるという事態は生じない。
【００４３】したがって、その後の工程で、各ジョセフ
ソン接合用の上部電極を配線するために層間絶縁膜に接
続孔を形成する際に、ジョセフソン接合の接合径の大き
さの差によって、それらの部分の層間絶縁膜の最適エッ
チング時間が異なることもなく、エッチング工程が単純
化され、ジョセフソン集積回路装置の信頼性と歩留りを
向上することが可能になる。
ソン接合用の上部電極を配線するために層間絶縁膜に接
続孔を形成する際に、ジョセフソン接合の接合径の大き
さの差によって、それらの部分の層間絶縁膜の最適エッ
チング時間が異なることもなく、エッチング工程が単純
化され、ジョセフソン集積回路装置の信頼性と歩留りを
向上することが可能になる。
【図１】（Ａ）〜（Ｃ）は、本発明の原理説明図であ
る。
る。
【図２】（Ａ）〜（Ｆ）は、第１実施例の製造方法の工
程説明図である。
程説明図である。
【図３】（Ａ）、（Ｂ）は、第２実施例の製造方法の工
程説明図である。
程説明図である。
【図４】（Ａ）、（Ｂ）は、第３実施例の製造方法の工
程説明図である。
程説明図である。
【図５】従来のジョセフソン集積回路装置の構成説明図
である。
である。
１ 基板 ２1 小接合ジョセフソン接合用の下部電極 ３1 小接合ジョセフソン接合 ４1 小接合ジョセフソン接合用の上部電極 ２2 大接合ジョセフソン接合用の下部電極 ３2 大接合ジョセフソン接合 ４2 大接合ジョセフソン接合用の上部電極 ５ 層間絶縁膜
Claims (3)
- 【請求項１】 基板の上に異なる幅を有する複数の下部
電極を形成する工程と、この各々の下部電極の上に実質
的に同一の面積を有するジョセフソン接合とこのジョセ
フソン接合上に接続する上部電極を所要の電流容量に対
応する数だけ形成する工程と、その上に層間絶縁膜を堆
積する工程と、この層間絶縁膜に各上部電極の上面に達
する接続孔を形成する工程を含むことを特徴とするジョ
セフソン集積回路装置の製造方法。 - 【請求項２】 基板上に実質的に同一の幅を有する複数
の下部電極を形成する工程と、この各々の下部電極の上
に所要の電流容量に相当する面積のジョセフソン接合と
このジョセフソン接合上に接続する上部電極を形成する
工程と、その上に層間絶縁膜を堆積する工程と、この層
間絶縁膜に各上部電極の上面に達する接続孔を形成する
工程を含むことを特徴とするジョセフソン集積回路装置
の製造方法。 - 【請求項３】 基板に実質的に同一の幅を有する複数の
台形部を形成する工程と、この各々の台形部の上に所定
の電流容量に対応する幅の下部電極を形成する工程と、
この各々の下部電極の上に所要の電流容量に相当する面
積のジョセフソン接合とこのジョセフソン接合上に接続
する上部電極を形成する工程と、その上に層間絶縁膜を
堆積する工程と、この層間絶縁膜に各上部電極の上面に
達する接続孔を形成する工程を含むことを特徴とするジ
ョセフソン集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127765A JPH05102547A (ja) | 1991-05-30 | 1991-05-30 | ジヨセフソン集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127765A JPH05102547A (ja) | 1991-05-30 | 1991-05-30 | ジヨセフソン集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102547A true JPH05102547A (ja) | 1993-04-23 |
Family
ID=14968145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127765A Withdrawn JPH05102547A (ja) | 1991-05-30 | 1991-05-30 | ジヨセフソン集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102547A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
| CN110635022A (zh) * | 2019-09-27 | 2019-12-31 | 江苏鲁汶仪器有限公司 | 一种铌基约瑟夫森结刻蚀方法 |
| WO2023139779A1 (ja) * | 2022-01-24 | 2023-07-27 | 富士通株式会社 | ジョセフソン素子、超伝導回路、量子演算装置及びジョセフソン素子の製造方法 |
| US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
| US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
| US12102017B2 (en) | 2020-02-13 | 2024-09-24 | D-Wave Systems Inc. | Kinetic inductance for couplers and compact qubits |
-
1991
- 1991-05-30 JP JP3127765A patent/JPH05102547A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015511067A (ja) * | 2012-03-08 | 2015-04-13 | ディー−ウェイブ システムズ，インコーポレイテッド | 超伝導集積回路の製作のためのシステムおよび方法 |
| US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
| US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
| US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
| CN110635022A (zh) * | 2019-09-27 | 2019-12-31 | 江苏鲁汶仪器有限公司 | 一种铌基约瑟夫森结刻蚀方法 |
| US12102017B2 (en) | 2020-02-13 | 2024-09-24 | D-Wave Systems Inc. | Kinetic inductance for couplers and compact qubits |
| WO2023139779A1 (ja) * | 2022-01-24 | 2023-07-27 | 富士通株式会社 | ジョセフソン素子、超伝導回路、量子演算装置及びジョセフソン素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |