KR101696526B1 - 초전도체 회로들을 위한 저온 저항 - Google Patents

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노스롭 그루먼 시스템즈 코포레이션
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Abstract

본 발명은 집적 회로 및 집적 회로의 제조 방법을 제공한다. 상기 회로는 100 밀리켈빈(milliKelvin)보다 낮은 온도에서 초전도되는 재료로부터 형성된 적어도 하나의 회로 소자 및 상기 회로 소자에 연결된 적어도 하나의 저항을 포함한다. 상기 저항은 100 밀리켈빈보다 낮은 온도에서 저항성을 갖는 전이 금속들의 합금으로부터 형성된다.

Description

초전도체 회로들을 위한 저온 저항{LOW TEMPERATURE RESISTOR FOR SUPERCONDUCTOR CIRCUITS}
본 발명은 일반적으로 초전도체들에 관련한 것으로서, 보다 상세하게는, 저온 저항들의 형성 방법들에 관한 것이다.
본원은 2011년 12월 19일자로 제출된 미국특허출원 제 13/330,270호에 대해 우선권을 주장하며, 이는 본 명세서에 전체로서 참조로 통합된다.
초전도 회로들은 양자 컴퓨팅(quantum computing) 및 암호 기법 어플리케이션들(cryptography applications)을 위해 제안된 선도 기술들 중 하나로서, 통신 신호 무결성 또는 처리능력(computing power)이 필요한 국가 보안 어플리케이션들에 대하여 상당한 강화들을 제공할 것이라 예상된다. 초전도 회로들은 100 밀리켈빈 보다 낮은 온도들에서 작동된다. 4.2K의 온도에서 작동되는 초전도 회로들내의 전기적 저항들에 사용된 재료들(Materials)은 이들이 4.2K와 밀리켈빈 사이의 범위에서 초전도성-제로 직류 저항-으로의 전이들을 갖기 때문에 밀리켈빈 작동에 적합하지 않다. 이 그룹의 예시적인 저항 재료는 박막 몰리브디늄(molybdenum)이다. 4.2K에서 저항들을 위해 사용된 다른 재료들은 초전도체 제어 회로들을 제조하기에 바람직한 실리콘 반도체 파운드리(silicon semiconductor foundry)에서의 공정들과 호환되지 않는다. 이 그룹의 예시적인 저항 재료는 금(gold)과 팔라듐(palladium)의 합금(AuPd)이다. 금과 구리는 실리콘 반도체 파운드리들에서 심각한 오염물질들이다.
본 발명의 일 양상에 의하면, 100 밀리켈빈(milliKelvin)보다 낮은 온도에서 초전도되는 재료들(materials)로부터 형성된 회로 소자들 및 상기 회로 소자들에 연결된 저항들을 집적시킨 초전도체 회로가 제공된다. 상기 저항은 100 밀리켈빈보다 낮은 온도에서 저항성(resistive)을 갖는 전이 금속들의 합금으로부터 형성된다.
본 발명의 다른 양상에 의하면, 초전도 회로를 생성하기 위한 방법이 제공된다. 100 밀리켈빈보다 낮은 온도에서 초전도되는 재료의 제 1 층(layer)이 절연 기판 상에 증착된다. 100 밀리켈빈보다 낮은 온도에서 저항성을 유지하는 전이 금속들의 합금으로부터 형성된 재료의 제 2 층도 증착된다. 상기 재료의 제 2 층은 상기 재료의 제 1 층과 접촉한다.
본 발명의 또 다른 양상에 의하면, 초전도 재료로부터 형성된 회로 소자 및 상기 회로 소자에 연결된 저항을 포함한 초전도 회로가 제공된다. 상기 저항은 합금 내의 원자들에 대한 원자가 전자들의 수의 비율이 약 5.35 내지 약 5.95 사이가 되도록 선택되는 원자 비율을 갖는 전이 금속들의 합금으로부터 형성된다.
도 1은 본 발명의 일 양상에 따른 집적 회로의 기능적인 블록 다이어그램을 도시한 도면이다.
도 2는 본 발명의 일 양상에 따른 밀리켈빈 온도 적용들에서 사용하기 위한 집적 회로 어셈블리의 전형적인 구현을 도시한 도면이다.
도 3은 제조의 초기 단계들에서의 회로 구조를 도시한 도면이다.
도 4는 본 발명의 일 양상에 따른 포토레지스트(photoresist) 재료 층이 패턴화된 후의 도 3의 구조의 도식적인 횡단면을 도시한 도면이다.
도 5는 본 발명의 일 양상에 따른 초전도 재료 층 내에서 오프닝(opening)들을 확장시키는 에칭 과정 후의 도 4의 구조의 도식적인 횡단면을 도시한 도면이다.
도 6은 본 발명의 일 양상에 따른 포토레지스트 재료 층의 스트립을 거친 후의 도 5의 구조의 도식적인 횡단면을 도시한 도면이다.
도 7은 저항성 물질의 층이 증착된 후 도 6의 구조의 도식적인 횡단면을 도시한 도면이다.
도 8은 제 2 포토레지스트 재료 층이 상기 구조를 커버하기 위하여 적용되고 개방 영역들을 노출하기 위하여 패턴화되고 현상(developed)된 후의 도 7의 구조의 도식적인 횡단면을 도시한 도면이다.
도 9는 초전도 재료의 층을 노출하기 위하여 노출된 저항성 재료가 에칭되어 제거된 후의 도 8의 구조의 횡단면을 도시한 도면이다.
도 10은 제 2 포토레지스트 재료 층이 스트립된 후 도 9의 구조의 도식적인 횡단면을 도시한 도면이다.
도 11은 절연층이 증착된 후에 도 10의 구조의 도식적인 횡단면을 도시한 도면이다.
도 1은 본 발명의 일 양상에 따른 저항성을 갖는 소자들(예컨대, 12)을 포함한 집적 회로(10)의 기능적인 블록 다이어그램을 도시한 도면이다. 재료들의 저항성은 일반적으로 작동 환경들에 따라, 특히, 온도에 따라 가변할 것임은 당업자에 의해 이해될 것이지만, 여기에서 회로의 작동 환경들에서 실질적으로 저항을 갖지 않는 재료들은 "초전도체 재료들"이라고 지칭된다. 구체적으로, 본 문서의 목적에 따라, 초전도 재료는 상기 회로의 작동 온도보다 높은 전이 온도(Tc)를 가지는 재료이다. 일 구현에서, 상기 회로는 작동 온도가 100 밀리 켈빈 미만이 되도록 양자 회로의 작동 환경 내에서 사용될 수 있다.
회로(10)는 상기 회로의 작동 환경에서 상당한 저항성을 가진 전이 금속들의 합금으로부터 형성된 저항(12) 및 상기 작동 환경에서 초전도되는 초전도 재료로부터 형성된 적어도 하나의 회로 소자(14)를 포함한다. 예를 들어, 상기 회로 소자(14)는 커패시터(capicitor), 스파이럴 인덕터(spiral inductor), 조셉슨 접합(Josephson junction) 중 임의의 소자 또는 초전도체 어플리케이션들에 공통적으로 사용되는 많은 다른 회로 소자들 중 임의의 소자를 포함할 수 있다. 상기 초전도 재료는 임의의 금속, 탄소 동소체(carbon allotrope), 합금, 세라믹, 또는 저온에서 초전도성을 나타내는 것으로 알려진 다른 순수한 소자를 포함할 수 있다. 많은 재료들이 밀리켈빈 온도들에서 이러한 성질을 가지기 때문에, 상기 초전도 재료는 반도체 공정 기술들과 호환되는 저가의 재료로서 선택될 수 있다.
본 발명의 일 양상에 따르면, 저항(12)을 형성하는데 사용되는 전이 금속들의 합금은 합금된 재료 내의 원자들에 대한 원자가 전자들의 전체 비율이 특정된 범위 내에 있도록 선택될 수 있다. 구체적으로, 상기 합금은 원자들에 대한 원자가 전자들의 비율이 5보다 크고 6보다 작을 때 정상적인 전도성을 나타낼 수 있다. “전이 금속”이란 용어는 주기율표의 d-블록(d-block) 내에서 발견된 임의의 원소(element), 특히 3-11족 내의 원소들을 지칭한다. 주어진 원소의 최외각 s껍질 및 최외각 d껍질 내에 있는 조합된 수의 전자들은“원자가 전자들”을 의미한다. 따라서, 이러한 적용을 위하여, 각각의 원자와 연관된 원자가 전자들의 수는 4족 전이 금속들에 대해선 4개이고, 5족 전이 금속들에 대해선 5개이며, 다른 그룹의 전이 금속들에 대하여도 동일한 방식으로 결정된다.
일 구현예에서, 상기 합금을 형성하는 금속들은 티타늄(titanium), 바나듐(vanadium), 지르코늄(zirconium), 니오븀(niobium), 몰리브디늄(molybdenum), 하프늄(hafnium), 텅스텐(tungsten), 탄탈륨(tantalum) 및 레늄(rhenium)을 포함하는 그룹으로부터 선택될 수 있다. 원자들에 대한 원자가 전자들의 전체적인 비율이 5 내지 6사이라면, 상기 합금은 이 그룹으로부터 두 개 혹은 두 개보다 많은 금속들을 포함할 수 있다. 합금이 밀리켈빈 범위 내에서 원하는 저항성을 가짐을 보장하기 위해, 상기 합금을 포함하는 금속들의 원자 비율은 원자가 전자 대 원자 비율이 약 5.35 내지 약 5.95 사이를 유지하도록 선택될 수 있다. 일 구현예에서, 저항(12)은 1 내지 10 ohms/square 사이의 시트 저항(sheet resistance)을 제공하도록 설계되며, 20 내지 200 나노미터의 저항-막 두께를 가진다. 따라서, 상기 막은 밀리켈빈 작동 온도에서 2 내지 200 micro-ohm-cm의 저항성을 제공한다. 일 구현예에서, 상기 시트 저항 및 두께는 10 내지 50 micro- ohm-cm 사이의 비저항(resistivity)을 제공하도록 선택된다.
여기에서 기술된 전이 금속 합금들의 종류(class)의 사용은 많은 이점들을 허용한다. 상기 기술된 합금들은 15 내지 100 밀리켈빈 작동 온도 범위 내에서 실질적으로 온도와 독립적인 시트 저항을 가진다. 상기 합금들은 비-자성(non-magnetic)이고, 다른 공정들을 위한 반도체 장비를 오염시킬 위험 없이 반도체 공정 장비 내에서 사용될 수 있다. 합금들이기 때문에, 특히 순수 원소들과 비교했을 때, 이들은 불순물들과 결함들에 대한 소폭의 변화에 상대적으로 둔감하다. 이들은 전형적으로 130 내지 300℃인 반도체 공정과 관련된 온도에서 화학적으로 안정적이다. 이는 이웃한 필름 층들과의 상호 확산 뿐 아니라 화학 작용들에 대항한 안정성을 포함한다. 이러한 화학적 안정성은 낮은 증기 압력 및 부식에 대한 저항력을 허용한다. 많은 이런 합금들은 초전도 회로 제조 공정의 다른 부분들과 일치하는 박막 증착 공정들에 적용될 수 있고, 드라이 에칭 공정을 통해 패턴화될 수 있다. 최종적으로, 상기 재료들의 선택된 그룹은 상대적으로 흔하고 저가인 재료들을 포함한다.
도 2는 본 발명의 일 양상에 따른 밀리켈빈 온도 적용들에서 사용하기 위한 집적 회로 어셈블리(50)의 예시적인 구현을 도시한 도면이다. 상기 집적 회로 어셈블리(50)는 상기 어셈블리의 구조적 지지 역할을 하는 절연 기판(52)을 포함한다. 상기 기판(52)은 밀리켈빈 온도들에서 절연체인 반도체 회로 어셈블리를 위한 기판으로서의 역할을 하기 위해 충분한 강도를 가지는 임의의 재료로부터 형성될 수 있다. 일 구현예에서, 상기 기판(52)은 실리콘 웨이퍼(silicon wafer)를 포함한다.
박막 저항(54)은 기판 상에 제조될 수 있다. 본 발명의 일 양상에 따르면, 상기 저항 층(54)은 원자들에 대한 원자가 전자들의 특정 비율을 가지는 전이 금속들의 합금으로부터 형성될 수 있다. 도시된 구현예에서, 저항(54)은 텅스텐 대 티타늄의 원자 비율이 약 5 : 1인 텅스텐과 티타늄의 합금으로부터 제작된다(즉, 상기 합금을 포함하는 상기 원자들의 약 17%는 텅스텐이고, 약 83%는 티타늄이다). 상기 선택된 합금은 3.06 ohm/square의 시트 저항, 154nm의 두께 및 47 micro-ohm-cm 비저항을 제공한다. 하지만, 이러한 양들은, 예를 들어, 67% 텅스텐/33% 티타튬 구성부터 98% 텅스텐/2%티타늄 구성까지 가변될 수 있음을 이해해야 할 것이다. 이는 88.5%텅스텐/11.5%티타늄부터 99.5%텅스텐/0.5%티타늄까지의 중량 조성들의 범위에 해당한다.
제 1 및 제 2 초전도체 트레이스들(56, 58)은 상기 박막 저항(54)에 근접한 기판(52)상에 제조될 수 있다. 상기 초전도 트레이스들(56, 58)은 알루미늄, 니오븀 또는 몇몇의 다른 초전도 재료로부터 형성될 수 있다. 각각의 초전도 트레이스(56 , 58)는 각자의 터미널들(62, 64)에서 상기 박막 저항(54)과 전기적으로 연결된다. 상기 전체 어셈블리는 제 2 절연층(66)에 의해 커버될 수 있다. 티타늄/텅스텐 합금의 사용은 많은 이점들을 제공한다. 상기 합금은 저온에서 자신의 저항성에 있어 무시가능한 온도 의존성을 나타낸다. 상기 합금은 자성을 띠지 않으며 반도체 공정을 위한 장비를 오염시키지 않는다. 더욱이, 상기 증착 공정은 실온의 아르곤 가스에서 수행될 수 있고, 불소-기반 가스들(fluorine-based gases)을 이용한 반응성 이온 에칭 공정은 상기 합금에 대하여 잘 구축되어있다.
이제, 도 3-12을 살펴보면, 제조(fabrication)가 밀리켈빈 온도들에서의 사용을 위한 저항의 형성과 연관되어 논의된다. 본 예는 저항에 대해 논의되지만, 방법론은 저온 환경에서의 사용을 위한 다양한 다른 디바이스들의 형성을 위해 적용될 수 있는 것을 이해해야 할 것이다. 도 3은 제조의 초기 단계들에서의 회로 구조(100)를 도시한다. 도 3은 절연 기판(104)상에 초전도 재료 층(102)이 증착된 후의 회로 구조를 나타낸다. 상기 초전도체 재료 층(102)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, (LPCVD)), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, (PECVD)), 원자 층 증착(Atomic Layer Depostion, (ALD)), 스퍼터링(Sputtering) 또는 스핀 온 기법들(spin on techniques)을 포함하는 임의의 적절한 증착 기법을 통해 증착될 수 있다. 도시된 구현예에서, 상기 초전도 재료는 스퍼터링을 통해 증착된다. 예를 들어, 초전도체 재료 층(102)을 제조하는데 사용된 재료는 알루미늄, 니오븀, 또는 몇몇 다른 초전도체 재료를 포함할 수 있다. 상기 초전도체 재료 층(102)은 초전도체 재료 층(102)에 대하여 기계적인 지지를 제공하는 또 다른 절연 층(104)상에 위치할 것이다.
다음으로, 도 4에 나타난 바와 같이, 포토레지스트(photoresist) 재료 층(108)은 구조를 커버하는데 적용되고, 그리고 나서 포토레지스트 재료 층(108) 내에 개방 구역(110)을 노출시키기 위하여 패턴화되고 현상(developed)된다. 상기 포토레지스트 재료 층(108)은 상기 포토레지스트 재료 층(108)을 패턴화하는데 사용된 방사선의 파장에 대응하여 가변하는 두께를 가질 수 있다. 상기 포토레지스트 재료 층(108)은 스핀-코팅 혹은 스핀 캐스팅 증착 기법들을 통해 초전도체 재료 층 (102)위로 형성될 수 있고, 개방 구역(110)을 형성하기 위해 선택적으로 방사선 처리되고 현상될 수 있다. 포토레지스트의 현상에 이용되는 현상기(developer)는 보호 장벽 층(106)에 아무 영향이 없다.
도 5는 초전도체 재료 층(102) 내에서 오프닝(opening)(114)을 형성하기 위해 초전도체 재료 층(102) 상에 에칭 단계를 수행한 후의 회로 구조(100)를 도시한다. 예를 들어, 상기 에칭은 건조 염소 기반의 플라즈마 에칭이 될 수 있다. 예를 들어, 패턴화된 포토레지스트 재료 층(108)의 마스크 패턴을 복제하고, 그 결과로 초전도체 재료 층(102) 내의 오프닝 패턴을 생성하기 위해, 초전도체 재료 층(102)은 평행 판 반응성 이온 에칭(parallel plate Reactive Ion Etch,(RIE)) 장치, 유도 결합 플라즈마(Inductively Coupled Plasma,(ICP)) 반응기 또는, 대안적으로, 전자 사이클로트론 공명(electron cyclotron resonance, (ECR)) 플라즈마 반응기 등과 같은 상업적으로 이용가능한 에칭기 내에서, 염소 이온들을 포함한 플라즈마 가스(들)을 통해 비등방적으로 에칭될 수 있다. 대안적으로, 상기 에칭은 습식 에칭(wet etch)일 수 있다. 바람직하게는, 선택적 에칭 기법은 패턴화된 포토레지스트 재료 층 및 하부(underlying) 층(도시되지 않음)과 비교하여 상대적으로 더 큰 레이트(rate)로 초전도체 재료 층(102)을 에칭하는데 사용된다.
그리고나서 상기 포토레지스트 재료 층(108)은 도 6에 보여진 구조를 생성하기 위해, 예를 들어, 산소 플라즈마에서의 애슁(ashing)을 통해서 스트립(stripped)된다. 도 7은 도 6의 구조 위에 저항성 재료(122)의 층을 증착한 후의 회로 구조(100)를 나타낸다. 도시된 구현예에서, 상기 저항성 재료(122)의 층은 약 5 대 1의 텅스텐 대 티타늄의 원자 비율을 가지는 티타늄과 텅스텐의 합금이고, 상기 층은 스퍼터링을 통해 증착된다. 다음으로, 도 8에 나타난 바와 같이, 제 2 포토레지스트 재료 층(124)은 구조를 커버하기 위하여 적용되고, 그리고나서 제 2 포토레지스트 재료 층(124)내에 개방 구역들(126)을 노출하기 위해 패턴화되고 현상된다.
도 9에서, 노출된 저항성 재료(122)는 초전도 재료(102)의 층을 노출하기 위해 에칭된다. 상기 에칭 단계는 아래에 놓인 초전도 재료 층(102) 및 위에 놓인 포토레지스트 재료 층(108)보다 더 빠른 레이트로 보호 장벽 층(106)을 선택적으로 에칭하는 부식제(etchant)를 사용하는 건식 에칭 또는 습식 에칭일 수 있다. 예를 들어, 제 2 포토레지스트 재료 층(124)의 패턴화된 마스크 패턴을 복제하기 위해 저항성 재료(122)는 평행 판 RIE장치 또는, 대안적으로, 전자 사이클로트론 공명(ECR) 플라즈마 반응기와 같은 상업적으로 이용가능한 에칭기 내에서 플라즈마 기체(들), 여기서는 불소 이온들을 포함하는 사플루오르화 탄소(CF4)를 통해 비등방적으로 에칭될 수 있다. 도시된 구현예에서, 상기 에칭은 불소 기반 가스들을 이용한 반응성 이온 에칭 단계를 통해 수행된다. 그리고나서, 제 2 포토레지스트 재료 층(124)은 도 10에 보여진 구조를 제공하기 위하여 스트립된다. 그리고나서, 도 11에서, 상기 회로 구조(100)는 실리콘 혹은 실리콘 옥사이드(silicon oxide)와 같은 제 2 절연 층(128)으로 커버된다.
앞서 설명된 것들은 본 발명의 예시들이다. 물론, 본 발명을 설명하기 위한 목적으로 컴포넌트들 또는 방법들의 모든 착안 가능한 조합을 기술하는 것은 가능하지 않지만, 당해 기술 분야의 통상의 기술자는 본 발명의 많은 추가적인 조합들과 치환들이 가능함을 인식할 것이다. 예를 들어, 도 3-12에 도시된 제조 공정에서, 반응성 층은 초전도 층의 증착에 앞서서 증착될 수 있고, 그 결과 하나 혹은 더 많은 지점들에서 상기 반응성 층은 직접적으로 초전도 층과 기판 사이에 있다. 따라서, 본 발명은 첨부된 청구항들을 포함하여 본 출원의 범위 내에 있는 모든 그러한 변경들, 수정들 및 변형들을 포괄하도록 의도된다.

Claims (20)

  1. 집적 회로에 있어서,
    100 밀리켈빈(milliKelvin)보다 낮은 온도에서 초전도되는 재료(material) 로부터 형성된 회로 소자; 및
    상기 회로 소자에 연결된 저항;
    을 포함하고,
    상기 저항은 100 밀리켈빈보다 낮은 온도에서 저항성(resistive)을 갖는 전이 금속들의 합금으로부터 형성되고,
    상기 합금을 포함하는 상기 전이 금속들의 원자 비율은, 상기 합금 내의 원자들에 대한 원자가 전자들의 수의 비율이 5.35 내지 5.9 사이가 되도록 선택되는,
    집적 회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 합금을 포함하는 상기 전이 금속들은,
    티타늄(titanium), 바나듐(vanadium), 지르코늄(zirconium), 니오븀(niobium), 몰리브디늄(molybdenum), 하프늄(hafnium), 텅스텐(tungsten), 탄탈륨(tantalum) 및 레늄(rhenium) 중 적어도 두 개로서 선택되는, 집적회로.
  4. 제 3항에 있어서,
    상기 합금은 티타늄과 텅스텐의 합금인, 집적회로.
  5. 제 4항에 있어서,
    상기 합금은 각각의 티타늄 원자에 대하여 5개의 텅스텐 원자들의 원자 비율을 포함하는, 집적회로.
  6. 제 4항에 있어서,
    상기 저항은 상기 합금의 박막으로 구현된, 집적회로.
  7. 초전도 회로를 생성하기 위한 방법에 있어서,
    절연 기판(insulating substrate)상에 100 밀리켈빈보다 낮은 온도로 초전도되는 재료의 제 1 층(layer)을 증착하는 단계; 및
    전이 금속들의 합금을 포함하는 재료의 제 2 층을 증착하는 단계;
    를 포함하고,
    상기 합금은 티타늄, 바나듐, 지르코늄, 니오븀, 몰리브디늄, 하프늄, 텅스텐, 탄탈륨 및 레늄 중 적어도 두 개를 포함하고, 100 밀리켈빈보다 낮은 온도에서 저항성을 유지하며, 상기 재료의 제 2 층은 상기 재료의 제 1 층과 접촉하고,
    상기 합금을 포함하는 상기 전이 금속들의 원자 비율은, 상기 합금 내의 원자들에 대한 원자가 전자들의 수의 비율이 5.35 내지 5.9 사이가 되도록 선택되는,
    초전도 회로를 생성하기 위한 방법.
  8. 제 7항에 있어서,
    상기 재료의 제 1층은 상기 재료의 제 2층에 앞서서 증착되는, 초전도 회로를 생성하기 위한 방법.
  9. 제 7항에 있어서,
    상기 재료의 제 2층은 상기 재료의 제 1층에 앞서서 증착되는, 초전도 회로를 생성하기 위한 방법.
  10. 삭제
  11. 제 7항에 있어서,
    상기 전이 금속들의 합금은 각각의 티타늄 원자에 대하여 5개의 텅스텐 원자들의 원자 비율을 갖는 티타늄과 텅스텐의 합금인, 초전도 회로를 생성하기 위한 방법.
  12. 제 7항에 있어서,
    실온의 아르곤 가스(argon gas)에서 수행되는 스퍼터링(sputtering) 공정 수행을 통해 상기 재료의 제 2층을 증착하는 단계를 더 포함하는, 초전도 회로를 생성하기 위한 방법.
  13. 제 7항에 있어서,
    불소-기반 가스들(fluorine-based gases)을 이용한 반응성 이온 에칭 공정을 통해 상기 재료의 제 2 층을 에칭하는 단계를 더 포함하는, 초전도 회로를 생성하기 위한 방법.
  14. 제 7항에 있어서,
    상기 재료의 제 1층 및 제 2층 위에 절연 재료의 층을 증착하는 단계를 더 포함하는, 초전도 회로를 생성하기 위한 방법.
  15. 제 7항에 있어서,
    상기 절연 기판은 실리콘 웨이퍼인, 초전도 회로를 생성하기 위한 방법.
  16. 집적 회로에 있어서,
    초전도 재료로부터 형성된 회로 소자;및
    상기 회로 소자에 연결된 저항;
    을 포함하고,
    상기 저항은 전이 금속들의 합금으로부터 형성되고, 상기 전이 금속들의 합금은 상기 합금 내의 원자들에 대한 원자가 전자들의 수의 비율이 5.35 내지 5.95 사이가 되도록 선택된 원자 비율을 갖는, 집적 회로.
  17. 제 16항에 있어서, 상기 합금을 포함하는 상기 전이 금속들은,
    티타늄, 바나듐, 지르코늄, 니오븀, 몰리브디늄, 하프늄, 텅스텐, 탄탈륨 및 레늄 중 적어도 두 개로서 선택되는, 집적 회로.
  18. 제 17항에 있어서,
    상기 합금은 티타늄과 텅스텐의 합금인, 집적 회로.
  19. 제 18항에 있어서,
    상기 합금은 각각의 티타늄 원자에 대하여 5개의 텅스텐 원자의 원자 비율을 포함하는, 집적 회로.
  20. 제 16항에 있어서,
    집적된 재료가 100 밀리켈빈보다 낮은 온도에서 실질적으로 저항을 갖지 않고 상기 전이 금속들의 합금이 100 밀리켈빈보다 낮은 온도에서 저항성을 갖도록, 상기 집적 회로는 100 밀리켈빈보다 낮은 온도에서의 작동을 위해 구성되는, 집적 회로.
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