JPH0817252B2

JPH0817252B2 - 電流注入型ジョゼフソン論理ゲートとその集積回路

Info

Publication number: JPH0817252B2
Application number: JP5071142A
Authority: JP
Inventors: 昌宏青柳; 博仲川; 格黒沢; 陽一濱崎; 進高田
Original assignee: 工業技術院長
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1996-02-21
Anticipated expiration: 2011-02-21
Also published as: JPH06260692A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超伝導集積回路に用い
られるジョゼフソン論理ゲートとその集積回路に関し、
特に電流注入型のジョゼフソン論理ゲートをカスケード
接続するときに、当該前段ゲートの出力と後段ゲートの
入力との接続配線パタンを変更するのみで、前段ゲート
のファンアウトが変わっても前段ゲートの負荷抵抗値を
適当値に保ち得るようにするための改良に関する。

【０００２】

【従来の技術】オア論理ゲートやアンド論理ゲート等、
種々のジョゼフソン論理ゲートも、それが電流注入型で
ある場合、結局は、ジョゼフソン接合を含むスイッチン
グ回路部に対し入力電流が流れ込むとスイッチング回路
部がそれまでの零電圧状態から電圧状態に遷移するジョ
ゼフソンスイッチングゲートを基本として構成される。
そこで、こうした電流注入型ジョゼフソンスイッチング
ゲートの基本的な回路構成例を挙げると、それは図６の
ようになる。

【０００３】図６に示されている従来の基本的なジョゼ
フソン論理ゲート40は、四つのジョゼフソン接合J1，J
2，J3，J4を含む超伝導閉ループから成るスイッチング
回路部を有している。図示の場合、四つのジョゼフソン
接合J1〜J4は四角形の各頂点に一つづつ配置されたよう
に示されているが、その中、上二つのジョゼフソン接合
J1，J3の間には電源供給抵抗RPを介して電源供給端子TP
が接続し、下二つのジョゼフソン接合J2，J4の間には通
常接地ないしグランドプレーンに落とされる端子（特に
符号は付さず、接地記号で示した）が接続している。こ
れら二つのゲート端子により、超伝導閉ループは左と右
の各ブランチに分けて考えることもできるが、図示の場
合、左ブランチに属している二つのジョゼフソン接合J
1，J2の間には入力端子Tiが接続し、この入力端子Tiと
接地との間には入出力分離抵抗Riが設けられている。

【０００４】一方、一般にこうした回路図表現では、こ
のゲート40の出力を受ける負荷抵抗RLは、超伝導閉ルー
プと電源供給抵抗RPの間のノードと接地との間に描かれ
るようになっている。このような表現は、この種のゲー
ト40の基本的なスイッチング動作説明には便利である。
つまり、電源供給抵抗RPを介し電源供給端子TPから接地
に抜けるように適当な大きさのバイアス電流（ゲート電
流）Igが超伝導閉ループに流されている状態で入力端子
Tiからスイッチング回路部（超伝導閉ループ）に入力電
流Iiが流入すると、それら両電流Ig，Iiの相乗効果によ
り、始めにジョゼフソン接合J2がそれまでの零電圧状態
から電圧状態に遷移し、続いてジョゼフソン接合J3，J4
が電圧状態に遷移した後、ジョゼフソン接合J1が電圧状
態に遷移することで全てのジョゼフソン接合J1〜J4が電
圧状態に遷移する。この状態は、ゲートが電圧状態に遷
移したとも言うが、これによりゲート電流Igが負荷抵抗
RL側に転流し、出力電流Ioとなる。そして、ゲート40が
全体として電圧状態に遷移したとき、入力電流Iiは入出
力分離抵抗Riの方に転流し、ゲート内部には流れ込まな
い。換言すれば、このようにして入力電流Riと出力電流
Ioとを分離し、回路動作の安定化を図るべく入力電流Ii
を転流させるために設けられているのが入出力分離抵抗
Riである。

【０００５】上述のように、回路動作を理解する上での
回路図表現としては、図６に示されている表現手法は望
ましい形である。しかし、こうしたジョゼフソン論理ゲ
ート40を複数個集積した超伝導集積回路を構築する場
合、当該回路中に用いられる各単位のゲート、すなわち
ゲートユニットとして、図６に示されている形のままの
相関的な回路要素配置関係、特に負荷抵抗RLを図示の位
置に配した状態を採用すると、実際の集積回路中では以
下述べるように、回路的に不都合を生ずることがある。

【０００６】超伝導集積回路では、一般に前段ゲートの
出力電流Ioを次段ゲートの入力電流Iiとして利用するた
めに、図６中では接地に落とされている前段ゲートの負
荷抵抗RLの接地側出力端子T_Oを接地から浮かし、この出
力端子T_Oを次段のゲートの入力端子Iiに接続する。その
ためもし、図８に示されるように、ファンアウト２の前
段ゲート40Ａの出力端子T_Oに対し、それぞれファンイン
１の二つの後段ゲート40Ｂ，40Ｃの入力端子Ti，Tiを互
いには並列に接続すると、接地ないしグランドプレーン
Ｇから第一の後段ゲート40Ｂの第二ジョゼフソン接合J
2、第一後段ゲート入力端子Ti、第二後段ゲート40Ｃの
入力端子Ti、第二後段ゲート第二ジョゼフソン接合J2を
介した後、再度グランドプレーンＧに至る超伝導閉ルー
プSLが形成されてしまう。このような寄生超伝導閉ルー
プSLは磁束をトラップし易く、それによりループ電流が
流れるようなことがあると、回路が誤動作を生ずる恐れ
があり、そうでなくても回路動作の安定性を損なう要因
となる。

【０００７】なお、図８において、各ゲート40Ａ，40
Ｂ，40Ｃの静的な構成自体はいずれも図６に示したゲー
ト40と同様である。また、各ゲートの各ジョゼフソン接
合J1〜J4の傍らに括弧書きで示されている記号はそれら
各ジョゼフソン接合J1〜J4の臨界電流値を示しており、
ファンアウト２の前段ゲート40Ａにおける各ジョゼフソ
ン接合J1〜J4の各臨界電流値は、ファンイン１の後段ゲ
ート40Ｂ，40Ｃの各ジョゼフソン接合J1〜J4の各臨界電
流値I1〜I4のそれぞれ倍の値２I1〜２I4となっている。
同様に各ゲート40Ａ，40Ｂ，40Ｃの各抵抗RP，Ri，RLの
傍らに括弧書きで示されている記号はそれら各抵抗の抵
抗値を表しており、後段ゲート40Ｂ，40Ｃの電源供給抵
抗RPの抵抗値rp、入出力分離抵抗Riの抵抗値ri、そして
負荷抵抗RLの抵抗値rlに対し、ファンアウト２の前段ゲ
ート40Ａのそれらはいずれも半分となっている。

【０００８】さらに個々のゲート40Ａ，40Ｂ，40Ｃ（な
いし図６のゲート40）に関してのみ言えば、入力端子Ti
の接続している左ブランチ中のジョゼフソン接合J1，J2
の臨界電流値I1，I2と、右ブランチ中のジョゼフソン接
合J3，J4の臨界電流値I3，I4は、それぞれは一般に共に
等しい値（I1＝I2；I3＝I4）となるよう設計されるもの
の、左ブランチ中の各ジョゼフソン接合J1，J2の臨界電
流値I1，I2に対し、右ブランチ中のジョゼフソン接合J
3，J4の臨界電流値I3，I4は通常、三倍程度に大きくな
るよう選ばれる（すなわち、I3 or I4＝３I1 or ３I2と
される)。これは、個々のゲート40に電流利得を見込み、
大きな動作マージンを得るためである。しかし、こうし
たことは、以下に説明して行く本発明には直接の関係が
ないため、さらなる説明は省略する。

【０００９】いずれにしろ上述の説明から、図６に示さ
れるような基本的回路図表現における回路要素配置関係
にそのままに従ったゲートユニットを構築したのでは、
図８のようなファンアウト回路を構成した場合、望まし
くない超伝導閉ループSLが生じてしまうことが分かる。
そこでこれを避けるため、従来からも、基板上に実際に
構築される基本的なゲートユニットとしては、図７に示
されるような素子間配置関係を取る構造が採用されてい
た。

【００１０】図７の従来のジョゼフソン論理ゲートユニ
ット41において、図６に示される基本回路図表現と異な
る所は、ジョゼフソン接合J1〜J4を含む超伝導閉ループ
と電源供給抵抗RPとの接続ノードから直接に出力端子T_O
を取り出し、ここの線路部分には直列に負荷抵抗を含ま
せていないこと、そして負荷抵抗RLは、前段ゲート用の
負荷抵抗RLとして、入力端子Tiからスイッチング回路部
（超伝導閉ループ）に至る線路中に直列に挿入している
ことである。他については図６に示したゲート40と同様
と考えて良いので、これまでの説明を援用することがで
きる。

【００１１】

【発明が解決しようとする課題】確かにこのように、従
来提案されていた図７に示されるようなゲートユニット
構造であれば、図８に示されるようなファンアウト回路
を構成した場合にも、図８においては超伝導閉ループSL
であった線路中に二つの負荷抵抗RLが直列に含まれるの
で、不測にも磁束をトラップするようなことはなくな
り、回路動作に支障を来たすことはなくなる。しかし今
度はまた、別な問題が生じてきた。

【００１２】そもそも、上述のようにゲートをユニット
化するという概念が生ずるのは、集積回路においてでき
るだけ多くのゲートを同一の幾何構造（平面形状、積層
構造を含む）にし、製造工程において同一のマスクパタ
ンで作製し得るようにすることで製造の簡略化を図り、
ひいては回路動作の信頼性を高める一方で、例えばコン
ピュータ支援設計法（ＣＡＤ）等によっての回路設計上
も、必要なパラメータ数を減らすことで省力化、簡易化
することにある。

【００１３】そのため、図７に示されるような構成をゲ
ートユニット41として採用し、どういった回路にもなる
べく同じパタンのゲートユニットを使用しようとする
と、例えば図９に示されるような、むしろ簡単なカスケ
ード接続において問題が生じ得る。図示の場合、前段ゲ
ート41Ａは先に図８において説明した前段ゲート40Ａと
同様、ファンアウト２のゲートであり、後段ゲート41Ｂ
はファンイン１のゲートである。こうした場合、後段ゲ
ート41Ｂの負荷抵抗RLの抵抗値はrlであるのに対し、フ
ァンアウト２の前段ゲート41Ａに最適な負荷抵抗値はそ
の半分のrl/2である。そのため、図１０に示される電圧
−電流特性図（閾値特性図）によって説明される問題が
生ずる。

【００１４】図１０においてIcはゲートの最大電流値、
Vgはジョゼフソン接合のギャップ電圧であるが、ファン
アウト２のゲート41Ａにとって最適な抵抗値rl/2の負荷
抵抗を用いた場合の負荷線を破線ａで示すならば、その
倍の抵抗値rlの負荷抵抗RLを用いた場合には破線ｂで示
されるようになり、ゲート41Ａが電圧状態に遷移して
も、特性図中の特定点Pbで示されるように、ゲート電流
（バイアス電流）Igの半分程の電流が当該ゲート41Ａの
内部に流れ、次段のゲート41Ｂの入力電流Iiたるべき出
力電流Ioはその残り分としかならない。そのため、前段
ゲート41Ａによる次段ゲート41Ｂの駆動能力が減少し、
実際上、次段ゲートの動作速度がかなり遅くなってしま
う。

【００１５】これを避けるには、当然のことながら、図
９に示されるようなカスケード接続回路に採用される後
段ゲート41Ｂの入力に設けられている前段ゲート用の負
荷抵抗RLの値をrl/2として設計、製作すれば良い。しか
し、これはすでに述べたゲートのユニット化、共通化と
いう概念から外れてしまう。集積回路に採用されている
全てのジョゼフソン論理ゲートに関し、負荷抵抗の値を
個々に最適化することは、前述のＣＡＤにより、マスク
パタン上での抵抗値の変更（抵抗部分の幾何的平面形状
の面積ないし長さ変更等）や、オア演算、アンド演算
等、必要な各論理式を満たすための各回路ごとに専用の
多数のマスクパタンを用意する等で対応できない訳では
ない。しかし、これらは極めて煩雑であり、設計手法の
全てをこれに頼ることは将来的に考えても決して望まし
いことではない。ＣＡＤによるにしても、もっと合理
的、簡単で、実際の設計、製作が容易に行える手法でな
ければならない。

【００１６】

【課題を解決するための手段】本発明はこのような課題
を解決するために、基本的な考え方としては図７に示し
たゲートユニットを改良の対象とし、各ゲートユニット
の入力に前段ゲート用として設けられている負荷抵抗を
構成する実際の負荷抵抗パタンに対し、少なくとも二つ
以上、一般的に言えば複数の入力端子を設ける。例えば
負荷抵抗の値がrlである場合、当該負荷抵抗パタン上で
その半分の抵抗値rl/2となる位置にも入力端子を追加す
る。場合により、rl/3となる位置やrl/4となる位置等、
つまりはｎを２以上の正の整数としてrl/nとなる位置に
第二入力端子を設けても良い。

【００１７】さらに、この考え方の発展として、本発明
ではまた、ｍを２以上の正の整数、ｉを２以上ｍ以下の
正の整数として、負荷抵抗パタンには第一入力端子の外
に、第二入力端子から第ｍ入力端子まで、第一入力端子
を含めて全部でｍ個の入力端子をそれぞれ独立な位置に
設けた構成も提案する。このとき、個々の第ｉ入力端子
の設けられる位置は、それぞれ、負荷抵抗パタンの一端
と他端との間の抵抗値rlをｉ分の１にした抵抗値rl/iが
当該第ｉ入力端子と負荷抵抗パタン他端との間に得られ
る位置とする。

【００１８】一方で本発明は、上述の電流注入型ジョゼ
フソン論理ゲートを複数個用いた集積回路の発明として
も捕えることができる。この場合、本発明では、前段ゲ
ートのファンアウトに応じ、少なくとも二つ以上の複数
個設けられている入力端子群の中からその時に最適な負
荷抵抗値を呈し得るどれか一つを選択し、選択した入力
端子に対しての接続配線パタンの変更のみで当該前段ゲ
ートのファンアウトの如何に対処した集積回路を提案す
る。

【００１９】なお、本発明による改良は、これまで説明
してきた４ＪＬゲートにのみ適用されるものではない。
ジョゼフソン接合を含むスイッチング回路部の構成や電
源供給抵抗、入出力分離抵抗の相関位置自体には相違が
あっても、入力端子から当該スイッチング回路部に至る
線路中に前段ゲート用の負荷抵抗を直列に有し、入力端
子から流入してきた入力電流により零電圧状態と電圧状
態との間で状態遷移するスイッチング回路部を有する電
流注入型ジョゼフソン論理ゲートであれば、それらの従
来例には同様に上述の問題が生じ得るので、これらにも
本発明による改良を施すことができる。

【００２０】

【実施例】図１(A) には、本発明に従って構成された電
流注入型ジョゼフソン論理ゲート10が基本的な４ＪＬス
イッチングゲートとして回路図表現で示されている。基
板上にはこの回路図に相当した相関配置パタンで各回路
要素を構築する。構築された本発明の電流注入型ジョゼ
フソン論理ゲート10は、同一基板上の集積回路でなるべ
く多くのゲートに採用されることを意図しており、した
がってすでに述べたように、ユニット化された回路とい
う意味で、ジョゼフソン論理ゲートユニット10とも呼ぶ
ことができる。

【００２１】図示されている本発明のジョゼフソン論理
ゲートユニット10において、すでに図７に即して説明し
た従来の４ＪＬゲート41と異なる所は、負荷抵抗RLの中
間から第二の入力端子Ti-2が取り出されていることで、
これにより、図７に示されている従来のゲートユニット
41では単に入力端子Tiとして示されていた端子は、本発
明のこの実施例のジョゼフソン論理ゲート10では第一の
入力端子Ti-1として示されている。そして、すでに従来
例の説明でも約束した通り、負荷抵抗RLの抵抗値を小文
字のrlで表すと、この第二の入力端子Ti-2は、この実施
例の場合、負荷抵抗RLの両端、すなわち第一入力端子Ti
-1とゲートのスイッチング回路部に接続される端部（便
宜的にノードPoと表す）との間に得られる当該抵抗値rl
を半分にした値rl/2がノードPoとの間に得られる位置に
設けられている。

【００２２】この負荷抵抗RLの部分を、基板上に形成さ
れた負荷抵抗パタンという形で見ると、それは図１(B)
に示されるようになっている。図示されているのは要部
部分のみの平面図であるが、負荷抵抗RLを構成する負荷
抵抗パタン11の一端には、第一入力端子Ti-1を構成する
第一入力端子パタン12-1が接続するように設けられてお
り、負荷抵抗パタン11の他端には、図１(A) の回路図中
でのノードPoに相当する部分の超伝導線路パタン13が接
続するように設けられている。したがって、第一入力端
子パタン12-1の接続点と、ノードPo部分のパタン13の接
続点との間に、負荷抵抗RLとして所定の抵抗値rlが得ら
れる。

【００２３】その上で、ノードPoから見て抵抗値がrl/2
となる位置には、第二入力端子Ti-2を構成する第二入力
端子パタン12-2が接続している。

【００２４】そのため、前段ゲートの出力端子からの接
続配線パタンを、これら第一、第二入力端子パタン12-
1，12-2のいずれに接続するかにより、当該前段ゲート
に対しての負荷抵抗値をrlにしたりrl/2にしたりでき
る。換言すれば、前段ゲートの負荷抵抗値は、当該前段
ゲートの出力端子から本発明ゲート10に至る接続配線パ
タンの変更、ひいては当該接続配線パタンを形成すると
きに用いるマスクパタンの変更によってのみ、簡単に決
定できる。そしてもちろん、負荷抵抗値としてrlを選ぶ
かrl/2を選ぶかの選択は、単純なカスケード接続の場
合、当該前段ゲートのファンアウトに応じて決定でき
る。

【００２５】例えば図３は、図７に示した従来の構成法
にしたがって構成されたファンアウト２の前段ゲート30
の後ろに、ファンインもファンアウトも１の後段ゲート
（次段ゲート）として、本発明に従って構成された図１
(A) に示されるジョゼフソン論理ゲート10を接続した場
合が示されている。これに見られる通り、このような場
合には前段ゲート30の出力端子T_Oからの接続配線は、本
発明ゲート10の第二入力端子Ti-2に接続されるように、
当該接続配線パタンが決定される。

【００２６】これにより、ファンアウト２の前段ゲート
30の出力電流２Ioは、効率的に適当値である負荷抵抗値
rl/2の負荷抵抗RLに流れ込み、後段ゲート30としても動
作の高速化が期待できる。同様に、前段ゲート30のファ
ンアウトが１であるか、あるいはファンアウト２であっ
ても本発明に従って構成されたジョゼフソン論理ゲート
30を二つ用い、図８に示したような並列動作回路を構築
する場合には、当該前段ゲート30の出力端子T_Oからの接
続配線パタンは本発明ゲート10の第一入力端子Ti-1に接
続するようにパターニングすれば良い。

【００２７】ここで、具体的な作製例と本発明によって
得られた効果の実証例につき説明する。まず、図２に
は、本発明に従って作製された実施例素子の一部分が代
表的な要部断面として示されている。Siウエハ21の上に
ニオブ（Nb）による超伝導グランドプレーン22があり、
その上に作製の都合上、積層関係となっている Nb₂O₅膜
23、SiO膜24、MgO膜25から成る絶縁層がある。この絶縁層
の上には所定の平面形状にパターニングされたNb下部電
極27と、これとは離れた位置に設けられているパナジウ
ム（Pd）抵抗パタン32が形成されている。図１(B) に示
されている負荷抵抗パタン11も、このような抵抗材料や
積層関係で構成することができる。Nb下部電極27は絶縁
層に開けられたコンタクト用の開口を介し、グランドプ
レーン22に接続している。

【００２８】Nb下部電極27の上方は SiO膜26により覆わ
れ、ただし当該 SiO膜26の所定個所に開けられた開口内
には、AlO_x膜をトンネル酸化膜として用い、上部電極を
Nb膜29としたNb/AlO_x/Nb接合31が形成されている。この
ジョゼフソン接合31に関する構造は、これまで説明して
きた回路におけるジョゼフソン接合J1〜J4を構成するた
めの構造例と見ることができる。同様に SiO膜26に開け
られた開口を介して下部電極22に電気的導通を取った
り、上部電極29とPb抵抗パタン32との間を接続したり、
抵抗パタン32に対して他のゲート回路や端子に導通を取
るためにパターニングされているPb−In配線層28の当該
材料や配置、積層関係は、図１(B) に示した第一、第二
入力端子パタン12-1，12-2を作製する場合にも適用でき
る。

【００２９】しかるに、こうした材料関係、構造関係を
採用し、図１(A) や図３に示されたジョゼフソン論理ゲ
ート10として、左ブランチ中のジョゼフソン接合J1，J2
の臨界電流値I1，I2がそれぞれ５０μＡ、右ブランチ中
のジョゼフソン接合J3，J4の臨界電流値I3，I4がそれぞ
れ１５０μＡ、入出力分離抵抗Riの値riが３．５Ω、第
一入力端子Ti-1とノードPo間の負荷抵抗値rlが１４Ω
（したがってノードPoと第二入力端子Ti-2間の抵抗値rl
/2が７Ω）であって、出力電流量が１００μＡ、ファン
アウト１のジョゼフソン論理ゲート10を作製した。そし
て、このゲートを図３に示す後段ゲート10として、それ
ぞれ対応するジョゼフソン接合J1〜J4の臨界電流値Ii〜
I4の値が上記の倍であり、各抵抗の抵抗値が上記の半分
であるファンアウト２の前段ゲート30に接続した。接続
した後段ゲート10における入力端子は第二入力端子Ti-2
である。

【００３０】このようなカスケード回路をコンピュータ
による回路網解析プログラムを用いて評価した所、後段
ゲート10の遅延時間は７５％電流バイアス時において１
２psとなった。これに対し、第二入力端子Ti-2を持たな
い従来構造のゲート、すなわち第一入力端子Ti-1しかな
いゲートを後段ゲートとして用い、前段ゲートの負荷抵
抗の最適化を図り得なかった場合には、同様の条件で遅
延時間は１５psとなった。したがって本発明を採用した
ことにより、２０％の動作速度向上効果が得られたこと
になる。

【００３１】なお、すでに述べたように、この種の電流
注入型ジョゼフソン論理ゲートによる論理演算ユニット
は、実際上、図１(A) や図３に示した基本的なジョゼフ
ソンスイッチングゲート10を基本に構成され、入力端子
周りや周辺の配線パタンに変更がある程度である。従っ
て、本発明の概念は、そうした演算ユニットの入力部に
適用することができる。

【００３２】図４はこれを例示するために二入力オアゲ
ートとして構成された本発明のジョゼフソン論理ゲート
10’の他の実施例を示している。すなわち、ジョゼフソ
ン接合を含むスイッチング回路部分への接続ノードPoに
は、二つの負荷抵抗RL1,RL2の各一端が接続し、各負荷
抵抗RL1,RL2 の他端にそれぞれ，第一入力端子Ti1-1,Ti
2-1 が接続している。また、各負荷抵抗の中間部分に
は、すでに述べた本発明の教示に従い、第二入力端子Ti
1-2,Ti2-2 が設けられている。

【００３３】明らかなように、こうしたゲート10’で
は、第一群に接続される前段ゲートのファンアウトに応
じ、当該第一群入力端子の第一、第二のいずれかの入力
端子を用いるようにし、同様に第二群に接続される前段
ゲートのファンアウトに応じ、当該第二群入力端子の第
一、第二のいずれかの入力端子を用いるようにすれば、
各前段ゲートにとって最適な負荷環境下で、それら二つ
の前段ゲートから出力される出力電流論理に関し、高速
のオア論理演算が可能となる。

【００３４】もちろん、先に述べたように、本発明は他
の論理演算を行うゲートにも適用できるし、電流注入型
ジョゼフソン論理ゲートであって入力線路に直列に前段
ゲート用の負荷抵抗を設けるものであれば図示の４ＪＬ
型に限らず適用できる。さらに、図１，３の実施例では
第二入力端子を選択したときに得られる負荷抵抗RLの値
はrl/2であったが、図１(B) において例えばノードPoま
での抵抗値がrl/3となる位置に第二入力端子Ti-2を設け
れば、単なる接続配線パターンの変更のみで、前段ゲー
ト30としてファンアウト１と３のものに選択的に対応す
ることができ、ノードPoまでの抵抗値がrl/4となる位置
に第二入力端子Ti-2を設ければ、全く同様に、単なる接
続配線パターンの変更のみで前段ゲート30としてファン
アウト１と４のものに選択的に対応することができる。
もっとも、本実施例で例示されている４ＪＬゲートの場
合には、通常、ファンアウト４位までが動作マージンに
鑑みると適当とされているので、余り多くのファンアウ
トについて考慮する必要はないかも知れないが、そうし
た制約がない場合には、ないし発明としての原理上は、
上記を一般化し、ｎを２以上の正の整数として、ノード
Poとの間でrl/nとなる位置に第二入力端子Ti-2を設けれ
ば、前段ゲートとしてファンアウト１とｎのものに選択
的に対応し得る本発明ゲート10が得られることになる。

【００３５】さらに、第一、第二入力端子に加えて、第
三入力端子、第四入力端子、・・・・というように、一つの
負荷抵抗パターン11に対してそれぞれ異なった位置で接
続する端子の数を増すことも考えられる。図５にはこう
した場合が模式的に示されている。すなわち、一つの負
荷抵抗パタン11に対し、ノードPoとの間で最大抵抗値rl
を呈する位置に設けられた第一入力端子Ti-1の外に、ノ
ードPoから見て抵抗値rl/2となる位置には第二入力端子
Ti-2が、抵抗値rl/3となる位置には第三入力端子Ti-3
が、そして抵抗値rl/4となる位置には第四入力端子Ti-4
が、それぞれ接続している。明らかなように、こうした
構成では、前段ゲート30にはファンアウト１から４まで
のものを使用することができる。

【００３６】この図５に示されている構成を一般化すれ
ば、ｍを２以上の正の整数として、第一入力端子Ti-1と
ノードPo間の抵抗値rlの負荷抵抗パタン11に対し、それ
ぞれ互いに異なる位置に接続された入力端子をｍ個設け
る場合、第ｉ(i=2,3,・・・・,m)番目の入力端子は、ノード
Poとの間で抵抗値rl/iが得られる位置とする。このよう
にすれば、単なるカスケード接続の場合にも、前段ゲー
トとしてはファンアウトが１からｍまでの任意のものを
採用できる。

【００３７】

【発明の効果】本発明によれば、電流注入型ジョゼフソ
ン論理ゲートの入力に接続すべき前段ゲートのファンア
ウトに応じ、当該前段ゲートの負荷抵抗値を適当にした
いときにも、従来のように個々の後段ゲートの負荷抵抗
値をその都度設計し、個々に最適化する必要はなく、前
段ゲートの出力からの接続配線を本発明に従って構成さ
れた後段ゲートの複数の入力端子のどれに接続するかに
よって対応できる。これは結局、そうした接続配線パタ
ンを形成するためのマスクパタンの選択ないし変更によ
ってのみ、対応可能なことを意味する。そのため、この
ような接続情報のみを取扱ってＣＡＤを利用すると、設
計上の簡易性や設計作業の短縮効果は大いに助長され
る。

【図面の簡単な説明】

【図１】本発明により構成された一実施例としてのジョ
ゼフソン論理ゲートユニットの回路及び特徴部分の説明
図である。

【図２】本発明により構成されるジョゼフソン論理ゲー
トの一部分の断面構成例を示す説明図である。

【図３】本発明により構成されるジョゼフソン論理ゲー
トのカスケード接続例を示す説明図である。

【図４】本発明により構成された他の実施例としてのジ
ョゼフソンオアゲートユニットの回路図である。

【図５】本発明に従い負荷抵抗パタンに対して複数の入
力端子を設ける場合の一例の説明図である。

【図６】従来の４ＪＬ型ジョゼフソン論理ゲートを一般
的な回路表現で表した場合の回路図である。

【図７】従来において基板上に形成された４ＪＬ型ジョ
ゼフソン論理ゲートをユニットとして見た場合の回路要
素の相関配置関係を回路図表現で表す説明図である。

【図８】図６に示した従来のジョゼフソン論理ゲートを
複数用いてファンアウト回路を構成した場合に生ずる問
題点の説明図である。

【図９】図７に示したジョゼフソン論理ゲートをカスケ
ード接続した場合の回路図である。

【図１０】図９に示した回路において生ずる問題点をゲ
ート特性図に即して説明する説明図である。

【符号の説明】

10 ジョゼフソン論理ゲートユニット， 11 負荷抵抗パタン， 12-1 第一入力端子パタン， 12-2 第二入力端子パタン， 13 スイッチング回路部に接続するノード部分のパタ
ン， J1 ジョゼフソン接合， J2 ジョゼフソン接合， J3 ジョゼフソン接合， J4 ジョゼフソン接合， Ti-1 第一入力端子， Ti-2 第二入力端子， Ti-3 第三入力端子， Ti-4 第四入力端子， T_O 出力端子， RL 負荷抵抗， rl 負荷抵抗値， Po ノード．

───────────────────────────────────────────────────── フロントページの続き (72)発明者濱崎陽一茨城県つくば市梅園１丁目１番４工業技術院電子技術総合研究所内 (72)発明者高田進茨城県つくば市梅園１丁目１番４工業技術院電子技術総合研究所内

Claims

【特許請求の範囲】

【請求項１】入力電流の入力端子からジョゼフソン接
合を含むスイッチング回路部に至る線路中に直列に前段
用負荷抵抗を含み、該負荷抵抗は、該入力端子に接続す
る一端と上記スイッチング回路部に接続する他端との間
に所定の抵抗値を持つように基板上に設けられた負荷抵
抗パタンで構成される電流注入型ジョゼフソン論理ゲー
トであって；上記負荷抵抗パタンの上記一端に上記入力端子を接続で
きる第一入力端子を設け、該第一入力端子とは別に、該
負荷抵抗パタンの上記一端と上記他端との間の中間部分
に上記入力端子を接続できる第二入力端子を設けたこ
と；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項２】請求項１に記載の電流注入型ジョゼフソ
ン論理ゲートであって；ｎを２以上の正の整数として、上記負荷抵抗パタンに対
し上記第二入力端子の設けられる位置は、該負荷抵抗パ
タンの上記一端と上記他端との間の抵抗値をｎ分の１に
した抵抗値が該第二入力端子と該負荷抵抗パタンの該他
端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項３】請求項１に記載の電流注入型ジョゼフソ
ン論理ゲートであって；ｍを２以上の正の整数、ｉを２以上ｍ以下の正の整数と
して、上記負荷抵抗パタンには上記第一入力端子の外
に、上記第二入力端子から第ｍ入力端子まで、上記第一
入力端子を含めて全部でｍ個の入力端子がそれぞれ独立
な位置に設けられており；上記第二入力端子から上記第ｍ入力端子までの第ｉ入力
端子の各々の設けられる位置は、それぞれ、上記負荷抵
抗パタンの上記一端と上記他端との間の抵抗値をｉ分の
１にした抵抗値が該第ｉ入力端子と該負荷抵抗パタンの
該他端との間に得られる位置であること；を特徴とする電流注入型ジョゼフソン論理ゲート。
【請求項４】請求項１に記載の電流注入型ジョゼフソ
ン論理ゲートを基板上に複数個形成して成る集積回路で
あって；上記前段用負荷抵抗に接続されるべき前段の電流注入型
ジョゼフソン論理ゲートの出力端子は、該前段の電流注
入型ジョゼフソン論理ゲートのファンアウトに応じて上
記負荷抵抗パタンに設けられている上記第一、第二入力
端子のいずれか一方に対し、上記基板上に形成された接
続配線パタンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積
回路。
【請求項５】請求項２に記載の電流注入型ジョゼフソ
ン論理ゲートを基板上に複数個形成して成る集積回路で
あって；上記前段用負荷抵抗に接続されるべき前段の電流注入型
ジョゼフソン論理ゲートの出力端子は、該前段の電流注
入型ジョゼフソン論理ゲートのファンアウトが１である
か上記ｎであるかに応じ、１の場合には上記負荷抵抗パ
タンに設けられている上記第一入力端子に対し、またｎ
の場合には該負荷抵抗パタンに設けられている上記第二
入力端子に対し、上記基板上に形成された接続配線パタ
ンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積
回路。
【請求項６】請求項３に記載の電流注入型ジョゼフソ
ン論理ゲートを基板上に複数個形成して成る集積回路で
あって；上記前段用負荷抵抗に接続されるべき前段の電流注入型
ジョゼフソン論理ゲートの出力端子は、該前段の電流注
入型ジョゼフソン論理ゲートのファンアウトが１である
か上記ｉであるかに応じ、１の場合には上記負荷抵抗パ
タンに設けられている上記第一入力端子に対し、またｉ
の場合には該負荷抵抗パタンに設けられている上記第ｉ
入力端子に対し、上記基板上に形成された接続配線パタ
ンによって接続されていること；を特徴とする電流注入型ジョゼフソン論理ゲートの集積
回路。