CN106783995B - 导通状态阻抗降低的常闭型晶体管及其制造方法 - Google Patents

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Abstract

本公开涉及导通状态阻抗降低的常闭型晶体管及其制造方法。其中，一种常闭型电子器件，包括：半导体本体(15)，包括在缓冲层(11)之上延伸的异质结构(7)；凹陷栅电极(14)，在与平面(XY)正交的方向(Z)上延伸；第一工作电极(16)和第二工作电极(18)，位于栅电极(14)的对应侧处；以及有源区域(15a)，在导通状态下容纳用于使电流在第一和第二工作电极之间流动的导电路径。电阻区域(6)至少部分地在缓冲层中的有源区域中延伸，并且被设计为在器件处于截止状态下阻碍电流在第一和第二工作电极之间流动。栅电极(14)在半导体本体(15)中延伸到至少等于由电阻区域达到的最大深度的深度。

Description

导通状态阻抗降低的常闭型晶体管及其制造方法
技术领域
本发明涉及导通状态阻抗下降的常闭型晶体管以及用于制造该晶体管的方法。
背景技术
本领域已知具有异质结构的HEMT，具体由氮化镓(GaN)和氮化铝(AlGaN)制成。例如，HEMT器件由于它们的高击穿阈值而用作电源开关。此外，HEMT的导电沟道中的大电流密度能够获得导电沟道的低导通状态阻抗(RON)。
为了在大功率应用中支持HEMT，引入了具有常闭型沟道的HEMT。具有凹陷栅极端子的HEMT器件已经证明尤其被有利地用作具有常闭型沟道的晶体管。例如，这种类型的器件从Wantae Lim等人的“Normally-Off Operation of Recessed-Gate AlGaN/GaN HFETsfor High Power Applications”(Electrochem.Solid-State Lett.2011,volume 14,issue 5,H205-H207)中得知。
该HEMT具有在异质结构的深度上延伸的栅极沟槽直到其到达GaN层。在所述沟槽中延伸的是栅极金属化物，其通过栅极介电层与形成异质结构的AlGaN/GaN层分离。通过化学蚀刻的已知步骤来实现栅极沟槽的形成，并生成各种性质的形态缺陷(诸如，大范围的表面褶皱或者通过蚀刻工艺生成的一般损伤，诸如凹陷或凸起)。
文献第US 8,330,187号公开了具有AlGaN/GaN异质结构的MOSFET，其具有在半导体本体的深度上延伸的凹陷栅极端子。半导体本体在异质结构下方具有P型掺杂的GaN层，其具有沟道层的功能。由于沟道层具有P型掺杂，所以在使用中可以得到具有高导通阈值电压的常闭型的晶体管。栅极端子延伸远至沟道层，并且在沟道层本身内终止。在使用中，当施加于栅极端子的电压在沟道层中生成电荷载体反转时，在沟道层中建立了导电沟道，这能够使电流在源极和漏极端子之间流动。然而，申请人发现根据US 8,330,187的器件由于形成导电沟道(大部分在沟道层内)的事实而具有大导通状态阻抗。
因而，需要提供一种常闭型的晶体管，其能够在大阈值电压和降低的导通状态阻抗之间提供良好的折中来克服现有技术的缺陷。
发明内容
为了解决上述技术问题，特别是提供一种常闭型的晶体管，使得能够在大阈值电压和降低的导通状态阻抗之间提供良好的折中来克服现有技术的缺陷，本发明提供了常闭型的晶体管以及用于制造该晶体管的方法。
在第一方面，提供了一种常闭型电子器件，该常闭型电子器件包括：半导体本体，位于平面中，包括缓冲区域和在缓冲区域之上延伸的异质结构；凹陷类型的栅电极，沿着与该平面正交的方向至少部分地穿过缓冲区域在半导体本体中延伸；第一工作电极和第二工作电极，在栅电极的相应侧处延伸；以及有源区域，在栅电极旁边和下侧在缓冲区域中延伸，并且被配置为在其中栅电极和第一工作电极之间的电压大于阈值电压的第一操作条件下容纳用于在第一工作电极和第二工作电极之间的电流流动的导电路径，其特征在于，缓冲区域中的有源区域容纳电阻区域，电阻区域被配置为在其中栅电极和第一工作电极之间的电压低于阈值电压的第二操作状态下阻碍电流在第一工作电极和第二工作电极之间流动，其中，电阻区域至少部分地在有源区域中延伸，并且栅电极在半导体本体中沿着该方向延伸至等于或大于电阻区域达到的最大深度的深度，其中异质结构包括沟道层和电子供应层，沟道层由本征氮化镓制成，电子供应层在沟道层之上延伸。
在第二方面，提供了一种用于制造常闭型电子器件的方法，该方法包括以下步骤：在平面中布置半导体本体，半导体本体包括缓冲区域和在缓冲区域之上延伸的异质结构；沿着与该平面正交的方向至少部分地穿过缓冲区域在半导体本体中形成凹陷类型的栅电极；以及在栅电极的相应侧处形成第一工作电极和第二工作电极，其中，栅电极以及第一工作电极和第二工作电极在栅电极旁边和栅电极下方在缓冲区域中限定有源区域，有源区域被配置为在其中栅电极和第一工作电极之间的电压大于阈值电压的第一操作条件下容纳用于在第一工作电极和第二工作电极之间的电流流动的导电路径，其特征在于，还包括以下步骤：在缓冲区域中，至少部分地在有源区域中形成电阻区域，并且其中形成栅电极的步骤包括：在该方向上以等于或大于由电阻区域达到的最大深度的深度，在半导体本体中形成栅电极，电阻区域被配置为在其中栅电极和第一工作电极之间的电压低于阈值电压的第二操作条件下阻挡电流在第一工作电极和第二工作电极之间流动，其中异质结构包括沟道层和电子供应层，沟道层由本征氮化镓制成，电子供应层在沟道层之上延伸。
在第三方面，提供了一种高电子迁移率晶体管，该高电子迁移率晶体管包括：半导体本体，包括缓冲区域和在缓冲区域上延伸的异质结构；凹陷的栅电极，其至少部分地穿过异质结构在半导体本体中延伸；和第一工作电极和第二工作电极，其在栅电极的相应侧处延伸；其中：异质结构被配置为在栅电极和第一工作电极之间的电压高于阈值电压的第一工作状态下容纳用于第一工作电极和第二工作电极之间的电流流动的导电路径，异质结构包括电阻区域，其被配置为在栅电极和第一工作电极之间的电压低于阈值电压的第二工作状态下阻止第一工作电极和第二工作电极之间的电流流动，以及栅电极在半导体本体中延伸至等于或大于电阻区域达到的最大深度的深度，其中异质结构包括沟道层和电子供应层，沟道层由本征氮化镓制成，电子供应层在沟道层之上延伸。
在第三方面，提供了一种高电子迁移率晶体管，该高电子迁移率晶体管包括：异质结构，包括第一半导体材料的沟道层和在沟道层之上延伸的第二半导体材料的电子供应层；凹陷的栅电极，在异质结构中延伸，包括部分地穿过沟道层；和第一工作电极和第二工作电极，其位于凹陷的栅电极的相对侧上，并且与凹陷的栅电极的相对侧间隔开；其中：沟道层在凹陷的栅电极的旁边和下方延伸，并且被配置为在栅电极和第一工作电极之间的电压高于阈值电压的第一工作状态下容纳用于第一工作电极和和第二工作电极之间的电流流动的导电路径；异质结构包括电阻区域，其被配置为在凹陷的栅电极和第一工作电极之间的电压低于阈值电压的第二工作状态下阻止第一工作电极和第二工作电极之间的电流流动；电阻区域在沟道层中延伸，在凹陷的栅电极与第一工作电极和第二工作电极中的一个之间延伸，在凹陷的栅电极和沟道层的一部分之间延伸，并且包括使电阻区域具有电阻的掺杂物；和凹陷的栅电极在异质结构中延伸至等于或大于电阻区域达到的最大深度的深度，其中异质结构包括沟道层和电子供应层，沟道层由本征氮化镓制成，电子供应层在沟道层之上延伸。
本公开的实施例显著改进了导通阈值电压和导通状态阻抗之间的折中。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例并参考附图来描述优选实施例，其中：
图1以横截面示出了根据本公开的一个实施例的HEMT；
图2以横截面示出了根据本公开的又一实施例的HEMT；
图3以横截面示出了根据本公开的又一实施例的HEMT；
图4以横截面示出了根据本公开的又一实施例的HEMT；
图5以横截面示出了根据本公开的又一实施例的HEMT；以及
图6A至图6E示出了用于制造图1的HEMT的步骤。
具体实施方式
在正交轴X、Y、Z的三轴系统中，图1示出了基于氮化镓的常闭型的HEMT器件1，包括：衬底2，例如由硅或碳化硅(SiC)或蓝宝石(Al2O3)制成；缓冲层11，在衬底2之上延伸；以及异质结或异质结构7，在缓冲层11之上延伸。
缓冲层11包括导电层4和电阻层6，其中导电层4是本征型或具有N型掺杂的氮化镓(GaN)并且在衬底2之上延伸，而电阻层6是具有P型掺杂的氮化镓(GaN)(例如，掺杂物种类的浓度包括在1015和1020离子/cm3之间)并在导电层4之上延伸。任选地，缓冲层11还包括一个或多个附加缓冲层(或界面层)3，其是通过属于周期表的III-V族的元素(包括镓)形成的化合物并且在衬底和导电层4之间延伸。
缓冲层11具有将器件配置为常闭型器件的功能。
一个或多个界面层3具有当器件截止时抵抗漏极电压并降低穿透位错的密度的功能。
具体地，异质结构7包括：阻挡层9，例如由本征型的氮化镓(GaN)制成，在电阻层6之上延伸；以及沟道层10，在这种情况下为氮化铝镓(AlGaN)，在阻挡层9之上延伸。
HEMT器件1还包括：绝缘层12，其是诸如氮化硅(Si3N4)或氧化硅(SiO2)的介电材料，在异质结构7的顶侧7a之上延伸；以及栅极区域14，在源极区域16和漏极区域18之间延伸。
下文中，衬底2、缓冲层11(和缓冲层3(当存在时))以及异质结构7整体被称为半导体本体15。半导体本体15容纳有源区域15a，其形成HEMT器件1的有源部分。
栅极区域14通过绝缘层12的对应部分横向(即，沿着X)与源极区域16和漏极区域18分离。栅极区域14是凹陷类型，并且根据本发明的一个方面，在穿过异质结构7、电阻层6以及部分导电层4的深度延伸，终止在导电层4内。例如，假设导电层4沿着Z具有包括在20nm和10μm之间的厚度，则栅极区域14在导电层4中延伸大于0μm且小于10μm的深度，例如0.5μm。
根据本发明的不同方面，如图2所示，栅极区域14刚好在穿过异质结构7和电阻层6的深度延伸并终止于电阻层6和导电层4之间的界面。因此，栅极区域14到达导电层4但不穿过其中。
与实施例无关，栅极区域14形成在半导体本体15的穿通部分的沟槽19中。沟槽19部分地由介电层11(例如，氧化硅)填充，这形成栅极介电层14a。栅极介电层14a在沟槽19的底壁和内侧壁上延伸。栅极金属化物14b在栅极介电层14a上在沟槽19中延伸。栅极介电层14a和栅极金属化物14b形成HEMT器件1的栅极区域14。
根据又一实施例(未示出)，半导体本体15，如其中容纳的有源区域15a可以根据需要包括GaN或GaN合金的单层或多层，其适当地进行掺杂或者为本征类型。
导电材料(例如，金属)的源极区域16和漏极区域18在异质结构7之上延伸并与异质结构7接触。根据不同实施例，源极区域16和漏极区域18可以是凹陷类型，即，穿入半导体本体15的一部分中。
栅极区域14在对应于有源区域15a的区域中延伸。
在使用中，当栅极区域14利用高于阈值电压Vth的电压VG偏置时，在源极区域16和漏极区域18之间创建导电沟道22(通过箭头示意性表示)，在栅极区域14下方，所述沟道在方向Z上穿过电阻层6并在方向X上穿过导电层4。以这种方式，通过电阻层6(p-GaN)的电流的路径被最小化，并且导电状态阻抗(RON)被优化。
图2的HEMT器件1’的操作及其对应优势与上文参照图1的HEMT器件1所描述的相似。
图3示出了根据本公开的又一实施例的HEMT 30。
HEMT 30类似于图1的HEMT 1(相同的元件不再进行描述，并且通过相同的参考标号来表示)。然而，在这种情况下，图1中表示的GaN的导电层4被包括铝的氮化镓的化合物(诸如AlGaN)所代替。此外，在导电层4(例如由AlGaN制成)和衬底2之间延伸的是用于在栅极区域14下方形成又一异质结或异质结构37的氮化镓层35。
除了前面提到的优点之外，这种技术方案的优点在于，在栅极区域14下方存在又一异质结构37能够形成二维电子气(2DEG)的层，这进一步降低了HEMT器件30的导通状态阻抗RON的值。
图4示出了根据本公开的又一实施例的HEMT器件40。
在衬底2和缓冲层3上，HEMT器件40具有通过沟道层44和阻挡层46形成的异质结构。沟道层44例如是本征氮化镓(GaN)，并且阻挡层46例如是本征氮化铝镓(AlGaN)。凹陷类型的栅极区域48在源极区域45和漏极区域47之间延伸。在阻挡层46上，源极区域45和漏极区域47在栅极区域48旁边延伸。任选地，源极区域45和漏极区域47也可以是凹陷类型。沟道层44和阻挡层46的材料是使得当它们如图所示耦合到一起时形成能够形成2DEG层的异质结构。
栅极区域48沿着Z延伸穿过阻挡层46和沟道层44，并且终止在沟道层44中。
具有P型掺杂的电阻区域50在栅极区域48旁边并在源极区域45下方延伸。电阻区域50可以在阻挡层46和沟道层44中延伸，或者唯一地在沟道层44中延伸。
应注意，电阻区域50至少部分地与栅极区域48横向接触并完全在源极区域45下方延伸，以这种方式，在使用中，导电沟道需要穿过其形成以能够在源极区域45和漏极区域47之间使电流流动(由箭头52表示)。电阻区域50不在栅极区域48下方延伸。
任选地，可以在栅极区域48的相对侧上存在又一电阻区域(图中未示出)，即在截面中位于栅极区域48和漏极区域47之间(具体地，与电阻区域50成镜像)。
电阻区域50(以及又一电阻区域，如果存在的话)具有包括在1015cm-3和1020cm-3之间的掺杂物种类的浓度，例如1017cm-3。
根据图4的实施例的变形，电阻区域50仅在沟道层44中延伸(图5)，其至少部分地与栅极区域48横向接触并且完全在源极区域45下方延伸，以这种方式并且在这种情况下，需要穿过电阻区域50形成导电沟道。可以在栅极区域48的相对侧上存在又一电阻区域(未示出)，其与电阻区域50成镜像。
下面参照图6A至图6E描述用于制造图1的HEMT器件1的步骤。
图6A以截面图示出了根据本发明的一个实施例的在制造HEMT器件1的步骤期间的晶圆60的一部分。晶圆60与参照图1进行描述且在图1中出现的相同的元件由相同的参考标号来表示。
具体地(图6A)，提供晶圆60，其包括：衬底2，例如由硅(Si)或碳化硅(SiC)或氧化铝(Al2O3)制成，其在方向Z上具有彼此相对的正侧2a和背侧2b；导电层4，其为本征氮化镓(GaN)，其底侧4a在衬底2的前侧2a上延伸(它们之间可能存在缓冲层3)；电阻层6，其为具有P型掺杂的氮化镓(GaN)；以及异质结构7，在电阻层6之上延伸。
通过示例，电阻层6具有包括在5nm和1μm之间的厚度，并且GaN层10具有包括在几纳米(例如，2nm)和1μm之间的厚度。
根据本公开，在异质结构7的正侧7a上延伸的是钝化层或绝缘层12，其是诸如氮化硅(SiN)、氧化硅(SiO2)或一些其他材料的介电或绝缘材料。绝缘层12具有包括在5nm和300nm之间的厚度(例如，100nm)，并且通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。
根据图6A的晶圆60可以是购买的预制件或者通过已知的步骤步骤来形成。
接下来(图6B)，例如利用光刻和蚀刻步骤，选择性地去除绝缘层12，用于在晶圆60的将在随后步骤中形成HEMT器件的栅极区域的区域(即，在对应于部分有源区域15a的区域)中去除所选部分。
蚀刻步骤可以停止于导电层4(图中未示出的方法)或者部分地前进到导电层4中(在图6B中示出后者的技术方案)。在任一种情况下，露出导电层4的表面部分4’。所去除的导电层4的部分在导电层4中形成腔，该腔沿着Z具有包括在0和1μm之间的深度d1。然而，其他实施例也是可以的，并且所去除的导电层4的部分可沿着Z具有大于1μm的深度(在任何情况下都小于导电层4的总厚度)。
然后(图6C)，执行栅极介电层14a的沉积或生长步骤，其材料例如选自氮化铝(AlN)、氮化硅(SiN)、氧化铝(Al2O3)和氧化硅(SiO2)。栅极介电层14a具有选自5nm和50nm之间的厚度，例如20nm。
接下来(图6D)，执行在晶圆60上沉积导电材料的步骤以在栅极介电层14a上形成导电层58，具体地，完全填充沟槽19。例如，导电层58是金属材料，诸如钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、钯(Pa)、钨(W)、硅化钨(WSi2)、钛铝(Ti/Al)和镍金(Ni/Au)。
然后，利用已知的光刻和蚀刻步骤选择性去除导电层58，用于从晶圆60中消减导电层58(除了延伸到沟槽19中的部分)以形成栅极金属化物14b。栅极金属化物14b和栅极介电层14a整体形成图1的HEMT器件1的凹陷栅极区域14。
然后(图6E)，执行一个或多个附加步骤来掩蔽蚀刻介电层14a和绝缘层12，以去除延伸到晶圆60中将形成HEMT器件1的源极和漏极区域16、18的区域中的选择部分。
具体地，沿着X在栅极区域14的相对侧上且与栅极区域14隔开一定距离地形成开口54a和54b。
接下来，执行欧姆接触的形成步骤来提供源极和漏极区域16、18，在晶圆60上，具体在开口54a、54b的内侧通过溅射或蒸发沉积导电材料，具体为诸如钛(Ti)或铝(Al)或它们的合金或化合物的金属。然后，执行蚀刻由此沉积的金属层的随后步骤以从晶圆60去除所述金属层，除了延伸到开口54a和54b内的金属部分，从而分别在开口54a和54b中形成源极区域16和漏极区域18。
然后，快速热退火(RTA)的步骤(例如，在近似500℃和900℃之间的温度下进行20s至5min范围内的时间)能够形成源极区域16和漏极区域18与下面的异质结构7的欧姆接触。
从而，形成了图1中表示的HEMT器件1。
参照图3的实施例，制造步骤类似于参照图6A至图6E所描述的步骤，除了作为GaN的导电层4的可选，分别由GaN和AlGaN制成的层35和34相互堆叠形成。
参照图4的实施例，在这种情况下，在提供包括衬底2、沟道层44和阻挡层46的晶圆之后，在形成栅极区域48、源极区域45和漏极区域47之前，使用30keV的注入能量和1015cm-2的注入剂量的参数来执行掺杂物种类(例如，Mg、Zn、F)的注入的步骤。可以在注入期间存在绝缘层12以限制晶圆的表面损伤。热退火的步骤能够激活所注入掺杂物种类以形成图4的电阻区域50。
通过修改注入能量，可以调整注入深度。例如，通过增加注入能量，可以在期望的深度处在沟道层44中唯一形成电阻区域50。具体地，使用注入步骤能够仅在器件的低场区域中限定电阻区域。
使用适当的掩模来执行注入步骤以在平面XY中限定电阻注入区域的延伸。
根据本公开的发明的优势可以从前面阐述的内容中明确得知。
具体地，显著改进了导通阈值电压(Vth)和导通状态阻抗(RON)之间的折中。
最后，在不背离由所附权利要求限定的本发明的范围的情况下，可以对本文所述和所示的实施例进行修改和变化。
例如，在衬底2和导电层4的界面处，可以存在氮化镓及其化合物(诸如AlGaN或AlN)的一个或多个附加过渡层(未示出)，其具有用于降低衬底2和导电层4之间的晶格失配的界面的功能。
可以使用文献已知的任何变化来执行晶圆正面的接触件(源极、漏极、栅极)的金属化，诸如AlSiCu/Ti、Al/Ti或W插塞等的形成。

Claims (9)

1.一种常闭型电子器件，包括：
半导体本体，位于平面(XY)中，并且包括半导体缓冲层和异质结构，所述异质结构在所述缓冲层之上延伸；
所述异质结构包括本征氮化镓的单一的沟道层和本征氮化铝镓的单一的电子供应层，所述电子供应层在所述沟道层上方延伸，所述异质结构在使用中在所述本征氮化镓和所述本征氮化铝镓的界面处形成二维电子气；
凹陷的栅电极，沿着与所述平面(XY)正交的方向(Z)至少部分地穿过所述沟道层延伸；
第一工作电极和第二工作电极，与所述凹陷的栅电极的相对侧间隔开，所述沟道层在所述凹陷的栅电极旁侧和下侧延伸；以及
电阻区域，在所述沟道层中部分地延伸，在所述凹陷的栅电极旁侧和所述第一工作电极下方延伸，在所述凹陷的栅电极和所述沟道层的一部分之间在横向方向上延伸，并且所述电阻区域是具有从1015cm-3到1020cm-3的浓度的镁掺杂物的p掺杂氮化镓，其中：
所述凹陷的栅电极在所述半导体本体中沿着所述方向(Z)延伸至等于或大于所述电阻区域达到的最大深度的深度；并且
在所述沟道层中在所述第二工作电极下方不存在掺杂的电阻区域。
2.根据权利要求1所述的常闭型电子器件，还包括在所述异质结构下方的半导体衬底。
3.根据权利要求1所述的常闭型电子器件，其中所述第一工作电极是源电极，并且所述第二工作电极是漏电极。
4.一种高电子迁移率晶体管，包括：
半导体本体，包括半导体缓冲层和在所述缓冲层之上延伸的异质结构，所述异质结构包括本征氮化镓的单一的沟道层和本征氮化铝镓的单一的电子供应层，所述电子供应层在所述沟道层上方延伸，所述异质结构在使用中在所述本征氮化镓和所述本征氮化铝镓的界面处形成二维电子气；
凹陷的栅电极，至少部分地穿过所述沟道层在所述半导体本体中延伸；和
第一工作电极和第二工作电极，与所述凹陷的栅电极的相对侧间隔开；其中：
所述沟道层在所述凹陷的栅电极旁侧和下侧延伸；
所述异质结构包括电阻区域，所述电阻区域在所述沟道层中部分地延伸，在所述凹陷的栅电极旁侧和所述第一工作电极下方延伸，在所述凹陷的栅电极和所述沟道层的一部分之间在横向方向上延伸，并且所述电阻区域是具有从1015cm-3到1020cm-3的浓度的镁掺杂物的p掺杂氮化镓；
所述凹陷的栅电极在所述半导体本体中延伸至等于或大于所述电阻区域达到的最大深度的深度；并且
在所述沟道层中在所述第二工作电极下方不存在掺杂的电阻区域。
5.根据权利要求4所述的高电子迁移率晶体管，还包括在所述异质结构下方的半导体衬底。
6.根据权利要求4所述的高电子迁移率晶体管，其中所述第一工作电极是源电极，并且所述第二工作电极是漏电极。
7.一种高电子迁移率晶体管，包括：
异质结构，包括本征氮化镓的单一的沟道层和本征氮化铝镓的单一的电子供应层，所述电子供应层在所述沟道层上方延伸，所述异质结构在使用中在所述本征氮化镓和所述本征氮化铝镓的界面处形成二维电子气；
凹陷的栅电极，穿过所述电子供应层延伸，并且至少部分地穿过所述沟道层延伸；和
第一工作电极和第二工作电极，与所述凹陷的栅电极的相对侧间隔开；其中：
所述沟道层在所述凹陷的栅电极的旁边和下方延伸；
所述异质结构包括电阻区域，所述电阻区域在所述沟道层中部分地延伸，在所述凹陷的栅电极与所述第一工作电极之间延伸，在所述凹陷的栅电极和所述沟道层的一部分之间在横向方向上延伸，并且所述电阻区域是具有从1015cm-3到1020cm-3的浓度的镁掺杂物的p掺杂氮化镓；和
所述凹陷的栅电极在所述异质结构中延伸至等于或大于所述电阻区域达到的最大深度的深度；并且
在所述沟道层中在所述第二工作电极下方不存在掺杂的电阻区域。
8.根据权利要求7所述的高电子迁移率晶体管，还包括位于所述异质结构下方的半导体衬底。
9.根据权利要求7所述的高电子迁移率晶体管，其中所述第一工作电极是源电极，并且所述第二工作电极是漏电极。
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