CN102842538B - 用于采用暂时接合制造半导体结构的工艺 - Google Patents

用于采用暂时接合制造半导体结构的工艺 Download PDF

Info

Publication number
CN102842538B
CN102842538B CN201210209949.3A CN201210209949A CN102842538B CN 102842538 B CN102842538 B CN 102842538B CN 201210209949 A CN201210209949 A CN 201210209949A CN 102842538 B CN102842538 B CN 102842538B
Authority
CN
China
Prior art keywords
substrate
technique
sacrificial layer
layer
crystal seed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210209949.3A
Other languages
English (en)
Other versions
CN102842538A (zh
Inventor
法布里斯·勒泰特
迪迪埃·朗德吕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN102842538A publication Critical patent/CN102842538A/zh
Application granted granted Critical
Publication of CN102842538B publication Critical patent/CN102842538B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明提供了一种用于采用暂时接合制造半导体结构的工艺。本发明涉及用于制造半导体结构的工艺,其特征在于包括下述步骤:提供(E1)包括晶种基板(1)和覆盖晶种基板(1)的弱化的牺牲层(2)的操作基板(1,2);将操作基板(1,2)与载具基板(3)连接(E2);可选地对载具基板(3)进行处理(E3);在牺牲层(2)处分离(E4)操作基板以形成半导体结构;以及移除(E5)晶种基板(1)上存在的牺牲层(2)的任何残余。

Description

用于采用暂时接合制造半导体结构的工艺
技术领域
本发明涉及一种用于电子、光学或微电子应用的半导体结构的生产。
更准确地,本发明涉及一种用于通过将一个基板暂时接合到另一个基板来制造半导体结构的工艺。
本发明还涉及在这样的工艺中采用的半导体组装。
背景技术
在用于制造半导体结构的工艺中,可以转移例如包括集成电路的层。这样的转移特别地允许电路附着在除了用于生产这些电路的基板之外的其它基板,或者允许电路被堆叠以形成“3D”组件。
如果将转移的薄层的厚度很小(即,低于200μm),则其会在转移过程中易于破碎或者裂开或者更一般地来说,其可能损坏。
从文献EP0786801获知的用于加强将转移的层或者将被处理的基板的技术方案暂时地将操作基板接合到包括将要转移的层的基板。因此可以自由地操作将要转移的层或者将被处理的基板并且可以使其进行其转移或处理所需要的所有制造步骤。
在文献EP0786801中,操作基板包括解理区域,其在工艺的结束时允许沿着该解理区域移除该操作基板。
一个问题在于这样的操作基板消耗材料。此外,不容易回收剩余部分以便于重新使用。这是因为需要实施打磨操作,从而增加了工艺的持续时间和成本。
另一已知的不消耗材料的技术方案借助于粘合剂将操作基板暂时接合到包括将转移的层的基板。
在该情况下,在转移或处理期间,与将转移的层与操作基板的附着相关的力由粘合剂承受。
一旦已经执行了转移或处理,则可以移除操作基板。
由于使用粘合剂出现了问题。
这是因为如果粘合剂暴露于在基板上执行的处理中或者在使用转移制造半导体结构的过程中采用的高温,则粘合剂会变得不稳定。
此外,粘附层不允许用于在其上执行特定处理的基板的足够稳定的附着。这是当例如通过研磨将基板薄化到低于例如200、50或40微米的厚度阈值时的情况。在该步骤中施加的机械应力导致位于不足够硬的粘附层上的层中的应变,从而导致基板的非均匀薄化。
此外,一旦已经执行了处理,则借助于化学移除技术(例如,在溶剂中的溶解)完全地移除粘合剂。这样的移除增加了制造工艺的持续时间和损坏获得的半导体结构的风险。
发明内容
本发明允许减少上述缺陷。
因此,根据第一方面,本发明涉及一种用于制造半导体结构的工艺,其特征在于包括下述步骤:
-提供操作基板,该操作基板包括晶种基板和覆盖晶种基板的弱化的牺牲层;
-将操作基板与载具基板连接;
-可选地对载具基板进行处理;
-在牺牲层分离操作基板以形成半导体结构;以及
-移除晶种基板上存在的牺牲层的任何残余。
借助于本发明的工艺,一方面,可以从宽范围的材料中选择操作基板的晶种基板的材料,并且另一方面,可以以特别容易的方式回收该基板的剩余部分以便于以相同的方式重新使用。
具体地,能够容易地执行在分离步骤之后的操作基板的剩余部分的回收:牺牲层的简单的选择性蚀刻足以允许回收操作基板。
这种回收工艺比例如在文献EP0786801中描述的工艺所需要的基于打磨的回收技术便宜得多。
本发明的另一优点在于,由于操作基板覆盖有是在回收时被单独消耗的层的牺牲层,因此回收没有减少操作基板的厚度。操作基板因此理论上是可无限地重新使用。因此能够相对于包括转移硅操作基板的一部分及其回收的其中消耗了该基板的部分厚度的已知工艺节省成本。
下面是根据本发明的第一方面的工艺的其它方面:
-通过将原子物质引入到操作基板的牺牲层中来对牺牲层进行弱化;
-晶种基板具有处于载具基板的热膨胀系数CTE2附近的热膨胀系数CTE1从而|CTE1-CTE2|/CTE1<50%;
-操作基板包括布置在晶种基板和牺牲层之间的中间层以便于促进形成牺牲层的材料到晶种基板的粘附;
-牺牲层具有弱区域并且限定位于操作基板的表面和该弱区域之间的层;
-在分离步骤之前,该工艺包括将载具基板连接到主基板的步骤;
-晶种基板被选择为具有处于主基板的热膨胀系数CTE2附近的热膨胀系数CTE1;
-载具基板包括集成电路部分;
-分离步骤通过在至少200℃的温度进行退火来提供能量;
-引入原子物质的步骤以1×1015离子/cm2至1×1017离子/cm2之间的剂量和5keV至500keV之间的能量将操作基板的区域暴露于原子物质注入;
-引入原子物质的步骤通过使操作基板的表面与将通过化学扩散渗入操作晶圆的化学物质接触将原子物质扩散到操作基板中;
-引入原子物质的步骤包括:
·在物质引入之前,在操作基板中产生限制层;以及
·在物质引入之后,将操作基板暴露于至少200℃的温度以促进引入的物质朝向限制层的移动;
-连接步骤将操作基板接合到载具基板;
-通过分子粘附实现连接步骤;
-牺牲层是多晶硅层;以及
-晶种基板是:单晶基板;或者非晶或多晶基板;或者陶瓷;或者金属。
根据第二方面,本发明涉及一种操作基板,该操作基板包括晶种基板和弱化的牺牲层。
下面是根据本发明的第二方面的操作基板的其它方面:
-牺牲层包含密度处于1×1016原子/cm3至1×1020原子/cm3之间的H和/或He;
-牺牲层由多晶硅制成;
-晶种基板是单晶基板、非晶或多晶基板、陶瓷或金属;
-其具有10埃或更小的RMS表面粗糙度;
-其具有简化接下来的操作基板与载具基板的连接的附加表面层;以及
-该附加层由硅氧化物制成。
另外,根据第三方面,本发明涉及用于制造操作基板的工艺,该工艺包括下述步骤:在晶种基板上形成牺牲层;以及将原子物质引入到牺牲层中。
附图说明
根据是纯示出性和非限制性的并且必须参考附图来阅读的下面的描述,本发明的其它特征和优点将变得更清楚,在附图中:
-图1示出了根据本发明的一个实施方式的工艺的步骤;以及
-图2至图12示出了根据本发明的一个实施方式的工艺中获得的构造。
在所有附图中,类似的元件被给予相同的附图标记。
具体实施方式
下面参考示出了用于采用操作基板支撑载具基板来制造半导体结构的工艺中的步骤的图1至图12进行下面的描述。
表述“半导体结构”被理解为表示在生产半导体器件中使用的任何结构。半导体结构可以包括导体、半导体和/或绝缘体。这可以是包括或不包括微元件或者完成的或部分完成的微元件本身的层。
表述“操作基板”被理解为表示其功能用作对于基板或结构的暂时机械支撑的复合结构。
表述“载具基板”被理解为表示将连接(特别是暂时地连接)到操作基板并且可以经受处理的基板。这可以例如是将转移到主基板的包括完成或部分完成的微元件的基板。
表述“主基板”被理解为表示用于(通常通过转移)接收基板或结构的基板。
表述“停止层”被理解为表示在循环操作期间没有移除的第一层。
在用于制造半导体结构的工艺中,在第一步骤E1中,操作基板1、2被提供为包括晶种基板1和覆盖晶种基板1的牺牲层2。
牺牲层2被弱化或者事先已经被弱化,从而在制造工艺中,能够提供具有之前弱化的牺牲层2的操作基板或者在制造工艺中对牺牲层2进行弱化。
通常通过将原子物质引入到牺牲层2来对牺牲层2进行弱化。牺牲层2优选地由多晶硅制成,这是因为当使用该材料时,分离是特别容易的。在该方面,读者可以参考文献C.H.Yun、N.Quitoriano、N.W.Cheung:“Polycrystalline silicon layer transfer byion-cut”,Applied Physics Letters,Vol.82,No.10,2003年3月。
此外,可以提供中间层20,其布置在晶种基板和牺牲层2之间,该中间层确保了牺牲层2到晶种基板1的良好的粘附。该中间层20可以在可选的操作基板的回收E5期间既用作中间层还用作蚀刻停止层,所述回收移除在晶种基板1上存在的牺牲层2的任何残余(参见下面)。将注意的是,该层在牺牲层2由与基板1相同的材料制成时是特别需要的。
牺牲层2覆盖晶种基板1。该牺牲层2可以覆盖有使得更容易接下来将操作基板与载具基板3连接的附加层21。因此,该附加层21可以采取表面氧化物结合层的形式。不管该层是否存在,重要的是,操作基板的暴露表面适合于接下来的组装步骤E2。因此,如果设想通过分子键合将操作基板与载具基板暂时地连接,则操作基板的RMS表面粗糙度必须为大约10埃或更小。
原子物质的引入具有形成掩埋在覆盖晶种基板1的牺牲层2中的弱区域2”’的目的。引入的原子物质可以是氢或氦离子、惰性气体离子或者甚至氟或硼离子中的一种或者组合。因为氢和氦注入是非常常见的,因此氢和氦是特别有利的。
因此,操作基板易于在其在弱区域2”’中接收到能量时(例如当其被加热和/或施加机械应力时)在该弱区域2”’中分离。
可以调整原子物质引入的参数,并且特别是引入的物质的剂量以防止操作基板在将操作基板与载具基板3组装期间或者在基板3上执行的处理期间沿着弱区域断裂或分离,特别是在这些处理包括热处理步骤的情况下,需要进行上述调整。
这允许操作基板在接下来的处理步骤期间从载具基板3分离,如下面所述。
物质被引入到操作基板以产生弱区域的深度主要与将物质引入到操作基板的能量有关。只要引入的物质确实本质上位于牺牲层中,则弱化的区域的具体位置是不重要的。作为非限制性示例,可以将原子物质在牺牲层2中引入到50nm至若干微米之间的深度。
原子物质的引入可以以1×1015离子/cm2至1×1017离子/cm2之间的剂量和5keV至500keV之间的能量将操作基板的区域暴露于原子物质注入。
或者,原子物质的引入可以将原子物质扩散到操作基板中,即,使操作基板的表面与将通过化学扩散渗入操作基板中的化学物质接触。这可以使用等离子来实现。
也可以例如通过在牺牲层2的沉积过程中将大量氢包含在牺牲层2中而在牺牲层2的形成过程中实现该引入。
将注意的是,与已知的基于注入的层转移技术相反地,在本发明中,不需要精确地定位注入的物质以限定将转移的层。确实足够的是,在层中包含足以允许在热处理的影响下形成诸如空隙或片晶的缺陷,这样的缺陷将随后允许晶种基板1的分离。牺牲层2中的H和/或He的密度处于1×1016原子/cm3至1×1020原子/cm3之间。在多晶硅牺牲层2中,该密度为大约1×1018原子/cm3
此外,不管使用哪种引入原子物质的方法,物质引入都可以与下述限制组合:
-在物质引入之前,在操作基板中产生限制层;以及
-在物质引入之后,将操作基板暴露于至少100℃的温度以促进引入的物质朝向限制层的移动。
如上所述,在步骤E2中,操作基板1、2与载具基板3连接。
该组装步骤E2允许载具基板3设置有机械支撑。
有利的是,形成操作基板的晶种基板1的材料可以被选择为具有处于载具基板的热膨胀系数附近的热膨胀系数。优选的是,|CTE1-CTE2|/CTE1<50%,其中CTE1是晶种基板的热膨胀系数并且CTE2是载具基板的热膨胀系数。
还有利的是,晶种基板1可以由硅或能够以适合于在载具基板3上执行的处理的基板的形式提供的任何其它材料制成。
因此,该晶种基板1必须能够耐受几百度(例如最高500℃)的热处理,必须能够耐受机械应力并且必须具有化学惰性以便于耐受化学机械抛光(CMP)或者研磨,并且必须具有足够的韧性以能够在分子键合步骤过程中被拉紧。在该方面,晶种基板1将能够从单晶(硅、SiC、石英、蓝宝石)基板、非晶或多晶(聚SiC、玻璃、玻璃-陶瓷)基板、陶瓷(铝或硅氮化物、多铝红柱石、氧化铝)或者金属(钨、钼)中进行选择。
组装步骤E2可以将操作基板1、2接合到载具基板3。
然后层2”与载具基板3接触。优选地,这是分子键合操作,其因此不要求粘合剂或者任何其它形式的粘附层,在本申请的背景技术部分中已经提到了粘合剂所带来的限制。
一旦与用于支撑的基板1连接,基板3可以进行一个或多个处理。例如,在电路被连接的情况下,载具基板3被从背侧进行薄化并且连接E2’(例如接合)到最终的主基板4。
在该情况下,晶种基板1的材料可以选择为具有处于最终的主基板4的热膨胀系数附近的热膨胀系数。优选的是,|CTE1-CTE3|/CTE1<50%,其中CTE1是晶种基板的热膨胀系数,并且CTE3是最终的主基板的热膨胀系数。
接下来,在第四步骤中,操作基板在牺牲层2处分离E4并且特别地在通过引入原子物质实现弱化的情况下在弱区域2”’处分离。
替代地或者作为补充,在已经执行该分离步骤之前,可以实施将载具基板3和层2”连接E30到主基板4的步骤。
分离步骤E3特别地通过在至少200℃的温度处的退火来提供能量。除了该热处理之外,可以将机械应力施加到弱化的区域以便于实现该分离。
因此,在执行组装步骤E30的情况下,操作基板允许载具基板3布置在主基板4上而没有损坏载具基板3。
此外,操作基板的剩余部分可以容易地通过选择性地蚀刻牺牲层2’的任何残余而进行回收。
为此,实施从晶种基板1移除牺牲层2的任何残余的步骤E5。
由于残余层2被消耗,因此载具基板的剩余部分的回收没有减少操作基板的厚度。
这使得能够相对于包括在用掉硅基板的厚度的一部分来进行回收之前转移硅基板的一部分的已知工艺减少了基板消耗。
使用上述工艺获得半导体结构,该结构能够包括主基板4、载具基板3并且能够包括源自操作基板的牺牲层的层2’的任何残余。该残余将例如在移除在半导体结构上存在的牺牲层2的任何残余的步骤E5中通过打磨或使用化学处理来进行移除。
最终,制造工艺可以包括回收操作基板的步骤,特别是平滑自由表面或移除层2”的步骤。
这样的平滑或移除可以使用研磨工艺、湿法蚀刻工艺或者化学机械抛光工艺来实现。
在中间层20布置在晶种基板1和牺牲层2之间的情况下,中间层20可以用作停止层。然而,在该中间层不存在的情况下,晶种基板1用作停止层。

Claims (14)

1.一种用于制造半导体结构的工艺,其特征在于包括下述步骤:
-提供(E1)操作基板(1,2),所述操作基板包括晶种基板(1)和覆盖所述晶种基板(1)的弱化的牺牲层(2);
-将所述操作基板(1,2)与载具基板(3)连接(E2);
-在所述载具基板(3)保持与所述弱化的牺牲层(2)连接的同时,对所述载具基板(3)进行处理(E3);
-在处理所述载具基板(3)之后,在所述载具基板(3)保持与所述弱化的牺牲层(2)连接的同时,将所述载具基板(3)与主基板(4)连接;
-在将所述载具基板(3)与所述主基板(4)连接之后,在所述牺牲层(2)处分离(E4)所述操作基板以形成所述半导体结构;以及
-移除(E5)所述晶种基板(1)上存在的所述牺牲层(2)的任何残余,
其中,所述操作基板(1,2)包括布置在所述晶种基板(1)和所述牺牲层(2)之间的中间层(20)以便于促进形成所述牺牲层(2)的材料到所述晶种基板(1)的粘附。
2.如权利要求1所述的工艺,其中,通过将原子物质引入到所述操作基板(1,2)的所述牺牲层(2)中来对所述牺牲层(2)进行弱化。
3.如权利要求1和2中的任一项所述的工艺,其中,所述晶种基板(1)具有处于所述载具基板(3)的热膨胀系数CTE2附近的热膨胀系数CTE1,使得(CTE1-CTE2)/CTE1<50%。
4.如前述权利要求1所述的工艺,其中,所述牺牲层(2)具有弱区域(2”’)并且限定位于所述操作基板(1,2)的表面和所述弱区域(2”’)之间的层(2”)。
5.如前述权利要求1所述的工艺,其中,所述晶种基板(1)被选择为具有处于所述主基板(4)的热膨胀系数CTE2附近的热膨胀系数CTE1。
6.如前述权利要求1所述的工艺,其中,所述载具基板(3)包括集成电路部分。
7.如前述权利要求1所述的工艺,其中,分离步骤通过在至少200℃的温度进行退火来提供能量。
8.如权利要求2所述的工艺,其中,引入原子物质的步骤以1×1015离子/cm2至1×1017离子/cm2之间的剂量和5keV至500keV之间的能量将所述操作基板(1,2)的区域暴露于原子物质注入。
9.如权利要求2所述的工艺,其中,引入原子物质的步骤通过使操作表面与将通过化学扩散渗入操作晶圆的化学物质接触将原子物质扩散到所述操作基板中。
10.如权利要求8和9中的任一项所述的工艺,其中,引入原子物质的步骤包括:
-在物质引入之前,在所述操作基板中产生限制层;以及
-在物质引入之后,将所述操作基板暴露于至少200℃的温度以促进引入的物质朝向所述限制层的移动。
11.如前述权利要求1所述的工艺,其中,连接步骤将所述操作基板(1,2)接合到所述载具基板(3)。
12.如权利要求11所述的工艺,其中,通过分子粘附实现所述连接步骤。
13.如权利要求1所述的工艺,其中,所述牺牲层(2)是多晶硅层。
14.如权利要求1所述的工艺,其中,所述晶种基板(1)是:
-单晶基板;或者
-非晶或多晶基板;或者
-陶瓷;或者
-金属。
CN201210209949.3A 2011-06-23 2012-06-19 用于采用暂时接合制造半导体结构的工艺 Active CN102842538B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1155548 2011-06-23
FR1155548A FR2977069B1 (fr) 2011-06-23 2011-06-23 Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire

Publications (2)

Publication Number Publication Date
CN102842538A CN102842538A (zh) 2012-12-26
CN102842538B true CN102842538B (zh) 2018-08-21

Family

ID=46275730

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210209949.3A Active CN102842538B (zh) 2011-06-23 2012-06-19 用于采用暂时接合制造半导体结构的工艺

Country Status (8)

Country Link
US (1) US8951887B2 (zh)
EP (1) EP2538438B1 (zh)
JP (1) JP5771566B2 (zh)
KR (1) KR101526245B1 (zh)
CN (1) CN102842538B (zh)
FR (1) FR2977069B1 (zh)
SG (1) SG186554A1 (zh)
TW (1) TWI489566B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
FR2995445B1 (fr) 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
KR101611199B1 (ko) * 2014-07-30 2016-04-27 (주)우리 레이저를 이용한 뜸 점화장치
US9881800B2 (en) * 2015-12-02 2018-01-30 Ananda H. Kumar Structure and method for high performance large-grain-poly silicon backplane for OLED applications
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
FR3068508B1 (fr) * 2017-06-30 2019-07-26 Soitec Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents
US10326044B2 (en) 2017-08-18 2019-06-18 Micron Technology, Inc. Method and apparatus for processing semiconductor device structures
CN110085550A (zh) * 2018-01-26 2019-08-02 沈阳硅基科技有限公司 一种半导体产品用绝缘层结构及其制备方法
KR20200021775A (ko) * 2018-08-21 2020-03-02 엘지전자 주식회사 지지 핸들 및 이를 이용한 화합물 반도체 태양전지의 제조 방법
FR3111232B1 (fr) * 2020-06-09 2022-05-06 Soitec Silicon On Insulator Substrat temporaire demontable compatible avec de tres hautes temperatures et procede de transfert d’une couche utile a partir dudit substrat

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1745483A (zh) * 2003-01-31 2006-03-08 奥斯兰姆奥普托半导体有限责任公司 用于制造一个半导体元器件的方法
CN1757106A (zh) * 2003-01-07 2006-04-05 S.O.I.Tec绝缘体上硅技术公司 在剥离薄层之后重复利用包含多层结构的晶片
FR2944914A1 (fr) * 2009-04-22 2010-10-29 Commissariat Energie Atomique Procede de transfert d'au moins une couche micro-technologique

Family Cites Families (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2744285B1 (fr) 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
KR100481994B1 (ko) * 1996-08-27 2005-12-01 세이코 엡슨 가부시키가이샤 박리방법,박막디바이스의전사방법,및그것을이용하여제조되는박막디바이스,박막집적회로장치및액정표시장치
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US6150239A (en) 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
FR2809534B1 (fr) 2000-05-26 2005-01-14 Commissariat Energie Atomique Dispositif semiconducteur a injection electronique verticale et son procede de fabrication
FR2816445B1 (fr) 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2894990B1 (fr) 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
FR2840731B3 (fr) 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
FR2817395B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2817394B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2835096B1 (fr) 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
US7407869B2 (en) 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
FR2821697B1 (fr) 2001-03-02 2004-06-25 Commissariat Energie Atomique Procede de fabrication de couches minces sur un support specifique et une application
FR2834123B1 (fr) 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
FR2834380B1 (fr) 2002-01-03 2005-02-18 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
FR2834381B1 (fr) 2002-01-03 2004-02-27 Soitec Silicon On Insulator Dispositif de coupe de couche d'un substrat, et procede associe
FR2835095B1 (fr) 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
FR2835097B1 (fr) 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
TWI226139B (en) 2002-01-31 2005-01-01 Osram Opto Semiconductors Gmbh Method to manufacture a semiconductor-component
FR2839199B1 (fr) 2002-04-30 2005-06-24 Soitec Silicon On Insulator Procede de fabrication de substrats avec detachement d'un support temporaire, et substrat associe
WO2003103026A1 (en) * 2002-06-03 2003-12-11 Tien-Hsi Lee Methods for transferring a layer onto a substrate
FR2842650B1 (fr) 2002-07-17 2005-09-02 Soitec Silicon On Insulator Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique
FR2842648B1 (fr) 2002-07-18 2005-01-14 Commissariat Energie Atomique Procede de transfert d'une couche mince electriquement active
FR2843061B1 (fr) 2002-08-02 2004-09-24 Soitec Silicon On Insulator Procede de polissage de tranche de materiau
FR2844099B1 (fr) 2002-09-03 2005-09-02 Commissariat Energie Atomique Dispositif semiconducteur de puissance quasi-vertical sur substrat composite
FR2844095B1 (fr) 2002-09-03 2005-01-28 Commissariat Energie Atomique Procede de fabrication d'un substrat composite du type sicoi comprenant une etape d'epitaxie
FR2845523B1 (fr) 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
TWI233154B (en) 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
FR2849715B1 (fr) * 2003-01-07 2007-03-09 Soitec Silicon On Insulator Recyclage d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
US7122095B2 (en) 2003-03-14 2006-10-17 S.O.I.Tec Silicon On Insulator Technologies S.A. Methods for forming an assembly for transfer of a useful layer
FR2852974A1 (fr) 2003-03-31 2004-10-01 Soitec Silicon On Insulator Procede de fabrication de cristaux monocristallins
DE60336543D1 (de) 2003-05-27 2011-05-12 Soitec Silicon On Insulator Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur
FR2855650B1 (fr) 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2857502B1 (fr) 2003-07-10 2006-02-24 Soitec Silicon On Insulator Substrats pour systemes contraints
FR2857983B1 (fr) 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
FR2859312B1 (fr) 2003-09-02 2006-02-17 Soitec Silicon On Insulator Scellement metallique multifonction
US20050048736A1 (en) 2003-09-02 2005-03-03 Sebastien Kerdiles Methods for adhesive transfer of a layer
JP5101287B2 (ja) 2004-09-21 2012-12-19 ソイテック 接合されるべき面の処理を伴う転写方法
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
EP1973155B1 (en) 2004-11-19 2011-07-06 S.O.I. TEC Silicon Method for fabricating a germanium on insulator (GeOI) type wafer
EP1681712A1 (en) 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
FR2883659B1 (fr) 2005-03-24 2007-06-22 Soitec Silicon On Insulator Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
CN101147234A (zh) 2005-03-29 2008-03-19 硅绝缘体技术有限公司 完全混合式soi型多层结构
US7700395B2 (en) * 2006-01-11 2010-04-20 Stc.Unm Hybrid integration based on wafer-bonding of devices to AlSb monolithically grown on Si
US7785938B2 (en) 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
JP5227536B2 (ja) 2006-04-28 2013-07-03 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
EP1928020B1 (en) * 2006-11-30 2020-04-22 Soitec Method of manufacturing a semiconductor heterostructure
FR2910702B1 (fr) 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
JP5271279B2 (ja) 2007-02-08 2013-08-21 ソイテック 高熱消散基板を製造する方法
FR2912552B1 (fr) 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.
FR2917232B1 (fr) 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
US8236668B2 (en) 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2923079B1 (fr) 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
CN101960604B (zh) 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
CN101620983B (zh) 2008-06-20 2011-05-25 李天锡 薄膜制造方法
FR2933534B1 (fr) 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
EP2151856A1 (en) 2008-08-06 2010-02-10 S.O.I. TEC Silicon Relaxation of strained layers
EP2151852B1 (en) 2008-08-06 2020-01-15 Soitec Relaxation and transfer of strained layers
FR2934925B1 (fr) 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
FR2936356B1 (fr) 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
CN102239538A (zh) 2008-09-24 2011-11-09 S.O.I.探测硅绝缘技术公司 形成经松弛半导体材料层、半导体结构、装置的方法及包含经松弛半导体材料层、半导体结构、装置的工程衬底
FR2937797B1 (fr) 2008-10-28 2010-12-24 S O I Tec Silicon On Insulator Tech Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante
FR2938118B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2938119B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
US8679942B2 (en) 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
FR2941324B1 (fr) 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
FR2942073B1 (fr) 2009-02-10 2011-04-29 Soitec Silicon On Insulator Procede de realisation d'une couche de cavites
EP2221853B1 (en) 2009-02-19 2012-04-25 S.O.I. TEC Silicon Relaxation and transfer of strained material layers
FR2942568B1 (fr) 2009-02-24 2011-08-05 Soitec Silicon On Insulator Procede de fabrication de composants.
US8546238B2 (en) * 2009-04-22 2013-10-01 Commissariat A L'energie Atomique Et Aux Energies Method for transferring at least one micro-technological layer
EP2282332B1 (en) 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
US8114754B2 (en) 2009-11-18 2012-02-14 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
FR2953328B1 (fr) 2009-12-01 2012-03-30 S O I Tec Silicon On Insulator Tech Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1757106A (zh) * 2003-01-07 2006-04-05 S.O.I.Tec绝缘体上硅技术公司 在剥离薄层之后重复利用包含多层结构的晶片
CN1745483A (zh) * 2003-01-31 2006-03-08 奥斯兰姆奥普托半导体有限责任公司 用于制造一个半导体元器件的方法
FR2944914A1 (fr) * 2009-04-22 2010-10-29 Commissariat Energie Atomique Procede de transfert d'au moins une couche micro-technologique

Also Published As

Publication number Publication date
KR20130007435A (ko) 2013-01-18
SG186554A1 (en) 2013-01-30
JP2013008968A (ja) 2013-01-10
TWI489566B (zh) 2015-06-21
FR2977069B1 (fr) 2014-02-07
TW201308450A (zh) 2013-02-16
US8951887B2 (en) 2015-02-10
CN102842538A (zh) 2012-12-26
US20120329243A1 (en) 2012-12-27
EP2538438A1 (fr) 2012-12-26
EP2538438B1 (fr) 2022-04-20
JP5771566B2 (ja) 2015-09-02
FR2977069A1 (fr) 2012-12-28
KR101526245B1 (ko) 2015-06-08

Similar Documents

Publication Publication Date Title
CN102842538B (zh) 用于采用暂时接合制造半导体结构的工艺
US20070141803A1 (en) Methods for making substrates and substrates formed therefrom
US7972939B2 (en) Transfer method with a treatment of a surface to be bonded
JP3900741B2 (ja) Soiウェーハの製造方法
US7977209B2 (en) Method for manufacturing SOI substrate
EP2907790B1 (en) Method for producing nanocarbon film and nanocarbon film
JP6319849B2 (ja) 単結晶材料の利用効率を改善した擬似基板
JP2009516929A (ja) ガラス絶縁体上の大面積半導体
CN1473361A (zh) 制造含有粘接于-目标基片上的-薄层的-叠置结构的方法
JP5284576B2 (ja) 半導体基板の製造方法
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
TWI450366B (zh) Semiconductor substrate manufacturing method
US20100193900A1 (en) Soi substrate and semiconductor device using an soi substrate
JP2003224247A (ja) Soiウエーハ及びsoiウエーハの製造方法
CN109690733B (zh) 贴合式soi晶圆的制造方法
CN114175212A (zh) 包括多晶sic载体衬底上的单晶sic薄层的复合结构制造方法
JP2006165062A (ja) Soiウェーハの製造方法
JP2008166646A (ja) 半導体基板の製造方法
TW202301555A (zh) 用於製作碳化矽基半導性結構及中間複合結構之方法
JP2008263010A (ja) Soi基板の製造方法
TW202301554A (zh) 用於製作碳化矽基半導體結構及中間複合結構之方法
US11424156B2 (en) Removable structure and removal method using the structure
JP5364345B2 (ja) Soi基板の作製方法
WO2008088559A1 (en) Method and structure for cleaning surfaces for bonding layer transfer substrates
JP2023528784A (ja) 非常に高い温度に対応する剥離可能な仮基板、及び前記基板から加工層を移動させるプロセス

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant