KR20130007435A - 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법 - Google Patents
임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법 Download PDFInfo
- Publication number
- KR20130007435A KR20130007435A KR1020120065367A KR20120065367A KR20130007435A KR 20130007435 A KR20130007435 A KR 20130007435A KR 1020120065367 A KR1020120065367 A KR 1020120065367A KR 20120065367 A KR20120065367 A KR 20120065367A KR 20130007435 A KR20130007435 A KR 20130007435A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- handle
- sacrificial layer
- layer
- seed
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Abstract
본 발명은 반도체 구조를 제조하기 위한 방법에 있어서, 시드 기판(1) 및 상기 시드 기판(1)을 덮는 약화된 희생층(2)을 포함하는 핸들 기판(1, 2)을 제공하는 단계(E1); 상기 핸들 기판(1, 2)을 캐리어 기판(3)과 연결하는 단계(E2); 상기 캐리어 기판(3)을 선택적으로 처리하는 단계(E3); 상기 반도체 구조를 형성하기 위해 상기 희생층(2)에서 상기 핸들 기판을 분리하는 단계(E4); 및 상기 시드 기판(1) 위에 존재하는 상기 희생층(2)의 임의의 잔여물을 제거하는 단계(E5)를 포함하는 것을 특징으로 하는 반도체 구조 제조 방법에 관한 것이다.
Description
본 발명은 전자, 광학 또는 마이크로전자 응용들을 위한 반도체 구조들의 제조에 관한 것이다.
더욱 상세하게는, 본 발명은 하나의 기판을 다른 기판에 임시 접합하여 반도체 구조를 제조하는 방법에 관한 것이다.
본 발명은 또한 이와 같은 방법에 채용되는 반도체 조립체에 관한 것이다.
반도체 구조를 제조하는 방법에 있어서, 예를 들어 집적 회로들을 포함하는 층들이 전사될 수 있다. 이와 같은 전사들은 특히 이들을 제조하는데 사용되는 기판 이외의 다른 기판들에 부착되도록 허용하고, 또는 회로들이 "3D" 컴포넌트들을 형성하도록 적층되게 허용한다.
만약 전사될 얇은 층이 작은 두께(즉, 200 ㎛ 이하)이면, 그것은 전사 중 크랙 또는 분할(split)되기 쉬우며 또는 더 일반적으로 그것은 손상될 수 있다.
전사될 층을 보강하고 또는 처리될 기판을 보강하기 위한 문헌 EP 0,786,801로부터 알려진 해결방법은 핸들 기판을 전사될 층을 포함하는 기판에 임시 접합하는 것으로 구성된다. 따라서, 전사될 층 또는 처리될 기판은 자유롭게 취급될 수 있고 그것의 전사 또는 처리에 필요한 모든 제조 단계들을 수행한다.
문헌 EP 0,786,801에서, 핸들 기판은 공정의 끝무렵에 핸들 기판이 쪼개짐 영역을 따라 제거되도록 허용하는 쪼개짐 영역을 포함한다.
하나의 문제는 그와 같은 핸들 기판이 재료를 소비한다는 것이다. 더욱이, 나머지 부분을 재사용하기 위해 그것을 리싸이클링하는 것이 용이하지 않다. 이것은 그것이 폴리싱 동작을 실시하는 것을 필요로 하여, 공정 시간 및 비용을 증가시키기 때문이다.
재료를 소모하지 않는 다른 알려진 해결방법은 전사될 층을 포함하는 기판에 핸들 기판을 접착제에 의해 임시 접합하는 것으로 구성된다.
이 경우에, 전사 또는 처리 중, 전사될 층 및 핸들 기판의 부착과 관련된 힘은 접착제로 견디어 낸다.
일단 전사 또는 처리가 행해지면, 핸들 기판은 제거될 수 있다.
문제는 접착제의 사용으로부터 생긴다.
이것은 만약 기판에 대해 행해지는 처리들에서 채용되는 고온들에 노출되면 그리고 전사를 이용하는 반도체 구조들의 제조 중 접착제들이 불안정하게 될 수 있기 때문이다.
게다가, 접착제층은 특정 처리들을 위한 기판의 충분히 안정한 부착이 그에 대해 행해지도록 허용하지 않는다. 이것은 예를 들어 기판이 예를 들어 200, 50 또는 40 미크론들의 두께 임계치 이하까지 그라인딩에 의해 얇아지는 경우이다. 이러한 단계에서 작용되는 기계적 응력은 불충분하게 강한 접착제층 위에 놓여 있는 층의 변형으로 이어지고, 그것에 의해 기판의 불균일 시닝(thinning)으로 또한 이어진다.
더욱이, 일단 처리가 행해지면, 접착제는 화학적 제거 기술(예를 들어 용제 중에서의 분해)에 의해 완전히 제거된다. 이와 같은 제거는 제조 공정 시간을 증가시키고 얻어진 반도체 구조에 손상을 줄 위험이 있다.
본 발명은 상기한 문제점들이 완화되게 한다.
따라서, 제1 양상에 따르면, 본 발명은, 반도체 구조를 제조하기 위한 방법에 관한 것으로서, 상기 방법은,
시드 기판 및 상기 시드 기판을 덮는 약화된 희생층을 포함하는 핸들 기판을 제공하는 단계;
상기 핸들 기판을 캐리어 기판에 연결하는 단계;
상기 캐리어 기판을 선택적으로 처리하는 단계;
상기 반도체 구조를 형성하기 위해 상기 희생층에서 상기 핸들 기판을 분리하는 단계; 및
상기 시드 기판 위에 존재하는 상기 희생층의 임의의 잔여물을 제거하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 공정에 의해, 한편, 핸들 기판의 시드 기판의 재료는 넓은 범위의 재료들로부터 선택될 수 있고, 다른 한편, 이러한 기판의 나머지 부분은 동일한 방식으로 재사용되도록 하기 위해 특히 용이한 방식으로 리싸이클링될 수 있다.
특히, 분리 단계 후 핸들 기판의 나머지 부분의 리싸이클링이 용이하게 행해질 수 있고, 즉 희생층의 단순한 선택적 에칭은 핸들 기판의 리싸이클링을 허용하기에 충분하다.
이러한 유형의 리싸이클링 공정은 예컨대 예를 들어 문헌 EP 0,786,801에 기재된 공정의 결과가 필연적인 폴리싱-기반 리싸이클링 기술보다 훨씬 덜 비싸다.
이 발명의 다른 이점은 리싸이클링이 핸들 기판의 두께를 감소시키지 않는다는 것인데, 그 이유는 핸들 기판이 희생층으로 덮이기 때문이며, 그것은 리싸이클링에서 소모되는 유일한 층이기 때문이다. 그러므로, 핸들 기판은 이론적으로 무한대로 재사용 가능하다. 따라서, 실리콘 핸들 기판의 전사 및 그것의 리싸이클링, 이러한 기판의 두께 부분이 이들 공정들에서 소모되는 것을 포함하는 알려진 공정들에 비해 비용을 절감시키는 것이 가능하다.
다음은 본 발명의 제1 양상에 따른 공정의 다른 양상들이다:
- 상기 희생층은 상기 핸들 기판의 상기 희생층 내에 원자종들을 도입하여 약화되고;
- 상기 시드 기판은 |CTE1-CTE2|/CTE1 < 50%이도록 상기 캐리어 기판의 열팽창 계수(CTE2) 근방의 열팽창 계수(CTE1)를 가지며;
- 상기 핸들 기판은 상기 시드 기판에 대한 상기 희생층을 형성하는 재료의 접착성을 증진하기 위해 상기 시드 기판과 상기 희생층 사이에 배치된 중간층을 포함하고,
- 상기 희생층은 약화 영역을 가지며 상기 핸들 기판의 표면과 상기 약화 영역 사이에 배치된 층을 규정하고;
- 상기 방법은 상기 분리 단계 전에, 상기 캐리어 기판을 호스트 기판에 연결하는 단계로 구성되는 단계를 포함하고;
- 상기 시드 기판은 상기 호스트 기판의 상기 열팽창 계수(CTE2) 근방의 열팽창 계수(CTE1)를 가지도록 선택되고;
- 상기 캐리어 기판은 집적-회로 부분을 포함하고;
- 상기 분리 단계는 적어도 200oC의 온도에서 어닐링하여 에너지를 공급하는 단계로 구성되고;
- 상기 원자종들의 도입은 1x1015 이온들/cm2와 1x1017 이온들/cm2 사이의 주입량(dose), 및 5 keV와 500 keV 사이의 에너지로, 원자종들 주입에 상기 핸들 기판 영역을 노출시키는 단계로 구성되고;
- 상기 원자종들의 도입은 화학적 확산에 의해 핸들 웨이퍼 내로 침투할 화학적 종들과 핸들 표면을 접촉시킴으로써 상기 핸들 기판 내로 원자종들을 확산시키는 단계로 구성되고;
- 상기 원자종들의 도입은:
상기 종들의 도입전에, 상기 핸들 기판에 구속층을 생성하는 단계; 및
상기 종들 도입 후, 상기 구속층을 향해 상기 도입된 종들의 이동을 촉진시킬 목적으로 적어도 200oC의 온도로 상기 핸들 기판을 노출시키는 단계를 포함하고;
- 상기 연결하는 단계는 상기 핸들 기판을 상기 캐리어 기판에 접합하는 단계로 구성되고;
- 상기 연결하는 단계는 분자 접착에 의해 달성되고;
- 상기 희생층은 폴리실리콘층이고;
- 상기 시드 기판은 단결정 기판; 또는 비결정 또는 다결정 기판; 또는 세라믹; 또는 금속이고;
제2 양상에 따르면, 본 발명은 시드 기판 및 약화된 폴리실리콘 희생층을 포함하는 핸들 기판에 관한 것이다.
다음은 본 발명의 제2 양상에 따른 핸들 기판의 다른 양상들이다:
- 상기 희생층은 1x1016 at/cm3와 1x1020 at/cm3 사이에 놓이는 수소 및/또는 헬륨의 밀도를 포함하고;
- 희생층은 폴리실리콘으로 만들어지고;
- 상기 시드 기판은 단결정 기판, 비결정 또는 다결정 기판, 세라믹 또는 금속이고;
- 그것은 10 옹스트롬 이하의 RMS 표면 거칠기를 가지고;
- 그것은 상기 핸들 기판과 상기 캐리어 기판과의 후속 연결을 단순화시키는 추가 표면층을 가지고;
- 상기 추가층은 실리콘 산화물로 만들어진다.
또한, 제3 양상에 따르면, 본 발명은 시드 기판 위에 희생층을 형성하는 단계; 및 상기 희생층에 원자종들을 도입하는 단계를 포함하는 핸들 기판 제조 방법에 관한 것이다.
본 발명의 다른 특징들 및 이점들은 설명을 위한 것이고 제한하는 것이 아니며 첨부 도면들에 관해 읽혀져야 하는 다음의 설명으로부터 더 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 공정의 단계들을 나타낸 도면.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 공정에서 발견되는 구성들을 나타낸 도면.
도 2 내지 도 12는 본 발명의 일 실시예에 따른 공정에서 발견되는 구성들을 나타낸 도면.
모든 도면들에 있어서, 유사한 요소들은 동일한 참조 번호들이 주어진다.
다음의 설명은 캐리어 기판을 지지하기 위해 핸들 기판을 채용하는 반도체 구조를 제조하기 위한 방법에서의 단계들을 설명하는 도 1 내지 도 12에 대해 주어진다.
표현 "반도체 구조"는 반도체 장치의 제조에 사용되는 임의의 구조를 의미하는 것으로 이해된다. 반도체 구조는 전도체들, 반도체들 및/또는 절연체들을 포함할 수 있다. 이것은 그 자체가 마이크로컴포넌트들을 포함하거나 포함하지 않는 층 또는 마무리되거나 부분적으로 마무리된 마이크로컴포넌트들일 수 있다.
표현 "핸들 기판"은 복합 구조를 의미하는 것으로 이해되고, 이 복합 구조의 기능은 기판 또는 구조에 대한 임시 기계적 지지체로서 작용하는 것이다.
표현 "캐리어 기판"은 핸들 기판에 - 특히 임시로 - 연결되고 처리들을 받을 기판을 의미하는 것으로 이해된다. 이것은 예를 들어 호스트 기판에 전사될 마무리된 또는 부분적으로 마무리된 마이크로컴포넌트들을 포함하는 기판일 수 있다.
표현 "호스트 기판"은 기판 또는 구조를 수용(전형적으로 전사에 의해)하도록 의도된 기판을 의미하는 것으로 이해된다.
표현 "정지층"은 리싸이클링 동작 중 제거되지 않는 제1 층을 의미하는 것으로 이해된다.
반도체 구조를 제조하기 위한 방법에 있어서, 제1 단계 E1에서, 시드 기판(1) 및 시드 기판(1)을 덮는 시드 기판(1)을 포함하는 핸들 기판(1, 2)이 제공된다.
희생층(2)은 약화되거나 미리 약화되어 있을 수 있고, 그 결과 제조 공정에서, 핸들 기판에 이전에 약화된 희생층(2)을 제공할 수 있고 제조 공정에서 희생층(2)을 약화시키는 것이 가능하다.
희생층(2)은 전형적으로 원자종들을 희생층(2)에 도입하여 약화된다. 희생층(2)은 바람직하게는 폴리실리콘으로 만들어질 수 있는 데, 그 이유는 이러한 재료가 사용될 때 분리가 특히 용이하기 때문이다. 이 점에서, 독자는 문헌 시. 에이치. 윤(C. H. Yun), 엔. 퀴토리아노(N. Quitoriano), 엔. 더블유. 청(N.W. Cheung): "Polycrystalline silicon layer transfer by ion - cut "(Applied Physics Letters, Vol. 82, No. 10, March 2003)을 참조할 수 있다.
더욱이, 중간층(20)이 시드 기판과 희생층(2) 사이에 제공되고, 배치될 수 있고, 이러한 중간층은 시드 기판(1)에 대한 희생층(2)의 양호한 접착을 보장한다. 이러한 중간층(20)은 핸들 기판의 선택적 리싸이클링 E5 동안 타이층(tie layer)으로 및 에치-정지층 모두로서 작용할 수 있고, 상기 리싸이클링은 시드 기판(1) 위에 존재하는 희생층(2)의 임의의 잔여물을 제거하는 것으로 구성된다(이하 참조). 이러한 층은 희생층(2)이 기판(1)과 동일한 재료로 만들어질 경우 특히 필요하다는 것이 주목될 것이다.
희생층(2)은 시드 기판(1)을 덮는다. 이러한 희생층(2)은 핸들 기판과 캐리어 기판(3)의 후속 연결을 더 용이하게 하는 추가층(21)으로 덮힐 수 있다. 따라서, 이러한 추가층(21)은 표면의 산화물 접합층의 형태를 취할 수 있다. 이러한 층이 존재하든 존재하지 않든, 핸들 기판의 노출면은 후속 조립 단계 E2와 호환되는 것이 중요하다. 따라서, 만약 핸들 기판을 분자 접합에 의해 임시로 캐리어 기판에 연결하는 것을 생각한다면, 핸들 기판의 RMS 표면 거칠기는 약 10 옹스트롬 이하이어야 한다.
상기 원자종들의 도입은 시드 기판(1)을 덮는 희생층(2)에 매립된 약화 영역(2''')을 형성하는 목적을 가진다. 도입된 원자종들은 단독 또는 조합이든, 수소 또는 헬륨 이온들, 불활성 가스 이온들 또는 심지어 불소 또는 붕소 이온들일 수 있다. 수소 및 헬륨이 특히 유리한 데 그 이유는 이들이 아주 일반적으로 주입되기 때문이다.
따라서, 핸들 기판은 이것이 약화 영역(2''')에서 에너지를 받을 때(예를 들어 가열 및/또는 기계적 응력이 가해질 때) 약화 영역(2''')에서 분리하기 쉽다.
원자종들 도입의 파라미터들 및 특히 도입되는 종들의 주입량은 캐리어 기판(3)과 핸들 기판의 조립 중 또는 기판(3)에 대해 행해지는 처리들 동안, 특히 만약 이들 처리들이 열 처리 단계를 포함한다면, 핸들 기판이 약화 영역을 따라 파괴 또는 분리하는 것을 방지하도록 조정될 수 있다.
이하에 기술되는 것과 같이, 이것은 핸들 기판이 후속 처리 단계들 동안 캐리어 기판(3)으로부터 분리되는 것을 허용한다.
약화 영역을 생성하기 위해 종들이 핸들 기판에 도입되는 깊이는 주로 종들이 핸들 기판에 도입되는 에너지의 함수이다. 도입되는 종들이 실제로 본질적으로 희생층에 위치되는 한, 약화된 영역의 정확한 위치는 중요하지 않다. 비제한적 예로서, 원자종들이 50 nm와 수 미크론 사이의 깊이로 희생층(2)에 도입될 수 있다.
상기 원자종들의 도입은 1x1015 이온들/cm과 1x1017 이온들/cm2사이의 주입량으로, 그리고 5 keV와 500 keV 사이의 에너지로, 원자종들 주입에 핸들 기판의 영역을 노출시키는 것으로 구성될 수 있다.
대안으로, 원자종들의 도입은 핸들 기판으로의 원자종들의 확산으로, 즉 핸들 기판의 표면을 화학적 확산에 의해 핸들 기판에 침투시킬 화학적 종들과 접촉시키는 것으로 구성될 수 있다. 이것은 플라즈마를 이용하여 달성될 수 있다.
이러한 도입은 또한 예를 들어 많은 양의 수소를 그것의 침착 중 층에 포함시킴으로써 희생층(2)의 형성 동안 달성될 수 있다.
알려진 주입-기반 층 전사 기술들과는 대조적으로, 이 발명의 상황에서는, 전사될 층을 규정하기 위해 주입된 종들을 정밀하게 위치시킬 필요가 없다는 것이 주목될 것이다. 보이드들(voids) 또는 판형상들과 같은 결함들을 열처리의 영향 하에서 형성하도록 허용하는 층에 종들을 실제로 충분히 포함시키는 것으로 충분하고, 이어서 결함들은 시드 기판(1)이 분리되게 허용할 것이다. 희생층(2)에서의 H 및/또는 He 밀도는 1x1016 at/cm3와 1x1020 at/cm3 사이에 있다. 폴리실리콘 희생층(2)에서, 이러한 밀도는 약 1x1018 at/cm3이다.
더욱이, 어떠한 원자종들을 도입하는 방법이 사용될지라도, 종 도입은 다음과 같은 제한과 결합될 수 있다:
- 종 도입 전, 구속층이 핸들 기판에 생성되고;
- 종 도입 후, 핸들 기판은 구속층을 향해 도입된 종들의 이동을 촉진시킬 목적으로 적어도 100oC의 온도에서 노출된다.
이미 언급한 것과 같이, 단계 E2에서, 핸들 기판(1, 2)은 캐리어 기판(3)과 연결된다.
이러한 조립 단계 E2는 캐리어 기판(3)에 기계적 지지가 제공되게 허용한다.
유리하게는, 핸들 기판을 형성하는 시드 기판(1)의 재료는 캐리어 기판의 열팽창 계수 근방의 열팽창 계수를 가지도록 선택될 수 있다. 바람직하게는, |CTE1-CTE2|/CTE1 < 50%이고 여기서 CTE1은 시드 기판의 열팽창 계수이고 CTE2는 캐리어 기판의 열팽창 계수이다.
또한 유리하게는, 시드 기판(1)은 캐리어 기판(3)에 대해 행해지는 처리들과 호환 가능한 기판 형태로 제공될 수 있는 임의의 다른 재료 또는 실리콘으로 만들어질 수 있다.
따라서, 이러한 시드 기판(1)은 수백도, 예를 들어 500oC까지의 열 처리를 견딜 수 있어야 하고, 화학적-기계적 폴리싱(CMP) 또는 그라인딩을 견디도록 하기 위해 화학적으로 불활성이어야 하고 기계적 응력들을 견딜 수 있어야 하고, 분자 접착 단계 중 변형될 수 있도록 충분히 유연해야 한다. 이러한 점에서, 시드 기판(1)은 가능하게 단결정(실리콘, SiC, 수정, 사파이어) 기판, 비결정 또는 다결정(폴리SiC, 글라스, 글라스-세라믹) 기판, 세라믹(알루미늄 또는 실리콘 질화물, 멀라이트(mullite), 알루미나(alumina)) 또는 금속(텅스텐, 몰리브덴)으로부터 선택될 것이다.
조립 단계 E2는 핸들 기판(1, 2)을 캐리어 기판(3)에 접합하는 것으로 구성될 수 있다.
이때 그것은 캐리어 기판(3)과 접촉하는 층(2'')이다. 그러므로, 바람직하게는, 이것은 도입부에서 언급한, 접착제 또는 임의의 다른 형태의 접착제층을 필요로 하지 않는 분자 접착 동작이다.
일단 그것을 지지하는 기판(1)과 연결되면, 기판(3)은 하나 이상의 처리들을 받을 수 있다. 예를 들어, 회로들이 연결되는 경우에, 캐리어 기판(3)은 후면으로부터 시닝되고(thinned) 최종 호스트 기판(4)에 연결되고(E2'), 예를 들어 접착된다.
이 경우에, 시드 기판(1)의 재료는 최종 호스트 기판(4)의 열팽창 계수 근방의 열팽창 계수를 가지도록 선택될 수 있다. 바람직하게는 |CTE1-CTE3|/CTE1 < 50%이고 여기서 CTE1는 시드 기판의 열팽창 계수이고 CTE3은 최종 호스트 기판의 열팽창 계수이다.
다음에, 제4 단계에서, 핸들 기판은 희생층(2)에서 특히 약화가 원자종들을 도입하여 달성된 경우에 약화 영역(2''')에서 분리된다(E4).
대안으로 또는 상보형 방식으로, 이러한 분리 단계가 행해지기 전에, 캐리어 기판(3) 및 층(2'')을 호스트 기판(4)에 연결하는 것(E30)으로 구성되는 단계가 실시될 수 있다.
분리 단계 E3는 특히 적어도 200oC의 온도에서 어닐링하여 에너지를 공급하는 것으로 구성된다. 이러한 열 처리 외에, 기계적 응력이 이러한 분리를 달성하기 위해 약화된 영역에 가해질 수 있다.
따라서, 조립 단계 E30가 행해지는 경우에, 핸들 기판은 캐리어 기판(3)이 캐리어 기판(3)을 손상시키기 않고 호스트 기판(4) 위에 배치되도록 허용한다.
더욱이, 핸들 기판의 나머지 부분은 희생층(2')의 임의의 잔여물을 선택적으로 에칭하여 용이하게 리싸이클링될 수 있다.
이러한 목적을 위해, 시드 기판(1)으로부터 희생층(2)의 임의의 잔여물을 제거하는 단계 E5가 실시된다.
캐리어 기판의 나머지 부분의 리싸이클링은 핸들 기판의 두께를 감소시키지 않는 데 그 이유는 그것이 소모되는 잔여층(2)이기 때문이다.
이것은 이러한 기판의 두께의 부분을 모두 사용하여, 그것을 리싸이클링 하기 전에 실리콘 기판의 전사 부분을 포함하는 알려진 공정들에 비해 기판 소모를 감소시킬 수 있게 한다.
반도체 구조는 상기한 공정을 이용하여 얻어지고, 상기 구조는 가능하게는 호스트 기판(4), 캐리어 기판(3) 및 가능하게는 핸들 기판의 희생층에 기인하는 층(2')의 임의의 잔여물로 구성된다. 이러한 잔여물은 반도체 구조 위에 존재하는 희생층(2)의 임의의 잔여물을 제거하는 단계 E5에서 예를 들어 폴리싱 또는 화학적 처리를 이용하여 제거될 수 있을 것이다.
끝으로, 상기 제조 공정은 특히 자유면을 평활화(smoothing)하고 또는 층(2'')을 제거하는 것으로 구성되는, 핸들 기판을 리싸이클링하는 단계를 포함할 수 있다.
이와 같은 평활화는 또는 제거는 그라인딩 공정, 웨트-에칭 공정 또는 화학적-기계적 폴리싱 공정을 이용하여 달성될 수 있다.
중간층(20)이 시드 기판(1)과 희생층(2) 사이에 배치되는 경우에, 중간층(20)은 정지층으로서 사용될 수 있다. 그러나, 이러한 중간층이 존재하지 않는 경우에, 시드 기판(1)이 정지층으로서 작용한다.
1 : 시드 기판
2 : 희생층
20 : 중간층
21 : 추가층
2 : 희생층
20 : 중간층
21 : 추가층
Claims (23)
- 반도체 구조를 제조하기 위한 방법에 있어서,
시드 기판(1) 및 상기 시드 기판(1)을 덮는 약화된 희생층(2)을 포함하는 핸들 기판(1, 2)을 제공하는 단계(E1);
상기 핸들 기판(1, 2)을 캐리어 기판(3)에 연결하는 단계(E2);
상기 캐리어 기판(3)을 선택적으로 처리하는 단계(E3);
상기 반도체 구조를 형성하기 위해 상기 희생층(2)에서 상기 핸들 기판을 분리하는 단계(E4); 및
상기 시드 기판(1) 위에 존재하는 상기 희생층(2)의 임의의 잔여물을 제거하는 단계(E5);를 포함하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항에 있어서,
상기 희생층(2)은 상기 핸들 기판(1, 2)의 상기 희생층(2) 내에 원자종들을 도입하여 약화되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 또는 제2항에 있어서,
상기 시드 기판(1)은 (CTE1-CTE2)/CTE1 < 50%이도록 상기 캐리어 기판(3)의 열팽창 계수(CTE2) 근방의 열팽창 계수(CTE1)를 갖는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 핸들 기판(1, 2)은 상기 시드 기판(1)에 대한 상기 희생층(2)을 형성하는 재료의 접착성을 증진하기 위해 상기 시드 기판(1)과 상기 희생층(2) 사이에 배치된 중간층(20)을 포함하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 희생층(2)은 약화 영역(2''')을 가지며, 상기 핸들 기판(1, 2)의 표면과 상기 약화 영역(2''') 사이에 배치된 층(2'')을 규정하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 방법은 상기 분리 단계(E3) 전에, 상기 캐리어 기판(3)을 호스트 기판(4)에 연결하는 단계(E30)로 구성되는 단계;를 포함하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 시드 기판(1)은 상기 호스트 기판(4)의 상기 열팽창 계수(CTE2) 근방의 열팽창 계수(CTE1)를 가지도록 선택되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 캐리어 기판(3)은 집적-회로 부분을 포함하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 분리 단계는 적어도 200oC의 온도에서 어닐링하여 에너지를 공급하는 단계로 구성되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제2항 내지 제9항 중 어느 한 항에 있어서,
상기 원자종들의 도입은 1x1015 이온들/cm2와 1x1017 이온들/cm2 사이의 주입량, 및 5 keV와 500 keV 사이의 에너지로, 원자종들 주입에 상기 핸들 기판(1, 2) 영역을 노출시키는 단계로 구성되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제2항 내지 제10항 중 어느 한 항에 있어서,
상기 원자종들의 도입은 화학적 확산에 의해 핸들 웨이퍼 내로 침투할 화학적 종들과 핸들 표면을 접촉시킴으로써 상기 핸들 기판 내로 원자종들을 확산시키는 단계로 구성되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제10항 또는 제11항에 있어서,
상기 원자종들의 도입은:
상기 종들의 도입전에, 상기 핸들 기판에 구속층을 생성하는 단계; 및
상기 종들 도입 후, 상기 구속층을 향해 상기 도입된 종들의 이동을 촉진시킬 목적으로 적어도 200oC의 온도로 상기 핸들 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 연결하는 단계는 상기 핸들 기판(1, 2)을 상기 캐리어 기판(3)에 접합하는 단계로 구성되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제13항에 있어서,
상기 연결하는 단계는 분자 접착에 의해 달성되는 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제14항 중 어느 한 항에 있어서,
상기 희생층(2)은 폴리실리콘층인 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 제1항 내지 제15항 중 어느 한 항에 있어서,
상기 시드 기판(1)은,
단결정 기판; 또는
비결정 또는 다결정 기판; 또는
세라믹; 또는
금속;인 것을 특징으로 하는 반도체 구조를 제조하기 위한 방법. - 시드 기판(1) 및 약화된 폴리실리콘 희생층(2);을 포함하는 것을 특징으로 하는 핸들 기판.
- 제17항에 있어서,
상기 희생층(2)은 1x1016 at/cm3와 1x1020 at/cm3 사이에 놓이는 수소 및/또는 헬륨의 밀도를 포함하는 것을 특징으로 하는 핸들 기판. - 제17항 또는 제18항에 있어서,
상기 시드 기판(1)은 단결정 기판, 비결정 또는 다결정 기판, 세라믹 또는 금속인 것을 특징으로 하는 핸들 기판. - 제17항 내지 제19항 중 어느 한 항에 있어서,
10 옹스트롬 이하의 RMS 표면 거칠기를 갖는 것을 특징으로 하는 핸들 기판. - 제17항 내지 제20항 중 어느 한 항에 있어서,
상기 핸들 기판과 상기 캐리어 기판과의 후속 연결을 단순화시키는 추가 표면층(21)을 가지는 것을 특징으로 하는 핸들 기판. - 제21항에 있어서,
상기 추가층(21)은 실리콘 산화물로 만들어지는 것을 특징으로 하는 핸들 기판. - 핸들 기판을 제조하는 방법에 있어서,
시드 기판(1) 위에 폴리실리콘 희생층(2)를 형성하는 단계; 및
상기 폴리실리콘 희생층(2)에 원자종들을 도입하는 단계;를 포함하는 것을 특징으로 하는 핸들 기판을 제조하는 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1155548A FR2977069B1 (fr) | 2011-06-23 | 2011-06-23 | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
FRFR1155548 | 2011-06-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130007435A true KR20130007435A (ko) | 2013-01-18 |
KR101526245B1 KR101526245B1 (ko) | 2015-06-08 |
Family
ID=46275730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120065367A KR101526245B1 (ko) | 2011-06-23 | 2012-06-19 | 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8951887B2 (ko) |
EP (1) | EP2538438B1 (ko) |
JP (1) | JP5771566B2 (ko) |
KR (1) | KR101526245B1 (ko) |
CN (1) | CN102842538B (ko) |
FR (1) | FR2977069B1 (ko) |
SG (1) | SG186554A1 (ko) |
TW (1) | TWI489566B (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160015468A (ko) * | 2014-07-30 | 2016-02-15 | (주)우리 | 레이저를 이용한 뜸 점화장치 |
WO2020040370A1 (ko) * | 2018-08-21 | 2020-02-27 | 엘지전자 주식회사 | 지지 핸들 및 이를 이용한 화합물 반도체 태양전지의 제조 방법 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2995447B1 (fr) | 2012-09-07 | 2014-09-05 | Soitec Silicon On Insulator | Procede de separation d'au moins deux substrats selon une interface choisie |
FR2995445B1 (fr) | 2012-09-07 | 2016-01-08 | Soitec Silicon On Insulator | Procede de fabrication d'une structure en vue d'une separation ulterieure |
US9881800B2 (en) * | 2015-12-02 | 2018-01-30 | Ananda H. Kumar | Structure and method for high performance large-grain-poly silicon backplane for OLED applications |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
FR3068508B1 (fr) * | 2017-06-30 | 2019-07-26 | Soitec | Procede de transfert d'une couche mince sur un substrat support presentant des coefficients de dilatation thermique differents |
US10326044B2 (en) * | 2017-08-18 | 2019-06-18 | Micron Technology, Inc. | Method and apparatus for processing semiconductor device structures |
CN110085550A (zh) * | 2018-01-26 | 2019-08-02 | 沈阳硅基科技有限公司 | 一种半导体产品用绝缘层结构及其制备方法 |
FR3111232B1 (fr) * | 2020-06-09 | 2022-05-06 | Soitec Silicon On Insulator | Substrat temporaire demontable compatible avec de tres hautes temperatures et procede de transfert d’une couche utile a partir dudit substrat |
Family Cites Families (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2744285B1 (fr) | 1996-01-25 | 1998-03-06 | Commissariat Energie Atomique | Procede de transfert d'une couche mince d'un substrat initial sur un substrat final |
EP0858110B1 (en) * | 1996-08-27 | 2006-12-13 | Seiko Epson Corporation | Separating method, method for transferring thin film device, and liquid crystal display device manufactured by using the transferring method |
US20050280155A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Semiconductor bonding and layer transfer method |
US6150239A (en) | 1997-05-31 | 2000-11-21 | Max Planck Society | Method for the transfer of thin layers monocrystalline material onto a desirable substrate |
FR2809534B1 (fr) | 2000-05-26 | 2005-01-14 | Commissariat Energie Atomique | Dispositif semiconducteur a injection electronique verticale et son procede de fabrication |
FR2816445B1 (fr) | 2000-11-06 | 2003-07-25 | Commissariat Energie Atomique | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible |
FR2817394B1 (fr) | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
FR2840731B3 (fr) | 2002-06-11 | 2004-07-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
FR2817395B1 (fr) | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
FR2894990B1 (fr) | 2005-12-21 | 2008-02-22 | Soitec Silicon On Insulator | Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede |
FR2835096B1 (fr) | 2002-01-22 | 2005-02-18 | Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin | |
US7407869B2 (en) | 2000-11-27 | 2008-08-05 | S.O.I.Tec Silicon On Insulator Technologies | Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material |
FR2821697B1 (fr) | 2001-03-02 | 2004-06-25 | Commissariat Energie Atomique | Procede de fabrication de couches minces sur un support specifique et une application |
FR2834123B1 (fr) | 2001-12-21 | 2005-02-04 | Soitec Silicon On Insulator | Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report |
FR2834381B1 (fr) | 2002-01-03 | 2004-02-27 | Soitec Silicon On Insulator | Dispositif de coupe de couche d'un substrat, et procede associe |
FR2834380B1 (fr) | 2002-01-03 | 2005-02-18 | Soitec Silicon On Insulator | Dispositif de coupe de couche d'un substrat, et procede associe |
FR2835095B1 (fr) | 2002-01-22 | 2005-03-18 | Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique | |
FR2835097B1 (fr) | 2002-01-23 | 2005-10-14 | Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil | |
TWI226139B (en) | 2002-01-31 | 2005-01-01 | Osram Opto Semiconductors Gmbh | Method to manufacture a semiconductor-component |
FR2839199B1 (fr) | 2002-04-30 | 2005-06-24 | Soitec Silicon On Insulator | Procede de fabrication de substrats avec detachement d'un support temporaire, et substrat associe |
AU2003237399A1 (en) * | 2002-06-03 | 2003-12-19 | Tien-Hsi Lee | Methods for transferring a layer onto a substrate |
FR2842650B1 (fr) | 2002-07-17 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique |
FR2842648B1 (fr) | 2002-07-18 | 2005-01-14 | Commissariat Energie Atomique | Procede de transfert d'une couche mince electriquement active |
FR2843061B1 (fr) | 2002-08-02 | 2004-09-24 | Soitec Silicon On Insulator | Procede de polissage de tranche de materiau |
FR2844095B1 (fr) | 2002-09-03 | 2005-01-28 | Commissariat Energie Atomique | Procede de fabrication d'un substrat composite du type sicoi comprenant une etape d'epitaxie |
FR2844099B1 (fr) | 2002-09-03 | 2005-09-02 | Commissariat Energie Atomique | Dispositif semiconducteur de puissance quasi-vertical sur substrat composite |
FR2845523B1 (fr) | 2002-10-07 | 2005-10-28 | Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee | |
TWI233154B (en) | 2002-12-06 | 2005-05-21 | Soitec Silicon On Insulator | Method for recycling a substrate |
FR2849715B1 (fr) * | 2003-01-07 | 2007-03-09 | Soitec Silicon On Insulator | Recyclage d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince |
WO2004061944A1 (en) * | 2003-01-07 | 2004-07-22 | S.O.I.Tec Silicon On Insulator Technologies | Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer |
JP4662918B2 (ja) * | 2003-01-31 | 2011-03-30 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 半導体構成素子の製造のための方法 |
US7122095B2 (en) | 2003-03-14 | 2006-10-17 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Methods for forming an assembly for transfer of a useful layer |
FR2852974A1 (fr) | 2003-03-31 | 2004-10-01 | Soitec Silicon On Insulator | Procede de fabrication de cristaux monocristallins |
DE60336543D1 (de) | 2003-05-27 | 2011-05-12 | Soitec Silicon On Insulator | Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur |
FR2855650B1 (fr) | 2003-05-30 | 2006-03-03 | Soitec Silicon On Insulator | Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat |
FR2855909B1 (fr) | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat |
FR2857502B1 (fr) | 2003-07-10 | 2006-02-24 | Soitec Silicon On Insulator | Substrats pour systemes contraints |
FR2857983B1 (fr) | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
FR2859312B1 (fr) | 2003-09-02 | 2006-02-17 | Soitec Silicon On Insulator | Scellement metallique multifonction |
US20050048736A1 (en) | 2003-09-02 | 2005-03-03 | Sebastien Kerdiles | Methods for adhesive transfer of a layer |
EP2048706B1 (en) | 2004-09-21 | 2012-12-12 | Soitec | Transfer method with a treatment of a surface to be bonded |
US7202124B2 (en) * | 2004-10-01 | 2007-04-10 | Massachusetts Institute Of Technology | Strained gettering layers for semiconductor processes |
EP1659623B1 (en) | 2004-11-19 | 2008-04-16 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Method for fabricating a germanium on insulator (GeOI) type wafer |
EP1681712A1 (en) | 2005-01-13 | 2006-07-19 | S.O.I. Tec Silicon on Insulator Technologies S.A. | Method of producing substrates for optoelectronic applications |
FR2883659B1 (fr) | 2005-03-24 | 2007-06-22 | Soitec Silicon On Insulator | Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur |
CN101147234A (zh) | 2005-03-29 | 2008-03-19 | 硅绝缘体技术有限公司 | 完全混合式soi型多层结构 |
US7700395B2 (en) * | 2006-01-11 | 2010-04-20 | Stc.Unm | Hybrid integration based on wafer-bonding of devices to AlSb monolithically grown on Si |
JP5227536B2 (ja) | 2006-04-28 | 2013-07-03 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
US7785938B2 (en) | 2006-04-28 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit |
EP1928020B1 (en) * | 2006-11-30 | 2020-04-22 | Soitec | Method of manufacturing a semiconductor heterostructure |
FR2910702B1 (fr) | 2006-12-26 | 2009-04-03 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat mixte |
CN101573786B (zh) | 2007-02-08 | 2011-09-28 | 硅绝缘体技术有限公司 | 高散热性基片的制造方法 |
FR2912552B1 (fr) | 2007-02-14 | 2009-05-22 | Soitec Silicon On Insulator | Structure multicouche et son procede de fabrication. |
FR2917232B1 (fr) | 2007-06-06 | 2009-10-09 | Soitec Silicon On Insulator | Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion. |
US8236668B2 (en) | 2007-10-10 | 2012-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
FR2923079B1 (fr) | 2007-10-26 | 2017-10-27 | S O I Tec Silicon On Insulator Tech | Substrats soi avec couche fine isolante enterree |
JP2011517061A (ja) | 2008-03-13 | 2011-05-26 | エス.オー.アイ.テック シリコン オン インシュレータ テクノロジーズ | 絶縁埋め込み層に帯電領域を有する基板 |
CN101620983B (zh) | 2008-06-20 | 2011-05-25 | 李天锡 | 薄膜制造方法 |
FR2933534B1 (fr) | 2008-07-03 | 2011-04-01 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat |
EP2151856A1 (en) | 2008-08-06 | 2010-02-10 | S.O.I. TEC Silicon | Relaxation of strained layers |
FR2934925B1 (fr) | 2008-08-06 | 2011-02-25 | Soitec Silicon On Insulator | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
EP2151852B1 (en) | 2008-08-06 | 2020-01-15 | Soitec | Relaxation and transfer of strained layers |
TWI457984B (zh) | 2008-08-06 | 2014-10-21 | Soitec Silicon On Insulator | 應變層的鬆弛方法 |
FR2936356B1 (fr) | 2008-09-23 | 2010-10-22 | Soitec Silicon On Insulator | Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant |
KR20110063773A (ko) | 2008-09-24 | 2011-06-14 | 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스 | 릴랙싱된 반도체 재료층들을 형성하는 방법들, 반도체 구조들, 디바이스들 및 그를 포함하는 엔지니어링된 기판들 |
FR2937797B1 (fr) | 2008-10-28 | 2010-12-24 | S O I Tec Silicon On Insulator Tech | Procede de fabrication et de traitement d'une structure de type semi-conducteur sur isolant, permettant de deplacer des dislocations, et structure correspondante |
FR2938119B1 (fr) | 2008-10-30 | 2011-04-22 | Soitec Silicon On Insulator | Procede de detachement de couches semi-conductrices a basse temperature |
FR2938118B1 (fr) | 2008-10-30 | 2011-04-22 | Soitec Silicon On Insulator | Procede de fabrication d'un empilement de couches minces semi-conductrices |
US8679942B2 (en) | 2008-11-26 | 2014-03-25 | Soitec | Strain engineered composite semiconductor substrates and methods of forming same |
FR2941324B1 (fr) | 2009-01-22 | 2011-04-29 | Soitec Silicon On Insulator | Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant. |
FR2942073B1 (fr) | 2009-02-10 | 2011-04-29 | Soitec Silicon On Insulator | Procede de realisation d'une couche de cavites |
ATE555494T1 (de) | 2009-02-19 | 2012-05-15 | S O I Tec Silicon | Relaxation und übertragung von verspannten materialschichten |
FR2942568B1 (fr) | 2009-02-24 | 2011-08-05 | Soitec Silicon On Insulator | Procede de fabrication de composants. |
FR2944914B1 (fr) * | 2009-04-22 | 2011-05-20 | Commissariat Energie Atomique | Procede de transfert d'au moins une couche micro-technologique |
US8546238B2 (en) * | 2009-04-22 | 2013-10-01 | Commissariat A L'energie Atomique Et Aux Energies | Method for transferring at least one micro-technological layer |
EP2282332B1 (en) | 2009-08-04 | 2012-06-27 | S.O.I. TEC Silicon | Method for fabricating a semiconductor substrate |
CN102741999B (zh) | 2009-11-18 | 2015-07-15 | Soitec公司 | 使用玻璃键合层制造半导体结构和器件的方法,和用所述方法形成的半导体结构和器件 |
FR2953328B1 (fr) | 2009-12-01 | 2012-03-30 | S O I Tec Silicon On Insulator Tech | Heterostructure pour composants electroniques de puissance, composants optoelectroniques ou photovoltaiques |
FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
FR2966283B1 (fr) | 2010-10-14 | 2012-11-30 | Soi Tec Silicon On Insulator Tech Sa | Procede pour realiser une structure de collage |
-
2011
- 2011-06-23 FR FR1155548A patent/FR2977069B1/fr active Active
-
2012
- 2012-06-01 SG SG2012040549A patent/SG186554A1/en unknown
- 2012-06-18 US US13/526,105 patent/US8951887B2/en active Active
- 2012-06-19 JP JP2012138156A patent/JP5771566B2/ja active Active
- 2012-06-19 CN CN201210209949.3A patent/CN102842538B/zh active Active
- 2012-06-19 KR KR1020120065367A patent/KR101526245B1/ko active IP Right Grant
- 2012-06-21 TW TW101122278A patent/TWI489566B/zh active
- 2012-06-22 EP EP12173176.4A patent/EP2538438B1/fr active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160015468A (ko) * | 2014-07-30 | 2016-02-15 | (주)우리 | 레이저를 이용한 뜸 점화장치 |
WO2020040370A1 (ko) * | 2018-08-21 | 2020-02-27 | 엘지전자 주식회사 | 지지 핸들 및 이를 이용한 화합물 반도체 태양전지의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
EP2538438B1 (fr) | 2022-04-20 |
JP2013008968A (ja) | 2013-01-10 |
US20120329243A1 (en) | 2012-12-27 |
JP5771566B2 (ja) | 2015-09-02 |
US8951887B2 (en) | 2015-02-10 |
CN102842538A (zh) | 2012-12-26 |
EP2538438A1 (fr) | 2012-12-26 |
SG186554A1 (en) | 2013-01-30 |
TWI489566B (zh) | 2015-06-21 |
CN102842538B (zh) | 2018-08-21 |
FR2977069B1 (fr) | 2014-02-07 |
TW201308450A (zh) | 2013-02-16 |
KR101526245B1 (ko) | 2015-06-08 |
FR2977069A1 (fr) | 2012-12-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101526245B1 (ko) | 임시 접합을 채용하는 반도체 구조를 제조하기 위한 방법 | |
US7166520B1 (en) | Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process | |
US20070029043A1 (en) | Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process | |
US7615463B2 (en) | Method for making thin layers containing microcomponents | |
JP5988389B2 (ja) | レイヤ転送プロセス用の基板強化方法および結果のデバイス | |
US7713369B2 (en) | Detachable substrate or detachable structure and method for the production thereof | |
CN101084577B (zh) | 修整通过组装两晶片构成的结构的方法 | |
US8372728B2 (en) | Process for fabricating a multilayer structure with trimming using thermo-mechanical effects | |
US8298916B2 (en) | Process for fabricating a multilayer structure with post-grinding trimming | |
US20020055266A1 (en) | Controlled cleavage process using pressurized fluid | |
US20020115264A1 (en) | Controlled cleavage process using pressurized fluid | |
US20070032044A1 (en) | Method and structure for fabricating devices using one or more films provided by a layer transfer process and etch back | |
US20110195560A1 (en) | Method of producing a silicon-on-sapphire type heterostructure | |
JP2011159955A (ja) | 最小化された応力を備えたヘテロ構造を製造するためのプロセス | |
JP2010538459A (ja) | 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用 | |
EP1599896B1 (en) | Preventive treatment process for the ring of a multilayer wafer | |
JP5704602B2 (ja) | 薄型半導体装置の製造方法および脆質部材用支持体 | |
US7811901B1 (en) | Method and edge region structure using co-implanted particles for layer transfer processes | |
US11424156B2 (en) | Removable structure and removal method using the structure | |
WO2008088559A1 (en) | Method and structure for cleaning surfaces for bonding layer transfer substrates | |
WO2018011731A1 (en) | Method of a donor substrate undergoing reclamation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E902 | Notification of reason for refusal | ||
E90F | Notification of reason for final refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20180601 Year of fee payment: 4 |