CN102468182A - 用于增加未对准鳍的鳍式器件密度的方法和器件 - Google Patents

用于增加未对准鳍的鳍式器件密度的方法和器件 Download PDF

Info

Publication number
CN102468182A
CN102468182A CN2011103584059A CN201110358405A CN102468182A CN 102468182 A CN102468182 A CN 102468182A CN 2011103584059 A CN2011103584059 A CN 2011103584059A CN 201110358405 A CN201110358405 A CN 201110358405A CN 102468182 A CN102468182 A CN 102468182A
Authority
CN
China
Prior art keywords
plug
active region
connection element
partial parallel
adjacency pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103584059A
Other languages
English (en)
Other versions
CN102468182B (zh
Inventor
王建勋
张智胜
林以唐
谢铭峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102468182A publication Critical patent/CN102468182A/zh
Application granted granted Critical
Publication of CN102468182B publication Critical patent/CN102468182B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了一种用于通过具有平面型晶体管的器件的第一布局生成具有FinFET的器件的布局的方法。将多个延长芯棒限定在多个有源区域中。在相邻有源区域部分平行并在规定的最小间距内的情况下，将连接元件添加至位于相邻有源区域之间的空间的一部分，从而从一个有源区域至另一有源区域连接芯棒端部。

Description

用于增加未对准鳍的鳍式器件密度的方法和器件
相关申请的交叉参考
本申请要求于2010年11月12日提交的序列号为61/412,846的美国申请的优先权，其全部内容结合于此作为参考。
本申请涉及以下美国专利申请，提交于2010年2月18日，名称为“MEMORY POWER GATING CIRCUIT AND METHODS”，序列号为12/707,788(代理人卷号：TSMC2008-0432，T5057-R007U)；提交于2010年4月12日，名称为“FINFETS AND METHODS FOR FORMING THESAME”，序列号为12/758,426(代理人卷号：TSMC2008-0582，T5057-Y048U)；提交于2010年3月25日，名称为“ELECTRICAL FUSE AND RELATEDAPPLICATIONS”，序列号为12/731,325(代理人卷号：TSMC2008-0597，T5057-B033U)；提交于2010年3月16日，名称为“ELECTRICAL ANTI-FUSEAND RELATED APPLICATIONS”，序列号为12/724,556(代理人卷号：TSMC2008-0598，T5057-K002U)；提交于2010年4月9日，名称为“STISTRUCTURE AND METHOD OF FORMING BOTTOM VOID IN SAME”，序列号为12/757,203(代理人卷号：TSMC2009-0148，T5057-Y085U)；提交于2010年6月10日，名称为“FIN STRUCTURE FOR HIGH MOBILITYMULTIPLE-GATE TRANSISTOR”，序列号为12/797,839(代理人卷号：TSMC2009-0278，T5057-K099U)；提交于2010年7月7日，名称为“METHODFOR FORMING HIGH GERMANIUM CONCENTRATION SiGe STRESSOR”，序列号为12/831,842(代理人卷号：TSMC2009-0343，T5057-Y093U)；提交于2010年4月16日，名称为“FINFETS AND METHODS FOR FORMINGTHE SAME”，序列号为12/761,686(代理人卷号：TSMC2009-0442，T5057-Y125U)；提交于2010年4月23日，名称为“FIN FIELD EFFECTTRANSISTOR”，序列号为12/766,233(代理人卷号：TSMC2009-0444，T5057-K123U)；提交于2010年4月9日，名称为“ACCUMULATION TYPEFINFET，CIRCUITS AND FABRICATION METHOD THEREOF”，序列号为12/757,271(代理人卷号：TSMC2009-0445，T5057-Y113U)；提交于2010年1月27日，名称为“INTEGRATED CIRCUITS AND METHODS FORFORMING THE SAME”，序列号为12/694,846(代理人卷号：TSMC2009-0646，T5057-Y165)；提交于2010年12月14日，名称为“METHOD OFCONTROLLING GATE THICKNESS IN FORMING FINFET DEVICES”，序列号为12/638,958(代理人卷号：TSMC2009-0738，T5057-B166)；提交于2010年4月28日，名称为“METHODS FOR DOPING FIN FIELD-EFFECTTRANSISTORS”，序列号为12/768,884(代理人卷号：TSMC2010-0028，T5057-Y228)；提交于2010年3月25日，名称为“INTEGRATED CIRCUITINCLUDING FINFETS AND METHODS FOR FORMING THE SAME”，序列号为12/731,411(代理人卷号：TSMC2010-0057，T5057-B218)；提交于2010年5月6日，名称为“METHOD FOR FABRICATING A STRAINEDSTRUCTURE”，序列号为12/775,006(代理人卷号：TSMC2010-0198，T5057-Y246)；提交于2010年9月21日，名称为“METHOD OF FORMINGINTEGRATED CIRCUITS”，序列号为12/886,713(代理人卷号：TSMC2010-0646，T5057-B325)；提交于2010年11月8日，名称为“MECHANISMS FOR FORMING ULTRA SHALLOW JUNCTION”，序列号为12/941,509(代理人卷号：TSMC2010-0561，T5057-B337)；提交于2010年10月8日，名称为“TRANSISTOR HAVING NOTCHED FIN STRUCTUREAND METHOD OF MAKING THE SAME”，序列号为12/900,626(代理人卷号：TSMC2010-0581，T5057-B330)；提交于2010年10月13日，名称为“FINFET AND METHOD OF FABRICATING THE SAME”，序列号为12/903,712(代理人卷号：TSMC2010-0731，T5057-R350)；提交于2010年11月12日，序列号为61/412,846(代理人卷号：TSMC2010-0839，T5057-B388PRO)；提交于2010年10月19日，名称为“METHODS OFFORMING GATE DIELECTRIC MATERIAL”，序列号为61/394,418(代理人卷号：TSMC2010-0926，T5057-Y351PRO)；以及提交于2010年10月22日，名称为“METHODS OF FORMING SEMICONDUCTOR DEVICES”，序列号为61/405,858(代理人卷号：TSMC2010-0928，T5057-R368PRO)；其全部内容结合于此作为参考。
技术领域
本发明通常涉及集成电路器件，更具体地来说，涉及用于形成鳍式场效应晶体管(FinFET)的结构和方法。
背景技术
在快速发展的半导体制造工业中，可以在多种逻辑和其他应用中使用互补金属氧化物半导体(CMOS)FinFET器件，并且将该互补金属氧化物半导体FinFET集成在各种不同类型的半导体器件中。FinFET器件通常包括具有高长宽比的半导体鳍状物(fin)，其中，形成晶体管的沟道和源极/漏极区域。在半导体鳍的一部分的侧面上方和沿着该半导体鳍的一部分的侧面形成栅极。增大了位于FinFET中的沟道和源极/漏极区域的表面区域导致更快、更可靠、和更好控制的半导体晶体管器件。
最初，通过具有计算机辅助设计(CAD)层的FinFET结构进行新的高级设计，该计算机辅助设计层限定每个FinFET的边界。当制造工艺发展到越来越小的技术节点的时候，最初以较大的技术节点所设计的器件可能受益于以增强的性能、提高的效率、和减小的管芯尺寸这些方式制造的更小的技术节点。类似地，使用平面晶体管所设计的器件还可能通过使用FinFET制造受益。然而，因为不同的设计规则应用于平面结构布局和FinFET结构布局，所以用手将器件的多部分从平面布局变换为FinFET布局可能与制造新设计类似，从而资源密集型技术越高，设计者对更老的产品的投入就越少。
同样地，继续寻求将更老的平面结构布局自动变换为FinFET结构布局的改进方法。
发明内容
为解决上述问题，本发明提供了一种生成器件布局的半导体制造方法，包括：接收第一布局，第一布局包括多个有源区域，每个有源区域具有边；对于多个有源区域中的每个，限定多个延长芯棒，多个延长芯棒均在第一方向上延伸并在与第一方向垂直的第二方向上彼此隔开，根据栅电极的延长方向选择第一方向；确定在部分平行有源区域的相邻对之间的最近边之间的第一方向上的最小距离；对于具有小于规定的最小间距的最小距离的部分平行有源区域的每个相邻对，连接延长芯棒对的最近端部的至少一部分，每个芯棒对来自部分平行有源区域的相邻对的不同有源区域；以及使用布局生成器生成第二布局，第二布局包括：多个有源区域；多个延长芯棒，位于多个有源区域中；以及连接元件，位于部分平行有源区域的至少一个相邻对的有源区域之间。
其中，连接来自部分平行有源区域的相邻对的延长芯棒对的最近端部的至少一部分包括：在部分平行有源区域的相邻对的部分平行部中，选择穿过最近边的延长芯棒对，最近边具有在它们之间的最短距离；以及从所选择的延长金属心芯棒对开始，将连接元件附接至每对延长芯棒的端部，延长金属心芯棒对的端部穿过最近边，延长金属心芯棒对位于部分平行有源区域的相邻对的部分平行部内。
其中，连接元件的宽度不大于其间连接有连接元件的任一芯棒的宽度。
其中，连接元件是平直的。
其中，连接元件是弯曲的。
其中，连接来自部分平行有源区域的相邻对的延长芯棒对的最近端部的至少一部分包括：在部分平行有源区域的相邻对之间沿着第二方向形成中心连接元件；以及将分支连接元件附接至延长芯棒对的最近端部的每个端，从而连接至中心连接元件；其中，分支连接元件在第一方向上延伸，并且在与第一方向垂直的第二方向上彼此隔开；以及其中，延长芯棒对位于部分平行有源区域的相邻对的部分平行部内。
其中，中心连接元件的宽度不大于位于部分平行有源区域的相邻对中的芯棒的宽度的两倍。
其中，分支连接元件的宽度不大于连接有分支连接元件的芯棒端部的宽度。
该方法进一步包括：使用第二布局形成光掩模。
该方法进一步包括：根据第二布局沉积多个芯棒和连接元件；去除芯棒；去除连接元件；以及使用隔离件作为硬掩模将鳍状物蚀刻在硅层中。
其中，位于部分平行有源区域的相邻对的一个有源区域中的芯棒的间距与位于部分平行有源区域的相邻对的另一有源区域中的芯棒的间距不相同。
其中，穿过最近边的延长芯棒对不位于相同线上，最近边具有在它们之间的最短距离。
该方法进一步包括：将部分平行有源区域的相邻对中的一个有源区域朝向部分平行有源区域的相邻对中的另一有源区域移动，部分平行有源区域的相邻对的最小距离大于预定的最小间距，从而使得位于相邻对之间的最小距离等于预定的最小间距。
其中，在多个有源区域的每个中限定多个延长芯棒，包括：限定在第一方向上延伸的顶部延长芯棒，顶部延长芯棒被设置为与有源区域的顶边相隔一个鳍状物的厚度；限定在第一方向上延伸的底部延长芯棒，底部延长芯棒被设置为与有源区域的底边相隔一个鳍状物的厚度；限定在顶部延长芯棒和底部延长芯棒之间的最大数量的延长芯棒，其中，位于有源区域中的所有芯棒在与第一方向垂直的第二方向上彼此相等地间隔开，并且其中，将延长芯棒的间距限定为大于最小间距。
此外，还提供了一种光掩模，包括：多个有源区域；多个芯棒，位于多个有源区域的每个中；以及连接元件，位于有源区域中的至少一个相邻对的有源区域之间，其中，位于有源区域的一个相邻对的有源区域之间的最短距离等于或小于最小间距，并且其中，来自有源区域中的相邻对的一个的至少一个金属心芯棒与来自有源区域中的相邻对的另一个的至少一个金属心芯棒平行。
其中，连接元件包括：中心连接元件和多个分支连接元件，分支连接元件的一端连接至中心连接元件并且分支连接元件连接至来自有源区域之一的芯棒的端部，并且其中，分支连接元件彼此不相交。
其中，中心连接元件的宽度不大于位于有源区域的相邻对中的芯棒的宽度的约两倍，并且其中，分支连接元件的宽度基本上等于连接分支连接元件的芯棒端部。
其中，连接元件包括多个平直的芯棒，每个连接元件将位于一个有源区域中的一个芯棒的一端连接至位于另一有源区域中的另一芯棒的一端，并且其中，多个平直的芯棒不相交。
其中，连接元件的宽度不大于其间连接有连接元件的芯棒中任意一个的宽度。
其中，连接元件包括多个弯曲的芯棒，每个连接元件将位于一个有源区域中的一个芯棒的一端连接至位于另一有源区域中的另一芯棒的一端，并且其中，多个弯曲的芯棒不相交。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的多方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了用于根据本发明的某些实施例将平面结构布局变换为FinFET结构布局的方法的流程图。
图2示出了位于布局上的多个有源区域。
图3示出了根据本发明的各个实施例的未对准的鳍结构和连接元件。
图4示出了根据本发明的各个实施例的不相等的间距结构和连接元件。
图5示出了根据本发明的各个实施例的不相等的间距结构和连接元件。
图6示出了根据本发明的各个实施例施加给图2的布局的各个连接元件和布局变换方法。
图7为可以用于根据本发明的各个方面生成布局的机器的简单示意图。
具体实施方式
下面，详细讨论所说明的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件中的实施例，使得第一部件和第二部件不可能直接接触。当然，描述可能具体陈述了部件是否彼此直接接触。另外，本发明可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各个实施例和/或结构之间的关系。
FinFET使用通常以两种方式之一所形成的基本为矩形的鳍结构。在第一方法中，通过第一图案化和在体硅上方沉积硬掩模层将衬底上体硅蚀刻为矩形鳍形状。硬掩模形成覆盖鳍顶部的图案。然后，蚀刻体硅，从而形成位于通过硬掩模所覆盖的区域之间的沟槽。通过在沟槽中沉积通常为氧化硅的介电材料将沟槽形成为浅沟槽隔离(STI)部件。通常沉积过多的介电材料，从而如果没有去除，则完全覆盖鳍和可选地覆盖硬掩模。将介电材料平整化成下至鳍/硬掩模的顶面，然后将该介电材料蚀刻到低于鳍的顶面的水平面，从而使得鳍的一部分在STI上方突出。
在第二方法中，首先通过沉积STI层和在STI层中蚀刻沟槽而在体硅材料上方形成STI部件。位于STI部件之间的沟槽的底部暴露体硅。然后，在沟槽中生长硅，从而例如，通过使用外延工艺形成鳍。一旦到达期望的鳍高度，将STI蚀刻为低于鳍的顶部的水平面，从而暴露鳍的一部分。体硅材料可以为硅衬底或者诸如绝缘体上硅(SOI)的沉积的硅，该绝缘体上硅具有位于SOI和下层硅衬底之间的阻挡用氧化(BOX，barrier oxide)层。
在第一方法的变型例中，通过使用金属心芯棒(mandrel)的工艺形成在体硅中蚀刻的硬掩模。形成光刻胶图案，并且将光刻胶图案用于蚀刻金属心芯棒图案。然后，在金属心芯棒的周围沉积共形的间隔件材料。共形的隔离件通常由形成隔离件侧壁的硬掩模材料形成，该硬掩模材料薄于金属心芯棒的材料。然后，在随后的蚀刻操作中去除位于隔离件之间的金属心芯棒材料，从而刚好将隔离件保留在原处。然后，将一些隔离件用作蚀刻下部硅层、形成鳍结构的硬掩模。使用金属心芯棒/隔离件方法，与未修改的、传统的第一方法相比较，可以形成共同地更接近的更薄的鳍。
如所述的，寻求自动将平面结构布局变换为FinFET结构布局的方法。如上文所述的，可以通过将平面晶体管变换为FinFET来储存各种性能增益。然而，对于现有产品，制造用于所有层的光掩模的成本非常高；因此，重要的是重新使用与现有产品尽可能一样多的光掩模。因此，可能有必要在平面晶体管结构的范围内形成FinFET，从而不会影响其他层的布局。为了实现使用FinFET结构的优点，应该将平面晶体管结构范围内的鳍密度最大化。可选地，FinFET的使用和本发明的实施例可能允许整体布局减小尺寸，并且因此减小管芯的尺寸，但是增大了制造额外光掩模的成本。
图1示出了使用平面结构布局制造FinFET结构的半导体工艺流程11。在操作13中，接收第一布局。平面结构布局包括具有边的规定的有源区域。图2示出了包括有源区域63至68的布局的一部分。有源区域63至68为形成示例性半导体器件的晶体管(未示出)的衬底的区域。应该理解，为了便于随后进行的讨论，有源区域63至68仅为实例，并且可以在第一布局中包括任何数量的其他有源区域，并且其他有源区域可以具有与有源区域63至68不同的形状或几何尺寸。
对于本发明，有源区域限定边界，可以在该边界上方形成FinFET的鳍。在图1的操作15中，将延长的芯棒限定在每个有源区域中。随后，去除部件的延长芯棒，紧接该部件沉积隔离件。然后，将这些隔离件用作蚀刻下层硅的硬掩模，从而形成鳍。在一些实施例中，鳍的密度通过将芯棒设置为远离有源区域的边缘的一个隔离件的厚度最大化。通过技术节点来规定芯棒的间距，其限定了可获得的最小部件尺寸。芯棒间距等于鳍间距的两倍，并且芯棒宽度约与鳍间隔相同。
图2还示出了与相应的有源区域63至68相关联的多个栅电极方向73至78。对于有源区域65，如图2所示，将栅电极方向75示出为x方向。根据栅电极方向73至78选择延长芯棒的延长方向。芯棒通常定向为与栅电极方向垂直，或者约成90度角，但是不同定向是可能的。例如，对于有源区域65，芯棒的延长方向可以为y方向，该方向与栅极方向75垂直。
可以将延长芯棒设置为具有相同间距或不同间距的不同有源区域。从有源区域的一边开始，可以将第一延长芯棒设置为与边缘相邻。从第一、或顶部、延长芯棒，可以根据最小芯棒间距将接下来的芯棒限定为平行。通过技术节点将最小芯棒间距限定为位于可以制造的部件之间的最小间距。每个连续的芯棒根据最小芯棒间距在与延长方向垂直的方向上彼此间隔开。在多种情况下，芯棒在与栅电极相同的方向上间隔开。以这种方法，由于从有源区的一边至有源区的相对一边连续限定芯棒，故最后的芯棒可能或不可能适用于剩余空间。换句话说，如果最后的芯棒不适合，则在有源区的对边处的区域保持为空。因此，位于对边的有源区域不能具有设置为与边缘相邻的芯棒。
在一些实施例中，首先，将与有源区域共享边缘的侧边的芯棒限定为有源区域的每端处的一个。在位于端部芯棒之间的空间中，以相等间隔的方式限定最大数量的芯棒，从而使得芯棒间距不低于最小芯棒间距，但是位于有源区域中的相同数量的总芯棒好像使用最小芯棒间距的一样。换句话说，程序计算可能使用最小芯棒间距适用的总的整数个芯棒，并且以相等间隔的方式在有源区域内限定该整数。在一些实施例中，芯棒间距可能大于具有相同鳍密度的最小芯棒间距。该实施例将位于有源区域中的芯棒的数量最大化。
在又一个实施例中，除了芯棒的数量以外，将鳍的数量最大化。如上所述的，通过使用隔离件作为硬掩模来形成鳍。每个芯棒生成两个鳍。如果有源区域的长度除以芯棒间距生成小数个芯棒(适用于一个有源区域的小数个芯棒具有大于0.5的分数部分)，则可能包括一个额外的鳍。通过位于有源区域外部(而不是位于有源区域内部)的芯棒来形成额外的鳍。因为将芯棒定位在有源区域外部将形成额外的隔离件并且可能形成额外的鳍，所以在随后的工艺中必须去除额外的隔离件或鳍。
在图1的操作17中，确定相邻对部分平行的有源区域的最近边之间的最小间距。图2示出了有源区域之间的各个关系。例如，有源区域65/66、66/67、66/63、63/64、以及67/68为相邻对。对于本发明，有源区域66/68或者64/67不是相邻对。部分平行的有源区域具有彼此平行的芯棒，并且该芯棒最近边至少部分重叠。例如，有源区域65和66部分平行。因为将75和76定向为x方向，所以其两个芯棒均定向为y方向。因此，芯棒平行。如通过示出位于两个相邻对部分平行的有源区域65和66之间的重叠中间区域71的阴影线区域71所示的，这些最接近的边，65的右边和66的左边在x方向上部分重叠。以相同的方法，有源区域66/67、64/68、以及67/68也部分平行。然而，因为将位于相邻有源区域中的芯棒定向为彼此垂直，所以有源区域63/66和63/64没有部分平行，但是最近边的一部分重叠。
众所周知，位于平行线段之间的最小距离为以直角连接至平行线段的线段的长度。在有源区域65和66之间的最小距离为81。图2示出了各个最小距离82(66/67)、83(66/63)、84(63/64)、85(64/68)、以及86(67/68)。
当位于相邻对部分平行的有源区域的最近边之间的最小距离小于某光刻限定的最小间距时，可能出现各种问题。在一有源区域中形成芯棒的图案可能与在另一区域中形成芯棒的另一图案干涉。用于改善图案的各种光学邻近校正(OPC)方法可通过将暴露的区域移动得彼此更接近而增加干涉的可能性。一种可能的结果是两个或多个芯棒之间的不期望的桥接。桥接可导致电异常。另一个可能的结果是来自不规则成形的芯棒端部的微粒。
在相邻有源区域对具有小于最小间距的最小距离的情况下，根据本发明的各个实施例在图1的操作19中，连接位于重叠区域中的芯棒。规定的最小间距涉及所使用的具体光刻技术、要形成的部件的类型、要使用的光刻材料、以及技术节点。除了施加给位于有源区域的最近边之间的距离的最小间距要求以外，可以使用其他类型的距离限制。例如，可以改为使用越过重叠区域的芯棒之间的端对端距离。因为越过重叠区域的芯棒可能未对准，所以越过重叠区域的两个最近芯棒之间的端对端或者角对角距离可能大于最小距离。
图3至图5示出了可能连接芯棒的各种方法。图3示出了具有最近边之间的最小距离“d”的两个有源区域301和303，其中，该最近边之间的最近距离小于特定的最小距离。芯棒的数量和芯棒间距在有源区域301和303中相同。添加连接元件311，从而连接芯棒305和309的端部。添加连续的连接元件，从而连接位于每个有源区域中的连续芯棒的端部。注意，因为芯棒间距在有源区域301和303中相同，所以连接元件相对于芯棒具有相同的定向。连接元件311的宽度不大于其间连接元件连接的两个芯棒中任一个的宽度。在多种情况下，连接元件的宽度与芯棒中的一个或两个相等。
在一些实施例中，选择连接元件连接的芯棒，从而将连接元件和芯棒之间的锐角最大化。换句话说，对于水平芯棒来说，选择该芯棒，从而使得连接元件尽可能是水平的，从而简化用于形成连接元件的光刻操作。例如，在图3中，连接元件311可以连接如所示的芯棒309/305，或者芯棒309/307，形成与芯棒的不同角。例如，各种光刻操作可能限定形成连接元件的角范围，从而简化任一OPC操作。在某些实施例中，位于芯棒端部之间的连接元件是弯曲的而不是平直的。弯曲的连接元件可能需要更少的OPC工艺来制造。因为在随后工艺中，最后去除连接元件，所以只要不会对电气性能产生不利影响，就可以使用任何特定形状。
图4示出了相邻对部分平行有源区域中的每个具有不同芯棒间距的情况。通过不同的芯棒间距，第一连接元件连接在在芯棒之间，使得选择芯棒很重要，因为间距偏差可能将芯棒改变为每个连接元件的连接元件角。在光刻工艺限定角范围的情况下，接下来的连接元件可与芯棒之一形成不可接受的角。
图4示出了多个连接元件，例如，411、415、423、以及425。根据各个实施例，确定各个芯棒之间的端对端距离，并且例如，在图4中，选择具有位于这些端部之间的最短距离的芯棒对，位于两个芯棒端部之间的最短距离为通过连接元件425连接的芯棒419和413之间的距离。从芯棒对419/413开始，连接元件附接至每对芯棒的连续端部，该每对芯棒越过在相邻对部分平行的有源区域401和403的部分平行部(427)内的最近边(例如，在417和409之间，在407和421之间)。注意，与最短的连接元件425相比较，与水平线的角度关于其他连接元件而增大。在某些情况下，接下来的连接元件可具有通过光刻工艺不能提供的角度。在这些情况下，将跳过一个芯棒，从而形成更多的水平连接元件。该实施例连接最大数量的芯棒，而没有超过形成连接元件的光刻角范围。注意，芯棒405连接至另一芯棒，因为该芯棒位于部分平行部427的外部。虽然芯棒429位于部分平行部427外部，但是因为芯棒429连接的芯棒431在部分平行部427内，所以任选地，芯棒429经由连接元件415连接至芯棒431。
图5示出了根据本发明的各个实施例的又一连接元件结构。在图5中，使用具有多个分支连接元件511的中心连接元件523，从而将来自有源区域501的芯棒连接至来自有源区域503的芯棒。在这些实施例中，将中心连接元件定位在有源区域之间的区域中，该有源区域在与芯棒垂直的方向上，或者如通常定向的与栅电极平行的方向上。然后，芯棒朝向中心连接元件在分支连接元件中延伸，直到该芯棒连接至中心连接元件。在这些实施例中，位于相邻有源区域中的芯棒是否具有相同的芯棒间距不重要，因为分支连接元件以相同方法，以直角连接至中心连接元件。注意，没有必要将中心连接元件设置在部分平行部的中部。图5示出了来自部分平行部的外部的多部分的芯棒端部连接至中心连接元件。在一些实施例中，中心连接元件没有延伸超过部分平行部，并且没有将芯棒505没有连接到中心连接元件。在某些实施例中，中心连接元件的宽度不大于位于相邻对部分平行的有源区域中的芯棒的宽度的两倍，从而避免了局部载荷作用(localloading effect)。在一些实施例中，中心连接元件的宽度在一个芯棒宽度和三个芯棒间距之间。
图6示出了使用本发明的各个实施例施加给图2的布局的可能布局变换。依次讨论在每个相邻有源区域对和生成的连接元件之间的关系。参考图2，有源区域65和66与部分平行部/区域71邻近和部分平行。在最近边之间的最小距离81小于规定的最小间距。参考图6，在部分平行部中的位于有源区域65和66中的芯棒之间形成连接元件701、703、以及705。因为芯棒间距不同，所以连接从连接元件705的最短芯棒端部/端部距离开始。从此处，只要光刻工艺没有限制该角，就连接相邻芯棒。与有源区域65和66类似地，通过连接元件707和709连接有源区域66和67之间的部分平行区域。
因为在有源区域66和63之间和在有源区域63和64之间，虽然位于最短边之间的最小距离83和84小于相邻对部分平行有源区域的指定的最小间距，但是由于其芯棒被定向为彼此垂直，所以因为有源区域对没有部分平行，所以没有进行连接。注意，指定的最小距离仅应用于在芯棒端部的相邻有源区域的最近边之间的距离。存在用于83和84的不同最小值(延伸的芯棒端部)，不可形成小于该不同最小值的位于相邻有源区域66/63和63/64中的芯棒结构。该不同值通常，但不一定小于部分平行的有源区域之间的指定的最小间距，该部分平行有源区域为端部连接端部的芯棒。因此，虽然根据本发明的实施例在有源区域66和63之间和有源区域63和64之间不需要连接元件，但是关于这些区域的间距的其他设计规则会开始起作用。另一方面，因为即使芯棒平行也不存在重叠区域，所以有源区域64和68没有部分平行。
在有源区域67和68之间的连接元件示出了本发明的又一个实施例。参考图2，位于有源区域67和68之间的最小间距86大于规定的最小间距；因此，在部分平行区域中不需要添加连接元件。然而，作为选择，可以将有源区域67和68之间的间距减小至小于规定的最小间距或者减小为规定的最小间距。通过减小各个有源区域之间的距离，可以减小管芯的尺寸。当然，一旦最小距离减小至小于规定的最小间距，就可以如所示的，添加诸如中心连接元件711和分支连接元件713的连接元件。注意，因为改变的有源区域可能导致其他层的不同布局，所以是否允许移动有源区域的判定还可取决于重新使用来自其他层的光掩模的重要性。
图7为布局生成器700(或者布局生成机)的简单示例性示图。布局生成器700包括机器或工具，可以用于实施上文结合各个附图所讨论的布局变换工艺。在实施例中，布局生成器700包括存储器存储元件710和处理器元件720。存储器存储元件710为非临时性的、有形的计算机可读存储介质。例如，计算机可读存储介质可以包括硬盘驱动器或者CD-ROM。可以作为单个工作站的一部分实施计算机可读存储介质，或者可以作为集中式服务器的一部分实施该计算机可读存储介质。
计算机可读存储介质存储可以通过处理器720所执行的指令。如上文所讨论的，这些指令包括算法，将该算法用于实施将具有平面器件的最初布局变换为具有FinFET器件的布局的各个步骤。在一个实施例中，指令包括这些以下算法，可作为计算机程序的一部分实施以下算法。实施一种这样的算法，从而将多个延长芯棒限定在多个有源区域中的每个中，该多个延长的芯棒均在第一方向上延伸，并且在与第一方向垂直的第二方向上彼此间隔开。实施另一算法，从而确定在相邻对部分平行的有源区域之间的最近边之间的第一方向的最小距离。实施又一方法，从而实现每个相邻对部分平行有源区域，该每个相邻对部分平行有源区域的最小距离小于规定的最小间距，连接来自相邻对部分平行的有源区域的延长芯棒对的最近边的至少一部分。实施一个更多算法，从而使用布局生成机生成第二布局，该第二布局包括：多个有源区域；多个延长的芯棒，位于多个有源区域中；以及连接元件，位于至少一个相邻对部分平行的有源区域的有源区域之间。
将用于执行的含有这些算法的指令从计算机可读存储介质中提取到处理器元件720中。在执行以后，处理器元件720生成具有FinFET器件的新布局。换句话说，通过执行含有上述算法的指令将来自最初布局的平面器件变换为在新布局中的FinFET器件。将具有FinFET的新布局存储在存储器存储元件710中。应该理解，可以在指令中包括额外的算法作为该布局变换工艺的一部分。这些额外的算法对应于上述各种方法。还应该理解，可以将具有FinFET器件的新布局发送到光掩模制造器，从而使得可以制造与新布局相对应的光掩模。
本文所讨论的本发明的实施例提供了几个优点，应该理解，其他实施例可以提供不同的优点，并且任何实施例不需要特定优点。例如，可以使用本文所讨论的方法将任何给定布局(例如，平面器件布局)自动变换为FinFET器件布局。生成最初布局的实体(例如，设计公司)不需要具有实施FinFET布局的必要工具，并且不需要担心满足FinFET设计规则。实施上述布局变换的实体(例如，铸造厂)将以无缝方式处理从平面器件至FinFET器件的布局变换。这使实体能够生成初始布局，从而具有实施初始布局的更大的灵活性。
尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明的公开，现有的或今后开发的用于执行与本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种生成器件布局的半导体制造方法，包括：
接收第一布局，所述第一布局包括多个有源区域，每个有源区域具有边；
对于所述多个有源区域中的每个，限定多个延长芯棒，所述多个延长芯棒均在第一方向上延伸并在与所述第一方向垂直的第二方向上彼此隔开，根据栅电极的延长方向选择所述第一方向；
确定在部分平行有源区域的相邻对之间的最近边之间的所述第一方向上的最小距离；
对于具有小于规定的最小间距的最小距离的部分平行有源区域的每个相邻对，连接延长芯棒对的最近端部的至少一部分，每个芯棒对来自部分平行有源区域的相邻对的不同有源区域；以及
使用布局生成器生成第二布局，所述第二布局包括：所述多个有源区域；多个延长芯棒，位于所述多个有源区域中；以及连接元件，位于部分平行有源区域的至少一个相邻对的有源区域之间。
2.根据权利要求1所述的方法，其中，连接来自部分平行有源区域的相邻对的延长芯棒对的最近端部的至少一部分包括：
在部分平行有源区域的相邻对的部分平行部中，选择穿过最近边的延长芯棒对，所述最近边具有在它们之间的最短距离；以及
从所选择的延长金属心芯棒对开始，将连接元件附接至每对延长芯棒的端部，所述延长金属心芯棒对的端部穿过所述最近边，所述延长金属心芯棒对位于部分平行有源区域的相邻对的部分平行部内。
3.根据权利要求2所述的方法，其中，所述连接元件的宽度不大于其间连接有所述连接元件的任一芯棒的宽度。
4.根据权利要求2所述的方法，其中，所述连接元件是平直的。
5.根据权利要求2所述的方法，其中，所述连接元件是弯曲的。
6.根据权利要求1所述的方法，其中，连接来自部分平行有源区域的相邻对的延长芯棒对的最近端部的至少一部分包括：
在部分平行有源区域的相邻对之间沿着所述第二方向形成中心连接元件；以及
将分支连接元件附接至所述延长芯棒对的所述最近端部的每个端，从而连接至所述中心连接元件；
其中，所述分支连接元件在所述第一方向上延伸，并且在与所述第一方向垂直的所述第二方向上彼此隔开；
以及其中，所述延长芯棒对位于部分平行有源区域的相邻对的部分平行部内。
7.根据权利要求6所述的方法，其中，所述中心连接元件的宽度不大于位于部分平行有源区域的相邻对中的芯棒的宽度的两倍。
8.根据权利要求6所述的方法，其中，所述分支连接元件的宽度不大于连接有所述分支连接元件的芯棒端部的宽度。
9.根据权利要求1所述的方法，进一步包括：
使用所述第二布局形成光掩模。
10.一种光掩模，包括：
多个有源区域；
多个芯棒，位于所述多个有源区域的每个中；以及
连接元件，位于有源区域中的至少一个相邻对的有源区域之间，其中，位于有源区域的一个相邻对的有源区域之间的最短距离等于或小于最小间距，并且其中，来自有源区域中的相邻对的一个的至少一个金属心芯棒与来自有源区域中的相邻对的另一个的至少一个金属心芯棒平行。
CN201110358405.9A 2010-11-12 2011-11-11 用于增加未对准鳍的鳍式器件密度的方法和器件 Active CN102468182B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US41284610P 2010-11-12 2010-11-12
US61/412,846 2010-11-12
US13/227,809 US8769446B2 (en) 2010-11-12 2011-09-08 Method and device for increasing fin device density for unaligned fins
US13/227,809 2011-09-08

Publications (2)

Publication Number Publication Date
CN102468182A true CN102468182A (zh) 2012-05-23
CN102468182B CN102468182B (zh) 2014-06-18

Family

ID=46049001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110358405.9A Active CN102468182B (zh) 2010-11-12 2011-11-11 用于增加未对准鳍的鳍式器件密度的方法和器件

Country Status (2)

Country Link
US (3) US8769446B2 (zh)
CN (1) CN102468182B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105631081A (zh) * 2014-11-27 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种FinFET虚拟图案的插入方法
CN107154357A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体器件的制造方法
CN109427577A (zh) * 2017-08-29 2019-03-05 台湾积体电路制造股份有限公司 形成集成电路的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8769446B2 (en) * 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8689154B2 (en) * 2012-04-13 2014-04-01 Globalfoundries Inc. Providing timing-closed FinFET designs from planar designs
US8533651B1 (en) * 2012-07-18 2013-09-10 Globalfoundries Inc. Providing conversion of a planar design to a FinFET design
US8828876B2 (en) 2013-01-09 2014-09-09 International Business Machines Corporation Dual mandrel sidewall image transfer processes
CN105719688B (zh) * 2014-12-04 2019-03-29 中芯国际集成电路制造(上海)有限公司 Sram存储器和形成sram存储器的方法
CN106033482B (zh) * 2015-03-18 2021-03-16 联华电子股份有限公司 产生布局图案的方法
US9496399B2 (en) * 2015-04-02 2016-11-15 International Business Machines Corporation FinFET devices with multiple channel lengths
US10929588B2 (en) * 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
US11188703B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system, and method of forming the same
US10963616B1 (en) * 2019-12-30 2021-03-30 Cadence Design Systems, Inc. Systems and methods of aligning sets of wires with minimum spacing rules

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949986A (en) * 1996-09-05 1999-09-07 California Institute Of Technology Chip connectivity verification program
US20020144230A1 (en) * 1999-09-22 2002-10-03 Dupont Photomasks, Inc. System and method for correcting design rule violations in a mask layout file
US20030145299A1 (en) * 2002-01-28 2003-07-31 Fried David M. Finfet layout generation
US7538391B2 (en) * 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US20090309162A1 (en) * 2008-06-17 2009-12-17 Infineon Technologies Ag. Semiconductor device having different fin widths
US20100183961A1 (en) * 2009-01-20 2010-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
CN101836280A (zh) * 2005-09-19 2010-09-15 国际商业机器公司 致密山形鳍状场效应晶体管以及其制造方法

Family Cites Families (158)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3144967B2 (ja) 1993-11-08 2001-03-12 株式会社日立製作所 半導体集積回路およびその製造方法
KR0146203B1 (ko) 1995-06-26 1998-12-01 김광호 반도체 집적회로의 회로소자값 조정회로
US5963789A (en) 1996-07-08 1999-10-05 Kabushiki Kaisha Toshiba Method for silicon island formation
TW468273B (en) 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
JP3660783B2 (ja) 1997-06-30 2005-06-15 松下電器産業株式会社 半導体集積回路
JP4037029B2 (ja) 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
JP4044721B2 (ja) 2000-08-15 2008-02-06 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6558477B1 (en) 2000-10-16 2003-05-06 Micron Technology, Inc. Removal of photoresist through the use of hot deionized water bath, water vapor and ozone gas
US6830994B2 (en) 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6531412B2 (en) 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications
FR2830984B1 (fr) 2001-10-17 2005-02-25 St Microelectronics Sa Tranchee d'isolement et procede de realisation
US6737302B2 (en) 2001-10-31 2004-05-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for field-effect transistor
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP4118045B2 (ja) 2001-12-07 2008-07-16 富士通株式会社 半導体装置
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
JP2004014737A (ja) 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6713365B2 (en) 2002-09-04 2004-03-30 Macronix International Co., Ltd. Methods for filling shallow trench isolations having high aspect ratios
JP4031329B2 (ja) 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6946373B2 (en) 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
DE10310740A1 (de) 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6838322B2 (en) 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6872647B1 (en) 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US7906441B2 (en) 2003-05-13 2011-03-15 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
TWI242232B (en) 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7101742B2 (en) 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP4212435B2 (ja) 2003-08-29 2009-01-21 株式会社東芝 半導体装置およびその製造方法
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US6881668B2 (en) 2003-09-05 2005-04-19 Mosel Vitel, Inc. Control of air gap position in a dielectric layer
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
KR100585111B1 (ko) 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US7153744B2 (en) 2003-12-03 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-aligned poly for embedded flash
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR100552058B1 (ko) 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100587672B1 (ko) 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US6956277B1 (en) 2004-03-23 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Diode junction poly fuse
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050221591A1 (en) 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates
KR100568448B1 (ko) 2004-04-19 2006-04-07 삼성전자주식회사 감소된 불순물을 갖는 고유전막의 제조방법
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100605104B1 (ko) 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
JP4493398B2 (ja) 2004-05-13 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
US7157351B2 (en) 2004-05-20 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ozone vapor clean method
US20060153995A1 (en) 2004-05-21 2006-07-13 Applied Materials, Inc. Method for fabricating a dielectric stack
JP4796329B2 (ja) 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US7015150B2 (en) 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
US6940747B1 (en) 2004-05-26 2005-09-06 Hewlett-Packard Development Company, L.P. Magnetic memory device
WO2005122276A1 (ja) 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
KR100594282B1 (ko) 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
JP5203558B2 (ja) 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
TWI283066B (en) 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7067400B2 (en) 2004-09-17 2006-06-27 International Business Machines Corporation Method for preventing sidewall consumption during oxidation of SGOI islands
BRPI0515714A (pt) 2004-09-27 2008-07-29 Dow Global Technologies Inc processo para preparar um revestimento em múltiplas camadas na superfìcie de um substrato polimérico orgánico por meio de uma deposição por plasma à pressão atmosférica
US7018901B1 (en) 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
KR100652381B1 (ko) 2004-10-28 2006-12-01 삼성전자주식회사 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
KR100605499B1 (ko) 2004-11-02 2006-07-28 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100693783B1 (ko) 2004-11-04 2007-03-12 주식회사 하이닉스반도체 내부전원 발생장치
US7235472B2 (en) 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
CN100533685C (zh) 2004-12-06 2009-08-26 Nxp股份有限公司 在半导体衬底上制造外延层的方法及用这种方法制造的器件
US7026232B1 (en) 2004-12-23 2006-04-11 Texas Instruments Incorporated Systems and methods for low leakage strained-channel transistor
US20060151808A1 (en) 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
US7282766B2 (en) 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
JP4958797B2 (ja) 2005-02-24 2012-06-20 ソイテック ＳｉＧｅ層の表面領域を酸化させる方法、ＳＧＯＩ構造体内の少なくとも１つの接合境界面を安定化させる方法、及びＳｉＧｅ層を半導体材料製の基板層と接合する方法
JP2006303451A (ja) 2005-03-23 2006-11-02 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP2006324628A (ja) 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス
JP4427489B2 (ja) 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7960791B2 (en) 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
KR100655788B1 (ko) 2005-06-30 2006-12-08 삼성전자주식회사 반도체 소자의 세정방법 및 이를 이용한 반도체 소자의제조방법.
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
EP1744351A3 (en) 2005-07-11 2008-11-26 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a fully silicided gate MOSFET and devices obtained thereof
JP4774247B2 (ja) 2005-07-21 2011-09-14 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
KR101172853B1 (ko) 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
JP4749076B2 (ja) 2005-07-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US20070029576A1 (en) 2005-08-03 2007-02-08 International Business Machines Corporation Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7589387B2 (en) 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8513066B2 (en) 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
US7767541B2 (en) 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
DE102005052055B3 (de) 2005-10-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
US7718500B2 (en) 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US20070152276A1 (en) 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7410844B2 (en) 2006-01-17 2008-08-12 International Business Machines Corporation Device fabrication by anisotropic wet etch
JP2007194336A (ja) 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
KR100827435B1 (ko) 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP4791868B2 (ja) 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
US7407847B2 (en) 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
KR100813527B1 (ko) 2006-04-06 2008-03-17 주식회사 하이닉스반도체 반도체 메모리의 내부 전압 발생 장치
US8076189B2 (en) 2006-04-11 2011-12-13 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device
EP1868233B1 (fr) 2006-06-12 2009-03-11 Commissariat A L'energie Atomique Procédé de réalisation de zones à base de Si1-yGey de différentes teneurs en Ge sur un même substrat par condensation de germanium
JP4271210B2 (ja) 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US8211761B2 (en) 2006-08-16 2012-07-03 Globalfoundries Singapore Pte. Ltd. Semiconductor system using germanium condensation
US7685911B2 (en) 2006-09-05 2010-03-30 Proxene Tools Co., Ltd. Monkey wrench
US7554110B2 (en) 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7494862B2 (en) 2006-09-29 2009-02-24 Intel Corporation Methods for uniform doping of non-planar transistor structures
US7410854B2 (en) 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
CN100527380C (zh) 2006-11-06 2009-08-12 北京北方微电子基地设备工艺研究中心有限责任公司 硅片浅沟槽隔离刻蚀的方法
US7534689B2 (en) 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7943469B2 (en) 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7538387B2 (en) 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7456087B2 (en) 2007-02-09 2008-11-25 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP2008227026A (ja) 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
KR100844938B1 (ko) 2007-03-16 2008-07-09 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7727842B2 (en) 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
TW200901368A (en) 2007-06-23 2009-01-01 Promos Technologies Inc Shallow trench isolation structure and method for forming thereof
JP2009016418A (ja) 2007-07-02 2009-01-22 Nec Electronics Corp 半導体装置
US7851865B2 (en) 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US8063437B2 (en) 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US7692213B2 (en) 2007-08-07 2010-04-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
US20090053883A1 (en) 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
JP4361102B2 (ja) 2007-09-12 2009-11-11 富士フイルム株式会社 圧電素子の製造方法
US7985633B2 (en) 2007-10-30 2011-07-26 International Business Machines Corporation Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors
US7795097B2 (en) 2007-11-20 2010-09-14 Texas Instruments Incorporated Semiconductor device manufactured by removing sidewalls during replacement gate integration scheme
US7767579B2 (en) 2007-12-12 2010-08-03 International Business Machines Corporation Protection of SiGe during etch and clean operations
US20090166625A1 (en) 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
WO2009107031A1 (en) 2008-02-26 2009-09-03 Nxp B.V. Method for manufacturing semiconductor device and semiconductor device
US8003466B2 (en) 2008-04-08 2011-08-23 Advanced Micro Devices, Inc. Method of forming multiple fins for a semiconductor device
WO2009144874A1 (en) 2008-05-29 2009-12-03 Panasonic Corporation Finfet with impurity blocking portion on an upper surface of fin
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US7923321B2 (en) 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
US8247285B2 (en) 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
US8120063B2 (en) 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
CA2659912C (en) 2009-03-24 2012-04-24 Sarah Mary Brunet Nasal prong protector
US8236658B2 (en) 2009-06-03 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming a transistor with a strained channel
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8043920B2 (en) 2009-09-17 2011-10-25 International Business Machines Corporation finFETS and methods of making same
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8088685B2 (en) 2010-02-09 2012-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of bottom-up metal film deposition
US8785286B2 (en) 2010-02-09 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET doping
US20110256682A1 (en) 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device
US8881084B2 (en) * 2010-05-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET boundary optimization
US8769446B2 (en) * 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949986A (en) * 1996-09-05 1999-09-07 California Institute Of Technology Chip connectivity verification program
US20020144230A1 (en) * 1999-09-22 2002-10-03 Dupont Photomasks, Inc. System and method for correcting design rule violations in a mask layout file
US20030145299A1 (en) * 2002-01-28 2003-07-31 Fried David M. Finfet layout generation
CN101836280A (zh) * 2005-09-19 2010-09-15 国际商业机器公司 致密山形鳍状场效应晶体管以及其制造方法
US7538391B2 (en) * 2007-01-09 2009-05-26 International Business Machines Corporation Curved FINFETs
US20090309162A1 (en) * 2008-06-17 2009-12-17 Infineon Technologies Ag. Semiconductor device having different fin widths
US20100183961A1 (en) * 2009-01-20 2010-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105631081A (zh) * 2014-11-27 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种FinFET虚拟图案的插入方法
CN105631081B (zh) * 2014-11-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种FinFET虚拟图案的插入方法
CN107154357A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体器件的制造方法
CN107154357B (zh) * 2016-03-02 2021-08-17 三星电子株式会社 半导体器件的制造方法
CN109427577A (zh) * 2017-08-29 2019-03-05 台湾积体电路制造股份有限公司 形成集成电路的方法
CN109427577B (zh) * 2017-08-29 2020-12-08 台湾积体电路制造股份有限公司 形成集成电路的方法

Also Published As

Publication number Publication date
CN102468182B (zh) 2014-06-18
US8806397B2 (en) 2014-08-12
US20140331193A1 (en) 2014-11-06
US9026959B2 (en) 2015-05-05
US20120124528A1 (en) 2012-05-17
US20140013288A1 (en) 2014-01-09
US8769446B2 (en) 2014-07-01

Similar Documents

Publication Publication Date Title
CN102468182B (zh) 用于增加未对准鳍的鳍式器件密度的方法和器件
JP6467476B2 (ja) リニアＦｉｎＦＥＴ構造をもつ回路
US9634001B2 (en) System and methods for converting planar design to FinFET design
US8621406B2 (en) System and methods for converting planar design to FinFET design
US8875076B2 (en) System and methods for converting planar design to FinFET design
KR102021768B1 (ko) 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US8799833B2 (en) System and methods for converting planar design to FinFET design
JP5758815B2 (ja) 集積回路デバイス
US20130207199A1 (en) Finfet Transistor Circuit
Topaloglu Design with FinFETs: Design rules, patterns, and variability
TWI521678B (zh) 動態陣列結構
JP2011191883A (ja) 半導体装置の設計方法および、これに用いる標準セル

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant