CN102138206A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法,在不增大漏源极间的泄漏电流的情况下缩短反向恢复时间。该半导体装置具有第一基极层(12)、设置在第一基极层(12)的背面的漏极层(10)、形成在第一基极层(12)的表面的第二基极层(16)、形成在第二基极层(16)的表面的源极层(18)、配置在源极层(18)和第二基极层(16)的表面上的栅极绝缘膜(20)、配置在栅极绝缘膜(20)上的栅极电极(22)、在第二基极层(16)和源极层(18)的下部的第一基极层(12)内与漏极层(10)相对而形成的柱层(14)、设置在漏极层(10)的漏极电极(28)、设置在源极层和第二基极层的源极电极(26),对柱层(14)进行重粒子束照射以局部形成陷阱能级。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法,特别是涉及具有超结MOS(MetalOxide Semiconductor,金属氧化物半导体)结构的半导体装置及其制造方法。
背景技术
在桥接电路中构成MOS场效应晶体管(FET:Field Effect transistor)时,要求降低三个损耗。
第一损耗是开通损耗(オン損失)。开通损耗是随着电流流经MOSFET的沟道而产生的损耗,要求降低MOSFET的开通电阻。
第二损耗是伴随开通开关而产生的开关损耗。为了降低伴随开通开关而产生的开关损耗,要求通过增大MOSFET的栅极灵敏度,削减开通开关所需的栅极电荷量Qg,缩短开通开关时间。
第三损耗是伴随关断开关而产生的开关损耗,称之为贯通损耗。为了降低贯通损耗,要求缩短MOSFET的反向恢复时间(Reverse Recovery Time)trr,缩短关断开关时间。
作为现有例的半导体装置,如图11所示,平面结构的MOSFET具有:高电阻且为第一导电型的第一基极层12、设置在第一基极层12的背面的第一导电型漏极层10、形成在第一基极层12的表面的第二导电型第二基极层16、形成在第二基极层16的表面的第一导电型源极层18、配置在源极层18和第二基极层16的表面上的栅极绝缘膜20、配置在栅极绝缘膜20上的栅极电极22、配置在栅极电极22上的层间绝缘膜24。在图11中省略了设置在漏极层10的漏极电极、设置在源极层18和第二基极层16上的源极电极。
图12表示了现有例的半导体装置的开关波形的例子。
与现有的平面结构的MOSFET相比,具有超结MOS结构的MOSFET在开关损耗和开通损耗方面表示出了优异的性能,但是,在贯通损耗方面表现出较差的性能。
即,在超结MOSFET中,在第二基极层16和源极层18下部的第一基极层12内具有与漏极层10相对而形成的第二导电型的柱层。因此,开通电阻降低,并且栅极灵敏度增大,开通开关所需的栅极电荷量Qg减少,缩短了开通开关时间。另一方面,由于设置了该柱层,增大了pn结面积,延长了反向恢复时间trr,延长了关断开关时间。在此,将栅极电荷量Qg定义为例如栅源极间电压VGS达到10V所需的电荷量。
通常,作为缩短反向恢复时间trr的技术,有采用使重金属扩散的方法和照射电子束的方法。根据这些方法,可以缩短反向恢复时间trr,但是,对于形成陷阱能级的控制性差,因此,存在漏源极间的泄漏电流增大的问题。
另外,已经提出了在绝缘栅双极性晶体管(IGBT:Insulated Gate BipolarTransistor)中局部形成寿命被控制的层的技术(例如,参照专利文献1)。
另外,也公开了如下技术:在IGBT中,将由铝形成的源极电极用作布线,并且用作电子束照射的掩模,由此将电子束仅照射在规定的区域(例如,参照专利文献2)。
专利文献1:(日本)特开平10-242165号公报(第一图,第3-4页)
专利文献2:(日本)特开平10-270451号公报(第一图,第4页)
发明内容
本发明的目的在于提供一种在不增大漏源极间的泄漏电流的情况下缩短反向恢复时间trr的具有超结MOS结构的半导体装置及其制造方法。
根据为了达到上述目的的本发明的一实施方式,可以提供一种半导体装置,该半导体装置具有:高电阻且为第一导电型的第一基极层、设置在所述第一基极层的背面的第一导电型的漏极层、形成在所述第一基极层的表面的第二导电型的第二基极层、形成在所述第二基极层的表面的第一导电型的源极层、配置在所述源极层和所述第二基极层的表面上的栅极绝缘膜、配置在所述栅极绝缘膜上的栅极电极、在所述第二基极层和所述源极层的下部的所述第一基极层内与所述漏极层相对而形成的第二导电型的柱层、设置在所述漏极层的漏极电极、设置在所述源极层和所述第二基极层的源极电极,对所述柱层进行重粒子束照射以局部形成陷阱能级。
根据本发明的其他实施方式,提供一种半导体装置的制造方法,包括:形成高电阻且为第一导电型的第一基极层的工序、在所述第一基极层的背面形成第一导电型的漏极层的工序、在所述第一基极层的表面形成第二导电型的第二基极层的工序、在所述第二基极层的表面形成第一导电型的源极层的工序、在所述源极层和所述第二基极层的表面上形成栅极绝缘膜的工序、在所述栅极绝缘膜上形成栅极电极的工序、在所述第二基极层和所述源极层的下部的所述第一基极层内与所述漏极层相对而形成第二导电型的柱层的工序、在所述漏极层形成漏极电极的工序、在所述源极层和所述第二基极层形成源极电极的工序、对所述柱层进行重粒子束照射以局部形成陷阱能级的工序。
根据本发明,能够提供一种在不增大漏源极间的泄漏电流的情况下缩短反向恢复时间trr的具有超结MOS结构的半导体装置及其制造方法。
附图说明
图1是本发明第一实施方式的半导体装置的剖面结构示意图;
图2是本发明第一实施方式的半导体装置的俯视示意图;
图3是本发明第一实施方式的半导体装置的平面图案结构示意图;
图4是本发明第一实施方式的半导体装置的其他平面图案结构示意图;
图5是本发明第一实施方式的半导体装置的比较例的开关波形例;
图6是说明从背面将3He++离子照射到本发明第一实施方式的半导体装置时照射目标位置与器件结构之间的关系的剖面结构示意图;
图7是在本发明第一实施方式的半导体装置中表示漏源极间饱和电流IDSS与距柱层底面的距离之间关系的图;
图8是在本发明第一实施方式的半导体装置中表示反向恢复时间trr与距柱层底面的距离之间关系的图;
图9是在本发明第一实施方式的半导体装置中表示反向恢复时间trr、漏源极间饱和电流IDSS与距柱层底面的距离之间关系的图;
图10是在本发明第一实施方式的半导体装置中表示杂质密度N、电阻率、薄膜电阻R与距柱层底面的距离之间关系的图;
图11是现有例的半导体装置的俯视示意图;
图12是现有例的半导体装置的开关波形例。
附图标记说明
10  漏极层
12  第一基极层
14  柱层
16  第二基极层
18  源极层
20  栅极绝缘膜
22  栅极电极
24  层间绝缘膜
26  源极电极
28  漏极电极
具体实施方式
下面,参照附图说明本发明的实施方式。在下面的说明中,对于相同的结构块或者要素标注相同的附图标记,避免重复说明而将说明简略。附图用于示意性表示,应留意附图与现实的装置存在不同。而且,在附图的相互之间包括相互的尺寸关系和比例不同的部分。
以下实施方式例示用于将本发明的技术思想具体化的装置和方法,本发明的实施方式不将各结构部件的配置等限定于下述的情况。本发明的实施方式在权利要求书中可以施加各种变更。
[第一实施方式]
(元件结构)
图1表示本发明第一实施方式的半导体装置的剖面结构示意图。图2表示第一实施方式的半导体装置的俯视结构示意图。
如图1和图2所示,第一实施方式的半导体装置具有:高电阻且掺杂了n型杂质的第一基极层12、设置在第一基极层12的背面且掺杂了n型杂质的漏极层10、形成在第一基极层12的表面且掺杂了p型杂质的第二基极层16、形成在第二基极层16的表面且掺杂了n型杂质的源极层18、配置在源极层18和第二基极层16的表面上的栅极绝缘膜20、配置在栅极绝缘膜20上的栅极电极22、在第二基极层16和源极层18的下部的第一基极层12内与漏极层10相对而形成且掺杂了p型杂质的柱层14、设置在漏极层10的漏极电极28、设置在源极层18和第二基极层16的源极电极26。在栅极电极22上配置有层间绝缘膜24。图1所示的虚线表示流经漏源极之间的电流。
在第一实施方式的半导体装置中,对柱层14进行重粒子束照射以局部形成陷阱能级。
作为n型杂质,例如可以采用P、As、Sb等,作为p型杂质,例如可以采用B、Al、Ga等。这些杂质可以通过扩散技术或者离子注入技术向各层掺杂。
作为栅极绝缘膜20,例如可以采用氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铪膜、氧化铝膜、氧化钽膜等。
作为栅极电极22,可以采用例如多晶硅。作为漏极电极28和源极电极26可以采用例如铝。
作为层间绝缘膜24,可以适用例如氧化硅膜、氮化硅膜、TEOS(四乙氧基硅烷)膜等。
作为第一实施方式的半导体装置的平面图案示意性结构,在图2中表示以矩形图案为基调并配置成格子状的例子。与此相对,例如如图3所示,也可以以矩形图案为基调且配置成锯齿格子状,而且,如图4所示,也可以以六边形图案为基调且配置成锯齿格子状。而且,平面图案结构不限于矩形和六边形,可以以圆形、椭圆形、五边形和七边形以上的多边形等为基调。在图3和图4中,均示意地表示第一基极层12、柱层14、第二基极层16、源极层18等半导体层的图案,而省略了栅极电极22、源极电极26等的表示。
图5表示在第一实施方式的半导体装置中利用重粒子束照射不实施寿命控制的比较例中的开关波形的例子。根据图5的结果,反向恢复时间trr为160nsec,比图12所示的现有例的130nsec长。
图6是说明从背面将3He++离子照射(IR:Irradiation)到第一实施方式的半导体装置时的照射目标位置与器件结构之间的关系的剖面结构示意图。
在图6中,WA表示从半导体装置的背面测得的漏极层10的厚度。WB表示从半导体装置的背面测得的距柱层14底面的距离。在图6所示的例子中,WA=208μm、WB=220μm。
另外,如图6所示,将坐标定义为:以柱层14的底面作为基准,将源极电极26所在方向作为正方向,将漏极层10所在方向作为负方向。将照射目标位置定义为从半导体装置的背面照射的重粒子离子的射程的衰减峰值位置,可在所述坐标上表示。
(实验结果)
图7表示在第一实施方式的半导体装置中漏源极间饱和电流IDSS与对应于衰减峰值位置的距柱层14底面的距离之间的关系。在图7中分别表示3He++离子剂量为1×1012个/cm2、5×1012个/cm2的情况。
另外,图8表示在第一实施方式的半导体装置中反向恢复时间trr与对应于衰减峰值位置的距柱层14底面的距离之间的关系。在图8中也分别表示了3He++离子剂量为1×1012个/cm2、5×1012个/cm2的情况。
如图7所示,随着对应于衰减峰值位置的距柱层14底面的距离增加,漏源极间饱和电流IDSS的值有减小的倾向。而且,如图8所示,随着对应于衰减峰值位置的距柱层14底面的距离增加,反向恢复时间trr有增加的倾向。
图9示意性表示在第一实施方式的半导体装置中反向恢复时间trr、漏源极间饱和电流IDSS与距柱层14底面的距离之间的关系。
在第一实施方式的半导体装置中,通过以如下方式实施重粒子束照射,即、在以柱层14底面为基准的第一位置PB和第二位置PA之间包含重粒子束照射的衰减峰值位置,能够得到具有比反向恢复时间t0短的反向恢复时间trr,并且具有比漏源极间饱和电流I0小的漏源极间饱和电流IDSS的半导体装置,其中,第一位置PB通过距柱层14底面的距离与反向恢复时间trr之间的关系求出,第二位置PA通过距柱层14底面的距离与漏源极间饱和电流IDSS之间的关系求出。在图9中,曲线D表示为了得到具有比反向恢复时间t0短的反向恢复时间trr,并且具有比漏源极间饱和电流I0小的漏源极间饱和电流IDSS的半导体装置的重粒子束照射的衰减峰值曲线。
在此,第一位置PB是对应于反向恢复时间t0的重粒子束照射的衰减峰值位置。第二位置PA是对应于漏源极间饱和电流I0的重粒子束照射的衰减峰值位置。例如,能够得到当反向恢复时间t0为80nsec、漏源极间饱和电流I0为1μA时,反向恢复时间trr<t0=80nsec且漏源极间饱和电流IDSS<I0=1μA的半导体装置。
在此,用于重粒子束照射的粒子可以采用例如质子、3He++4He++中的任一个。在作为重粒子束照射的粒子采用4He++时,优选采用由薄基板构成的漏极层10。
另外,能够将重粒子束照射的剂量设定在例如5×1010~5×1012个/cm2的范围内。
图10表示在第一实施方式的半导体装置中杂质浓度N、电阻率ρ及薄膜电阻R与距柱层14底面的距离之间的关系。在图中,与重粒子束照射的衰减峰值曲线的倾向对应而表示电阻率ρ和薄膜电阻R增大的峰值特性,以及杂质浓度N减小的峰值特性。
(制造方法)
如图1和图2所示,第一实施方式的半导体装置的制造方法具有:形成高电阻且为第一导电型的第一基极层12的工序、在第一基极层12的背面形成第一导电型的漏极层10的工序、在第一基极层12的表面形成第二导电型的第二基极层16的工序、在第二基极层16的表面形成第一导电型的源极层18的工序、在源极层18和第二基极层16的表面上形成栅极绝缘膜20的工序、在栅极绝缘膜20上形成栅极电极22的工序、在第二基极层16和源极层18的下部的第一基极层12内与漏极层10相对而形成第二导电型的柱层14的工序、在漏极层10形成漏极电极28的工序、在源极层和第二基极层形成源极电极的工序、对柱层14进行重粒子束照射以局部形成陷阱能级的工序。
如图9所示,局部形成陷阱能级的工序具有:将柱层14底面作为基准,通过距柱层14底面的距离与反向恢复时间trr之间的关系来确定第一位置PB的工序;通过距柱层14底面的距离与漏源极间饱和电流IDSS之间的关系来确定第二位置PA的工序;实施重粒子束照射而使衰减峰值位置包含在第一位置PB和第二位置PA之间的工序。
根据第一实施方式,能够抑制漏源极间饱和电流IDSS和栅源极间阈值电压的恶化,能够实现内置二极管的反向恢复特性的提高。由此,可以实现开关损耗的降低以及二极管反向恢复损耗的降低。
根据第一实施方式,能够提供具有在不增大漏源极间的泄漏电流的情况下缩短反向恢复时间trr的超结MOS结构的半导体装置及其制造方法。
[其他实施方式]
如上所述,通过第一实施方式记载了本发明,但是,应理解为构成该公开的一部分的论述和附图只是例示,并不限定本发明。本领域技术人员根据该公开可以掌握各种替代实施方式、实施例和运用技术。
如上所述,本发明包括在此未记载的各种实施方式等。
工业实用性
本发明的半导体装置可以适用于使用高耐压MOSFET的桥接电路、LCD逆变器、电机、汽车用HID(High Intensity Discharge Lamp)前照灯点灯装置等。

Claims (9)

1.一种半导体装置,其特征在于,具有:
高电阻且为第一导电型的第一基极层、
设置在所述第一基极层的背面的第一导电型的漏极层、
形成在所述第一基极层的表面的第二导电型的第二基极层、
形成在所述第二基极层的表面的第一导电型的源极层、
配置在所述源极层和所述第二基极层的表面上的栅极绝缘膜、
配置在所述栅极绝缘膜上的栅极电极、
在所述第二基极层和所述源极层的下部的所述第一基极层内与所述漏极层相对而形成的第二导电型的柱层、
设置在所述漏极层的漏极电极、
设置在所述源极层和所述第二基极层的源极电极,
对所述柱层进行重粒子束照射以局部形成陷阱能级。
2.如权利要求1所述的半导体装置,其特征在于,
所述重粒子照射的衰减峰值位置包含在将所述柱层底面作为基准的第一位置和第二位置之间,该第一位置通过距所述柱层底面的距离与反向恢复时间之间的关系求出,该第二位置通过距所述柱层底面的距离与漏源极间饱和电流之间的关系求出。
3.如权利要求1或2所述的半导体装置,其特征在于,
用于所述重粒子束照射的粒子是质子、3He++4He++中的任一个。
4.如权利要求1至3中的任一项所述的半导体装置,其特征在于,
所述重粒子束照射的剂量为5×1010~5×1012个/cm2
5.如权利要求1至4中的任一项所述的半导体装置,其特征在于,
所述第一基极层、所述第二基极层和所述源极层将以矩形或者六边形为基调的平面图案配置成格子状或者锯齿格子状。
6.一种半导体装置的制造方法,其特征在于,包括:
形成高电阻且为第一导电型的第一基极层的工序、
在所述第一基极层的背面形成第一导电型的漏极层的工序、
在所述第一基极层的表面形成第二导电型的第二基极层的工序、
在所述第二基极层的表面形成第一导电型的源极层的工序、
在所述源极层和所述第二基极层的表面上形成栅极绝缘膜的工序、
在所述栅极绝缘膜上形成栅极电极的工序、
在所述第二基极层和所述源极层的下部的所述第一基极层内与所述漏极层相对而形成第二导电型的柱层的工序、
在所述漏极层形成漏极电极的工序、
在所述源极层和所述第二基极层形成源极电极的工序、
对所述柱层进行重粒子束照射以局部形成陷阱能级的工序。
7.如权利要求6所述的半导体装置的制造方法,其特征在于,
局部形成所述陷阱能级的工序具有:
将所述柱层底面作为基准,通过距所述柱层底面的距离与反向恢复时间之间的关系来确定第一位置的工序;
通过距所述柱层底面的距离与漏源极间饱和电流之间的关系来确定第二位置的工序;
实施重粒子束照射而使衰减峰值位置包含在所述第一位置和所述第二位置之间的工序。
8.如权利要求6或7所述的半导体装置的制造方法,其特征在于,
用于所述重粒子束照射的粒子是质子、3He++4He++中的任一个。
9.如权利要求6至8中的任一项所述的半导体装置的制造方法,其特征在于,
所述重粒子束照射的剂量为5×1010~5×1012个/cm2
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161491A (zh) * 2015-09-22 2015-12-16 苏州东微半导体有限公司 一种集成栅级驱动功率器件及其制备方法
CN106887464A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 超结器件及其制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102138206B (zh) 2008-09-01 2014-03-12 罗姆股份有限公司 半导体装置及其制造方法
JP5748476B2 (ja) * 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法
JP5586546B2 (ja) * 2011-03-23 2014-09-10 株式会社東芝 半導体装置
JP6037495B2 (ja) * 2011-10-17 2016-12-07 ローム株式会社 半導体装置およびその製造方法
CN103325825B (zh) * 2012-03-20 2016-01-27 宁波敏泰光电科技有限公司 超结mosfet
JP6263966B2 (ja) * 2012-12-12 2018-01-24 富士電機株式会社 半導体装置
JP6135178B2 (ja) 2013-02-25 2017-05-31 富士電機株式会社 超接合半導体装置の製造方法
JP6221436B2 (ja) 2013-07-10 2017-11-01 富士電機株式会社 超接合mosfetとその製造方法およびダイオードを並列接続させた複合半導体装置
JP6075458B2 (ja) 2013-09-18 2017-02-08 富士電機株式会社 半導体装置およびその製造方法
US9472456B2 (en) * 2013-12-24 2016-10-18 Intel Corporation Technology for selectively etching titanium and titanium nitride in the presence of other materials
JP6605887B2 (ja) * 2015-09-07 2019-11-13 日立ジョンソンコントロールズ空調株式会社 直流電源装置及びこれを搭載した空気調和機
JP6652802B2 (ja) 2015-09-15 2020-02-26 ローム株式会社 半導体装置、および当該半導体装置を備えるインバータ装置
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置
JP7238186B2 (ja) * 2016-06-28 2023-03-13 日立ジョンソンコントロールズ空調株式会社 電力変換装置、及びこれを備える空気調和機
JP6847681B2 (ja) 2017-01-27 2021-03-24 ローム株式会社 半導体装置
US10186586B1 (en) * 2017-09-26 2019-01-22 Sanken Electric Co., Ltd. Semiconductor device and method for forming the semiconductor device
WO2019087341A1 (ja) 2017-11-01 2019-05-09 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6530867B1 (ja) * 2017-12-27 2019-06-12 新電元工業株式会社 Mosfet、mosfetの製造方法及び電力変換回路
JP7007971B2 (ja) 2018-03-29 2022-01-25 ローム株式会社 半導体装置
JP7281589B2 (ja) * 2019-10-16 2023-05-25 日立ジョンソンコントロールズ空調株式会社 直流電源装置及びこれを搭載した空気調和機
JP6873207B2 (ja) * 2019-10-16 2021-05-19 日立ジョンソンコントロールズ空調株式会社 直流電源装置及びこれを搭載した空気調和機

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053925A (en) * 1975-08-07 1977-10-11 Ibm Corporation Method and structure for controllng carrier lifetime in semiconductor devices
US4762802A (en) * 1984-11-09 1988-08-09 American Telephone And Telegraph Company At&T, Bell Laboratories Method for preventing latchup in CMOS devices
JPS62219664A (ja) 1986-03-20 1987-09-26 Hitachi Ltd Mos型半導体素子の製造方法
JPS62298120A (ja) 1986-06-18 1987-12-25 Hitachi Ltd 半導体装置およびその製造方法
JPS63115383A (ja) 1986-11-04 1988-05-19 Matsushita Electronics Corp 電界効果トランジスタの製造方法
JP3034895B2 (ja) 1990-03-08 2000-04-17 株式会社日立製作所 電力変換器システム
JPH03259537A (ja) * 1990-03-09 1991-11-19 Hitachi Ltd 半導体装置及びその製法
JPH03263376A (ja) * 1990-03-13 1991-11-22 Mitsubishi Electric Corp 電界効果型半導体装置
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
DE69430913D1 (de) * 1994-07-25 2002-08-08 Cons Ric Microelettronica Verfahren zur lokalen Reduzierung der Ladungsträgerlebensdauer
JP2883017B2 (ja) * 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JPH09121052A (ja) 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
US5759904A (en) * 1996-11-06 1998-06-02 Southwest Research Institute Suppression of transient enhanced diffusion in ion implanted silicon
JPH10150208A (ja) 1996-11-15 1998-06-02 Toshiba Corp 半導体装置の製造方法
JP3622405B2 (ja) 1997-02-28 2005-02-23 株式会社日立製作所 半導体スイッチング素子及びigbtモジュール
JPH10270451A (ja) * 1997-03-25 1998-10-09 Rohm Co Ltd 半導体装置およびその製造方法
DE19730759C1 (de) * 1997-07-17 1998-09-03 Siemens Ag Vertikaler Leistungs-MOSFET
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
JP4653273B2 (ja) * 1999-11-05 2011-03-16 富士電機システムズ株式会社 半導体装置、および、その製造方法
US6709955B2 (en) * 2000-04-17 2004-03-23 Stmicroelectronics S.R.L. Method of fabricating electronic devices integrated in semiconductor substrates provided with gettering sites, and a device fabricated by the method
US6509240B2 (en) * 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
JP2002093813A (ja) * 2000-09-13 2002-03-29 Toyota Motor Corp 半導体装置の製造方法
DE10120656C2 (de) * 2001-04-27 2003-07-10 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanche-Festigkeit
JP2003101022A (ja) 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子
DE10137676B4 (de) * 2001-08-01 2007-08-23 Infineon Technologies Ag ZVS-Brückenschaltung zum entlasteten Schalten
US20030030051A1 (en) * 2001-08-09 2003-02-13 International Rectifier Corporation Superjunction device with improved avalanche capability and breakdown voltage
US6686244B2 (en) * 2002-03-21 2004-02-03 General Semiconductor, Inc. Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step
JP3952452B2 (ja) * 2002-03-25 2007-08-01 新電元工業株式会社 半導体装置の製造方法
JP3979258B2 (ja) * 2002-05-21 2007-09-19 富士電機デバイステクノロジー株式会社 Mis半導体装置およびその製造方法
JP3925319B2 (ja) * 2002-06-14 2007-06-06 富士電機デバイステクノロジー株式会社 半導体素子
DE10243758A1 (de) * 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone
US6838321B2 (en) * 2002-09-26 2005-01-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same
US7166890B2 (en) * 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
JP4940535B2 (ja) * 2004-01-08 2012-05-30 株式会社豊田中央研究所 半導体装置
JP4832731B2 (ja) 2004-07-07 2011-12-07 株式会社東芝 電力用半導体装置
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
JP4996848B2 (ja) 2005-11-30 2012-08-08 株式会社東芝 半導体装置
CN103943672B (zh) * 2006-01-20 2020-06-16 英飞凌科技奥地利股份公司 处理含氧半导体晶片的方法及半导体元件
JP2008124300A (ja) 2006-11-14 2008-05-29 Rohm Co Ltd 半導体装置およびこれを用いた電気回路
JP4412344B2 (ja) 2007-04-03 2010-02-10 株式会社デンソー 半導体装置およびその製造方法
DE102007022533B4 (de) * 2007-05-14 2014-04-30 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
CN102138206B (zh) * 2008-09-01 2014-03-12 罗姆股份有限公司 半导体装置及其制造方法
JP5748476B2 (ja) * 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法
JP6135178B2 (ja) * 2013-02-25 2017-05-31 富士電機株式会社 超接合半導体装置の製造方法
JP6234696B2 (ja) * 2013-04-16 2017-11-22 ローム株式会社 半導体装置
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161491A (zh) * 2015-09-22 2015-12-16 苏州东微半导体有限公司 一种集成栅级驱动功率器件及其制备方法
CN105161491B (zh) * 2015-09-22 2019-03-15 苏州东微半导体有限公司 一种集成栅极驱动功率器件及其制备方法
CN106887464A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 超结器件及其制造方法
CN106887464B (zh) * 2017-01-04 2019-12-06 上海华虹宏力半导体制造有限公司 超结器件及其制造方法

Also Published As

Publication number Publication date
JP6243370B2 (ja) 2017-12-06
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US20140312411A1 (en) 2014-10-23
US9755065B2 (en) 2017-09-05
US10672900B2 (en) 2020-06-02
JP5723595B2 (ja) 2015-05-27
US20160284835A1 (en) 2016-09-29
WO2010024433A1 (ja) 2010-03-04
KR20110069039A (ko) 2011-06-22
TW201011917A (en) 2010-03-16
US8492829B2 (en) 2013-07-23
US20130302957A1 (en) 2013-11-14
JP6731522B2 (ja) 2020-07-29
TWI470799B (zh) 2015-01-21

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