JPH0472669A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH0472669A JPH0472669A JP28012890A JP28012890A JPH0472669A JP H0472669 A JPH0472669 A JP H0472669A JP 28012890 A JP28012890 A JP 28012890A JP 28012890 A JP28012890 A JP 28012890A JP H0472669 A JPH0472669 A JP H0472669A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタの表面部にＭＯ５構
造を有し、電圧駆動のスイッチング素子として用いられ
る絶縁ゲート型バイポーラトランジスタ（以下、Ｉ Ｇ
ＢＴと記す）に関する。
造を有し、電圧駆動のスイッチング素子として用いられ
る絶縁ゲート型バイポーラトランジスタ（以下、Ｉ Ｇ
ＢＴと記す）に関する。
近年、電力用スイッチング素子として絶縁ゲート型バイ
ポーラトランジスタ（ＩＧＢＴ）が一般に使われ始めて
いるが、これは、例えばｎチャネルＩＧＢＴで言えば、
ｎチャネル縦型ＭＯ５ＦＥＴのドレイン領域のドレイン
電極側に ｐ°層を付は加えた構造を有している。すな
わち、第２図に示すようにｐ＋ドレイン層１（第一領域
）に隣接して低抵抗のｎ゛バフフフ層２第二領域）を、
それに隣接して高抵抗のｎ−層３（第三領域）を順次形
成し、このｎ−層３の表面部に選択的にｐ゛層４第四領
域）を、さらにこのｐ゛層４表面部に選択的にｎ゛ソー
スＮ５第五領域）を形成し、 ｐ＋層４のｎ−層３とｎ
°層５ではさまれた表面領域４１をチャネル領域として
、この上にゲート絶縁膜７を介してゲート端子Ｇに接続
されたゲート電極８を形成する。そしてｐ′″層４とｎ
′″層に共通に接触しソース端子Ｓに接続されたソース
電極９と、ｐ゛基板１の表面に接触し、 ドレイン端子
りに接続されたドレイン電極１０とを設ける。
ポーラトランジスタ（ＩＧＢＴ）が一般に使われ始めて
いるが、これは、例えばｎチャネルＩＧＢＴで言えば、
ｎチャネル縦型ＭＯ５ＦＥＴのドレイン領域のドレイン
電極側に ｐ°層を付は加えた構造を有している。すな
わち、第２図に示すようにｐ＋ドレイン層１（第一領域
）に隣接して低抵抗のｎ゛バフフフ層２第二領域）を、
それに隣接して高抵抗のｎ−層３（第三領域）を順次形
成し、このｎ−層３の表面部に選択的にｐ゛層４第四領
域）を、さらにこのｐ゛層４表面部に選択的にｎ゛ソー
スＮ５第五領域）を形成し、 ｐ＋層４のｎ−層３とｎ
°層５ではさまれた表面領域４１をチャネル領域として
、この上にゲート絶縁膜７を介してゲート端子Ｇに接続
されたゲート電極８を形成する。そしてｐ′″層４とｎ
′″層に共通に接触しソース端子Ｓに接続されたソース
電極９と、ｐ゛基板１の表面に接触し、 ドレイン端子
りに接続されたドレイン電極１０とを設ける。
この素子は、ソース電極９を接地しゲート８とドレイン
電極１０に正の電位を与えると、ＭＯＳＦＥＴがオンし
てｎ゛層５らチャネル領域４１を経てｎ−層３に電子が
流れ込む。すると、ｐ１基板１からｎ−層３にｎ゛層２
介してこれに対応した正孔の注入が生じ、 ｎ−層３で
は伝導度変調がおこることによりこの領域の抵抗を低く
する。
電極１０に正の電位を与えると、ＭＯＳＦＥＴがオンし
てｎ゛層５らチャネル領域４１を経てｎ−層３に電子が
流れ込む。すると、ｐ１基板１からｎ−層３にｎ゛層２
介してこれに対応した正孔の注入が生じ、 ｎ−層３で
は伝導度変調がおこることによりこの領域の抵抗を低く
する。
しかし、このスイッチング素子は、オン電圧は小さくな
るがスイッチング時の損失が大きくなるという欠点を持
つ。この欠点は、第２図に示したｎチャネルＩ ＧＢＴ
と導電型を逆にしたρチャネルＩＧＢＴでも同様に存在
する。この欠点を解決するために、電子と正孔の再結合
率を高める目的で素子に電子線を照射したり、金の拡散
を行う方法がある。しかしながら、これらの方法により
逆にオン電圧が大きくなってしまう。すなわちオン電圧
とスイッチング時間はトレードオフの関係にあり、両特
性を同時に改善することは非常に難しい。
るがスイッチング時の損失が大きくなるという欠点を持
つ。この欠点は、第２図に示したｎチャネルＩ ＧＢＴ
と導電型を逆にしたρチャネルＩＧＢＴでも同様に存在
する。この欠点を解決するために、電子と正孔の再結合
率を高める目的で素子に電子線を照射したり、金の拡散
を行う方法がある。しかしながら、これらの方法により
逆にオン電圧が大きくなってしまう。すなわちオン電圧
とスイッチング時間はトレードオフの関係にあり、両特
性を同時に改善することは非常に難しい。
本発明の目的は、上記欠点を除去し、低いオン電圧でス
イッチング特性を改善したＩ ＧＢＴを提供することに
ある。
イッチング特性を改善したＩ ＧＢＴを提供することに
ある。
上記の目的を達成するために、本発明は高不純物濃度で
第一導電型の第一領域、高不純物濃度で第二導電型の第
二領域および低不純物濃度で第二導電型の第三領域が順
次隣接し、第三領域の表面部に第一導電型の第四領域が
、その第四領域の表面部に高不純物濃度で第二導電型の
第五領域がそれぞれ選択的に形成され、第四領域表面部
の第三領域と第五領域とによってはさまれた部分をチャ
ネル領域として表面上にゲート絶縁膜を介して設けられ
たゲート電極、第四領域および第五領域の表面に共通に
接触するソース電極ならびに第一領域表面に接触するド
レイン電極を備えたＩＧ−ＢＴにおいて、第三領域の不
純物濃度が３．０Ｘ１０”／ｃｕｔ以下であり、ドレイ
ン電極に接触し、第二領域に達しない深さの高不純物濃
度で第二導電型の第六領域が第一領域表面部に選択的に
形成されたものとする。
第一導電型の第一領域、高不純物濃度で第二導電型の第
二領域および低不純物濃度で第二導電型の第三領域が順
次隣接し、第三領域の表面部に第一導電型の第四領域が
、その第四領域の表面部に高不純物濃度で第二導電型の
第五領域がそれぞれ選択的に形成され、第四領域表面部
の第三領域と第五領域とによってはさまれた部分をチャ
ネル領域として表面上にゲート絶縁膜を介して設けられ
たゲート電極、第四領域および第五領域の表面に共通に
接触するソース電極ならびに第一領域表面に接触するド
レイン電極を備えたＩＧ−ＢＴにおいて、第三領域の不
純物濃度が３．０Ｘ１０”／ｃｕｔ以下であり、ドレイ
ン電極に接触し、第二領域に達しない深さの高不純物濃
度で第二導電型の第六領域が第一領域表面部に選択的に
形成されたものとする。
ｎチャネルＩ ＧＢＴを例にとって説明する。オン状態
にふいて反転したチャネル領域から電子がドレインに向
かってｎ型の第三領域に流れ込み、そのほとんどがｎ型
の高不純物濃度の第六領域を通ってドレイン電極へ流れ
出す。しかし、第六領域と第二領域、すなわちバッファ
層の間に残った第一領域（ドレイン層）から正孔の注入
が第三領域に向かって生じ、かつ第六領域の形成されな
い部分の第一領域からも正孔の注入が起こるため、低不
純物濃度の第三領域で伝導度変調が促進され、オン電圧
が低下する。また、ターンオフ時は、第三領域に蓄積し
ていた電子がいち早く第六領域を通って流れ出し、かつ
第三領域の不純物濃度が３．０Ｘ１０′３／ｃａｔ以下
と低いため、空乏層の広がりが早く、比較的低いドレイ
ン電圧でも第二領域にリーチスルーするため、オフ時の
電流が減少し、その結果オフ時の損失も低減する。これ
らの作用は、ｐチャネルｒ ＧＢＴでも電子と正孔が入
れ換わるほかは同様であることは明らかである。
にふいて反転したチャネル領域から電子がドレインに向
かってｎ型の第三領域に流れ込み、そのほとんどがｎ型
の高不純物濃度の第六領域を通ってドレイン電極へ流れ
出す。しかし、第六領域と第二領域、すなわちバッファ
層の間に残った第一領域（ドレイン層）から正孔の注入
が第三領域に向かって生じ、かつ第六領域の形成されな
い部分の第一領域からも正孔の注入が起こるため、低不
純物濃度の第三領域で伝導度変調が促進され、オン電圧
が低下する。また、ターンオフ時は、第三領域に蓄積し
ていた電子がいち早く第六領域を通って流れ出し、かつ
第三領域の不純物濃度が３．０Ｘ１０′３／ｃａｔ以下
と低いため、空乏層の広がりが早く、比較的低いドレイ
ン電圧でも第二領域にリーチスルーするため、オフ時の
電流が減少し、その結果オフ時の損失も低減する。これ
らの作用は、ｐチャネルｒ ＧＢＴでも電子と正孔が入
れ換わるほかは同様であることは明らかである。
第１図は本発明の一実施例のＩ ＧＢＴの断面構造を示
し、第２図と共通の部分には同一の符号が付されている
。このＩＧＢＴを次のようにして製作した。まず、厚さ
２５０μｍで不純物濃度５，０ｘ１０”／ｃａｔのｎ−
基板３の表面に、ゲート酸化膜７を介して多結晶ンリコ
ンからなるゲート電極８を形成し、ゲート電極、ゲート
酸化膜パターニングに用いたのと同一マスクを用いて第
四領域のｐ゛層４形成するためのイオン注入を行う。
これと合わせて第三領域の ｎ−基板３の裏面に第二領
域のｎ゛層２ｐ゛層１形成するためのイオン注入を行っ
たのち、これらを熱拡散する。これにより表面不純物濃
度８ＸｌＯ”／ｃｉで厚さ５μｍのｐ゛層ｌ、最高不純
物濃度１０”／ｃｊ程度で厚さ１５μｍのｎ１層２がｐ
゛層４共にできる。次に、ゲート電極８をマスクとして
のイオン注入と熱拡散によりｎ＋層５を、また裏面側に
設けたマスクを用いてのイオン注入と熱拡散により第六
領域のｎ°層６を形成する。ｎ１層６の表面不純物濃度
は７Ｘ１０１ａ／ｃＩｌｌで深さは４μｍであり、その
基板面積に対する面積比は３０％程度である。このあと
、絶縁膜７の形成とパターニング、つづいてソース電極
９およびドレイン電極の形成を行う。なお、本実施例の
素子には、再結合を高める目的での電子線照射あるいは
金拡散を行っていない。
し、第２図と共通の部分には同一の符号が付されている
。このＩＧＢＴを次のようにして製作した。まず、厚さ
２５０μｍで不純物濃度５，０ｘ１０”／ｃａｔのｎ−
基板３の表面に、ゲート酸化膜７を介して多結晶ンリコ
ンからなるゲート電極８を形成し、ゲート電極、ゲート
酸化膜パターニングに用いたのと同一マスクを用いて第
四領域のｐ゛層４形成するためのイオン注入を行う。
これと合わせて第三領域の ｎ−基板３の裏面に第二領
域のｎ゛層２ｐ゛層１形成するためのイオン注入を行っ
たのち、これらを熱拡散する。これにより表面不純物濃
度８ＸｌＯ”／ｃｉで厚さ５μｍのｐ゛層ｌ、最高不純
物濃度１０”／ｃｊ程度で厚さ１５μｍのｎ１層２がｐ
゛層４共にできる。次に、ゲート電極８をマスクとして
のイオン注入と熱拡散によりｎ＋層５を、また裏面側に
設けたマスクを用いてのイオン注入と熱拡散により第六
領域のｎ°層６を形成する。ｎ１層６の表面不純物濃度
は７Ｘ１０１ａ／ｃＩｌｌで深さは４μｍであり、その
基板面積に対する面積比は３０％程度である。このあと
、絶縁膜７の形成とパターニング、つづいてソース電極
９およびドレイン電極の形成を行う。なお、本実施例の
素子には、再結合を高める目的での電子線照射あるいは
金拡散を行っていない。
このようにして製作されたｒＧＢＴのターンオフ波形の
測定結果を、 ｎ゛層６形成しない第２図に示した従来
型素子のターンオフ波形と共に第３図に示す。実線で示
した本発明の実施例の素子のターンオフ時のドレイン電
流Ｉ’ｌ＋の方が点線で示した従来型素子のドレイン電
流Ｉ。２に比して低く抑えられていることがわかる。Ｍ
ＤＩおよびＶＯ２はそれぞれ本発明の実施例および従来
型の素子のドレイン電圧である。このときの画素子のタ
ーンオフ損失を測定したところ、本実施例の素子が従来
構造の素子にくらべ約１７１Ｏ〜１１５０と格段に低減
した。また、オン電圧は本実施例の素子は３．６ｖで、
ｎ゛層６存在により正孔の注入効率が低下するため従
来型の素子の３．１Ｖより多少高くなるが、電子線照射
あるいは金拡散を行ってライフタイムを落とした素子で
オン電圧が高い場合、４．５ｖまで達するのにくらべれ
ば著しく改善されている。
測定結果を、 ｎ゛層６形成しない第２図に示した従来
型素子のターンオフ波形と共に第３図に示す。実線で示
した本発明の実施例の素子のターンオフ時のドレイン電
流Ｉ’ｌ＋の方が点線で示した従来型素子のドレイン電
流Ｉ。２に比して低く抑えられていることがわかる。Ｍ
ＤＩおよびＶＯ２はそれぞれ本発明の実施例および従来
型の素子のドレイン電圧である。このときの画素子のタ
ーンオフ損失を測定したところ、本実施例の素子が従来
構造の素子にくらべ約１７１Ｏ〜１１５０と格段に低減
した。また、オン電圧は本実施例の素子は３．６ｖで、
ｎ゛層６存在により正孔の注入効率が低下するため従
来型の素子の３．１Ｖより多少高くなるが、電子線照射
あるいは金拡散を行ってライフタイムを落とした素子で
オン電圧が高い場合、４．５ｖまで達するのにくらべれ
ば著しく改善されている。
次に、 ｎ−基板の不純物濃度を変え、他は同様にして
第１図に構造を形成した素子におけるオン電圧およびタ
ーンオフ損失を第４図に示す。この図より、ｒｒ’′層
３の不純物濃度が３０×１０Ｉ３／ｃｄを超えると、急
激にターンオフ損失が増加することがわかる。しかし、
オン電圧はほとんど変わらない。
第１図に構造を形成した素子におけるオン電圧およびタ
ーンオフ損失を第４図に示す。この図より、ｒｒ’′層
３の不純物濃度が３０×１０Ｉ３／ｃｄを超えると、急
激にターンオフ損失が増加することがわかる。しかし、
オン電圧はほとんど変わらない。
また、 このような低不純物濃度のｎ−層３を有する素
子のｎ゛層６ｎ゛層２完全に接するように深くしてドレ
インショート構造にした場合のオン電圧を測定したとこ
ろ、Ｖｏ −１５，ＯＶでも１、＝０．２ＡＬ、か流れ
ず、バイポーラ動作しなかった。
子のｎ゛層６ｎ゛層２完全に接するように深くしてドレ
インショート構造にした場合のオン電圧を測定したとこ
ろ、Ｖｏ −１５，ＯＶでも１、＝０．２ＡＬ、か流れ
ず、バイポーラ動作しなかった。
本発明によれば、ＩＧＢＴのドレイン層の一部に、ドレ
イン層と逆の導電型をもつ領域をバッファ層に接しない
深さに形成することにより、伝導度変調の程度を著しく
弱めないでターンオフ時に高抵抗層からの多数キャリア
がその領域を通って流出するようにすると同時に、高抵
抗層の不純物濃度を３．０Ｘ１０”／ｃａｔ以下とする
ことにより空乏層の広がりを早くし、ターンオフ時の電
流を抑えることによって、オン電圧が比較的低く、かつ
スイッチイブ損失の小さいＩ ＧＢＴが得られた。
イン層と逆の導電型をもつ領域をバッファ層に接しない
深さに形成することにより、伝導度変調の程度を著しく
弱めないでターンオフ時に高抵抗層からの多数キャリア
がその領域を通って流出するようにすると同時に、高抵
抗層の不純物濃度を３．０Ｘ１０”／ｃａｔ以下とする
ことにより空乏層の広がりを早くし、ターンオフ時の電
流を抑えることによって、オン電圧が比較的低く、かつ
スイッチイブ損失の小さいＩ ＧＢＴが得られた。
第１図は本発明の一実施例のＩ ＧＢＴの断面図、第２
図は従来のＩＧＢＴの断面図、第３図は本発明の一実施
例および従来構造のＩ ＧＢＴのターンオフ時の電流お
よび電圧波形図、第４図は本発明の実施例のＩＧＢＴの
ターンオフ損失およびオン電圧と第三領域不純物濃度と
の関係線図である。
図は従来のＩＧＢＴの断面図、第３図は本発明の一実施
例および従来構造のＩ ＧＢＴのターンオフ時の電流お
よび電圧波形図、第４図は本発明の実施例のＩＧＢＴの
ターンオフ損失およびオン電圧と第三領域不純物濃度と
の関係線図である。
Claims (1)
- 【特許請求の範囲】 １）高不純物濃度で第一導電型の第一領域、高不純物濃
度で第二導電型の第二領域および低不純物濃度で第二導
電型の第三領域が順次隣接し、第三領域の表面部に第一
導電型の第四領域が、その第四領域の表面部に高不純物
濃度で第二導電型の第五領域がそれぞれ選択的に形成さ
れ、第四領域表面部の第三領域と第五領域とによっては
さまれた部分をチャネル領域として表面上にゲート絶縁
膜を介して設けられたゲート電極、第四領域および第五
領域の表面に共通に接触するソース電極ならびに第一領
域表面に接触するドレイン電極を備えたものにおいて、
第三領域の不純物濃度が３．０×１０＾１＾３／ｃｍ＾
２以下であり、ドレイン電極に接触し、第二領域に達し
ない深さの高不純物濃度で第二導電型の第六領域が第一
領域表面部に選択的に形成されたことを特徴とする絶縁
ゲート型バイポーラトランジスタ。 ２）請求項１の絶縁ゲート型バイポーラトランジスタに
おいて、第一領域に対する第六領域の面積比を約３０％
としたことを特徴とする絶縁ゲート型バイポーラトラン
ジスタ。 ３）請求項１または２の絶縁ゲート型バイポーラトラン
ジスタにおいて、第六領域の拡散深さを第一領域の深さ
の５分の４程度としたことを特徴とする絶縁ゲート型バ
イポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4114349A DE4114349C2 (de) | 1990-05-10 | 1991-05-02 | Bipolartransistor mit isoliertem Gate (IGBT) |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12060790 | 1990-05-10 | ||
| JP2-120607 | 1990-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472669A true JPH0472669A (ja) | 1992-03-06 |
Family
ID=14790435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28012890A Pending JPH0472669A (ja) | 1990-05-10 | 1990-10-18 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| JP2003031809A (ja) * | 2001-07-17 | 2003-01-31 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480077A (en) * | 1987-09-21 | 1989-03-24 | Nissan Motor | Conductivity-modulation mosfet |
-
1990
- 1990-10-18 JP JP28012890A patent/JPH0472669A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480077A (en) * | 1987-09-21 | 1989-03-24 | Nissan Motor | Conductivity-modulation mosfet |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| JP2003031809A (ja) * | 2001-07-17 | 2003-01-31 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP4566470B2 (ja) * | 2001-07-17 | 2010-10-20 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
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