JPH03263376A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH03263376A JPH03263376A JP2063037A JP6303790A JPH03263376A JP H03263376 A JPH03263376 A JP H03263376A JP 2063037 A JP2063037 A JP 2063037A JP 6303790 A JP6303790 A JP 6303790A JP H03263376 A JPH03263376 A JP H03263376A
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- 230000005669 field effect Effects 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
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- 229910052697 platinum Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、縦形電界効果型半導体装置に関し、特にそ
の内部に構成される逆方向並列接続のダイオードの特性
改善に関するものである。
の内部に構成される逆方向並列接続のダイオードの特性
改善に関するものである。
第２図は、従来の電界効果型半導体装置としてのＮヂャ
ネル型パワーＭＯ３電界効果トランンスタ（以下、電界
効果トランジスタをＦＥＴと略す）を示す断面図である
。
ネル型パワーＭＯ３電界効果トランンスタ（以下、電界
効果トランジスタをＦＥＴと略す）を示す断面図である
。
この図において、１ａはｎ＋ドし・イン領域、１ｂは前
記ｎ＋ドレイン領域１ａの表面に形成された第１導電形
ドレイン基板としてのｎ″′ ドレイン領域、２は前記
ｎ−ドレイン領域１ｂの表面に複数個形成された第２導
電形半導体領域としてのｐ形半導体領域、２ａは前記ｐ
形半導体領域２内からｎ＋ドＬ・イン領域１ａ側に凸形
に突出したｐ′半導体領域、３は前記ｐ形半導体領域２
内に中央部を開けて形成された第１導電形・ノース領域
としく１） （２） てのｎ４・ノース領域、４１．１前記ｎ″′ドレイノ領
域１ｂとｎ、 ＋ 、ノース領域３との間のチャネル形
成領域、５は前記チャネル形成領域４を覆うデー１−絶
縁膜、６は前記ゲート絶縁膜５上に形成されたゲト電極
、７は前記ｎ＋ソース領域３の表面の一部とｎ４・ノー
ス領域３の中央部のｐ形半導体領域２とを短絡して接続
するソース電極、８は前記ソース電極７とゲート電極６
とを絶縁する層間絶縁膜、９は前記ｎ４ ドレイン領域
１ａの裏面に形成されたドし・イノ電極である。１ｏは
拡散領域で、少数キャリアのライフタイムキラーと１７
て白金等の重金属なｎ−ドし・イノ領域１ｂの全領域に
拡散させている。
記ｎ＋ドレイン領域１ａの表面に形成された第１導電形
ドレイン基板としてのｎ″′ ドレイン領域、２は前記
ｎ−ドレイン領域１ｂの表面に複数個形成された第２導
電形半導体領域としてのｐ形半導体領域、２ａは前記ｐ
形半導体領域２内からｎ＋ドＬ・イン領域１ａ側に凸形
に突出したｐ′半導体領域、３は前記ｐ形半導体領域２
内に中央部を開けて形成された第１導電形・ノース領域
としく１） （２） てのｎ４・ノース領域、４１．１前記ｎ″′ドレイノ領
域１ｂとｎ、 ＋ 、ノース領域３との間のチャネル形
成領域、５は前記チャネル形成領域４を覆うデー１−絶
縁膜、６は前記ゲート絶縁膜５上に形成されたゲト電極
、７は前記ｎ＋ソース領域３の表面の一部とｎ４・ノー
ス領域３の中央部のｐ形半導体領域２とを短絡して接続
するソース電極、８は前記ソース電極７とゲート電極６
とを絶縁する層間絶縁膜、９は前記ｎ４ ドレイン領域
１ａの裏面に形成されたドし・イノ電極である。１ｏは
拡散領域で、少数キャリアのライフタイムキラーと１７
て白金等の重金属なｎ−ドし・イノ領域１ｂの全領域に
拡散させている。
次に動作について説明する。
ゲート電極６とソース電極７間にゲート電圧を印加し、
ドレイン電極９とソース電極７間にドレイン電圧な印加
すると、チャネル形成領域４にチャネ／Ｌが形成され、
ドレイン電極９とソース電極７間にドレイン電流が流れ
る。このときゲート電極６とソース電極７間に印加ずろ
デー１−電圧を制御することによって、ドレイン電極９
と゛ノース電極７間を流れるドレイン電流を制御ずろこ
とができる。
ドレイン電極９とソース電極７間にドレイン電圧な印加
すると、チャネル形成領域４にチャネ／Ｌが形成され、
ドレイン電極９とソース電極７間にドレイン電流が流れ
る。このときゲート電極６とソース電極７間に印加ずろ
デー１−電圧を制御することによって、ドレイン電極９
と゛ノース電極７間を流れるドレイン電流を制御ずろこ
とができる。
ド］フイノーソース間の耐圧（よ、ゲート電極６とソー
ス電極７とを短絡し、ｎ−ドレイン領域１ｂとｐ形半導
体領域２て形成されるダイオードの耐圧に等しく、この
ダイオードは、パワーＭ ＯＳ ＦＥＴに対して逆並列
接続されて内蔵される。このダイオードをフリーホイー
ルダイオードとして用いることもあるため、第２図に示
すように、ｎドレイン領域１ｂに金や白金等の重金属を
ライフタイムキラーとして拡散させた拡散領域１０を設
けることにより、逆回復時間を短くすることが行われて
いる。
ス電極７とを短絡し、ｎ−ドレイン領域１ｂとｐ形半導
体領域２て形成されるダイオードの耐圧に等しく、この
ダイオードは、パワーＭ ＯＳ ＦＥＴに対して逆並列
接続されて内蔵される。このダイオードをフリーホイー
ルダイオードとして用いることもあるため、第２図に示
すように、ｎドレイン領域１ｂに金や白金等の重金属を
ライフタイムキラーとして拡散させた拡散領域１０を設
けることにより、逆回復時間を短くすることが行われて
いる。
上記のような従来の電界効果型半導体装置では、内蔵さ
れる逆方向並列接続ダイオードをフリーホイールダイオ
ードとして用いることもあるため、短い逆回復時間を得
るために白金等のライフタイムキラーを入れているが、
これによってドレイン（３） （４） 電流を流す際のドレイン電極９とソース電極７間のオン
抵抗が上昇するという問題点があった。
れる逆方向並列接続ダイオードをフリーホイールダイオ
ードとして用いることもあるため、短い逆回復時間を得
るために白金等のライフタイムキラーを入れているが、
これによってドレイン（３） （４） 電流を流す際のドレイン電極９とソース電極７間のオン
抵抗が上昇するという問題点があった。
乙の発明は、上記のような問題点を解消するためになさ
れたもので、オン抵抗の上昇を抑えながら内蔵ダイオー
ドの逆回復時間を短くすることのできる電界効果型半導
体装置を得ることを目的とする。
れたもので、オン抵抗の上昇を抑えながら内蔵ダイオー
ドの逆回復時間を短くすることのできる電界効果型半導
体装置を得ることを目的とする。
この発明に係る電界効果型半導体装置は、第１導電形ド
レイン基板内の第２導電形半導体領域との接合近傍のみ
に陽子線または電子線の照射領域を設けたものである。
レイン基板内の第２導電形半導体領域との接合近傍のみ
に陽子線または電子線の照射領域を設けたものである。
乙の発明においては、ダイオードとして用いた場合の逆
回復時に、通常最後まで過剰キャリアが残る領域となる
接合近傍のみに設けた陽子線または電子線の照射領域に
より、キャリアのライフタイムが短縮される。
回復時に、通常最後まで過剰キャリアが残る領域となる
接合近傍のみに設けた陽子線または電子線の照射領域に
より、キャリアのライフタイムが短縮される。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明の電界効果型半導体装置としてのパワ
ーＭ ＯＳ Ｆ Ｅ Ｔの一実施例を示す断面図である
。この図において、第２図と同一符号（よ同一のものを
示し、１１はゴロトン照射領域であり、オン抵抗が大き
くならないように、逆回復時に最後まで過剰キャリアの
残るｐ＋半導体領域２ａとｎ−ドレイン領域１ｂの接合
の近傍のｎ−ドレイン領域１ｂのみに限定して形成しで
ある。
ーＭ ＯＳ Ｆ Ｅ Ｔの一実施例を示す断面図である
。この図において、第２図と同一符号（よ同一のものを
示し、１１はゴロトン照射領域であり、オン抵抗が大き
くならないように、逆回復時に最後まで過剰キャリアの
残るｐ＋半導体領域２ａとｎ−ドレイン領域１ｂの接合
の近傍のｎ−ドレイン領域１ｂのみに限定して形成しで
ある。
すなわち、この発明の電界効果型半導体装置は、ｐ＋半
導体領域２ａとｎ−ドレイン領域１ｂとの接合の近傍の
ｎ−ドレイン領域１ｂのみに限定してプロトンを照射し
、制御性良くプロトン照射領域１１１ｅ形成しているた
め、プロ１−ン照射領域１１を最小限にする乙とが可能
であり、オン抵抗の上界を抑えながらキャリアのライフ
タイムを短縮でき、内蔵ダイオードの逆回復時間を短く
することができる。
導体領域２ａとｎ−ドレイン領域１ｂとの接合の近傍の
ｎ−ドレイン領域１ｂのみに限定してプロトンを照射し
、制御性良くプロトン照射領域１１１ｅ形成しているた
め、プロ１−ン照射領域１１を最小限にする乙とが可能
であり、オン抵抗の上界を抑えながらキャリアのライフ
タイムを短縮でき、内蔵ダイオードの逆回復時間を短く
することができる。
なお、上記実施例では、Ｎチャネル型パワーＭＯ３ＦＥ
Ｔについて説明したが、Ｐチャネル型パ（５） （６） ヮーＭ ＯＳ ＦＥ ”ｒについても同様にして電子線
照射領域を形成すればよく、上記実施例と同様の効果を
得ることができる。
Ｔについて説明したが、Ｐチャネル型パ（５） （６） ヮーＭ ＯＳ ＦＥ ”ｒについても同様にして電子線
照射領域を形成すればよく、上記実施例と同様の効果を
得ることができる。
以上説明したように、この発明は、第１導電形ドレイン
基板内の第２導電形半導体領域との接合近傍のみ（ζ陽
子線また（、を電子線の照射領域を設けたので、最小限
の照射領域で効果的にライフタイムを短縮でき、パワー
Ｍ ＯＳ Ｆ Ｅ Ｔのオン抵抗の上昇を抑えながら内
蔵ダイオードの逆回復時間を短くできるという効果が得
られる。
基板内の第２導電形半導体領域との接合近傍のみ（ζ陽
子線また（、を電子線の照射領域を設けたので、最小限
の照射領域で効果的にライフタイムを短縮でき、パワー
Ｍ ＯＳ Ｆ Ｅ Ｔのオン抵抗の上昇を抑えながら内
蔵ダイオードの逆回復時間を短くできるという効果が得
られる。
第１図は乙の発明の電界効果型半導体装置の一実施例を
示す断面図、第２図は従来の電界効果型半導体装置の一
例を示す断面図である。 図において、１ａ（よｎ４ ドレイン領域、１ｂはｎ−
ドレイン領域、２はｐ形半導体領域、２ａはｐ＋半導体
領域、３はｎ１ソース領域、４はチャネ、ＩＬ形成領域
、５（よデーｌ−絶縁膜、６はゲ−１・電極、７はソー
ス電極、８は層間絶縁膜、９はドレイン電極、１１はゴ
ロトン照射領域である。 なお、各図中の同一符号は同一または相当部分をホす。
示す断面図、第２図は従来の電界効果型半導体装置の一
例を示す断面図である。 図において、１ａ（よｎ４ ドレイン領域、１ｂはｎ−
ドレイン領域、２はｐ形半導体領域、２ａはｐ＋半導体
領域、３はｎ１ソース領域、４はチャネ、ＩＬ形成領域
、５（よデーｌ−絶縁膜、６はゲ−１・電極、７はソー
ス電極、８は層間絶縁膜、９はドレイン電極、１１はゴ
ロトン照射領域である。 なお、各図中の同一符号は同一または相当部分をホす。
Claims (1)
- 第１導電形ドレイン基板と、この第１導電形ドレイン基
板表面に形成された第２導電形半導体領域と、この第２
導電形半導体領域内の表面に中央部をあけて形成された
第１導電形ソース領域と、前記第１導電形ドレイン基板
と前記第１導電形ソース領域間の前記第２導電形半導体
領域の表面に形成されたゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極と、前記第１導電形ソー
ス領域および前記第２導電形半導体領域上に形成された
ソース電極と、前記ゲート電極と前記ソース電極間を絶
縁する絶縁膜と、前記第１導電形ドレイン基板の裏面に
形成されたドレイン電極とを備え、縦方向に主電流の経
路を有する電界効果型半導体装置において、前記第１導
電形ドレイン基板内の第２導電形半導体領域との接合近
傍のみに陽子線または電子線の照射領域を設けたことを
特徴とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063037A JPH03263376A (ja) | 1990-03-13 | 1990-03-13 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063037A JPH03263376A (ja) | 1990-03-13 | 1990-03-13 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263376A true JPH03263376A (ja) | 1991-11-22 |
Family
ID=13217732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063037A Pending JPH03263376A (ja) | 1990-03-13 | 1990-03-13 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972459B2 (en) | 2001-06-07 | 2005-12-06 | Denso Corporation | Metal oxide semiconductor transistor having a nitrogen cluster containing layer embedded in the substrate |
| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-03-13 JP JP2063037A patent/JPH03263376A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972459B2 (en) | 2001-06-07 | 2005-12-06 | Denso Corporation | Metal oxide semiconductor transistor having a nitrogen cluster containing layer embedded in the substrate |
| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
| US8492829B2 (en) | 2008-09-01 | 2013-07-23 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| JP5723595B2 (ja) * | 2008-09-01 | 2015-05-27 | ローム株式会社 | 半導体装置およびその製造方法 |
| US9385217B2 (en) | 2008-09-01 | 2016-07-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9755065B2 (en) | 2008-09-01 | 2017-09-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10217856B2 (en) | 2008-09-01 | 2019-02-26 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10672900B2 (en) | 2008-09-01 | 2020-06-02 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
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